JPH07264004A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 より低消費電力でより安価に動作速度の向上
を実現することが可能な信号処理技術を提供する。 【構成】 データ間隔Ｔｄだけ順次位相のずれたＮ個の
クロック（Ｃ１〜Ｃｎ）を発生するクロック発生手段Ｃ
ＬＫと、入力信号Ｘｉｎを入力とし、Ｎ個のクロック
（Ｃ１〜Ｃｎ）をそれぞれシフトクロック入力とするＮ
個のＭ段シフトレジスタ手段（ＳＲ１〜ＳＲｎ）と、Ｍ
段シフトレジスタ手段のＭ個の出力を、Ｎ個のシフトク
ロックに対してデータ間隔Ｔｄだけ順次遅れたクロック
でラッチする（Ｎ−１）組Ｎ個のＭ段ラッチ手段（Ｌ１
（１）〜Ｌｎ（ｎ−１））と、同一クロック動作による
Ｍ段シフトレジスタ手段および（Ｎ−１）組Ｎ個のＭ段
ラッチ手段の出力信号をそれぞれ入力とするＮ個の第１
の信号処理手段（ＳＰ１〜ＳＰｎ）とからなる信号処理
装置である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号処理技術に関し、
特に、磁気、光および光磁気記録再生装置、又はディス
クアレイシステム等に用いられるデジタル信号処理装置
などに適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、日経ＢＰ社、１９９４年１月
１７日発行「日経エレクトロニクスNo599 」Ｐ７１〜Ｐ
９７等の文献にも記載されているように、デジタルデー
タの記録再生技術では、媒体に対する記録密度や、デー
タ転送速度の向上の要請に呼応して、たとえば、再生信
号の波形を処理に好都合な形に変形するパーシャルレス
ポンス（ＰＲ）等の波形等化技術、さらには、データの
検出を行う最尤復号技術等のデジタル信号処理技術の高
速化が重要な課題となっている。

【０００３】従来のデジタル信号処理装置の一例として
等化器を図１０〜図１２を用いて説明する。

【０００４】等化器は、シフトレジスタ群ＳＲと乗算器
群ＭＵＬと加算器ＳＵＭとから図１０に示すように構成
される。入力信号であるデジタルデータＸｉｎはシフト
レジスタ群ＳＲに入力され、最前段でラッチされたデー
タは順次後段へとシフトされる。シフトレジスタ群ＳＲ
の各ラッチデータはそれぞれ乗算器群ＭＵＬに出力さ
れ、各乗算器ＭＵＬ１〜７では、各ラッチデータと各係
数値Ｋ１〜Ｋ７との乗算結果をそれぞれ出力する。そし
て、各乗算結果は加算器ＳＵＭで加算されて等化器の出
力Ｙｏｕｔとなる。即ち、シフトレジスタ群ＳＲに入力
される信号と各係数値との畳み込み演算を入力信号の入
力時間間隔（データ間隔）で実施するシステムが等化器
である。

【０００５】

【発明が解決しようとする課題】この時、各乗算器や加
算器の動作速度がクロックに対して十分に高速であれ
ば、入力信号列に対して即座に等化器出力を得ることが
可能である。しかし、クロックが高速になるにつれて、
乗算器や加算器の動作速度の高速性が十分に保てなくな
る。この場合は、一般に乗算器や加算器内部に演算可能
な時間間隔でラッチを設ける手法（パイプライン化）が
とられる。これによって高速動作が保証される反面、等
化器の規模は乗算器や加算器の内部に設けたラッチの数
だけ増加し、さらに規模の増大が消費電力を増加させる
ことになる。

【０００６】ここで１ビットの全加算器を構成要素とす
る一般的なＷａｌｌｅｃｅＴｒｅｅ構成でデジタル等化
器をＣＭＯＳ素子で構成するときの回路規模と消費電力
の概算を見積もる。

【０００７】図１１に示すように、１ビット全加算器の
入力数は３ビット（入力２、Ｃａｒｒｙ１）、出力数は
２ビット（出力１、Ｃａｒｒｙ１）である。従って、図
１２に示すように、初段の全加算器で加算すべきビット
数Ｎ（概ね、入力ビット数×係数ビット数×タップ数）
は、加算すべきビット数の約Ｎ／３の個数の１ビット全
加算器で約２（Ｎ／３）のビット数となる。以降につい
ても同様に、前段から受け取ったビット数の約１／３の
全加算器数で、前段から受け取ったビット数の約２／３
のビット数を後段に出力する。このように後段に出力さ
れるビット数、加算器数は、等比級数的に変化する。

【０００８】この見積りによれば、全加算器の個数はほ
ぼ初段の全加算器で加算すべきビット数Ｎに等しくな
る。ここで注目すべきなのは後段に出力するビット数で
あり、全加算器の動作速度がクロックに対して十分に高
速でないとすると、全加算器の数段毎にラッチを設け、
後段に出力する全ビット数をクロックで保持する必要が
生じる。例えば、全加算器２段とラッチの動作速度の和
がクロックを超えるとすれば、全加算器１段毎にラッチ
が必要であり、全加算器３段とラッチの動作速度の和が
クロックを超えるとすれば、全加算器２段毎に必要とな
る。この時のラッチ個数の概算は、全加算器４段毎にラ
ッチを設けた場合に全加算器の個数の約0.２５倍、全加
算器３段毎にラッチを設けた場合に全加算器の個数の約
0.６倍、全加算器２段毎の場合に約1.２倍、全加算器１
段毎の場合に約３倍となる。ラッチ１個の回路規模は全
加算器１個に対して約１／1.２倍であるから、ラッチを
全く設けない場合の回路規模に対して、全加算器３段毎
にラッチを設けた場合は約1.５倍、全加算器２段毎の場
合は約２倍、全加算器１段毎の場合は約3.５倍の回路規
模となる。また、ラッチ１個の消費電力は全加算器１個
に対して約２倍であるから（全加算器ではクロックでし
か動作しないのに対して、ラッチでは内部でクロックの
２倍で動作する部分が多いため）ラッチを全く設けない
場合の消費電力に対して、全加算器３段毎にラッチを設
けた場合は約2.２倍、全加算器２段毎の場合は約3.４
倍、全加算器１段毎の場合は約７倍の消費電力に達す
る。

【０００９】即ち、クロック５０Ｍｂｐｓで動作する等
化器を、全加算器２段毎にラッチを設けるパイプライン
構成とし、４Ｋｇａｔｅｓの回路規模、２００ｍＷで設
計できたとする。この設計で用いた構成要素で、クロッ
ク１００Ｍｂｐｓで動作する同一機能の等化器を設計し
ようとすると、全加算器１段毎にラッチが必要となり、
回路規模は約1.８倍（3.５／２）の７Ｋｇａｔｅｓ、消
費電力はクロックの増加分も考慮して約4.１倍（７／3.
４×２）の８２０ｍＷとなる。特に消費電力の増大が顕
著である。さらには１００Ｍｂｐｓを超えた高速化はラ
ッチ間に全加算器１段を割当てられず、事実上実現不可
能といえる。

【００１０】また、このような高速化に対応するための
パイプライン化による消費電力の増大は、等化器以外の
デジタル信号処理回路にも同様に適用されるので、装置
の高速化に対応した高集積ＬＳＩの実現を極めて困難に
していた。

【００１１】近年、磁気および光記録再生装置の高速転
送化の傾向も著しい。これに伴って、量産化に適し、よ
り高速かつ高精度（等化器のタップ数増加など）なデジ
タル信号処理方式が採用されつつある。しかし、高速転
送化の要求に対しては、ＬＳＩプロセスの高速化が十分
でないことから、上述のような理由で消費電力の増大が
避けられない。また、装置コストを低減するためは、で
きるだけ低速で安価なプロセスを採用し、回路コストを
低減する必要がある。従って、従来技術（パイプライン
化構成）を用いた高速転送対応で、かつ高性能な高速デ
ジタル信号処理装置は極めて実現困難と言える。

【００１２】本発明の目的は、より低消費電力でより安
価に動作速度の向上を実現することが可能な信号処理技
術を提供することにある。

【００１３】本発明の他の目的は、回路の構成要素の動
作速度を超越した高速動作が可能な信号処理技術を提供
することにある。

【００１４】本発明のさらに他の目的は、多段のシフト
およびラッチ操作等で信号品質が劣化しないデジタルデ
ータの信号処理に好適な信号処理技術を提供することに
ある。

【００１５】本発明のさらに他の目的は、波形等化処理
および最尤復号処理を高速に実行することにより、デー
タ間の干渉の大きな系における高速かつ高信頼度の復号
処理を実現することが可能な信号処理技術を提供するこ
とにある。

【００１６】本発明のさらに他の目的は、集積回路化に
適した信号処理技術を提供することにある。

【００１７】

【課題を解決するための手段】本発明では、一例とし
て、図１に示す信号処理装置を提供する。

【００１８】すなわち、第１に、データ間隔Ｔｄのクロ
ックＣから、１／Ｎ（Ｎは２以上の整数）の繰返し周波
数で、データ間隔Ｔｄだけ順次位相のずれたＮ個のクロ
ック（Ｃ１〜Ｃｎ）を発生するクロック発生手段ＣＬＫ
と、入力信号Ｘｉｎを入力とし、上記クロック発生手段
のＮ個のクロック（Ｃ１〜Ｃｎ）をそれぞれシフトクロ
ック入力とするＮ個のＭ（Ｍは正の整数）段シフトレジ
スタ手段（ＳＲ１〜ＳＲｎ）と、上記Ｍ段シフトレジス
タ手段のＭ個の出力に対して、上記Ｎ個のクロック（Ｃ
１〜Ｃｎ）のうちＭ段シフトレジスタ手段のシフトに用
いるシフトクロックに対してデータ間隔だけ順次遅れた
クロックでラッチする（Ｎ−１）組Ｎ個のＭ段ラッチ手
段（Ｌ１（１）〜Ｌｎ（ｎ−１））と、上記Ｎ個のＭ段
シフトレジスタ手段と（Ｎ−１）組Ｎ個のＭ段ラッチ手
段の出力信号のうち、同一クロック動作によるシフトあ
るいはラッチ出力信号を入力とするＮ個の第１の信号処
理手段（ＳＰ１〜ＳＰｎ）とで信号処理装置を構成す
る。

【００１９】第２に、上記Ｍ段シフトレジスタ手段とＭ
段ラッチ手段は１ビットもしくは複数ビットのデジタル
回路で構成してもよい。

【００２０】第３に、上記Ｎ個の第１の信号処理手段の
Ｎ個の出力に、上記第１の信号処理手段と同様な第２の
信号処理手段を設けてもよい。

【００２１】第４に、上記第１ないし第２の信号処理手
段は等化器としてもよい。

【００２２】第５に、上記第１ないし第２の信号処理手
段は時系列信号を扱う最尤復号器などの識別器としても
よい。

【００２３】第６に、上記第１ないし第２の信号処理手
段は等化器と識別器の従属あるいは複合構成としてもよ
い。

【００２４】第７に上記第１ないし第２の信号処理手段
の何れかを集積回路としてもよい。

【００２５】第８に、上記クロック発生手段とＭ段シフ
トレジスタ手段とＭ段ラッチ手段を、同一集積回路とし
てもよい。

【００２６】第９に、上記Ｍ段ラッチ手段とビット加算
手段との従属構成の動作速度を超えて動作させてもよ
い。

【００２７】第１０に、上記第１から第９の手段の何れ
かの信号処理装置を含む磁気記録再生装置としてもよ
い。

【００２８】第１１に、上記第１から第９の手段の何れ
かの信号処理装置を含む光再生装置としてもよい。

【００２９】第１２に、上記第１から第９の手段の何れ
かの信号処理装置を含む光磁気記録再生装置としてもよ
い。

【００３０】第１３に、上記第１０の手段を含む磁気記
録再生装置のアレイシステムとしてもよい。

【００３１】第１４に、上記第１１の手段を含む光再生
装置のアレイシステムとしてもよい。

【００３２】第１５に、上記第１２の手段を含む光磁気
記録再生装置のアレイシステムとしてもよい。

【００３３】

【作用】上記した第１の発明では、Ｎ個の第１の信号処
理手段の入力は、データ間隔のＮ倍である。このため、
Ｎ個の第１の信号処理手段は、データ間隔ＴｄのＮ倍の
時間間隔で動作すればよく、内部のパイプラインの段数
を大幅に低減できる。即ち、パイプライン構成を全加算
器１段毎とする従来技術による高速信号処理装置に本発
明を適用すれば、図２に示すような回路規模と消費電力
となることが見積もれる。

【００３４】一方、同一回路構成の信号処理回路をＮ個
用いれば、Ｎ倍のデータ間隔で動作する回路が、Ｎ倍の
回路規模と消費電力で達成できる。即ち、２倍の高速動
作を可能にするためにはＮ＝２とすればよく、この時の
回路規模と消費電力はともに２倍である。従来技術で説
明したパイプライン化の強化では、全加算器２段毎にラ
ッチを設けるパイプライン構成を全加算器１段毎にする
ことより２倍の高速動作を可能にできるが、上記のよう
に、この時の回路規模は約1.８倍、消費電力は約4.１倍
となる。本発明によれば回路規模は僅かに増加するもの
の、消費電力は約１／２となり、極めて高効率に低消費
電力化が実現できると言える。しかも、従来のパイプラ
イン化ではこれ以上の高速化は期待できないのに対し
て、本発明によれば、シフトレジスタとラッチ回路が動
作可能な範囲で高速化が期待できる。

【００３５】従って、本発明によれば、たとえば、バイ
ポーラプロセス等に比較して速度の劣るＭＯＳプロセ
ス、あるいはＣ−ＭＯＳプロセスによって回路素子を製
作する場合のように、プロセスによる素子の動作速度が
十分でなくとも、高速信号処理装置が、低消費電力で達
成できる。

【００３６】第２に、上記Ｍ段シフトレジスタ手段とＭ
段ラッチ手段は１ビットもしくは複数ビットのデジタル
回路で構成することにより、信号品質が劣化しない信号
処理を実現できる。すなわち、本発明による信号処理手
段の並列化は、Ｍ段シフトレジスタ手段とＭ段ラッチ手
段による多段のシフトおよびラッチ操作で成り立ってい
る。従って、多段のシフトおよびラッチ操作で信号品質
が劣化しないデジタル回路による構成が適している。

【００３７】第３に、上記Ｎ個の第１の信号処理手段の
Ｎ個の出力に、上記第１の信号処理手段と同様な第２の
信号処理手段を設けることにより、たとえば、並列化処
理で得られたＮ個の第１の信号処理手段のＮ個の出力を
時系列信号として出力すれば、少ない回路遅延で信号処
理された出力を得ることができ、この出力を入力とする
フィードバック処理を含む系を安定に制御できる。

【００３８】第４に、上記第１ないし第２の信号処理手
段を等化器とすることにより、特に高速化が困難な乗算
器を含む線形等化器、判定帰還型等化器などの等化器と
することによって高速で低消費電力な等化器が構成でき
る。この時のトランスバーサル型等化器のタップ数はＮ
×Ｍタップであり、高速化に必要な並列化数Ｎ（シフト
レジスタの組数）と等化に必要なタップ数Ｌからシフト
レジスタとラッチの段数Ｍ（Ｍ＝Ｌ／Ｎ：Ｍは正の整
数）を決める。

【００３９】第５に、上記第１ないし第２の信号処理手
段は時系列信号を扱う最尤復号器などの識別器とするこ
とにより、並列処理可能な信号系列方式と最尤復号器と
の組合せによって、高速高性能な復号器が構成できる。

【００４０】第６に、上記第１ないし第２の信号処理手
段は等化器と識別器の従属あるいは複合構成とすること
によって、データ間の干渉の大きな系に適応できる高速
高性能な信号処理装置が構成できる。

【００４１】第７に、上記第１ないし第２の信号処理手
段の何れかを集積回路とすることにより、並列化するブ
ロックでは同一の回路構成となることから、繰返し回路
の構成が容易な集積回路化によって、製造プロセスの効
率化を実現できる。

【００４２】第８に、上記クロックを発生する手段とＭ
段シフトレジスタ手段とＭ段ラッチ手段を、同一集積回
路とすることにより、クロック間の位相をデータ間隔に
対して十分に正確に制御することが可能となる。

【００４３】第９に、上記Ｍ段ラッチ手段とビット加算
手段との従属構成の動作速度を超えて動作させることに
より、従来技術のパイプライン処理のみでは実現不可能
であった上記動作速度を超えた高速動作が可能な信号処
理装置を提供できる。

【００４４】第１０に、上記第１から第９の手段の何れ
かの信号処理装置を含む磁気記録再生装置とすることに
より、高速高性能な磁気記録再生装置を構成できる。

【００４５】第１１に、上記第１から第９の手段の何れ
かの信号処理装置を含む光再生装置とすることにより、
高速高性能な光再生装置を構成できる。

【００４６】第１２に、上記第１から第９の手段の何れ
かの信号処理装置を含む光磁気記録再生装置とすること
により、高速高性能な光磁気記録再生装置を構成でき
る。

【００４７】第１３に、上記第１０の手段を含む磁気記
録再生装置のアレイシステムとすることにより、高速高
性能な磁気記録再生装置のアレイシステムを構成でき
る。

【００４８】第１４に、上記第１１の手段を含む光再生
装置のアレイシステムとすることにより、高速高性能な
光再生装置のアレイシステムを構成できる。

【００４９】第１５に、上記第１２の手段を含む光磁気
記録再生装置のアレイシステムとすることにより、高速
高性能な光磁気記録再生装置のアレイシステムを構成で
きる。

【００５０】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００５１】（実施例１）図１は、本発明の第１の実施
例である信号処理装置の構成の一例を示す概念図であ
る。

【００５２】本実施例の信号処理装置は、クロック発生
手段ＣＬＫと、入力信号Ｘｉｎが並列に入力されるＮ個
のＭ段シフトレジスタ手段ＳＲ１〜ＳＲｎと、（Ｎ−
１）組Ｎ個のＭ段ラッチ手段Ｌ１（１）〜Ｌｎ（ｎ−
１）と、出力信号Ｙｏｕｔ１〜Ｙｏｕｔｎをそれぞれ出
力するＮ個の信号処理手段ＳＰ１〜ＳＰｎとからなる。

【００５３】Ｍ段シフトレジスタ手段ＳＲｎと、これに
接続されるＭ段ラッチ手段Ｌｎ（１）〜Ｌｎ（ｎ−１）
と、これらに接続される信号処理手段ＳＰｎとでＮ個の
ブロックｎを構成し、各ブロックｎからの出力信号Ｙｏ
ｕｔｎが出力される。

【００５４】クロック発生手段ＣＬＫは、図３に示すよ
うに、データ間隔ＴｄのクロックＣから、１／Ｎ（Ｎは
２以上の整数）の繰返し周波数で、データ間隔Ｔｄだけ
順次位相のずれたＮ個のクロックＣ１〜Ｃｎを発生す
る。Ｎ個のＭ（Ｍは正の整数）段シフトレジスタ手段Ｓ
Ｒ１〜ＳＲｎは、入力信号Ｘｉｎを入力とし上記のクロ
ック発生手段ＣＬＫのＮ個のクロックＣ１〜Ｃｎをそれ
ぞれクロック入力とする。

【００５５】ブロック１に着目して説明すると、Ｍ段シ
フトレジスタ手段ＳＲ１のＭ個の出力に、Ｍ段ラッチ手
段Ｌ１（１）の入力をそれぞれ接続し、Ｍ段シフトレジ
スタ手段ＳＲ１のシフトに用いるシフトクロックＣ１に
対してデータ間隔Ｔｄだけ遅れたクロックＣ２でラッチ
する。次段のＭ段ラッチ手段Ｌ１（２）の入力は前段の
Ｌ１（１）の出力であり、クロックＣ３でラッチする。
以下、Ｌ１（３）〜Ｌ１（ｎ−１）は同様に構成する。
このとき、Ｍ段シフトレジスタ手段ＳＲ１とＭ段ラッチ
手段Ｌ１（１）〜Ｌｎ（ｎ−１）は、データ間隔Ｔｄで
動作する必要があるが、Ｎ個の信号処理手段ＳＰ１〜Ｓ
Ｐｎは、Ｎ×Ｔｄの動作速度で充分なことがわかる。シ
フトレジスタは基本的にはラッチで構成されていること
を考慮すると、本実施例による信号処理装置は、ラッチ
手段が動作可能な動作速度まで高速化が可能となる。

【００５６】ブロック２では、回路構成は全く同様であ
るが、クロックの入力のみ異なる。Ｍ段シフトレジスタ
手段ＳＲ２のクロックはＣ２であり、その出力を受ける
Ｍ段ラッチ手段Ｌ２（１）のクロックはＣ３であり、ｉ
番目のＭ段ラッチ手段Ｌ２（ｉ）のクロックはＣ（ｉ＋
２）となる。但し最終段のＬ２（ｎ−１）のクロックは
Ｃ１となる。

【００５７】ここで図４に示すような、Ｎ＝２、Ｍ＝３
の場合について、各シフトレジスタや各ラッチの出力が
時系列でどのように推移するかを図５に示す。シフトレ
ジスタＳＲ１とＳＲ２に交互に取り込まれるデータは、
時刻Ｔ６〜Ｔ８で図示するように出力される。時刻Ｔ６
〜Ｔ７に対してシフトレジスタＳＲ２とラッチＬ１
（１）の出力は一定であり、時刻Ｔ７〜Ｔ８に対してシ
フトレジスタＳＲ１とラッチＬ２（１）の出力は一定で
ある。従って、これら２組のデータ出力を２個の信号処
理手段ＳＰ１とＳＰ２に入力し、ＳＰ１とＳＰ２をそれ
ぞれクロックＣ２とＣ１で動作するようにすれば、２個
の信号処理手段ＳＰ１とＳＰ２の動作速度は２Ｔｄでよ
いことが分かる。この場合は、信号処理手段を等化器と
すれば６タップの等化器が構成できる。なお、Ｎ≧２、
Ｍ≧１で適用できることは明らかであり、等化器を構成
する場合は、動作速度と消費電力からＮを選定し、精度
からＭを選定するのが適当であることは用意に類推でき
る。

【００５８】この時、等化器の出力段に図６に示すよう
な処理回路１０を付加することによって、パーシャルレ
スポンスの波形処理（１＋Ｄ）に対応する信号処理も実
現できる。処理回路１０は、図４に例示した信号処理装
置の出力信号Ｙｏｕｔ１をクロックＣ２のタイミングで
保持するラッチ１１と、出力信号Ｙｏｕｔ２をクロック
Ｃ１のタイミングで保持するラッチ１２と、現在の入力
信号Ｙｏｕｔ１と、ラッチ１１に保持されている一つ前
のクロックで保持された入力信号Ｙｏｕｔ１の和を演算
してＹｏｕｔ１′として出力する加算器１３と、現在の
入力信号Ｙｏｕｔ２と、ラッチ１２に保持されている一
つ前のクロックで保持された入力信号Ｙｏｕｔ２の和を
演算してＹｏｕｔ２′として出力する加算器１４とで構
成されている。

【００５９】すなわち、パーシャルレスポンスでは波形
処理（１＋Ｄ）は、現時刻の入力信号と１サンプル前の
入力信号の和を意味しており、一方、入力信号Ｙｏｕｔ
１〜Ｙｏｕｔ２がたとえば磁気記録系からのものとする
と、磁気記録系ではもともと（１−Ｄ）相当の特性を有
するので、Ｙｏｕｔ１′〜Ｙｏｕｔ２′は、１−Ｄ²＝
（１−Ｄ）（１＋Ｄ）相当の特性を持つことになり、パ
ーシャルレスポンスのクラス４（ＰＲ４）の処理を実現
できる。

【００６０】また、Ｎ個の信号処理手段の入力は、デー
タ間隔のＮ倍の時間で変化するため、Ｎ個の信号処理手
段は、データ間隔ＴｄのＮ倍の時間間隔で動作すればよ
く、内部のパイプラインの段数を大幅に低減できる。

【００６１】一方、同一回路構成の信号処理回路をＮ個
用いれば、Ｎ倍のデータ間隔で動作する回路が、Ｎ倍の
回路規模と消費電力で達成できる。即ち、２倍の高速動
作を可能にするためにはＮ＝２とすればよく、この時の
回路規模と消費電力はともに２倍である。従来技術で説
明した等化器のパイプライン化の強化による高速化で
は、全加算器２段毎にラッチを設けるパイプライン構成
を全加算器１段毎にすることより２倍の高速動作を可能
にできるが、この時の回路規模は約1.８倍、消費電力は
約4.１倍となる。従って、本発明によれば、プロセスに
よる素子の動作速度が十分でなくとも、高速信号処理装
置が、低消費電力で達成できる。

【００６２】本発明による第１の実施例は、基本的には
サンプルホールド回路を主体とするアナログ回路で構成
できるが、上記Ｍ段シフトレジスタ手段とＭ段ラッチ手
段は１ビットもしくは複数ビットのデジタル回路で構成
してもよい。本発明による信号処理手段の並列化は、Ｍ
段シフトレジスタ手段とＭ段ラッチ手段による多段のシ
フトおよびラッチ操作で成り立っている。従って、デジ
タル化によって、多段のシフトおよびラッチ操作で信号
品質が劣化することがない信号処理回路が期待できる。

【００６３】（実施例２）図７は、本発明の第２の実施
例である信号処理装置の構成の一例を示す概念図であ
る。

【００６４】本実施例の信号処理装置は、アナログ入力
信号の振幅を制御する可変利得増幅器１０７とアナログ
信号をデジタル化するＡ／Ｄ変換器１００と、前記第１
の実施例において例示した構成を有する第１の信号処理
手段１０８、および第２の信号処理手段１１０と、可変
利得増幅器１０７およびＡ／Ｄ変換器１００の各々の制
御動作を行う利得制御回路１１１−１，サンプル位相制
御回路１１１−２とからなる。本実施例の第１の信号処
理手段１０８は、たとえば数タップの等化器である。

【００６５】第１の信号処理手段１０８によって等化さ
れた信号から、可変利得増幅器１０７およびＡ／Ｄ変換
器１００の各々の利得制御回路１１１−１，サンプル位
相制御回路１１１−２で、補正すべき利得量とサンプル
位相量を算出し、利得とサンプル位相を調整する。

【００６６】本実施例によれば、第１の信号処理手段１
０８で構成される等化器は数タップであり、回路遅延が
少ない。従って、より安定した利得や位相のフィードバ
ック制御が可能となる。

【００６７】この時、上記第２の信号処理手段１１０も
等化器としてもよい。第２の信号処理手段１１０では、
第１の信号処理手段１０８で等化し切れない部分を等化
する。第２の信号処理手段１１０としては、特に第１の
信号処理手段１０８で等化できない、大きな回路遅延を
伴う領域を等化する。高性能な識別に適した高精度等化
が可能である。

【００６８】また、第２の信号処理手段１１０を、時系
列信号を扱う最尤復号器などの識別器としてもよい。並
列処理可能な符号化方式と、最尤復号器との組合せによ
って、高速高性能な復号器が構成できる。

【００６９】また、第２の信号処理手段１１０は等化器
と識別器の従属あるいは複合構成としてもよい。第２の
信号処理手段１１０に、等化器と識別器の従属あるいは
複合構成回路とすることによって、データ間の干渉の大
きな系に適応できる高速高性能な等化識別器が構成でき
る。

【００７０】また、第１の信号処理手段１０８ないし第
２の信号処理手段１１０の何れかを集積回路としてもよ
い。本発明は、並列化するブロックでは同一の回路構成
となることから、ホトリソグラフィ技術等によって繰返
し回路の構成が容易な集積回路化に適している。

【００７１】さらには、クロック発生手段とＭ段シフト
レジスタ手段とＭ段ラッチ手段を、同一集積回路として
もよい。本発明では、クロック間の位相はデータ間隔に
対して十分に正確に制御する必要があり、上記構成は同
一集積回路内に近接して設ける構成が適している。

【００７２】（実施例３）図８は、本発明の第３の実施
例を示す概念図である。本実施例は、本発明の一実施例
である信号処理装置を磁気ディスク装置に適用したもの
である。

【００７３】磁気ディスク装置Ｍは、記録媒体としての
磁気ディスク１１５と、磁気ディスク１１５を回転駆動
する回転制御機構１１７と、磁気ディスク１１５に対す
るデータの記録再生動作を行う磁気ヘッド１１６と、磁
気ヘッド１１６の磁気ディスク１１５の径方向における
位置決め動作を行うシーク制御機構１１８と、制御系回
路、記録系回路および再生系回路と、記録系および再生
系に共通して設けられた、記録電流のドライバと再生用
プリアンプを含む記録再生アンプ１０５および、記録デ
ータを生成する変調処理と再生された磁化情報をユーザ
ーデータに変換する復調処理を行う変調／復調回路１０
３を備えている。

【００７４】制御系回路は、各種制御をつかさどるコン
トローラ１０２、機構系ドライバ１２０、機構系ドライ
バ１２０や回転制御機構１１７を介して磁気ヘッド１１
６のシーク動作や磁気ディスク１１５の回転を制御する
サーボ制御回路１０６、上位装置との間において授受さ
れるデータが格納されるデータバッファ１１４等で構成
されている。

【００７５】記録系回路は、記録データ列から記録電流
の反転位置を制御する記録補正回路１０４、記録用クロ
ックＷＣＬＫを生成する記録用可変クロック発生器１１
９等で構成されている。

【００７６】再生回路系は、可変利得増幅器１０７、Ａ
／Ｄ変換器１００、信号処理装置１０１、可変利得増幅
器１０７を制御する利得制御回路１１１、利得制御回路
１１１の配下でＡ／Ｄ変換器１００および信号処理装置
１０１に読み出し用クロックＲＣＬＫを与える再生用可
変クロック発生器１１２、係数算出回路１０９、計数メ
モリセット回路１１３で構成されている。さらに、信号
処理装置１０１は、計数メモリセット回路１１３に設定
された計数値を使用して波形等化処理を行う等化器１０
８、識別回路１１０、等化器１０８および識別回路１１
０に動作用のクロックを与えるクロック発生手段ＣＬＫ
等で構成されている。

【００７７】ここでは、信号処理装置１０１に関係する
再生系についてさらに詳細に説明する。

【００７８】再生時の動作を図８を用いて簡単に説明す
る。磁気ディスク１１５上に記録された磁化情報を磁気
ヘッド１１６で電気信号として検出し、その信号を記録
再生アンプ１０５の再生プリアンプで増幅し、さらに識
別に適当な出力振幅が等化器１０８の出力で得られるよ
うに可変利得増幅器１０７で振幅調整し、Ａ／Ｄ変換器
１００を経てデジタル化した後、信号処理装置１０１に
入力する。ここで、信号処理装置１０１は、図１に例示
される構成において信号処理手段ＳＰ１〜ＳＰｎに、図
４や図６に例示した波形等化処理を行わせるようにした
等化器１０８（第１の信号処理手段）と、図１に例示さ
れる構成において信号処理手段ＳＰ１〜ＳＰｎにおい
て、たとえば最尤復号処理を行わせるようにした識別回
路１１０（第２の信号処理手段）とからなる。等化器１
０８の係数の設定は磁気ヘッド１１６のシーク動作に対
応して実施し、シーク動作毎にＬＭＳ（最小自乗法）等
の係数補正アルゴリズムを持つ係数算出回路１０９を動
作させ、常に最適な等化が行えるようにする。さらに、
この等化器１０８の出力を識別回路１１０に送り、変調
／復調回路１０３でユーザーデータに変換し、エラー訂
正等をコントローラ１０２で実施するものである。

【００７９】この時、係数算出回路１０９を、磁気ディ
スク１１５の内外周間で適当に分割したトラック位置で
出荷時や電源投入時にのみ動作させて係数を算出し、こ
の係数を係数メモリセット回路１１３に記憶しておけ
ば、再生動作時にはコントローラ１０２からのシーク先
の情報（トラック位置）をもとに係数メモリセット回路
１１３の値を等化器１０８に設定できる。この場合、係
数が算出された時点で係数算出のために使用した磁気デ
ィスク１１５上のトレーニング領域を消去でき、この領
域をユーザーデータ領域として使用できる。さらには、
係数算出回路１０９は出荷時や電源投入時にのみ動作す
ればよく、通常の再生状態では動作しないため、この部
分の消費電力が低減できる。また、Ａ／Ｄ変換器１００
の前段にＬＰＦ（ローパスフィルタ）を設けるのは言う
までもない。さらには、Ａ／Ｄ変換器１００の有効ビッ
ト数を向上させるために信号の帯域内で高周波成分を増
強するブースト回路も含めてよい。

【００８０】本実施例によれば、信号処理装置１０１の
高速化、低消費電力化により、高速かつ低消費電力で、
小型の磁気ディスク装置Ｍが容易に実現できる。

【００８１】なお、本実施例では磁気ディスク装置Ｍの
再生系に本発明による信号処理装置１０１を適用した場
合について示したが、フロッピーディスク装置、磁気テ
ープ装置を含む磁気記録再生装置、光再生装置および光
磁気記録再生装置等の再生系にも同様に適用できること
は明らかである。

【００８２】（実施例４）図９は本発明の第４の実施例
を示す概念図である。

【００８３】本実施例は、前述の第３の実施例において
例示した磁気ディスク装置Ｍをドライブとして使用する
アレイシステムである。複数台のドライブＭ１〜Ｍｎ
が、コントローラ１０２’を介して図示しない上位装置
の入出力チャネルに接続されている。

【００８４】本発明による高速、低消費電力な磁気ディ
スク装置ＭをドライブＭ１〜Ｍｎとして使用することに
より、超高速の高性能な磁気ディスク装置のアレイシス
テムが低消費電力で実現できる。

【００８５】なお、本実施例では本発明による信号処理
装置を備えた磁気ディスク装置で構成したアレイシステ
ムを示したが、本発明による他の磁気記録再生装置、光
再生装置、光磁気記録再生装置等によるアレイシステム
も同様に実現できることは明らかである。

【００８６】

【発明の効果】本発明の信号処理装置によれば、より低
消費電力でより安価に動作速度の向上を実現することが
できる、という効果が得られる。

【００８７】また、本発明の信号処理装置によれば、回
路の構成要素の動作速度を超越した高速動作を実現でき
る、という効果が得られる。

【００８８】また、本発明の信号処理装置によれば、多
段のシフトおよびラッチ操作等で信号品質が劣化しない
デジタルデータの信号処理を、より低消費電力で高速に
実行できる、という効果が得られる。

【００８９】また、本発明の信号処理装置によれば、波
形等化処理および最尤復号処理を高速に実行することに
より、データ間の干渉の大きな系における高速かつ高信
頼度の復号処理を実現することができる、という効果が
得られる。

【００９０】また、本発明の信号処理装置によれば、集
積回路化が容易であることにより、小形化、高集積化、
さらには製造原価の低減を実現できる、という効果が得
られる。

【００９１】また、本発明の信号処理装置を適用した記
録再生装置は、記録媒体に対する情報の記録の高密度
化、高信頼化、さらには高速データ転送を達成できる、
という効果が得られる。

【００９２】また、本発明の信号処理装置を用いた記録
再生装置で構成されるアレイシステムは、超高速データ
転送に対応できる、という効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例である信号処理装置の構成の
一例を示す概念図である。

【図２】その作用の一例を示説明図である。

【図３】その作用の一例を示す線図である。

【図４】その一部の具体的な構成を示す概念図である。

【図５】その作用の一例を示す線図である。

【図６】その変形例を示す概念図である。

【図７】本発明の他の実施例である信号処理装置の構成
の一例を示す概念図である。

【図８】本発明のさらに他の実施例を示す概念図であ
る。

【図９】本発明のさらに他の実施例を示す概念図であ
る。

【図１０】従来の等化器の基本構成の一例を示す概念図
である。

【図１１】従来の全加算器の入出力関係の一例を示す概
念図である。

【図１２】従来の等化器の作用の一例を示す概念図であ
る。

【符号の説明】

ＣＬＫ…クロック発生手段、ＳＲ１〜ＳＲｎ…Ｍ段シフ
トレジスタ手段，シフトレジスタ、Ｃ１〜Ｃｎ…クロッ
ク、Ｌ１（１）〜Ｌｎ（ｎ−１）…Ｍ段ラッチ手段，ラ
ッチ、ＳＰ１〜ＳＰｎ，１０８…第１の信号処理手段
（信号処理装置），等化器、１１０…第２の信号処理手
段，等化器，最尤復号器、１０…処理回路、１１，１２
…ラッチ、１３，１４…加算器、Ｍ…磁気ディスク装
置、Ｍ１〜Ｍｎ…ドライブ、１００…Ａ／Ｄ変換器、１
０１…信号処理装置、１０３…変調／復調回路、１１５
…磁気ディスク、１１６…磁気ヘッド、１０９…係数算
出回路、１１３…係数メモリセット回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高師 輝実 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 渡部 善寿 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 データ間隔Ｔｄの時系列離散信号を処理
   する信号処理装置であって、前記データ間隔Ｔｄを１周
   期とするクロックＣから、１／Ｎ（Ｎは２以上の整数）
   の繰返し周波数で、前記データ間隔Ｔｄだけ順次位相の
   ずれたＮ個のクロック（Ｃ１〜Ｃｎ）を発生するクロッ
   ク発生手段ＣＬＫと、入力信号Ｘｉｎを入力とし前記Ｎ
   個のクロック（Ｃ１〜Ｃｎ）をそれぞれシフトクロック
   入力とするＮ個のＭ（Ｍは正の整数）段シフトレジスタ
   手段（ＳＲ１〜ＳＲｎ）と、前記Ｍ段シフトレジスタ手
   段（ＳＲ１〜ＳＲｎ）のＭ個の出力を、前記Ｎ個のクロ
   ック（Ｃ１〜Ｃｎ）のうちＭ段シフトレジスタ手段（Ｓ
   Ｒ１〜ＳＲｎ）のシフトに用いられる前記シフトクロッ
   クに対してデータ間隔Ｔｄだけ順次遅れたクロックでラ
   ッチする（Ｎ−１）組Ｎ個のＭ段ラッチ手段（Ｌ１
   （１）〜Ｌｎ（ｎ−１））と、前記Ｎ個のＭ段シフトレ
   ジスタ手段（ＳＲ１〜ＳＲｎ）と（Ｎ−１）組Ｎ個のＭ
   段ラッチ手段（Ｌ１（１）〜Ｌｎ（ｎ−１））の出力信
   号のうち、同一クロック動作による前記Ｍ段シフトレジ
   スタ手段（ＳＲ１〜ＳＲｎ）および前記（Ｎ−１）組Ｎ
   個のＭ段ラッチ手段（Ｌ１（１）〜Ｌｎ（ｎ−１））の
   出力信号をそれぞれ入力とするＮ個の第１の信号処理手
   段（ＳＰ１〜ＳＰｎ）とからなることを特徴とする信号
   処理装置。
2. 【請求項２】 前記Ｍ段シフトレジスタ手段とＭ段ラッ
   チ手段は、１ビットもしくは複数ビットのデジタル回路
   で構成することを特徴とする請求項１記載の信号処理装
   置。
3. 【請求項３】 前記Ｎ個の第１の信号処理手段は、等化
   器、および時系列信号を扱う最尤復号器などの識別器の
   少なくとも一方からなることを特徴とする請求項１また
   は２記載の信号処理装置。
4. 【請求項４】 前記Ｎ個の第１の信号処理手段のＮ個の
   出力側に、第２の信号処理手段を設け、 前記第１および第２の信号処理手段を共に等化器とする
   第１の構成、 前記第１の信号処理手段を等化器とし、前記第２の信号
   処理手段を時系列信号を扱う最尤復号器などの識別器と
   する第２の構成、 前記第１および第２の信号処理手段は、各々が等化器と
   識別器の従属あるいは複合構成を含む第３の構成、の少
   なくとも一つからなることを特徴とする請求項１，２ま
   たは３記載の信号処理装置。
5. 【請求項５】 前記クロック発生手段と、前記Ｍ段シフ
   トレジスタ手段と、前記Ｍ段ラッチ手段と、前記第１お
   よび第２の信号処理手段の少なくとも一方とを、同一集
   積回路内に形成したことを特徴とする請求項１，２，３
   または４記載の信号処理装置。