JP4816623B2 - トランス - Google Patents

Description

本発明は、出力コイルが一体に成型されるトランスに関するものである。

図１２に、特許文献１に開示されている２つのトランスを一体化したトランスコアの構造を示す。Ｉ形コア３０００は、Ｅ形コア２０００及び第１の側壁部２００３の上に配置されており、Ｉ形コア３０００と中央柱部２００２との間にギャップＧ１０１が形成されている。これにより、Ｉ形コア３０００、第１の側壁部２００３、底板部２００１、中央柱部２００２、ギャップＧ１０１、Ｉ形コア３０００を通過する第１の有ギャップ閉磁気回路６０００が形成されている。有ギャップ閉磁気回路６０００は、トランスＴ１０１用の磁気回路である。Ｉ形コア４０００は、Ｅ形コア２０００及び第２の側壁部２００４の上に配置されており、Ｉ形コア４０００と中央柱部２００２との間にギャップＧ１０２が形成されている。これにより、Ｉ形コア４０００、第２の側壁部２００４、底板部２００１、中央柱部２００２、ギャップＧ１０２、Ｉ形コア４０００を通過する第２の有ギャップ閉磁気回路７０００が形成されている。有ギャップ閉磁気回路７０００は、トランスＴ１０２用の磁気回路である。

１次巻線Ｗ１０１、Ｗ１０４は一体に形成されて所定ターン数だけ中央柱部２００２に巻装され、同様に１次巻線Ｗ１０２、Ｗ１０５は一体に形成されて所定ターン数だけ中央柱部２００２に巻装されている。二次巻線をなすコイルＷ１０３、Ｗ１０６は、中央柱部２００２にそれぞれ逆向きに半ターンだけ巻装されている。このようにして、トランスＴ１０１、Ｔ１０２を一体化した共通トランスが構成される。

尚、その他の関連技術として、特許文献２ないし５に開示されているＤＣ−ＤＣコンバータがある。

特開２００５−５１９９５号公報 特開２００５−５１９９４号公報 特開２００３−７９１４２号公報 特開２００２−５７０４５号公報 特開２０００−３５３６２７号公報

しかしながら図１２に示す従来のトランスでは、出力コイルは一体化されていない。すると出力コイルを独立したコイル素子で構成する必要があるため、コスト上昇や部品点数増大等が発生するため問題である。

また、トランスに出力コイルを単純に一体化する場合には、コア損失が大きくなる事態や、トランスの巻線端子の配線レイアウトが複雑になる事態が発生すると考えられるため問題である。

本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、コア損失を低減することや配線レイアウトの複雑化を防止することが可能な出力コイル一体型トランスを提供することを目的とする。

目的を達成するために、請求項１に係るトランスは、互いに略平行に存在する一対の底板と、底板の中央部に互いに所定間隔を隔てて配置される第１磁脚および第２磁脚と、第１磁脚の外方に備えられる第３磁脚と、第２磁脚の外方に備えられる第４磁脚と、第１磁脚ないし第３磁脚によって形成される第１コアと、第２磁脚および第４磁脚によって形成される第２コアと、第１磁脚に巻回される第１巻線と、第１磁脚と第２磁脚との間を貫通し、第１巻線と共に第１トランスを形成する第２巻線と、第１磁脚と第３磁脚との間を貫通し、第１巻線と共に第２トランスを形成する第３巻線と、第２磁脚と第４磁脚との間を貫通し、一方の端子が、第２巻線の一方の端子および第３巻線の一方の端子に接続され、出力コイルを形成する第４巻線とを備えることを特徴とする。

第１磁脚には第１巻線が巻回される。第１巻線と、第１磁脚と第２磁脚との間を貫通する第２巻線とによって、第１トランスが構成され、第１巻線と、第１磁脚と第３磁脚との間を貫通する第３巻線とによって、第２トランスが構成される。

第１コアは第１磁脚ないし第３磁脚によって形成され、第２コアは第２磁脚および第４磁脚によって形成され、出力コイル専用のコアである。第２磁脚と第４磁脚との間を貫通する第４巻線の一方の端子が、第２巻線の一方の端子および第３巻線の一方の端子に接続され、出力コイルがトランスと一体に形成される。よって出力コイルを独立したコイル素子で構成する必要がなくなるため、素子の削減を図ることができる。

また、第２コアは第４巻線のみによって用いられるため、第２コアの形状を第４巻線に最適化することができる。これにより、第４巻線による第２コアの磁束ループの磁路長さをより短くすることができるため、第２コアでのコア損失を減少させることができる。また余分なスペースを設ける必要がないことから、トランスの体積をより減少させることができると共に、第４巻線と第２コアとの磁気結合を密にすることで漏れ磁束を減少させることができる。

また、第２磁脚を共通として、第１コアと第２コアとを一体に形成することができる。そして第２磁脚、第４磁脚、底板によって、出力コイル専用の磁束ループの磁路を形成することおよび磁路の最適化をすることができる。よって出力コイルの磁束ループの磁路を短くすること等が可能となるため、コア損失を減少させることができる。

また請求項２に係るトランスは、請求項１に記載のトランスにおいて、一端が二股に分かれて第２巻線および第３巻線を構成し、他端が第４巻線を構成する導体板を備えることを特徴とする。

第１磁脚、第２磁脚、第１巻線、第２巻線により、第１トランスが形成される。また第１磁脚、第３磁脚、第１巻線、第２巻線により、第２トランスが形成される。また第２磁脚、第４磁脚、第４巻線により、出力コイルが形成される。これにより、第２磁脚と第４磁脚と第４巻線によって出力コイルを形成することで、出力コイル専用の磁束ループの磁路を形成することおよび磁路の最適化をすることができる。よって出力コイルの磁束ループの磁路を短くすること等が可能となるため、コア損失を減少させることができる。

また請求項３に係るトランスは、請求項２に記載のトランスにおいて、第２巻線ないし第４巻線の終端部は、全てトランスの同一側面側に存在することを特徴とする。

これにより、第２巻線ないし第４巻線に各種配線を接続する際に、配線をトランスの同一側面側に接続すればよい。すなわち、配線をトランスの両側面に接続する必要がなく、配線レイアウトを簡素化することができるため、トランスの実装面積を縮小させることができる。

また請求項４に係るトランスは、請求項１ないし請求項３に記載のトランスにおいて、第２磁脚および第３磁脚の一方はギャップを備え、第２磁脚および第３磁脚の他方はギャップよりも狭いギャップを有するかまたはギャップを有さないことを特徴とする。

コアに備えられるギャップは、コアの磁気抵抗を大きくし、インダクタンスを小さくするために用いられる。よって第１トランスのインダクタンスと第２トランスのインダクタンスとを異ならせることが可能となる。

例えば、第２磁脚がギャップを備え、第３磁脚が第２磁脚のギャップよりも狭いギャップを有するかまたはギャップを有さない場合には、第１トランスのインダクタンスが第２トランスのインダクタンスよりも小さくなる。すると当該トランスをＤＣ−ＤＣコンバータに用いる場合に、第１トランスの動作をフライバック動作に、第２トランスの動作をフォワード動作に、それぞれ割り当てることが可能となる。これは、フォワード動作が行われる第２トランスでは、エネルギーがトランスを通過するだけでありエネルギーを蓄積する必要がないことから、コアの磁気飽和を防止するためにインダクタンスを小さくする必要がないためである。またフライバック動作が行われる第１トランスでは、エネルギーを蓄積する必要があることから、コアの磁気飽和を防止するためにインダクタンスを小さくする必要があるためである。よって第２トランスのギャップを第１コアよりも狭くすることや、第２トランスのギャップを不要とすることが可能となる。これにより、トランス全体としてギャップ数を減らすことや、もしくはギャップ間隔の総計値を減らすことができる。

また請求項５に係るトランスは、請求項４に記載のトランスにおいて、第３磁脚は第２磁脚よりも狭いギャップを有するかまたはギャップを有さないことを特徴とする。

第２磁脚を共通として、第１コアと第２コアとが一体に形成されているため、第２磁脚はトランスの略中央部に位置する。そして第２磁脚にギャップが設けられる。これにより、第３磁脚がギャップを有さない場合には、コアの組み立て時において、コアの外方に位置する一対の第３磁脚が互いに接触することになるため、組み立て後のコアは構造的に安定する。また第３磁脚が第２磁脚よりも狭いギャップを有する場合には、第３磁脚は第２磁脚よりもコアの外方に位置することから、組み立て後のコアは構造的に安定する。よって振動によるギャップの変化が無くなるという効果が得られる。

また請求項６に係るトランスは、請求項１ないし請求項５に記載のトランスにおいて、第２磁脚の断面積は、第３磁脚の断面積と第４磁脚の断面積との合計値以上の値を有することを特徴とする。

第２磁脚は、第１コアと第２コアとで共用される。よって第２磁脚には第１コアの磁束ループと第２コアの磁束ループとが通る。また第３磁脚には第１コアの磁束ループが通り、第４磁脚には第２コアの磁束ループが通る。そして第２磁脚の断面積は、第３磁脚の断面積と第４磁脚の断面積との合計値以上の値とすることで、第１コアの磁束ループと第２コアの磁束ループとの各々の専用の磁路を形成することができる。よって第２磁脚の磁束密度が、第３磁脚や第４磁脚の磁束密度よりも高くなることが防止され、コア損失の増加を防止することが出来る。

本発明によれば、コア損失を低減することや配線レイアウトの複雑化を防止することが可能な、トランスを提供することができる。

以下、本発明のトランスについて具体化した第１実施形態を、図１乃至図６に基づき図面を参照しつつ詳細に説明する。図１ないし図３を用いて、第１実施形態に係るトランス１０を説明する。図１においてコア２０は、平板状の底板部２１に第３磁脚２３、第１磁脚２２、第２磁脚２４および第４磁脚２５が並列に設けられている。そして第２磁脚２４の高さＨ１が、第１磁脚２２、第３磁脚２３および第４磁脚２５の高さＨ２よりも低くされる。コア３０も同様にして、底板部３１に第３磁脚３３、第１磁脚３２（不図示）、第２磁脚３４および第４磁脚３５を有して形成されている。第１磁脚３２、第３磁脚３３、第２磁脚３４および第４磁脚３５の高さは、全て同一の高さにされる。そしてコア２０と３０とが、互いの磁脚が対向するように組み合わされる。

組み合わされたコア２０および３０の第１磁脚２２、３２に対して、１次巻線が巻回される。１次巻線の巻回は、１次巻線Ｗ１が所定ターン数だけ第１磁脚２２、３２に巻装される。

２次巻線は、図１に示すように一枚の薄い導体板により形成されたコイル導体板４１によって構成される。コイル導体板４１は一方が二股に分かれ、半円形状のコイル部４５および４６を備える。コイル部４５の端部は端子ＴＲ３とされ、コイル部４６の端部は端子ＴＲ４とされる。またコイル導体板４１の他方はコの字状に折り曲げられた形態を有し、コイル部４５および４６と並列する部分がコイル部４７とされる。そしてコイル部４７の端部が端子ＴＲ２０とされる。

また組み合わされたコア２０および３０の第１磁脚２２、３２に対して、２次巻線が巻回される。図２を用いて、２次巻線の巻回について説明する。図２は、コア２０とコイル導体板４１とを組み合わせた状態の上面図である。コア２０は、第１磁脚２２と第２磁脚２４の一部と第３磁脚２３とによって形成される、第１コアＣＲ１を有する。またコア２０は、第２磁脚２４の一部と第４磁脚２５とによって形成される第２コアＣＲ２を有する。第１コアＣＲ１と第２コアＣＲ２とは、第２磁脚２４を介して一体に形成される。コイル部４６が第１磁脚２２と第２磁脚２４との間を貫通し、コイル部４５が第１磁脚２２と第３磁脚２３との間を貫通する。またコイル部４７が第２磁脚２４と第４磁脚２５との間を貫通する。そして端子ＴＲ３、ＴＲ４、ＴＲ２０は全てコア２０の同一側面側（図２上方側）に存在する。

そして図１において、組み立て後のトランス１０は、不図示の導体製のベースプレート上に載置、固定される。端子ＴＲ２０と端子ＴＲ３とは、ベースプレートや不図示の整流回路などの他の回路を介して接続される。また同様にして、端子ＴＲ２０と端子ＴＲ４とは、他の回路を介して接続される。

コイル部４５は、第３磁脚２３、３３と第１磁脚２２、３２との間を挿通する。よって、コイル部４５によって半ターンの２次巻線が形成され、端子ＴＲ２０から端子ＴＲ３までの不図示のベースプレートを介した配線によって残りの半ターンの２次巻線が形成されることにより、合わせて１ターンの第１トランス２次巻線Ｗ２が形成される。また同様にしてコイル部４６は、第２磁脚２４、３４と第１磁脚２２、３２との間を挿通する。よって、コイル部４６によって半ターンの２次巻線が形成され、端子ＴＲ２０から端子ＴＲ４までの配線によって残りの半ターンの２次巻線が形成されることにより、合わせて１ターンの第２トランス２次巻線Ｗ４が形成される。

また組み立て後のトランスのＡ−Ａ線（図１）における断面図を、図３に示す。第２磁脚２４の高さＨ１が、第１磁脚２２、第３磁脚２３および第４磁脚２５の高さＨ２よりも低くされることによって、第２磁脚２４と３４との間にはギャップＧが形成される。ギャップＧは、コアの磁気飽和を防ぐ役割を有する。一方、第３磁脚２３と３３との間、第１磁脚２２と３２との間、第４磁脚２５と３５との間にはギャップが形成されない。そして、１次巻線Ｗ１に、コイル部４５および４６が隣接する形態を有している。

第１コアＣＲ１と第２コアＣＲ２とは、共有部分である第２磁脚２４、３４を有することで一体に形成されている。第１コアＣＲ１には、第１磁脚２２、３２と第３磁脚２３、３３とを通る第１磁束ループＦ１が周回する。また第１コアＣＲ１には、第１磁脚２２、３２と第２磁脚２４、３４とギャップＧを通る第２磁束ループＦ２が周回する。そして１次巻線Ｗ１と第１トランス２次巻線Ｗ２とによってトランスＴ１が構成され、１次巻線Ｗ１と第２トランス２次巻線Ｗ４とによってトランスＴ２が構成される。

またコイル部４７を流れる出力電流Ｉｏｕｔによって、第２コアＣＲ２には第２磁脚２４、３４と第４磁脚３５、２５を通る第３磁束ループＦ３が形成される。これにより、２次巻線を形成するコイル部４５および４６の共通経路上に、等価的に出力コイルが形成されることになる。

なお第２磁脚２４、３４の断面積の値は、第３磁脚２３、３３の断面積と第４磁脚２５、３５の断面積との合計値以上とされる。これにより第２磁脚２４、３４には、第２磁束ループＦ２の磁路と、第３磁束ループＦ３の磁路とが各々確保される。

効果を説明する。まずコア損失について説明する。コアの単位体積当たりのコア損失Ｐｃｖ（ｋｗ／ｍ３）が、電気仕様と断面積で決まる磁束密度Ｂと、動作周波数ｆとから求められる。なお、磁路の断面積Ｓが大きいほど磁束密度Ｂは小さくなり、磁束密度Ｂが小さいほど単位体積当たりのコア損失Ｐｃｖは小さくなる。またコアの体積Ｖは、断面積Ｓ×磁路長さＲ、により求められる。よってコア損失Ｐは、下式（１）により求められる。
Ｐ＝Ｐｃｖ×Ｖ＝Ｐｃｖ×Ｓ×Ｒ …式（１）

ここで出力コイルのインダクタンス値を一定にする場合には、インダクタンス値は断面積Ｓで決まるため、断面積Ｓも一定となる。すると式（１）より、コア損失Ｐは、主に磁路長さＲによって決定されることが分かる。よって磁路長さＲを小さくすることにより、コア損失Ｐを低減できる。

また本実施形態に係るトランス１０の効果を説明するための、比較対象のトランス１０ａを、図４に示す。トランス１０ａのコア２０ａは、平板状の底板部２１ａに第３磁脚２３ａ、第１磁脚２２ａ、第２磁脚２４ａが並列に設けられている。コア３０ａも同様にして、底板部３１ａに第３磁脚３３ａ、第１磁脚３２ａ（不図示）、第２磁脚３４ａが並列に設けられている。そして、組み合わされたコア２０ａおよび３０ａの第１磁脚２２ａ、３２ａに対して、１次巻線Ｗ１が巻装される。また２次巻線は、直線形状のコイル部４７ａを有するコイル導体板４１ａによって構成される。

図５に、コア２０ａとコイル導体板４１ａとを組み合わせた状態の上面図を示す。コア２０ａは、第１磁脚２２ａと、第２磁脚２４ａの一部と、第３磁脚２３ａの一部とによって形成される、第１コアＣＲ１ａを有する。またコア２０ａは、第３磁脚２３ａの一部と、第２磁脚２４ａの一部とによって形成される第１コアＣＲ１ｂを有する。第１コアＣＲ１ａと第１コアＣＲ１ｂとは一体に形成される。

またコイル導体板４１ａのコイル部４７ａが、第３磁脚２３ａと第２磁脚２４ａとの間を貫通する。そして端子ＴＲ３ａおよびＴＲ４ａと、ＴＲ２０ａとは、互いにコア２０ａの反対側面側に存在する。

また図６に、図４のＢ−Ｂ線における断面図を示す。図６に示すように、コイル部４７ａを流れる出力電流Ｉｏｕｔによって、コア２０ａおよび３０ａには、底板部２１ａ、２４ａ、３４ａ、底板部３１ａ、３３ａ、２３ａを通る第４磁束ループＦ４が形成される。これにより、２次巻線を形成するコイル部４５ａおよび４６ａの共通経路上に、等価的に出力コイルが形成される。

ここでトランス１０の第３磁束ループＦ３の磁路長さと、トランス１０ａの第４磁束ループＦ４の磁路長さとを比較する。第３磁束ループＦ３の磁路長さは、コイル部４７ａの左右に存在するスペースＳＰ１（図６）の４倍の分だけ、第４磁束ループＦ４の磁路長さよりも短くなる。ここでスペースＳＰ１は、１次巻線Ｗ１の端子ＴＲ５および端子ＴＲ９（図４）などを引き出すために必要なスペースである。そして第１コアＣＲ１ｂを用いて出力コイルを形成する場合（図６）に比して、第２コアＣＲ２を用いて出力コイルを形成する場合（図２）の方が、式（１）において磁路長さＲを小さくすることができるため、コア損失Ｐをより低減する事が出来る。

以上詳細に説明したとおり、第１実施形態に係るトランス１０によれば、コイル部４７と第２コアＣＲ２とによって、トランスと一体に形成される出力コイルを構成することが可能となる。よって出力コイルを独立したコイル素子で構成する必要がなくなるため、素子の削減を図ることができる。

また、第２コアＣＲ２はコイル部４７のみによって用いられるため、第１コアＣＲ１ｂのスペースＳＰ１（図６）のような余分なスペースを設ける必要がなく、第２コアＣＲ２の形状をコイル部４７に最適化することができる。これにより、第３磁束ループＦ３の磁路長さをより短くすることができるため、第２コアＣＲ２でのコア損失を減少させることができる。また余分なスペースを設ける必要がないことから、トランス１０の体積をより減少させることができると共に、コイル部４７と第２コアＣＲ２との磁気結合を密にすることで漏れ磁束を減少させることができる。

またコイル導体板４１の端子ＴＲ３、ＴＲ４、ＴＲ２０は、全てトランス１０の同一側面側（図１右側）に存在する。これにより、コイル導体板４１の端子ＴＲ３、ＴＲ４、ＴＲ２０に配線を接続して２次巻線を形成する際に、配線をトランス１０の同一側面側に接続すればよい。すなわち、配線をトランス１０の両側面に接続する必要がなく、配線レイアウトを簡素化することができるため、トランス１０の実装面積を縮小させることができる。

またコア２０および３０において、第２磁脚２４、３４の断面積の値は、第３磁脚２３、３３の断面積と第４磁脚２５、３５の断面積との合計値以上の値とされる。これにより第２磁脚２４、３４には、第２磁束ループＦ２の磁路と第３磁束ループＦ３の磁路とが確保される。よって第２磁脚２４、３４の磁束密度が、第３磁脚２３、３３や第４磁脚２５、３５の磁束密度よりも高くなることが防止されるため、コア損失の増加を防止することが出来る。

本発明の第２実施形態を、図７を用いて説明する。図７は、第１実施形態に係るトランス１０を用いた、降圧型のＤＣ−ＤＣコンバータ１の回路図である。第１実施形態で既に説明したように、トランスＴ１はコイル部４６と第１磁脚２２、３２と第２磁脚２４、３４とによって形成され、トランスＴ２はコイル部４５と第１磁脚２２、３２と第３磁脚２３、３３とによって形成される。

ＤＣ−ＤＣコンバータ１の１次側を説明する。１次巻線Ｗ１の端子ＴＲ５は、入力直流電源２の正極に接続される。また１次巻線Ｗ１の端子ＴＲ９と、ＮＭＯＳトランジスタにより構成されているスイッチング素子Ｑ１のドレイン端子とが、ノードＮ２で接続される。そしてスイッチング素子Ｑ１と並列に、コンデンサＣ３が接続される。またコンデンサＣ２の一端はノードＮ４に接続され、他端はスイッチング素子Ｑ２のドレイン端子に接続される。またスイッチング素子Ｑ２のソース端子はノードＮ２に接続される。

ＤＣ−ＤＣコンバータ１の２次側を説明する。２次側には、第１トランス２次巻線Ｗ２および第２トランス２次巻線Ｗ４、ダイオードＤ１およびＤ２、出力コイルＬ１、ＬＬ１およびＬＬ２、出力端子ＴＯ１、ＴＯ２が備えられる。第１トランス２次巻線Ｗ２は端子ＴＲ１およびＴＲ３を備え、第２トランス２次巻線Ｗ４は端子ＴＲ２およびＴＲ４を備える。スイッチング素子の導通時において、端子ＴＲ１および端子ＴＲ４には負の起電力が発生し、端子ＴＲ２および端子ＴＲ３には正の起電力が発生する。そして第１トランス２次巻線Ｗ２と第２トランス２次巻線Ｗ４とは、ドットマークが同一方向となるように、出力コイルＬＬ１およびＬＬ２を介して直列接続される。

ダイオードＤ１のカソード端子は端子ＴＲ３に接続され、ダイオードＤ２のカソード端子は、端子ＴＲ４に接続される。ダイオードＤ１とＤ２とのアノード端子は、ノードＮ３で共通接続される。トランスＴ１とトランスＴ２とで共用される電流経路が、端子ＴＲ１およびＴＲ２を始点、ノードＮ３を終点として形成される。そして電流経路上に出力コイルＬ１、ＬＬ１、ＬＬ２および出力端子ＴＯ１、ＴＯ２が備えられる。ここで出力コイルＬ１、ＬＬ１およびＬＬ２は、第１実施形態で説明したトランス１０において、第２コアＣＲ２とコイル部４７とによって形成されるコイル成分を等価的に示したものである。出力コイルＬＬ１の一端は端子ＴＲ１に接続され、出力コイルＬＬ２の一端は端子ＴＲ２に接続される。また出力コイルＬＬ１およびＬＬ２の他端はノードＮ１で共通接続される。このとき出力コイルＬＬ１とＬＬ２とは、極性を示すドットマークが共にノードＮ１側となるようにして互いにトランス結合される。また出力コイルＬ１の一端はノードＮ１に接続され、他端は端子ＴＲ２０を介して出力端子ＴＯ１に接続される。

ＤＣ−ＤＣコンバータ１の回路動作を図７を参照して説明する。説明の簡略化のため、まず、コンデンサＣ２とスイッチング素子Ｑ２を備えるトランスリセット回路の動作を無視して説明する。

まず、スイッチング素子Ｑ１が導通状態の際の動作を説明する。トランスＴ１側の動作を説明する。スイッチング素子Ｑ１のゲート端子にハイレベルの信号が入力され、スイッチング素子Ｑ１が導通状態となると、トランスＴ１の１次巻線Ｗ１のドットマーク側に正の電圧が印加される。このとき第１トランス２次巻線Ｗ２のドットマーク側の端子ＴＲ３に正、ノードＮ１側の端子ＴＲ１に負の電圧が発生する。するとダイオードＤ１には逆バイアスの電圧が印加されるため、第１トランス２次巻線Ｗ２には電流が流れない。

またスイッチング素子Ｑ１が導通状態の際には、トランスＴ２側では、トランスＴ２の１次巻線Ｗ１のドットマーク側に正の電圧が印加される。このとき第２トランス２次巻線Ｗ４のドットマーク側の端子ＴＲ２に正、ドットマークと反対側の端子ＴＲ４に負の電圧が発生する。するとダイオードＤ２には順バイアスの電圧が印加されるため、第２トランス２次巻線Ｗ４に電流Ｉ３が流れる。電流Ｉ３は出力コイルＬ１およびＬＬ２を通して出力端子ＴＯ１、ＴＯ２に供給されるため、出力コイルＬ１およびＬＬ２の内部にエネルギーが蓄えられる。

次にスイッチング素子Ｑ１が非導通状態の際のＤＣ−ＤＣコンバータ１の動作を説明する。トランスＴ１側の動作を説明する。スイッチング素子Ｑ１のゲート端子にローレベルの信号が入力され、スイッチング素子Ｑ１が導通状態から非導通状態へ遷移した瞬間は、磁界の方向も大きさも同一に保たれる。従って、１次巻線Ｗ１に流れていた電流Ｉ１と同一のアンペアターンを保つように、第１トランス２次巻線Ｗ２のドットマーク側の端子ＴＲ３には負、ノードＮ１側の端子ＴＲ１に正の電圧が発生する。するとダイオードＤ１には順バイアスの電圧が印加され、第１整流素子が導通状態となるため、電流Ｉ２が流れ、トランスＴ１に蓄積されていたエネルギーが出力端子ＴＯ１、ＴＯ２へ供給される。

またスイッチング素子Ｑ１が非導通状態の際には、トランスＴ２側では、第２トランス２次巻線Ｗ４のドットマーク側の端子ＴＲ２に負、ドットマークと反対側の端子ＴＲ４に正の電圧が発生する。するとダイオードＤ２には逆バイアスの電圧が印加されるため、トランスＴ２を通しての１次側からの電力の伝達は無くなる。またスイッチング素子Ｑ１が非導通状態の際には、出力コイルＬ１に出力端子ＴＯ１側を正、ノードＮ１側を負とする逆起電力が発生する。ここで出力コイルＬ１はダイオードＤ１およびダイオードＤ２の共通経路上に備えられていることから、ダイオードＤ２が非導通状態の場合であっても、ダイオードＤ１を介してエネルギーを放出することが可能とされる。よってこの逆起電力によって、ダイオードＤ１を通してさらに出力端子に電流が流されることで、出力コイルＬ１に蓄積されたエネルギーが出力側へ放出される。また同様にして、出力コイルＬＬ２に蓄積されたエネルギーも出力側へ放出される。

これによりトランスＴ１側では、スイッチング素子Ｑ１の導通時にはエネルギーの蓄積が行われ、非導通時にはトランスＴ１の蓄積エネルギーの放出が行われるため、フライバック動作が行われる。またトランスＴ２側では、スイッチング素子Ｑ１の導通時にはエネルギーの伝達が行われ、非導通時には出力コイルＬ１およびＬＬ２の蓄積エネルギーの放出が行われるため、フォワード動作が行われる。

次に、コンデンサＣ２およびスイッチング素子Ｑ２を備えるトランスリセット回路の動作について、図７を用いて説明する。フォワード動作が行われるトランスＴ２において、１次巻線Ｗ１にエネルギーが残存した状態でスイッチング素子Ｑ１が非導通状態とされると、スイッチング素子Ｑ２を介してコンデンサＣ２に電流が流れ、１次巻線Ｗ１のエネルギーが開放される。これにより、１次巻線Ｗ１の磁束方向が逆転するため、トランスＴ２のコアをリセットすることが可能となる。そしてトランスＴ２の第２コアの動作に関して、スイッチング素子Ｑ１がオンの期間に励磁される量は、スイッチング素子Ｑ２がオンの期間にリセットされる量と等しくなる。

以上詳細に説明したとおり、本実施形態に係るＤＣ−ＤＣコンバータ１によれば、トランスＴ１の動作をフライバック動作に、トランスＴ２の動作をフォワード動作に、それぞれ割り当てることができる。そしてフォワード動作が行われるトランスＴ２では、エネルギーがトランスを通過するだけでありエネルギーを蓄積する必要がないことから、飽和電流を大きくする必要がないため、コアのギャップを不要とすることができる。すると、従来技術ではトランスＴ１およびＴ２の両方にギャップを備える必要があったことに比して、本発明ではトランスＴ１のみにギャップを備えればよいため、トランス全体としてギャップ数を減らすことや、もしくはギャップ距離の総計値を減らすことができる。

これにより、トランスＴ１およびＴ２の全体として、ギャップに起因する励磁電流を減少させることができるため、損失を低減することできる。またギャップから流れる漏れ磁束を減少させることができるため、渦電流による損失によりトランスが発熱することを防止できる。またギャップを無くした部分ではコア内部の伝熱が向上するため、放熱対策用の部品を減少させることや当該部品を不要とすることができる。

本発明の第３実施形態を、図８および図９を用いて説明する。図８に、第３実施形態に係るトランス１０ｂを示す。トランス１０ｂは、第１実施形態に係るトランス１０（図１）の構成に加えて、１次巻線Ｗ３をさらに備える。１次巻線Ｗ３は、所定ターン数だけ第１磁脚２２、３２に巻装される。そして、１次巻線Ｗ１と１次巻線Ｗ３との間に、コイル導体板４１が挟まれる形態を有している。なお、その他の形態は第１実施形態に係るトランス１０と同様であるため、ここでは詳細な説明を省略する。

図９は、第３実施形態に係るトランス１０ｂを用いた、降圧型のＤＣ−ＤＣコンバータ１ｂの回路図である。ＤＣ−ＤＣコンバータ１ｂの１次側を説明する。ＤＣ−ＤＣコンバータ１ｂは、第２実施形態に係るＤＣ−ＤＣコンバータ１（図７）の構成に加えて、１次巻線Ｗ３および平滑用のコンデンサＣ４を更に備える。１次巻線Ｗ３の端子ＴＲ６がノードＮ２に接続される。コンデンサＣ４の一端は入力直流電源２の負極およびスイッチング素子Ｑ１のソース端子に接続され、他端は１次巻線Ｗ３の端子ＴＲ１０に接続される。なお、その他の形態は第２実施形態に係るＤＣ−ＤＣコンバータ１と同様であるため、ここでは詳細な説明を省略する。

１次巻線Ｗ３およびコンデンサＣ４を備える、１次側の電流を連続させるための回路の動作について説明する。スイッチング素子Ｑ１が非導通状態とされる際、入力直流電源２から１次巻線Ｗ１および１次巻線Ｗ３を経由してコンデンサＣ４への充電が行われる。このとき、１次巻線Ｗ１と１次巻線Ｗ３とは、互いに逆向きの磁束が発生し相殺される。すると入力直流電源２からコンデンサＣ４までの経路はただの導線と等価になる。よってコンデンサＣ４は、スイッチング素子Ｑ１が非導通状態の際には、入力直流電源２によって充電される。一方、スイッチング素子Ｑ１が導通状態とされる際には、入力直流電源２から１次巻線Ｗ１に電流が流れるとともに、コンデンサＣ４から１次巻線Ｗ３に電流が流れる。

効果を説明する。１次巻線Ｗ３およびコンデンサＣ４を備えない場合には、スイッチング素子Ｑ１が非導通状態の際、入力直流電源２から電流は流れない。すると１次側の電流が不連続となるため、ノイズが発生する問題等があった。しかし本発明に係るＤＣ−ＤＣコンバータ１ｂでは、スイッチング素子Ｑ１が非導通状態の際であっても、入力直流電源２からコンデンサＣ４へ充電電流が流れる。すると、スイッチング素子Ｑ１の導通時および非導通時の何れの場合においても、入力直流電源２から電流が流れるため、１次側の電流が不連続になることを防止することができると共に、１次側の電流のピーク値を下げることが可能となる。よって入力電流のリプルを低減することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第１実施形態のトランス１０の断面図（図３）において、第１コアＣＲ１と第２コアＣＲ２とは同一のコア高さを有して一体化されるとしたが、この形態に限られない。図１０に示すように、第１コアＣＲ１よりも低いコア高さを有する第２コアＣＲ２ｂを有する形態としてもよい。これは、第２コアＣＲ２ｂがコイル部４７の専用のコアであるため、コイル部４７に合わせて第２コアＣＲ２ｂの形状を最適化できるためである。これにより、第２コアＣＲ２ｂに形成される第３磁束ループＦ３ｂの磁路長さを、第２コアＣＲ２の第３磁束ループＦ３（図３）の磁路長さに比して、コア高さを低くした分だけ短くすることができるため、さらにコア損失を低減することができる。また第２コアＣＲ２ｂの体積をさらに減少させることができると共に、コイル部４７と第２コアＣＲ２ｂとの磁気結合を密にすることで漏れ磁束を減少させることができる。

また図１１に示すように、コイル部４７をコイル部４５および４６に対して９０°回転させると共に、第２コアＣＲ２ｃの形状をコイル部４７に合わせる形態としてもよい。これにより、第２コアＣＲ２ｃのコア幅を低減する事が出来る。よって、第２コアＣＲ２ｃに形成される第３磁束ループＦ３ｃの磁路長さを、第２コアＣＲ２の第３磁束ループＦ３（図３）の磁路長さに比して、コア幅を低減した分だけ短くすることができるため、さらにコア損失を低減することができる。また第２コアＣＲ２ｃの体積をさらに減少させることができると共に、コイル部４７と第２コアＣＲ２ｃとの磁気結合を密にすることで漏れ磁束を減少させることができる。

また第２実施形態（図７）および第３実施形態（図９）では、ダイオードＤ１のカソード端子は端子ＴＲ３に接続され、ダイオードＤ２のカソード端子は端子ＴＲ４に接続され、ダイオードＤ１およびＤ２のアノード端子はノードＮ３で共通接続されるとしたが、この形態に限られない。例えば、図７および図９の２次側の接続状態から、ダイオードＤ１およびＤ２の極性を反転させる形態に変形することも可能である。これによりトランスＴ１側ではフォワード動作が行われ、トランスＴ２側ではフライバック動作が行われる。なお、この場合においても、本発明の効果が得られることは言うまでもない。

また第３実施形態（図９）では、コンデンサＣ２の一端が、ノードＮ４を介して入力直流電源２の正極および１次巻線Ｗ１の端子ＴＲ５に接続されるとしたが、この形態に限られない。例えば、図９の１次側の接続状態から、コンデンサＣ２の一端が１次巻線Ｗ３の端子ＴＲ１０およびコンデンサＣ４の一端に共通接続される形態に変形することも可能である。この形態においても、コンデンサＣ２によって、フォワード動作が行われるトランスＴ２のコアをリセットする効果が得られることは言うまでもない。

また第１実施形態に係るトランス１０を適用できる回路は、第２実施形態に示したＤＣ−ＤＣコンバータに限られず、フルブリッジ型のＤＣ−ＤＣコンバータや、その他の各種回路に使用可能であることは言うまでもない。

また第１実施形態に係るトランス１０は、第１トランスおよび第２トランスの２トランスと、出力コイルとが一体化された形態であるが、この形態に限られない。１つのトランスと出力トランスとを一体化させる形態であってもよいことは言うまでもない。

尚、１次巻線Ｗ１、１次巻線Ｗ３は第１巻線の一例、コイル部４５は第３巻線の一例、コイル部４６は第２巻線の一例、コイル部４７は第４巻線の一例、トランスＴ１は第１トランスの一例、トランスＴ２は第２トランスのそれぞれ一例である。

トランス１０の構造を示す図である。 トランス１０の上面図である。 トランス１０の断面図である。 トランス１０ａの構造を示す図である。 トランス１０ａの上面図である。 トランス１０ａの断面図である。 ＤＣ−ＤＣコンバータ１の回路図である。 トランス１０ｂの構造を示す図である。 ＤＣ−ＤＣコンバータ１ｂの回路図である。 トランスの変形例（その１）を示す図である。 トランスの変形例（その２）を示す図である。 従来のトランスコアの構造を示す図である。

ＣＲ１、ＣＲ１ａ、ＣＲ１ｂ 第１コア
ＣＲ２、ＣＲ２ｂ 第２コア
Ｗ１、Ｗ３ １次巻線
Ｗ２ 第１トランス２次巻線
Ｗ４ 第２トランス２次巻線
４５ないし４７ コイル部
２０、２０ａ、３０、３０ａ コア
２２、３２ 第１磁脚
２３、３３ 第３磁脚
２４、３４ 第２磁脚
２５、３５ 第４磁脚
Ｔ１、Ｔ２ トランス
Ｆ１ないしＦ４ 第１磁束ループないし第４磁束ループ

Claims (7)

1. 互いに略平行に存在する一対の底板と、
   前記底板の中央部に互いに所定間隔を隔てて配置される第１磁脚および第２磁脚と、
   前記第１磁脚の外方に備えられる第３磁脚と、
   前記第２磁脚の外方に備えられる第４磁脚と、
   前記第１磁脚ないし前記第３磁脚によって形成される第１コアと、
   前記第２磁脚および前記第４磁脚によって形成される第２コアと、
   前記第１磁脚に巻回される第１巻線と、
   前記第１磁脚と前記第２磁脚との間を貫通し、前記第１巻線と共に第１トランスを形成する第２巻線と、
   前記第１磁脚と前記第３磁脚との間を貫通し、前記第１巻線と共に第２トランスを形成する第３巻線と、
   前記第２磁脚と前記第４磁脚との間を貫通し、一方の端子が、前記第２巻線の一方の端子および前記第３巻線の一方の端子に接続され、出力コイルを形成する第４巻線と
   を備えることを特徴とするトランス。
2. 一端が二股に分かれて前記第２巻線および前記第３巻線を構成し、他端が前記第４巻線を構成する導体板
   を備えることを特徴とする請求項１に記載のトランス。
3. 前記第２巻線ないし前記第４巻線の終端部は、全て前記トランスの同一側面側に存在すること
   を特徴とする請求項２に記載のトランス。
4. 前記第２磁脚および前記第３磁脚の一方はギャップを備え、
   前記第２磁脚および前記第３磁脚の他方は前記ギャップよりも狭いギャップを有するかまたは前記ギャップを有さない
   ことを特徴とする請求項１ないし請求項３に記載のトランス。
5. 前記第３磁脚は前記第２磁脚よりも狭い前記ギャップを有するかまたは前記ギャップを有さない
   ことを特徴とする請求項４に記載のトランス。
6. 前記第２磁脚の断面積は、前記第３磁脚の断面積と前記第４磁脚の断面積との合計値以上の値を有する
   ことを特徴とする請求項１ないし請求項５に記載のトランス。
7. 請求項１に記載のトランスを備えるＤＣ／ＤＣコンバータであって、
   前記第１巻線に直列に接続され、所定の周期で導通と非導通とを繰り返す第１スイッチ素子と、
   第１端子が前記第２巻線の他方の端子に接続される第１整流素子と、
   第１端子が前記第３巻線の他方の端子に接続される第２整流素子と、
   前記第１整流素子の第２端子と前記第２整流素子の第２端子とが接続される接続点と、
   前記第２巻線と前記第１整流素子とを含む電流経路と前記第３巻線と前記第２整流素子とを含む電流経路とに共通の経路であって、前記第４巻線の他方の端子と前記接続点との間に介在する出力端子を含む共通電流経路とを備え、
   前記第１スイッチ素子が導通の時、前記第１整流素子は逆バイアスされ、前記第２整流素子は順バイアスされる
   ことを特徴とするＤＣ／ＤＣコンバータ。

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