JP4838536B2

JP4838536B2 - 整合回路

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Publication number: JP4838536B2
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Inventors: 敦史福田; 浩司岡崎; 祥一楢橋
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Filing date: 2005-05-20
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Description

この発明は、複数の周波数帯域でインピーダンスの異なる回路間の整合を確立するマルチバンド対応の整合回路に関し、例えば移動体通信、衛星通信端末の如き通信機器において使用される複数の周波数帯域の信号を高効率に増幅する小型マルチバンド高効率電力増幅器を構成するに好適な整合回路に関する。

無線通信によって提供されるサービスの多様化に伴い、無線機には複数の周波数帯域の信号を処理するマルチバンド化が要求されている。無線機に含まれる不可欠な装置として電力増幅器がある。効率の良い増幅を行なうには、増幅素子とその周辺回路との間のインピーダンス整合を取る必要があり、整合回路が使われる。従来のマルチバンド電力増幅器の一例として、非特許文献１に示すような技術が開示されている。
非特許文献１に示された８００ＭＨｚ/２ＧＨｚ帯電力増幅器の構成を図１６に示し動作を説明する。図示しない送信器から送信信号が単極双投スイッチである入力スイッチ１５０の単極端子に接続され、入力スイッチ１５０で切替えられて双投端子にそれぞれ接続される８００ＭＨｚ帯増幅器１５１又は、２ＧＨｚ帯増幅器１５２に入力される。

８００ＭＨｚ帯増幅器１５１及び２ＧＨｚ帯増幅器１５２の出力信号はそれぞれ単極双投スイッチである出力スイッチ１５３の双投端子にそれぞれ接続され、出力スイッチ１５３で切替えられて図示しないアンテナに供給される。
図１７に８００ＭＨｚ帯増幅器１５１及び２ＧＨｚ帯増幅器１５２の構成を示す。各増幅器は、入力側整合回路１６０と増幅素子１６１と出力側整合回路１６２の直列接続で構成される。入力側整合回路１６０は、周波数信号を供給するインピーダンスが周波数特性を持たない信号源１６３と増幅素子１６１との整合を取り、出力側整合回路１６２は増幅素子１６１の出力インピーダンスと負荷１６４との整合をとるように設計される。

各増幅器を構成する増幅素子１６１の入出力インピーダンスは周波数帯によって異なるので、同一の増幅素子１６１を使用したとしても図１６に示すように各周波数帯に対応した別個の増幅器を必要とした。したがって、動作周波数帯域が増加するにつれて送信器の全体の回路面積が増大する課題があった。
増幅器の回路面積を増加させないためには、整合回路を広帯域設計にする方法も考えられるが、狭帯域設計された整合回路と比較して利得及び効率の低下が生じてしまう。
そこでこれらの課題に対して本願出願人は、先に特許文献１に示すマルチバンド化に対応可能とした整合回路を提案した。特許文献１で開示した増幅器の入力整合回路を図１８に示す。例えば、ＦＥＴの入力インピーダンスは周波数特性を持つ負荷１７０（インピーダンスＺ_Ｌ（ｆ））として表現でき、この負荷１７０が接続される第１端子Ｐ１には、直列に主整合ブロック１７１が接続され、主整合ブロック１７１の第１端子Ｐ１と反対側の端には、あるリアクタンス値を持つ遅延回路１７２の一端が接続され、遅延回路１７２の他端にはインピーダンスがＺ０（以下、周波数によって変化をしないインピーダンスをＺ０と称する）の信号源１７３が接続されている。

周波数帯ｆ１で動作している場合、負荷１７０のインピーダンスＺ_Ｌ（ｆ１）を主整合ブロック１７１の第１端子Ｐ１と反対側の端であるＡ点で、信号源１７３のインピーダンスＺ０に整合させるように主整合ブロック１７１は設計されている。つまり、主整合ブロック１７１は周波数ｆ１に対する整合回路となる。
遅延回路１７２は分布定数素子で構成されその特性インピーダンスは良く知られているように式（１）に示す関係にある。
Ｚ０＝√（Ｌ/Ｃ）（１）
Ｌは分布定数素子のインダクタンス、Ｃは分布定数素子のキャパシタンスである。

したがって、遅延回路１７２の特性インピーダンスをＺ０にしておくことで、周波数帯ｆ１において信号源１７３と負荷１７０の整合は取れている。
周波数帯ｆ１と異なる、例えば周波数帯ｆ１よりも周波数が低い周波数帯ｆ２の時は、負荷１７０のインピーダンスがＺ_Ｌ（ｆ２）に変化する。また、主整合ブロック１７１は先に説明したとおり周波数ｆ１に対する整合回路であり、周波数ｆ２においては主整合ブロック１７１の第１端子Ｐ１と反対側の端であるＡ点において、信号源１７３のインピーダンスＺ０に整合していない。この場合、周波数ｆ２における整合をとる目的で遅延回路１７２の他端にスイッチ素子１７４を介して副整合ブロック１７５を接続する構成にしている。周波数帯ｆ２の時に、Ａ点から負荷１７０側を見込んだインピーダンスがどのような値であっても、主整合ブロック１７１に遅延回路１７２とスイッチ素子１７４を介して副整合ブロック１７５を付加することで、Ｂ点から遅延回路１７２側を見たインピーダンスをＺ０にすることができる。

ここで、遅延回路１７２の遅延量は、周波数帯ｆ２においてＢ点で整合させるために必要な遅延量に設定されている。
図１８に示した整合回路の対応可能周波数帯を３個とした例を図１９に示す。対応周波数帯の数を２個から３個にしたことで、遅延回路１８０とスイッチ素子１８１と副整合ブロック１８２の組がもう１組増える。こうすることで、第三の周波数帯ｆ３において変化した負荷１７０のインピーダンスＺ_Ｌ（ｆ３）を、遅延回路１８０と副整合ブロック１８２とによって、Ｃ点から遅延回路１８０側を見たインピーダンスをＺ０になるように調整する。このときも、遅延回路の特性インピーダンスは周波数に依存せず一定なので、周波数帯ｆ１の動作ではスイッチ素子１７４とスイッチ素子１８１を非導通状態に、周波数帯ｆ２の動作ではスイッチ素子１７４を導通状態に、周波数帯ｆ３の動作ではスイッチ素子１８１を導通状態にすれば、各周波数で信号源１７３と負荷１７０の整合を取ることができる。

このように周波数によってインピーダンスが変化しない直列整合ブロックである遅延回路を多段に直列接続すると共に、遅延回路間にスイッチ素子を介して接続される副整合ブロックを設けることで、複数の周波数帯に対して整合可能な整合回路を実現している。
このとき周波数帯ｆ３において必要な遅延量は、遅延回路１７２と遅延回路１８０の和で与える必要がある。
この遅延回路１７２及び１８０は、伝送線路で実現することが比較的容易であり、伝送線路は、特に周波数が低い場合に回路の中では比較的大きな部品となる。例えば負荷１７０をあるＦＥＴとした時に、周波数１ＧＨｚで増幅器を設計した場合、５０Ωの分布定数素子は、幅０.６３ｍｍ、長さが９.２２ｍｍの線路となり、１０ｍｍ前後の長さを持つ部品となる。
国際公開第ＷＯ２００４/０８２１３８号パンフレット（図４） NTT DoCoMoテクニカルジャーナルVol.10,No.1："移動機"

上記特許文献１に示す技術においては、遅延回路は前述したように現実的には分布定数素子で構成される。分布定数素子の長さは比較的大きく、切替える周波数帯が比較的低い場合、遅延回路としての分布定数素子の面積が大きくなり、整合回路全体としても大型化する課題があった。なお、この課題は切替える周波数帯域が低く且つ多くなると一層大きくなる。

インピーダンスが周波数特性を持つ負荷に一端を接続する第一の整合ブロックと、第一の整合ブロックに直列に接続される集中定数素子で形成される第二の整合ブロックと、第二の整合ブロックの両端にそれぞれ接続されるスイッチ素子及び副整合ブロックの直列回路からなるπ型回路を構成する整合回路部とを備え、第一周波数帯で動作する時は上記スイッチ素子は非導通状態であって上記第二の整合ブロックの上記第１端子と反側の端で整合が取られ、第二周波数帯で動作する時は上記スイッチ素子は導通状態であって上記π型回路が構成され上記第一の整合ブロックの上記第１端子と反側の端で整合が取られる。

以上のような構成によれば、上記の低い周波数帯における整合条件を第一の整合ブロックと第二の整合ブロックとの直列接続で作ることが出来ると共に、それよりも高い周波数帯において必要が無くなる第二の整合ブロックのインピーダンスをその両端に接続可能とした副整合ブロックによるπ型回路の値を適切に設定することで、π型回路のインピーダンスをＺ０にし、高い周波数帯において影響のないものにすることが出来る。
第二の整合ブロックは集中定数素子で構成されるので、分布定数素子で構成した従来の整合回路よりも整合回路の大きさを小型化することが可能になる。

以下、この発明の実施形態を図面を参照して説明する。各図面において対応する部分については、同一の参照符号を付けて重複説明を省略する。
［第１実施形態］

図１にこの発明の整合回路の基本構成を示す。インピーダンスＺ_Ｌ（ｆ）の周波数特性を持つ素子１（この例では負荷）が接続される第１端子Ｐ１に、一端を接続する第一の整合ブロック２と、第一の整合ブロック２に直列に接続される集中定数素子からなる第二の整合ブロック３と、第二の整合ブロック３の両端にそれぞれ接続されるスイッチ素子４と副整合ブロック６の直列回路と、スイッチ素子５と副整合ブロック７の直列回路と、でπ型を構成する整合回路部８とで構成される。
整合回路部８の第一の整合ブロック２と反対側の端には、インピーダンスが周波数特性を持たないインピーダンスＺ０の素子９、例えば信号源などが第２端子Ｐ２を介して接続される。

図１の整合回路の動作を図２を用いて説明する。周波数帯ｆ２で動作する時、スイッチ素子４と５は非導通である。したがって、周波数帯ｆ２においては、周波数帯ｆ２における素子１のインピーダンスＺ_Ｌ（ｆ２）と、第一の整合ブロック２のインピーダンスＺ１と、第二の整合ブロック３のインピーダンスＺ２（以下、特に必要が無いと思われる部分では、インピーダンスを省略する）の和Ｚ_ＡがＺ０になるように、第二の整合ブロックのＺ２を設定する。その結果、第二の整合ブロック３の素子１とは反対側の端で整合を取ることが出来る。

周波数帯ｆ１においては、図１に示したスイッチ素子４，５が導通状態にされるので図２（ｂ）に示すように、整合回路部８は第二の整合ブロック３の両端にそれぞれ副整合ブロック６，７が接続されたπ型回路を構成する。ここで、第一の整合ブロック２は周波数帯ｆ１用の整合回路である。
したがって、周波数ｆ１において、第一の整合ブロック２の第１端子Ｐ１と反対側の端、Ａ点で素子９のＺ０と整合がとれているので、点Ａから第２端子Ｐ２側をみた合成インピーダンスＺπをＺ０と等しく（Ｚ０＝Ｚπ）なるように設計することで、インピーダンス的に周波数帯ｆ１における第二の整合ブロック３の影響を排除することが出来る。この時、副整合ブロック６のインピーダンスをＺ３、副整合ブロック７のインピーダンスをＺ４とすると、式（１）に示す条件になるようにＺ３及びＺ４を設計すればよい。

以上述べたことで、周波数帯ｆ１での素子１のインピーダンスＺ_Ｌ（ｆ１）を素子９のＺ０に整合させる働きをするのが第一の整合ブロック２であることが明確になった。また、周波数帯をｆ１からｆ２に変化させることで変化した素子１のＺ_Ｌ（ｆ２）を素子９のＺ０に整合させる働きをするのが、第二の整合ブロック３であり、周波数帯ｆ１において邪魔になる第二の整合ブロック３の影響が、副整合ブロック６，７の働きによって除かれることが明確になった。

図１に示すπ型回路である整合回路部８は、Ｔ型回路でも構成できる。図１に示すπ型回路をＴ型回路で構成した例を図３に示す。図３では、図１の第二の整合ブロック３が、Ａ点に一端を接続する第二の整合ブロック３１と、第二の整合ブロック３１の他端に一端を接続する直列第二整合ブロック３２の直列回路に置き換えられている。直列第二整合ブロック３２の他端が第２端子Ｐ２に接続され、第二の整合ブロック３１と直列第二整合ブロック３２の接続点にスイッチ素子３３を介して副整合ブロック３４が接続されている。
図１と図３との関係は、よく知られているＹ‐△変換（Ｔ‐π変換）の関係では変換できない。すなわち、図１と等価な整合回路とするためには、周波数帯ｆ２で整合する条件である第二の整合ブロック３のインピーダンス値がＺ２であることが前提条件になる。

したがって、第二の整合ブロック３１をＺａ、直列第二整合ブロック３２をＺｂとすると、Ｚ２＝Ｚａ＋Ｚｂの関係が必要になる。π型回路と等価なＴ型回路にするためには、この条件で、副整合ブロック３４の値を設計すればよい。
もちろん、最初から整合回路部８をＴ型回路で構成する場合は、前提条件無しに設計できることは、言うまでもないことである。
このように、整合回路部８はπ型回路に限られずＴ型回路でも構成が可能である。

図１に示したこの発明の基本構成を、複数の周波数帯に適応出来るように一般化した例を図４に示す。第１端子Ｐ１に一端を接続する第一の整合ブロック２の他端に、一端を接続し直列な第二の整合ブロック４０aと第二の整合ブロック４０ａの一端にシャントに接続される第一スイッチ素子４１ａと第一副整合ブロック４２ａの直列回路からなるＬ型回路４３ａが接続されている。
Ｌ型回路４３ａの他端である第二の整合ブロック４０ａの他端には、シャントに接続される第一スイッチ素子４１ｂ（図面ではｂとｃを・・・で省略）と第一副整合ブロック４２ｂと第二の整合ブロック４０ｂによる２段目のＬ型回路４３ｂが接続され、更に第二の整合ブロック４０ｂの他端には次段のＬ型回路４３ｃの第二の整合ブロック４０ｃの一端が接続される関係でＮ段からなるＬ型ブロック４３ｎが従属接続されている。Ｎは１以上の整数である。

Ｌ型ブロック４３ｎの他端には、第二スイッチ素子４４ａと第二副整合ブロック４５ｂの直列回路で構成されるシャント回路ブロック４６がＮ個、並列に接続されている。
今、例えば３個のＬ型ブロック４３ｃと３個のシャント回路ブロック４４ｃまで接続されているとする。
〔周波数帯４〕
素子９である例えば信号源の周波数帯をｆ４とし、その状態において第一スイッチ素子４１ａ〜４１ｃ及び第二スイッチ素子４４ａ〜４４ｃの全てのスイッチ素子が非導通状態だとする。すると周波数によってそのインピーダンスが変化する素子１のＺ_Ｌ（ｆ４）は、３段のＬ型ブロック４３ａ〜４３ｃを形成する３個の第二の整合ブロック４０ａ〜４０ｃの直列接続を介して第２端子Ｐ２に接続されるＺ０に接続されることになる。この時、第二の整合ブロック４０ｃは，Ｚ_Ｌ（ｆ４）と第二の整合ブロック４０a〜４０ｂまでの合成インピーダンスをＺ０と変換する回路であり、またそのように第二の整合ブロック４０ｃを設計することで、第二の整合ブロック４０ｃの第２端子Ｐ２側の端で、素子１はインピーダンスＺ０で整合する。
〔周波数帯ｆ３〕
次に周波数帯ｆ３の場合は、３段目のＬ型ブロック４３ｃの
スイッチ素子４１ｃとシャント回路ブロック４６ａの第二スイッチ素子４４ａが導通状態にする。すると３段目の第二の整合ブロック４０ｃの両端に第一副整合ブロック４２ｃと第二副整合ブロック４５ａが接続されπ型回路が構成される。

このとき、１、２段目のＬ型ブロック４３ａ，４３ｂを形成する第二の整合ブロック４０ａと第一の整合ブロック２と周波数帯ｆ３における素子１のＺ_Ｌ（ｆ３）の直列接続によるインピーダンスを、Ｚ０に整合させるように第二の整合ブロック４０ｂを設計する。したがって、第二の整合ブロック４０ｂの第２端子Ｐ２側の端で、素子１はインピーダンスＺ０で整合する。
ここで、周波数ｆ３において式（１）に示したこのπ型回路と信号源インピーダンスの和ＺπをＺ０になるように式（１）に従ってπ型回路を構成する第一副整合ブロック４２ｃと第二副整合ブロック４５ａを設計して置くことで、周波数ｆ３において素子１と素子９との間に直列に挿入されている３段目のＬ型ブロック４３ｃの第二の整合ブロック４０ｃのインピーダンスの影響を排除することが出来る。

第１端子Ｐ１側から素子９側を見たインピーダンスは、３段目のＬ型ブロック４３ｃの第１端子Ｐ１側の端でＺ０と見なせる。したがって、３段目のＬ型ブロック４３ｃの第二の整合ブロック４０ｃのインピーダンスの影響を排除することが出来る。
〔周波数帯ｆ２〕
次に周波数帯ｆ２の場合は、２段目のＬ型ブロック４３ｂの
スイッチ素子４１ｂとシャント回路ブロック４６ｂの第二スイッチ素子４４ｂを導通状態にする。すると３段目の第二の整合ブロック４０ｃと２段目の第二の整合ブロック４０ｂとの直列接続の両端に第一副整合ブロック４２ｂと第二副整合ブロック４５ｂが接続されπ型回路が構成される。

第一の整合ブロック２と周波数帯ｆ２におけるＺ_Ｌ（ｆ２）の直列接続によるインピーダンスを、Ｚ０となるように１段目のＬ型ブロック４３ａを形成する第二の整合ブロック４０ａを設計しておくことで、第二の整合ブロック４０ａの第２端子Ｐ２側の端で、Ｚ０に整合している。
第二の整合ブロック４０ａの第２端子Ｐ２側から素子９側をみたインピーダンスＺπがＺ０となるように式（１）に従ってπ型回路を構成する第一副整合ブロック４２ｂと第二副整合ブロック４５ｂを設計して置くことで、素子１と素子９との間に直列に挿入されている２段目と３段目の第二の整合ブロック４０ｂ，４０ｃのインピーダンスの影響を排除することが出来る。

すなわち、第２端子Ｐ２から素子１側を見たインピーダンスは、３段目のＬ型ブロック４３ｃを構成する第二の整合ブロック４０ｃの第２端子Ｐ２側の端でＺ０と見なせる。これは周波数帯ｆ３の時と同じである。したがって、３段目と２段目の第二の整合ブロック４０ｃ，４０ｂのインピーダンスの影響を排除することが出来る。
〔周波数帯ｆ１〕
次に周波数帯ｆ１の場合は、１段目のＬ型ブロック４３ａの
スイッチ素子４１ａとシャント回路ブロック４６ｃの第二スイッチ素子４４ｃが導通状態になる。すると第二の整合ブロック４０ｃ〜４０ａの両端に第一副整合ブロック４２ａと第二副整合ブロック４５ｃが接続されπ型回路を構成する。

このとき、周波数帯ｆ１における素子１のＺ_Ｌ（ｆ１）のインピーダンスをＺ０へ整合させるように第一の整合ブロック２を設計しておくことで、第一の整合ブロック２の第２端子Ｐ２側の端で、素子１はインピーダンスＺ０に整合する。
ここで、第一の整合ブロック２の第２端子Ｐ２側から素子９側をみたインピーダンスＺπがＺ０となるように式（１）に従ってπ型回路を構成する第一副整合ブロック４２aと第二副整合ブロック４５aを設計して置くことで、素子１と素子９との間に直列に挿入されている３段のＬ型ブロックの第二の整合ブロック４０ａ〜４０ｃのインピーダンスの影響を排除することが出来る。

すなわち、第２端子Ｐ２から素子１側を見たインピーダンスは、３段目のＬ型ブロック４３ｃを構成する第二の整合ブロック４０ｃの第２端子Ｐ２側の端でＺ０と見なせるのは、各周波数帯ｆ４〜ｆ２と同じである。逆の第１端子Ｐ１側から素子９側を見たインピーダンスは、１段目のＬ型ブロック４３ａの第二の整合ブロック４０ａの第１端子Ｐ１側の端でＺ０と見なせる。したがって、１段目から３段目のＬ型ブロック４３ａ〜４３ｃの第二の整合ブロック４０ａ〜４０ｃのインピーダンスの影響を排除することが出来る。
以上述べたように、３個のＬ型ブロックとシャント回路の組み合わせで４つの周波数帯に整合することが出来る整合回路が実現できた。これを一般化して言うとＮ個のＬ型ブロックとシャント回路の組み合わせでＮ＋１個の周波数帯に整合可能となる。

このＮ個の周波数帯をグラフで表すと図５になる。図５の横軸は周波数であり、縦軸は伝達する電力を表している。Ｎが大きくなるほど周波数帯は低くなる関係を一例として示している。
尚、上記した説明では、周波数帯をｆＮからｆ１に高めて行くに従って、シャント回路ブロック４６ａから順に第２端子Ｐ２側のシャント回路ブロック内の第二スイッチ素子を導通する順番で説明したが、シャント回路ブロック４６ａ〜４６ｎは同列であるので、第一副整合ブロック４２ａ〜４２ｎとの一対一の関係さえ満足されていれば、第二スイッチ素子４５ａ〜４５ｎを導通する順番はどうであってもよい。

導通された第一スイッチ素子と第二スイッチ素子間に直列に接続される第二の整合ブロックは集中定数素子で構成されているため、この第二の整合ブロックの数が多くなっても、これを分布定数素子で構成する場合と比較して、全体としての形状を著しく小型化することができる。
［第２実施形態］

π型回路を従属接続させ、複数の周波数帯に整合可能とした整合回路を図４に示して説明したが、同様なことがＴ型回路で構成できる。Ｔ型回路を２つ従属接続させたこの発明の整合回路の実施例を図６に示し、動作を説明する。
第１端子Ｐ１に一端を接続する第一の整合ブロック２の他端に一端を接続し直列な第二の整合ブロック６０ａと、第二の整合ブロック６０ａの他端にシャントに接続されるスイッチ素子６１ａと副整合ブロック６２ａの直列回路からなるＬ型ブロック部６３ａと、Ｌ型ブロック部６３ａの他端に一端を接続する第二の整合ブロック６０ｂとから、一点鎖線で囲むＴ型整合回路６４を構成している。

Ｔ型整合回路６４を構成する第二の整合ブロック６０ｂの他端には、スイッチ素子６１ｂと副整合ブロック６２ｂがシャントに接続され、第二の整合ブロック６０ｂと共にＬ型ブロック６３ｂを形成している。第二の整合ブロック６０ｂの他端には、第二の整合ブロック６０ｃの一端が直列に接続され他端は第２端子Ｐ２に接続されている。このＬ型ブロック６３ｂと第二の整合ブロック６０ｃでＴ型整合回路６５を構成している。
この様にＴ型整合回路６４と６５の二段で３つの周波数帯に整合する整合回路を構成している。

今、例えば周波数帯をｆ３として、スイッチ素子６１ａと６１ｂが両方共に非導通の場合を考えると、周波数帯によってそのインピーダンスが変化する素子１のＺ_Ｌ（ｆ３）は、第一の整合ブロック２〜第二の整合ブロック６０ｃまでの直列接続を介してインピーダンスがＺ０の素子９に接続される。
素子１のＺ_Ｌ（ｆ３）と第一の整合ブロック２〜第二の整合ブロック６０ｃの直列接続の合成インピーダンスをＺ０とするように第二の整合ブロック６０ｂと第二の整合ブロック６０ｃを設計することで、第二の整合ブロック６０ｃの第２端子Ｐ２側の端で整合をとることが出来る。

次に周波数ｆ３とは異なる周波数帯ｆ２においては、Ｔ型整合回路６５を構成するスイッチ素子６１ｂが導通状態になる。素子１のＺ_Ｌ（ｆ２）と第一の整合ブロック２の直列接続による合成インピーダンスをＺ０とするように第二の整合ブロック６０aを設計することで、第二の整合ブロック６０aの第２端子Ｐ２側の端で整合をとることが出来る。
ここで、第二の整合用ブロック６０ｂの第１端子Ｐ1側であるＤ点から素子９側を見たインピーダンス、この場合、第二の整合ブロック６０ｂ，６０ｃと副整合ブロック６２ｂと素子９の合成インピーダンスをＺ０になるように副整合ブロック６２ｂを設計して置くことで、周波数ｆ２において第二の整合ブロック６０ｃと６０ｂの影響を排除することが出来る。

このとき、第二の整合ブロック６０ｃの第２端子Ｐ２側においてもＺ０となる。したがって、第二の整合ブロック６０ｃと６０ｂと副整合ブロック６２ｂの合成インピーダンスは整合条件に影響を与えなくなる。
次に周波数帯ｆ３やｆ２と異なる周波数帯ｆ１においては、Ｔ型整合回路６５を構成するスイッチ素子６１ｂが非導通状態にされ、Ｔ型整合回路６４を構成するスイッチ素子６１ａが導通状態になる。素子１のＺ_Ｌ（ｆ１）のインピーダンスをＺ０とするように第一の整合ブロック２を設計することで、第一の整合ブロック２の第２端子Ｐ２側の端、Ａ点で整合をとることが出来る。

ここで、第二の整合ブロック６０aの第１端子Ｐ1側の点であるＡ点から素子９側を見たインピーダンスをＺ０になるように第一の副整合ブロック６２aを設計して置くことで、周波数ｆ１において第二の整合ブロック６０ｃと６０ｂと６０aと第一の副整合ブロック６２aの影響を排除することが出来る。
今、スイッチ素子６１ｂが非導通における状態で説明したが、スイッチ素子６１ｂの導通の条件は必須ではない。この場合は、T型整合回路６５の構成に応じて副整合ブロック６２aを設計すればよい。

すなわちスイッチ素子６１ｂが導通状態であれば、その条件に合わせて第二の整合ブロック６０aの第１端子Ｐ1側の点であるＡ点から素子９側を見たインピーダンスがＺ０になるように、副整合ブロック６２ａを設計しておけばよい。
このように、２個のＴ型整合回路６４，６５によって３つの周波数帯に整合可能な整合回路が実現出来る。

以上述べたＴ型整合回路を従属接続して複数の周波数帯に整合可能とした整合回路を、一般化して示した例を図７に示す。第一の整合ブロック２から見て２段目までのＬ型ブロック６３ｂまでの構成は図６と全く同一である。２段目のＬ型ブロック６３ｂの第２端子Ｐ２側にＬ型ブロックを追加し、合計Ｎ段のＬ型ブロック６３ｎが従属接続されている。Ｎ段目のＬ型ブロック６３ｎの他端には、直列第二整合ブロック７０の一端が接続され、直列第二整合ブロック７０の他端が第２端子Ｐ２に接続されている。Ｎは１以上の整数である。

図７に示した整合回路は、Ｎ個のＴ型整合回路の従属接続の構成であり、Ｎ＋１個の周波数帯に整合可能である。動作説明は図６において説明済みであるので省略する。

Ｔ型整合回路の組み合わせで構成した他の実施例を図８に示す。図８は、図６で説明済みの隣り合うＬ型ブロックの第二の整合ブロックを兼用してＴ型回路を形成した例と異なり、素子１と素子９との間に直列に接続される第二の整合ブロックを挟んで、副整合ブロックに対向する位置に第二スイッチ素子と第二の副整合ブロックを配置した例である。
第１端子Ｐ１に一端を接続する第一の整合ブロック２の他端に、一端を直列に接続する第２の整合ブロック８０ａと第２の整合ブロック８０ａの他端に一端を接続する第二の整合ブロック８０ｂと、第２の整合ブロック８０ａ，８０ｂの接続点にシャントに接続されるスイッチ素子８１ａと副整合ブロック８２ａの直列回路とからＴ型整合回路８３ａが形成されている。

第二の整合ブロック８０ｂの他端に、一端を直列に接続する第２の整合ブロック８０ｃと第２の整合ブロック８０ｃの他端に一端を接続する第二の整合ブロック８０ｄと、第２の整合ブロック８０ｃ，８０ｄの接続点にシャントに接続されるスイッチ素子８１ｂと副整合ブロック８２ｂの直列回路とからＴ型整合回路８３ｂが形成され、第二の整合ブロック８０ｄの他端は第２端子Ｐ２に接続されている。
更に、第２の整合ブロック８０ｃ，８０ｄの接続点に第二スイッチ素子８４を介して副整合ブロック８２ｂと対向する位置に副整合ブロック８５が接続され、第２の整合ブロック８０ｃ，８０ｄと副整合ブロック８５とでＴ型整合回路８３ｃが形成されている。

以上のように素子１と素子９との間にＴ型整合回路を多段に接続してもよい。図８に示す実施例は、３つのＴ型整合回路によって３つの周波数帯に整合可能である。
周波数帯ｆ３の時、スイッチ素子８１ａ，８１ｂ及び第二スイッチ素子８４の全てのスイッチは非導通である。
周波数帯ｆ３における素子１のＺ_Ｌ（ｆ３）と第一の整合ブロック２と第二の整合ブロック８０ａ〜８０ｂの合計のインピーダンスを素子１のＺ０に整合させるように第二の整合ブロック８０ｃと８０ｄを設計する。

周波数帯ｆ２の時は、Ｔ型整合回路８３ｂを形成するスイッチ素子８１ｂだけが導通状態にされる。周波数帯ｆ２における素子１のＺ_Ｌ（ｆ２）と第一の整合ブロック２合成インピーダンスを素子１のＺ０に整合させるように第二の整合ブロック８０aと８０ｂを設計する。
スイッチ素子８１ｂが導通したときに第二の整合ブロック８０ｃ，８０ｄと副整合ブロック８２ｂと素子９の合成インピーダンスがＺ０となるように、副整合ブロック８２ｂの値を設計しておくことで、素子１はＴ型整合回路８３ａの第２端子Ｐ２側の端で、素子９と整合する。

周波数帯ｆ１の時は、スイッチ素子８１ａと第二スイッチ素子８４が同時に導通状態にされる。周波数帯ｆ１における素子１のＺ_Ｌ（ｆ１）のインピーダンスを素子１のＺ０に整合させるように第一の整合ブロック２を設計する。
ここで、第二の整合ブロック８０ｃ，８０ｄは、集中定数素子で形成されているために周波数特性を持つ。したがって、周波数帯ｆ２において設計されたＴ型整合回路８３ｂの副整合ブロック８２ｂでは、周波数帯ｆ１においては同様な効果が得られない。
周波数帯ｆ１における第二の整合ブロック８０ｃ，８０ｄのインピーダンス値に対して、第二スイッチ素子８４と副整合ブロック８５を付加して新たなＴ型整合回路８３ｃを構成させ、周波数帯ｆ１において、スイッチ素子８４が導通したときに第二の整合ブロック８０ｃ，８０ｄと副整合ブロック８５と素子９の合成インピーダンスがＺ０となるように、副整合ブロック８５の値を設計しておく。

また、周波数帯ｆ１における第二の整合ブロック８０a，８０bのインピーダンス値に対して、スイッチ素子８１aと副整合ブロック８２aを付加して新たなＴ型整合回路８３aを構成させ、周波数帯ｆ１において、スイッチ素子８１aが導通したときに第二の整合ブロッＴ型整合回路８３ｃと素子９の合成インピーダンスがＺ０となるように、副整合ブロック８２aの値を設計しておく。
もしくは、T型整合回路８３aとT型整合回路８３ｃと素子９の合成インピーダンスがZ０となるように、副整合ブロック８５と副整合ブロック８２aを設計してもよい。

このように、Ｔ型整合回路を従属接続させた場合は、あくまで２個の第二の整合ブロックと１個の副整合ブロックとは、一つの周波数帯に対してのセットである。第二の整合ブロックを複数の周波数帯に対応可能にするためには、複数の副整合ブロックが設けられる。
なお、前述した各実施例において、各副整合ブロックのスイッチ素子と反対側は、整合回路の共通電位点に接続されるものである。したがって、スイッチ素子と副整合ブロックとの接続を逆にしてもよい。

実施例５で説明したように、Ｔ型整合回路を従属接続させた場合、２個の第二の整合ブロックに対して、複数個の副整合ブロックを必要とする場合がある。その場合の他の副整合ブロックの構成例を図９に示す。
図９に示す実施例は、図８のＴ型整合回路８２ｂのシャント回路であるスイッチ素子８１ｂと副整合ブロック８２ｂに、更に副整合ブロック８２ｂに直列に第二のスイッチ素子９０を介して第二の副整合ブロック９１を接続するようにしたものである。
Ｔ型整合回路８３ｂを構成する第二の整合ブロック８０ｃ，８０ｄが２つの周波数帯に対応できるように、副整合ブロックを２段に直列接続する構成にしている。この例の場合、スイッチ素子８１ｂが単独で導通する場合も機能するためには、副整合ブロックが分布定数素子で形成されている必要がある。

そのような条件を設けたくない場合には、単極単投スイッチ（ＳＰＳＴ：Single Pole Single Throw）で示したスイッチ素子８１ｂを、図示しない単極双投スイッチ又は、それ以上の多接点のスイッチ素子で構成して各双投端子に異なる値の副整合ブロックを配置するようにすれば良い。
要するに、素子１と素子９との間に挿入される第二の整合ブロックのインピーダンスを、上記の整合点と素子９の両方向から見てＺ０に出来る回路構成であれば、Ｔ型やπ型に限定されるもので無く、その形は何でも良いのである。

これは第二の整合ブロックについても言えることである。今までの説明では、第二の整合ブロックとして１個のブロックで説明をして来た。説明済みの図１の第二の整合ブロック３を、第一の整合ブロック２に一端を直列に接続する直列整合ブロック１００と、直列整合ブロック１００の他端にシャントに接続される整合用スイッチ素子１０１と整合素子１０２の直列回路からなるＬ型回路で構成した例を図１０に示す。
図１０において周波数帯ｆ１で動作する場合、スイッチ素子４，５が非導通状態であり、整合用スイッチ素子１０１だけが導通する。この時は、素子１と第一の整合ブロック２の直列接続のインピーダンスの和を直列整合ブロック１００と整合素子１０２により、素子９のＺ０と整合させる。

周波数帯ｆ１と異なる周波数帯ｆ２で整合させるときは、スイッチ素子４，５を導通させ整合用スイッチ素子１０１を非導通状態にする。整合素子１０２が無い図１に対して優れているのは、整合素子１０２があることによって、第二の整合ブロック１００及び副整合ブロック６，７の選択肢が広がる点である。
このように第二の整合ブロックを直列整合ブロック１００と第一の整合用スイッチ素子１０１と整合素子１０２で構成することで、第二の整合ブロックの設計の自由度を上げることが出来る。この実施例においては、標準的に飛び飛びの値しかない第二の整合ブロック３を構成する集中定数素子の選択肢を広げる効果が得られる。

第二の整合ブロックの他の構成を図１１に示す。図１１は図１に示した第二の整合ブロック３を第二の整合ブロック６０ａと第二の整合ブロック６０ｂの直列接続と、第二の整合ブロック６０ａと第二の整合ブロック６０ｂの接続点にシャントに接続される整合用スイッチ素子１１０と整合素子１１１の直列回路からなるＴ型回路で構成した例である。
整合用スイッチ素子１０１と整合素子１０２は、第二の整合ブロックと副整合ブロック７と副整合ブロック６の設計の自由度を上げることを目的にしており、上記した実施例７と同じように機能するものである。説明は省略する。

第二の整合ブロックの他の構成を図１２に示す。図１２は図３に示したＴ型整合回路部３０の第２端子Ｐ２側にシャントに接続される、整合用スイッチ素子１２０と整合素子１２１の直列回路を設けたものである。周波数ｆ２において、スイッチ素子３３と整合用スイッチ素子１２０は例えば，排他的に導通状態とされ、整合素子１２１と第二の整合ブロック３１は素子１と第一の整合ブロック２の直列接続の合成インピーダンスをＺ０とするように設計する。
このように構成することで第二の整合ブロックの設計の自由度を上げることが出来る。

第二の整合ブロック３を複数の素子を用いて回路として構成したのと同様に、第一の整合ブロック２も同様に複数の素子で構成しても良い。その実施例を図１３に示す。この例では第一の整合ブロック２が、第一直列整合ブロック１３０とその一端にシャントに接続される副整合ブロック１３１とにより構成されている。副整合ブロック１３１は第一直列整合ブロック１３０のどちらの端に接続されてもよい。
第一直列整合ブロック１３０は、図１で説明済みの整合回路部８を介して素子９に接続されている。
第一の整合ブロックの構成はこの他の任意の形態を取ることが可能である。要するに周波数帯によって変化する素子１のインピーダンスＺ_Ｌ（ｆ）を、ある周波数帯においてＡ点から素子１側を見てＺ０に出来るインピーダンス値を持つものであれば、どのような回路構成であっても良い。
〔応用例〕
今まで説明して来た整合回路を２ＧＨｚ帯と１ＧＨｚ帯の２つの周波数帯で動作する増幅回路に応用した例を図１４に示す。電力増幅素子であるＦＥＴ１４０の入力側には、図１３に示した整合回路を、出力側には図１２に示した整合回路を接続した例を示す増幅回路である。入力側整合回路は、第一の整合ブロック２が第一の整合ブロック１４１となっている。出力側整合回路は、図１２に示した整合回路を基本に、第一の整合ブロック２を２素子で形成される第一の整合ブロック１４２で構成したものである。

動作はすでに説明済みであるので、ここでは繰り返さない。図１４の増幅器の動作をシミュレーションした結果を図１５に示す。図１５(a)は、２ＧＨｚ帯の周波数に整合させた結果の周波数特性を示す図であり、横軸を周波数で縦軸をＳパラメータで表す。第１端子Ｐ１に入力した信号の反射量を表すＳ_１１は、２ＧＨｚにおいて急激に減衰している。第１端子Ｐ１に入力した信号の伝達量を表すＳ_２１は、２ＧＨｚにおいて約１４ｄＢを示し、良く伝達していることを表している。
図１５(ｂ)は、１ＧＨｚ帯の周波数に整合させた結果の周波数特性を示す図であり、横軸と縦軸は図１５（ａ）と同じである。第１端子Ｐ１に入力した信号の反射量を表すＳ_１１は、１ＧＨｚにおいて急激に減衰している。第１端子Ｐ１に入力した信号の伝達量を表すＳ_２１は、１ＧＨｚにおいて約１９ｄＢを示し、良く伝達していることを表している。

このようにこの発明による整合回路が、マルチバンド用整合回路として機能していることが分かる。
以上述べてきたように、この発明による整合回路は、素子９と素子１との間に挿入される集中定数素子で形成される第二の整合ブロックの両端から見たインピーダンスを、その両端を挟む副整合ブロックによって、素子９のインピーダンスＺ０に整合させるようにして、複数の周波数帯において使用可能な整合回路としたものである。
その特徴は、第二の整合ブロックが集中定数素子で形成される為に、従来の分布定数素子で構成した整合回路よりも小型化できる点である。

その効果は、従来の整合回路を示した図１８とこの発明の整合回路を示す図１とを比較することで可能である。図１８及び図１は共に２つの周波数帯に整合可能にしたもので、従来の整合回路に対してこの発明の整合回路はスイッチ素子が１個と副整合ブロックが１個、合計２個の部品を多く必要とする。
しかし、従来の整合回路に必要な遅延回路１７２は、大型の部品であり、その大きさは周波数帯及び使用する電力増幅素子によって変化するが、例えばある増幅素子で周波数帯を１ＧＨｚとした時に、幅０．６３ｍｍ、長さが９．２２ｍｍ、又は長さが１５．３２ｍｍと１０ｍｍを超えてしまうこともある。

この大型の遅延回路１７２に対して、同じ２周波数帯に対応するこの発明の整合回路では２部品多く必要とするが、その部品サイズは通称０６０３と呼ばれる幅が０．３ｍｍ、長さが０．６ｍｍのチップ部品や数ｍｍ角のモノリシックマイクロ波集積回路（Monolithic Microwave Integrated Circuit）で構成可能であり、遅延回路１７２の大きさ（特に長さ）の範囲に十分含まれてしまうものである。
更に２つ以上の周波数帯に対応する為に、遅延回路１７２の数も増えることを考えれば、この発明による整合回路は、それに対して明らかに小型化することが可能である。

この発明の整合回路の基本構成を示す図である。図１の動作を説明する為の図である。図１に示すπ型回路をＴ型回路に置き換えた図である。図１に示したこの発明の基本構成を複数の周波数帯に適応出来るように一般化した図である。Ｎ個の周波数帯を示す図である。Ｔ型回路を従属接続させた実施例を示す図である。Ｔ型整合回路を従属接続して複数の周波数帯に整合可能とした整合回路を示す図である。Ｔ型整合回路の組み合わせで構成した他の実施例を示す図である。シャント回路を２つのスイッチ素子と２つの副整合ブロックで構成した例を示す図である。図１の第二の整合ブロックをＬ型回路で構成した例を示す図である。第二の整合ブロックの他の構成を示す図である。第二の整合ブロックの他の構成を示す図である。第一の整合ブロックを複数の素子で構成した例を示す図である。この発明の整合回路を増幅回路に応用した例を示す図である。図１２の増幅器の動作をシミュレーションした結果を示す図である。非特許文献１に示された電力増幅器の構成を示す図である。図１６の電力増幅器の構成を示す図である。特許文献１に示された整合回路を示す図である。図１８に示した整合回路の対応可能周波数帯を３個とした例を示す図である。

Claims

インピーダンスが周波数特性を持つ素子が接続される第１端子に一端を接続する第一の整合ブロックと、
上記第一の整合ブロックに直列に接続される第二の整合ブロックと、上記第二の整合ブロックの両端にそれぞれ接続されるスイッチ素子及び副整合ブロックの直列回路とでπ型
回路を構成する整合回路であって、
上記第一の整合ブロックの他端に対し一端を接続し直列な第二の整合ブロックと上記第二の整合ブロックの一端にシャントに接続される第一スイッチ素子及び第一副整合ブロックの直列回路からなるＬ型回路が、上記第二の整合ブロックの他端に次段の第二の整合ブロックの一端が接続されたＮ段のＬ型回路からなるＬ型ブロック部と、Ｎは２以上の整数であり、
上記Ｎ番目のＬ型回路の上記第二の整合ブロックの他端にシャントに接続され、第二スイッチ素子及び第二副整合ブロックの直列回路からなるシャント回路が、Ｎ個接続されるシャント回路ブロック部と、
を備え、
上記第二の整合ブロックは集中定数素子で構成され、
第Ｎ＋１の周波数帯で動作する時は、上記第一スイッチ素子と上記第二スイッチ素子の全てが非導通であり、このときＮ番目の第二の整合ブロックは、上記素子からＮ番目までの第二の整合ブロックを含む直列接続の合成インピーダンスをＺ０とするように設計され、
第Ｎ−ｎ（但し、ｎは０以上Ｎ−２以下の整数）の周波数帯で動作する時は、Ｎ−ｎ番目のＬ型回路の上記第一スイッチ素子と上記Ｎ−ｎの数に対応するシャント回路の上記第二スイッチ素子とが導通状態とされ、当該第一スイッチ素子に接続する第一副整合ブロックとＮ−ｎ番目からＮ番目までの第二の整合ブロックと、当該第二スイッチ素子に接続する第二副整合ブロックとでπ型回路が構成され、このときＮ−ｎ−１番目の第二の整合ブロックは、上記素子からＮ−ｎ−１番目までの第二の整合ブロックを含む直列接続の合成インピーダンスをＺ０にするように設計され、
第一の周波数帯で動作する時は、１番目のＬ型回路の上記第一スイッチ素子とＮ＝１に対応するシャント回路の上記第二スイッチ素子とが導通状態とされ、当該第一スイッチ素子に接続する第一副整合ブロックと１番目からＮ番目までの第二の整合ブロックと、当該第二スイッチ素子に接続する第二副整合ブロックとでπ型回路が構成され、このとき上記第一の整合ブロックは、上記素子を含む直列接続の合成インピーダンスをＺ０にするように設計され、
Ｎ＋１個の周波数帯に整合することを特徴とする整合回路。
インピーダンスが周波数特性を持つ素子が接続される第１端子に一端を接続する第一の整合ブロックと、
上記第一の整合ブロックの他端に一端を接続し直列な第二の整合ブロックと上記第二の整合ブロックの他端にシャントに接続されるスイッチ素子と第一副整合ブロックの直列回路からなるＬ型回路が、上記第二の整合ブロックの他端に従属接続されるＮ段のＬ型回路からなるＬ型ブロック部と、Ｎは２以上の整数であり、
上記Ｎ番目のＬ型回路の他端に一端を接続し、他端にインピーダンスが周波数特性を持たない素子が接続される直列第二整合ブロックと、
を備え、
上記第二の整合ブロックは集中定数素子で構成され、
第Ｎ＋１の周波数帯で動作する時は上記スイッチ素子の全てが非導通であり、このとき上記素子からＮ番目までの第二の整合ブロックと上記直列第二整合ブロックとを含む直列接続の合成インピーダンスをＺ０とするように、上記Ｎ番目の第二の整合ブロックと上記直列第二整合ブロックが設計され、
ｎを０以上Ｎ−２以下の整数として第Ｎ−ｎの周波数帯で動作する時は、Ｎ−ｎ番目のＬ型回路の上記スイッチ素子が導通状態にされ、Ｎ−ｎ番目の第二の整合ブロックと第一副整合ブロックと、Ｎ−ｎ＋１番目からＮ番目までの第二の整合ブロックと上記直列第二整合ブロックとでＴ型回路が構成され、このときＮ−ｎ−１番目の第二の整合ブロックは、上記素子からＮ−ｎ−１番目までの第二の整合ブロックを含む直列接続の合成インピーダンスをＺ０にするように設計され、
第一の周波数帯で動作する時は、１番目のＬ型回路の上記スイッチ素子が導通状態とされ、当該スイッチ素子に接続する第一副整合ブロックと第二の整合ブロックと、２番目からＮ番目までのＬ型回路の第二の整合ブロックと上記直列第二整合ブロックとでＴ型回路が構成され、このとき上記第一の整合ブロックは、上記素子を含む直列接続の合成インピーダンスをＺ０にするように設計され、
Ｎ＋１個の周波数帯に整合することを特徴とする整合回路。
請求項１または２に記載した整合回路において、
上記第二の整合ブロックが、
上記第一の整合ブロックの他端に一端を接続する直列整合ブロックと、上記直列整合ブロックの他端にシャントに接続される第一スイッチ素子と整合素子の直列回路からなるＬ型回路が、上記直列整合ブロックの他端に従属接続されるＮ段からなるＬ型ブロック部と、
で構成され、Ｎは１以上の整数であることを特徴とする整合回路。