JPH1056305A - インピーダンス整合回路，及び測定用薄膜プローブ - Google Patents
インピーダンス整合回路，及び測定用薄膜プローブInfo
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- JPH1056305A JPH1056305A JP8211560A JP21156096A JPH1056305A JP H1056305 A JPH1056305 A JP H1056305A JP 8211560 A JP8211560 A JP 8211560A JP 21156096 A JP21156096 A JP 21156096A JP H1056305 A JPH1056305 A JP H1056305A
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- impedance
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P5/00—Coupling devices of the waveguide type
- H01P5/02—Coupling devices of the waveguide type with invariable factor of coupling
Landscapes
- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
- Waveguides (AREA)
Abstract
(57)【要約】
【課題】 被評価対象となるＦＥＴを大信号動作させる
ような場合においても、容易に入出力インピーダンスを
変化させることができ、評価作業を短時間でかつ容易に
行うことができるインピーダンス整合回路を得ること。 【解決手段】 スイッチ用のＦＥＴ４ａ〜４ｃを用いて
複数のスタブ線路３ａ〜３ｃのうちの必要なものを選択
して主線路２に接続可能な構成とする。
ような場合においても、容易に入出力インピーダンスを
変化させることができ、評価作業を短時間でかつ容易に
行うことができるインピーダンス整合回路を得ること。 【解決手段】 スイッチ用のＦＥＴ４ａ〜４ｃを用いて
複数のスタブ線路３ａ〜３ｃのうちの必要なものを選択
して主線路２に接続可能な構成とする。
Description
【０００１】
【発明の属する技術分野】この発明は、インピーダンス
整合回路、及び測定用薄膜プローブに関し、特に数百Ｍ
Ｈｚ以上の高周波帯で使用される半導体装置の評価時に
使用される、整合回路の整合動作の向上を図ったものに
関するものである。
整合回路、及び測定用薄膜プローブに関し、特に数百Ｍ
Ｈｚ以上の高周波帯で使用される半導体装置の評価時に
使用される、整合回路の整合動作の向上を図ったものに
関するものである。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）やヘテ
ロ接合バイポーラトランジスタ（ＨＢＴ）などのトラン
ジスタを高出力で使用する際に使用される整合回路は、
ＭＭＩＣのようにトランジスタと同一の基板上に作製さ
れる場合や、誘電体のＭＩＣ基板上に作製される場合等
があるが、いずれの場合も、製造プロセスの変更や、被
評価物である素子の構造パラメータのばらつきにより、
素子の入出力インピーダンスが変わった時、整合回路の
変更を余儀なくされる。
ロ接合バイポーラトランジスタ（ＨＢＴ）などのトラン
ジスタを高出力で使用する際に使用される整合回路は、
ＭＭＩＣのようにトランジスタと同一の基板上に作製さ
れる場合や、誘電体のＭＩＣ基板上に作製される場合等
があるが、いずれの場合も、製造プロセスの変更や、被
評価物である素子の構造パラメータのばらつきにより、
素子の入出力インピーダンスが変わった時、整合回路の
変更を余儀なくされる。
【０００３】このような場合には、再度、素子を評価し
て設計パラメータを取得し、これに合わせて整合回路を
再設計することが必要であるが、これには大きな労力と
時間を要する。特に高出力トランジスタの場合、ゲート
幅が大きくなり、並列に接続される抵抗成分が増大する
ことになり、入出力インピーダンスが低くなるため、な
るべく素子の近傍でインピーダンス変換を行う必要が生
じる。
て設計パラメータを取得し、これに合わせて整合回路を
再設計することが必要であるが、これには大きな労力と
時間を要する。特に高出力トランジスタの場合、ゲート
幅が大きくなり、並列に接続される抵抗成分が増大する
ことになり、入出力インピーダンスが低くなるため、な
るべく素子の近傍でインピーダンス変換を行う必要が生
じる。
【０００４】そこで高出力トランジスタ等の入出力イン
ピーダンスを整合するためには、図１６に示すように、
低インピーダンスのストリップ線路１００やスタブ１０
１を配した整合基板１０２を用いなければならない。以
下、従来の整合回路について詳述すると、図１６におい
て、１０３は高出力ＦＥＴを示し、その電極と上記スト
リップ線路１００はボンディングワイヤ１０４を用いて
接続されている。また、図１６(b) に示すように、上記
ＦＥＴ１０３を中心としてその前後に配置されている整
合基板１０２は実際には、入力側のものが入力マッチン
グネットワークを構成し、出力側のものが出力マッチン
グネットワークを構成するものとなっている。そして入
力マッチングネットワークを構成する整合基板１０２に
はストリップ線路１０５にボンディングワイヤ１０６を
用いて接続されるインピーダンス調整用のランドパター
ン１０７が複数個設けられている。
ピーダンスを整合するためには、図１６に示すように、
低インピーダンスのストリップ線路１００やスタブ１０
１を配した整合基板１０２を用いなければならない。以
下、従来の整合回路について詳述すると、図１６におい
て、１０３は高出力ＦＥＴを示し、その電極と上記スト
リップ線路１００はボンディングワイヤ１０４を用いて
接続されている。また、図１６(b) に示すように、上記
ＦＥＴ１０３を中心としてその前後に配置されている整
合基板１０２は実際には、入力側のものが入力マッチン
グネットワークを構成し、出力側のものが出力マッチン
グネットワークを構成するものとなっている。そして入
力マッチングネットワークを構成する整合基板１０２に
はストリップ線路１０５にボンディングワイヤ１０６を
用いて接続されるインピーダンス調整用のランドパター
ン１０７が複数個設けられている。
【０００５】上述したように、通常、このような整合基
板１０２は、使用するトランジスタ１０３の特性に合わ
せて設計されており、そのインピーダンスの整合を行う
には、インピーダンス調整用のランドパターン１０７を
必要な個数分ボンディングワイヤ１０６を用いてストリ
ップ線路１０５に接続するようにして行われる。
板１０２は、使用するトランジスタ１０３の特性に合わ
せて設計されており、そのインピーダンスの整合を行う
には、インピーダンス調整用のランドパターン１０７を
必要な個数分ボンディングワイヤ１０６を用いてストリ
ップ線路１０５に接続するようにして行われる。
【０００６】
【発明が解決しようとする課題】従来のインピーダンス
整合回路は以上のように構成されており、被評価素子が
製造プロセス上の問題等により、素子の入出力インピー
ダンスにバラツキが生じた場合、トランジスタを整合さ
せるための整合基板のインピーダンスを変えなければな
らず、ＭＩＣ基板のパターン変更に時間がかかるという
問題点がある。
整合回路は以上のように構成されており、被評価素子が
製造プロセス上の問題等により、素子の入出力インピー
ダンスにバラツキが生じた場合、トランジスタを整合さ
せるための整合基板のインピーダンスを変えなければな
らず、ＭＩＣ基板のパターン変更に時間がかかるという
問題点がある。
【０００７】また、以上のような整合回路を用いてＦＥ
Ｔの評価を行う際に、トランジスタを大信号（非線形）
動作させる場合があるが、このような場合には、トラン
ジスタの出力が最大となるインピーダンスが、その入力
信号のレベルによって異なるため、その都度、被評価対
象となるＦＥＴに合わせた調整範囲を有するインピーダ
ンス整合回路を選択して用いなければならず、評価に時
間を有する、また操作に手間がかかる等の問題点があっ
た。なお、特開平3-195108号に示されるように、整合回
路におけるインピーダンスの調整を行うに際し、スタブ
間の導通をトランジスタを用いて制御するようにしたも
のが見られるが、これはインピーダンスのばらつきが一
定の調整範囲内にある製品として回路の調整を行うため
の構成であり、上述のように、種々のインピーダンス特
性を有する被評価素子を大信号動作させるような場合に
は、これに対応することができるものではなく、上述の
ような問題点は依然として解消することができないもの
であった。
Ｔの評価を行う際に、トランジスタを大信号（非線形）
動作させる場合があるが、このような場合には、トラン
ジスタの出力が最大となるインピーダンスが、その入力
信号のレベルによって異なるため、その都度、被評価対
象となるＦＥＴに合わせた調整範囲を有するインピーダ
ンス整合回路を選択して用いなければならず、評価に時
間を有する、また操作に手間がかかる等の問題点があっ
た。なお、特開平3-195108号に示されるように、整合回
路におけるインピーダンスの調整を行うに際し、スタブ
間の導通をトランジスタを用いて制御するようにしたも
のが見られるが、これはインピーダンスのばらつきが一
定の調整範囲内にある製品として回路の調整を行うため
の構成であり、上述のように、種々のインピーダンス特
性を有する被評価素子を大信号動作させるような場合に
は、これに対応することができるものではなく、上述の
ような問題点は依然として解消することができないもの
であった。
【０００８】この発明は以上のような問題点を解消する
ためになされたもので、被評価対象となるＦＥＴを大信
号動作させるような場合においても、容易に入出力イン
ピーダンスを変化させることができ、評価作業を短時間
で、かつ容易に行うことができるインピーダンス整合回
路を提供することを目的とする。
ためになされたもので、被評価対象となるＦＥＴを大信
号動作させるような場合においても、容易に入出力イン
ピーダンスを変化させることができ、評価作業を短時間
で、かつ容易に行うことができるインピーダンス整合回
路を提供することを目的とする。
【０００９】また、被評価素子をオンウエハ上にて測定
する際に、実装時のインピーダンス特性に近い状態で測
定を行うことができる測定用薄膜プローブを提供するこ
とを目的とする。
する際に、実装時のインピーダンス特性に近い状態で測
定を行うことができる測定用薄膜プローブを提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】この発明の請求項１に係
るインピーダンス整合回路は、主線路が形成された整合
基板と、上記主線路に電気的に接続されることで上記主
線路のインピーダンスを変化させる、スタブと電界効果
トランジスタとを交互に複数個直列接続してなる複数の
パッシブ回路と、上記主線路と上記各パッシブ回路との
間に直列接続して設けられ、上記被評価素子の特性に応
じてオン／オフ制御されるスイッチ用の電界効果トラン
ジスタとを備えたものである。
るインピーダンス整合回路は、主線路が形成された整合
基板と、上記主線路に電気的に接続されることで上記主
線路のインピーダンスを変化させる、スタブと電界効果
トランジスタとを交互に複数個直列接続してなる複数の
パッシブ回路と、上記主線路と上記各パッシブ回路との
間に直列接続して設けられ、上記被評価素子の特性に応
じてオン／オフ制御されるスイッチ用の電界効果トラン
ジスタとを備えたものである。
【００１１】また、この発明の請求項２に係るインピー
ダンス整合回路は、上記請求項１記載のインピーダンス
整合回路において、上記スイッチ用の電界効果トランジ
スタに、オン時に低損失で、かつ、オフ時に全反射に近
い特性を有するものを用いるようにしたものである。
ダンス整合回路は、上記請求項１記載のインピーダンス
整合回路において、上記スイッチ用の電界効果トランジ
スタに、オン時に低損失で、かつ、オフ時に全反射に近
い特性を有するものを用いるようにしたものである。
【００１２】また、この発明の請求項３に係るインピー
ダンス整合回路は、上記請求項１記載のインピーダンス
整合回路において、複数のスタブを直列接続してなるパ
ッシブ回路と、該直列接続されたスタブの任意の接続点
と接地との間に直列に接続された接地接続用の電界効果
トランジスタとを備えたものである。
ダンス整合回路は、上記請求項１記載のインピーダンス
整合回路において、複数のスタブを直列接続してなるパ
ッシブ回路と、該直列接続されたスタブの任意の接続点
と接地との間に直列に接続された接地接続用の電界効果
トランジスタとを備えたものである。
【００１３】また、この発明の請求項４に係るインピー
ダンス整合回路は、上記請求項１記載のインピーダンス
整合回路において、インダクタを用いて上記パッシブ回
路を構成したものである。
ダンス整合回路は、上記請求項１記載のインピーダンス
整合回路において、インダクタを用いて上記パッシブ回
路を構成したものである。
【００１４】また、この発明の請求項５に係るインピー
ダンス整合回路は、上記請求項１記載のインピーダンス
整合回路において、レジスタを用いて上記パッシブ回路
を構成したものである。
ダンス整合回路は、上記請求項１記載のインピーダンス
整合回路において、レジスタを用いて上記パッシブ回路
を構成したものである。
【００１５】また、この発明の請求項６に係るインピー
ダンス整合回路は、上記請求項１記載のインピーダンス
整合回路において、キャパシタを用いて上記パッシブ回
路を構成したものである。
ダンス整合回路は、上記請求項１記載のインピーダンス
整合回路において、キャパシタを用いて上記パッシブ回
路を構成したものである。
【００１６】また、この発明の請求項７に係るインピー
ダンス整合回路は、上記請求項４ないし６のいずれかに
記載のインピーダンス整合回路において、上記パッシブ
回路と接地との間に直列に接続された接地接続用の電界
効果トランジスタを備えたものである。
ダンス整合回路は、上記請求項４ないし６のいずれかに
記載のインピーダンス整合回路において、上記パッシブ
回路と接地との間に直列に接続された接地接続用の電界
効果トランジスタを備えたものである。
【００１７】また、この発明の請求項８に係るインピー
ダンス整合回路は、上記請求項１記載のインピーダンス
整合回路において、上記整合基板の入出力端部に、オン
ウエハ測定用のＲＦプローブ用のパッドを備えたもので
ある。
ダンス整合回路は、上記請求項１記載のインピーダンス
整合回路において、上記整合基板の入出力端部に、オン
ウエハ測定用のＲＦプローブ用のパッドを備えたもので
ある。
【００１８】また、この発明の請求項９に係る測定用薄
膜プローブは、上記請求項１記載のインピーダンス整合
回路を、被評価素子の電極と接触する測定用電極と接続
し、かつ、上記インピーダンス整合回路と測定用電極と
を、薄膜絶縁体からなる支持体に搭載したものである。
膜プローブは、上記請求項１記載のインピーダンス整合
回路を、被評価素子の電極と接触する測定用電極と接続
し、かつ、上記インピーダンス整合回路と測定用電極と
を、薄膜絶縁体からなる支持体に搭載したものである。
【００１９】
実施の形態１．図１に本発明の実施の形態１におけるイ
ンピーダンス整合回路の概略図を示す。図１において、
１はＧａＡｓ等の基板を用いて作製された入力マッチン
グネットワークを構成する入力整合回路基板であり、該
入力整合回路基板１の表面には、主線路２と複数のスタ
ブ３ａ〜３ｂが設けられている。そしてスタブ間にはス
イッチ用ＦＥＴ４ａ，４ｂ，４ｃが設けられており、こ
れらスイッチ用ＦＥＴ４ａ〜４ｃのゲートのオン，オフ
により主線路２に接続するスタブの長さを変えることが
できるようになっている。５は上記主線路２に接続され
た被評価素子である高出力ＦＥＴ、６は高出力ＦＥＴ５
の出力側に設けられた出力マッチングネットワークを構
成する出力整合回路基板を示し、その構成は上記入力整
合回路基板１とほぼ同様であるため、ここでは、その詳
細な構成は省略する。
ンピーダンス整合回路の概略図を示す。図１において、
１はＧａＡｓ等の基板を用いて作製された入力マッチン
グネットワークを構成する入力整合回路基板であり、該
入力整合回路基板１の表面には、主線路２と複数のスタ
ブ３ａ〜３ｂが設けられている。そしてスタブ間にはス
イッチ用ＦＥＴ４ａ，４ｂ，４ｃが設けられており、こ
れらスイッチ用ＦＥＴ４ａ〜４ｃのゲートのオン，オフ
により主線路２に接続するスタブの長さを変えることが
できるようになっている。５は上記主線路２に接続され
た被評価素子である高出力ＦＥＴ、６は高出力ＦＥＴ５
の出力側に設けられた出力マッチングネットワークを構
成する出力整合回路基板を示し、その構成は上記入力整
合回路基板１とほぼ同様であるため、ここでは、その詳
細な構成は省略する。
【００２０】上記スイッチ用ＦＥＴとして用いるＦＥＴ
には、オン時に低損失でかつ、オフ時に入出力ポートが
全反射に近いことが必要となる。このようなＦＥＴはゲ
ート幅が比較的大きなものを使用することで実現可能で
ある。
には、オン時に低損失でかつ、オフ時に入出力ポートが
全反射に近いことが必要となる。このようなＦＥＴはゲ
ート幅が比較的大きなものを使用することで実現可能で
ある。
【００２１】ここで、上記スイッチ用ＦＥＴ３ａ〜３ｃ
として用いるＦＥＴのオン時の通過損失、及びオフ時の
反射損失の実測値を図２，図３にそれぞれ示す。図に示
すように、周波数１ＧＨｚにおいて、オン時の通過損失
は−０．１６ｄＢ，オフ時の反射損失は−０．８０ｄＢ
であり、Ｌ帯のような比較的低い周波数においては、ス
イッチ用ＦＥＴとして適用可能であることが分かる。
として用いるＦＥＴのオン時の通過損失、及びオフ時の
反射損失の実測値を図２，図３にそれぞれ示す。図に示
すように、周波数１ＧＨｚにおいて、オン時の通過損失
は−０．１６ｄＢ，オフ時の反射損失は−０．８０ｄＢ
であり、Ｌ帯のような比較的低い周波数においては、ス
イッチ用ＦＥＴとして適用可能であることが分かる。
【００２２】次に以上のような構成を有する整合回路の
動作について説明する。図４(a) は、ＧａＡｓ基板上に
作製された主線路及びλ／４のオープンスタブを示し、
図４(b) は２つのλ／４線路をスイッチ用ＦＥＴを用い
て接続可能な構成としたものを示す。また、図５は、上
記図４(a) の構成のポートＡ，Ｂ間の通過損失と、図４
(b) において、スイッチ用ＦＥＴをＯＦＦ状態にした場
合のポート１，２間の通過損失をシミュレーションによ
り比較した結果を示す。
動作について説明する。図４(a) は、ＧａＡｓ基板上に
作製された主線路及びλ／４のオープンスタブを示し、
図４(b) は２つのλ／４線路をスイッチ用ＦＥＴを用い
て接続可能な構成としたものを示す。また、図５は、上
記図４(a) の構成のポートＡ，Ｂ間の通過損失と、図４
(b) において、スイッチ用ＦＥＴをＯＦＦ状態にした場
合のポート１，２間の通過損失をシミュレーションによ
り比較した結果を示す。
【００２３】図５に示されるように、２ＧＨｚまでの帯
域では、図４(a) 及び図４(b) の回路の通過損失が同程
度であることから、スイッチ用ＦＥＴのＯＦＦにより、
オープン端を実現できることがわかる。
域では、図４(a) 及び図４(b) の回路の通過損失が同程
度であることから、スイッチ用ＦＥＴのＯＦＦにより、
オープン端を実現できることがわかる。
【００２４】また、図６(a) は線路長λ／４のショート
スタブを示し、図６(b) は線路長λ／４のスタブをスイ
ッチ用ＦＥＴを介して接地電位に接続可能な構成とし、
スイッチ用ＦＥＴをＯＮ状態にしたものを示し、図７は
これらの回路におけるポートＡ，Ｂ間の通過損失をシミ
ュレーションにより比較した結果を示す。
スタブを示し、図６(b) は線路長λ／４のスタブをスイ
ッチ用ＦＥＴを介して接地電位に接続可能な構成とし、
スイッチ用ＦＥＴをＯＮ状態にしたものを示し、図７は
これらの回路におけるポートＡ，Ｂ間の通過損失をシミ
ュレーションにより比較した結果を示す。
【００２５】図７に示されるように、２ＧＨｚ程度まで
の帯域では、図６(a) と図６(b) の回路による通過損失
はよく一致しており、スイッチＦＥＴが低損失であれば
該スイッチ用ＦＥＴをオン状態とすることで、線路長λ
／４のショートスタブを線路で接地に接続した場合と同
等の特性が得られることがわかる。従って、スタブの長
さを電気的に切り換えることができ、図１に示すような
構成において、被評価対象となる高出力ＦＥＴ５の製造
ばらつきや、被評価対象となる高出力ＦＥＴ５を大信号
動作させるような場合においても、同一の整合回路を用
いて入出力インピーダンスの整合を容易にとることがで
きる。
の帯域では、図６(a) と図６(b) の回路による通過損失
はよく一致しており、スイッチＦＥＴが低損失であれば
該スイッチ用ＦＥＴをオン状態とすることで、線路長λ
／４のショートスタブを線路で接地に接続した場合と同
等の特性が得られることがわかる。従って、スタブの長
さを電気的に切り換えることができ、図１に示すような
構成において、被評価対象となる高出力ＦＥＴ５の製造
ばらつきや、被評価対象となる高出力ＦＥＴ５を大信号
動作させるような場合においても、同一の整合回路を用
いて入出力インピーダンスの整合を容易にとることがで
きる。
【００２６】このように本実施の形態１によれば、ＯＮ
状態で低損失でかつ、ＯＦＦ時に入出力ポートが全反射
に近い，スイッチ用のＦＥＴ４ａ〜４ｃを用いて、複数
のスタブ線路３ａ〜３ｃのうちの必要なものを選択し
て、主線路２に接続可能な構成としたので、製造ばらつ
き等によって被評価対象物である高出力ＦＥＴの入出力
インピーダンスが大きく変化した場合や、高出力ＦＥＴ
を大信号動作させるような場合においても、上記スイッ
チ用のトランジスタ４ａ〜４ｃを適宜ＯＮ／ＯＦＦさせ
ることによって、容易に、かつ迅速に、被評価対象物で
ある高出力ＦＥＴ５の入出力インピーダンスに整合を行
うことができ、従来のように整合回路を再設計する必要
がなくなり、素子の評価を効率よく行うことができるよ
うになる。
状態で低損失でかつ、ＯＦＦ時に入出力ポートが全反射
に近い，スイッチ用のＦＥＴ４ａ〜４ｃを用いて、複数
のスタブ線路３ａ〜３ｃのうちの必要なものを選択し
て、主線路２に接続可能な構成としたので、製造ばらつ
き等によって被評価対象物である高出力ＦＥＴの入出力
インピーダンスが大きく変化した場合や、高出力ＦＥＴ
を大信号動作させるような場合においても、上記スイッ
チ用のトランジスタ４ａ〜４ｃを適宜ＯＮ／ＯＦＦさせ
ることによって、容易に、かつ迅速に、被評価対象物で
ある高出力ＦＥＴ５の入出力インピーダンスに整合を行
うことができ、従来のように整合回路を再設計する必要
がなくなり、素子の評価を効率よく行うことができるよ
うになる。
【００２７】実施の形態２．次に本発明の実施の形態２
によるインピーダンス整合回路について説明する。図８
は本実施の形態２によるインピーダンス整合回路の基板
上に形成されるスタブとこれを主線路２に接続するため
のスイッチ用ＦＥＴの、基板上におけるレイアウト構造
を示す図であり、主線路２の両側に複数のスタブ５０ａ
〜５０ｄ，５１ａ〜５１ｄ，５２ａ〜５２ｄと、スイッ
チ用のトランジスタ４０ａ〜４０ｄ，４１ａ〜４１ｄ，
４２ａ〜４２ｄをマトリックス状に配置し、ＯＮ状態に
するスイッチ用ＦＥＴの組合せを変えることにより、整
合基板のインピーダンスを広範囲で変えることが可能と
なる。
によるインピーダンス整合回路について説明する。図８
は本実施の形態２によるインピーダンス整合回路の基板
上に形成されるスタブとこれを主線路２に接続するため
のスイッチ用ＦＥＴの、基板上におけるレイアウト構造
を示す図であり、主線路２の両側に複数のスタブ５０ａ
〜５０ｄ，５１ａ〜５１ｄ，５２ａ〜５２ｄと、スイッ
チ用のトランジスタ４０ａ〜４０ｄ，４１ａ〜４１ｄ，
４２ａ〜４２ｄをマトリックス状に配置し、ＯＮ状態に
するスイッチ用ＦＥＴの組合せを変えることにより、整
合基板のインピーダンスを広範囲で変えることが可能と
なる。
【００２８】このように本実施の形態２によれば、主線
路２を中心として、その周囲にマトリクス状にスタブ５
０ａ〜５０ｄ，５１ａ〜５１ｄ，５２ａ〜５２ｄとこれ
らスタブを接続するためのスイッチ用ＦＥＴ４０ａ〜４
０ｄ，４１ａ〜４１ｄ，４２ａ〜４２ｄを配置すること
により、整合基板としてのインピーダンス調整範囲を拡
大することができ、評価作業を、より円滑に行うことが
できる。
路２を中心として、その周囲にマトリクス状にスタブ５
０ａ〜５０ｄ，５１ａ〜５１ｄ，５２ａ〜５２ｄとこれ
らスタブを接続するためのスイッチ用ＦＥＴ４０ａ〜４
０ｄ，４１ａ〜４１ｄ，４２ａ〜４２ｄを配置すること
により、整合基板としてのインピーダンス調整範囲を拡
大することができ、評価作業を、より円滑に行うことが
できる。
【００２９】実施の形態３．次に本発明の実施の形態３
によるインピーダンス整合回路について説明する。図９
は本実施の形態３によるインピーダンス整合回路の基板
上に形成される構造を示し、図９に示すように、スイッ
チ用ＦＥＴ９０を介して主線路２と接続するスタブ９１
とスタブ９２の接続点において、スイッチ用ＦＥＴ９３
の一端が接続され、その他端が例えば、基板にバイアホ
ール等を用いて接続された接地９４に接続されている。
このような構成において、スイッチ用ＦＥＴ９０をＯＮ
状態とし、スイッチ用ＦＥＴ９３をＯＦＦ状態にした場
合には、スタブ９１とスタブ９２とからなる長さのオー
プンスタブが主線路２に接続されるものとなり、一方、
スイッチ用ＦＥＴ９０をＯＮ状態とし、かつ、スイッチ
用ＦＥＴ９３をＯＮ状態とした場合には、スタブ９１か
らなるショースタブが主線路２に接続されたものと等価
のものとなる。
によるインピーダンス整合回路について説明する。図９
は本実施の形態３によるインピーダンス整合回路の基板
上に形成される構造を示し、図９に示すように、スイッ
チ用ＦＥＴ９０を介して主線路２と接続するスタブ９１
とスタブ９２の接続点において、スイッチ用ＦＥＴ９３
の一端が接続され、その他端が例えば、基板にバイアホ
ール等を用いて接続された接地９４に接続されている。
このような構成において、スイッチ用ＦＥＴ９０をＯＮ
状態とし、スイッチ用ＦＥＴ９３をＯＦＦ状態にした場
合には、スタブ９１とスタブ９２とからなる長さのオー
プンスタブが主線路２に接続されるものとなり、一方、
スイッチ用ＦＥＴ９０をＯＮ状態とし、かつ、スイッチ
用ＦＥＴ９３をＯＮ状態とした場合には、スタブ９１か
らなるショースタブが主線路２に接続されたものと等価
のものとなる。
【００３０】このように本実施の形態３によれば、スイ
ッチ用ＦＥＴ９０を介してスタブ９１，９２を主線路２
に接続したものとし、さらに、上記スタブ９１とスタブ
９２の接続点にスイッチ用ＦＥＴ９３を設け、該接続点
が接地９４に接続可能なように構成することにより、基
板上にマトリクス状に配置したスタブのいろいろな位置
にショート端を設けることができ、整合回路としての機
能を拡張することができる。
ッチ用ＦＥＴ９０を介してスタブ９１，９２を主線路２
に接続したものとし、さらに、上記スタブ９１とスタブ
９２の接続点にスイッチ用ＦＥＴ９３を設け、該接続点
が接地９４に接続可能なように構成することにより、基
板上にマトリクス状に配置したスタブのいろいろな位置
にショート端を設けることができ、整合回路としての機
能を拡張することができる。
【００３１】実施の形態４．次に本発明の実施の形態４
によるインピーダンス整合回路について説明する。図１
０は本実施の形態３によるインピーダンス整合回路の基
板上に形成される構造を示し、図１０に示すように、主
線路２にスイッチ用ＦＥＴ１００の一端が接続され、そ
の他端にインダクタ１０１が接続された構成となってい
る。また、このインダクタ１０１の他端はスイッチ用Ｆ
ＥＴ１０２を介して接地１０３に接続されている。この
ような構成において、スイッチ用ＦＥＴ１００をＯＮ状
態とし、かつスイッチ用ＦＥＴ１０２をＯＮ状態とした
場合には、主線路２にショート端のインダクタ１０１が
接続された状態となり、また、スイッチ用ＦＥＴ１００
をＯＮ状態とし、かつスイッチ用ＦＥＴ１０２をＯＦＦ
状態とした場合には、主線路２にオープン端のインダク
タ１０１が接続された状態となる。
によるインピーダンス整合回路について説明する。図１
０は本実施の形態３によるインピーダンス整合回路の基
板上に形成される構造を示し、図１０に示すように、主
線路２にスイッチ用ＦＥＴ１００の一端が接続され、そ
の他端にインダクタ１０１が接続された構成となってい
る。また、このインダクタ１０１の他端はスイッチ用Ｆ
ＥＴ１０２を介して接地１０３に接続されている。この
ような構成において、スイッチ用ＦＥＴ１００をＯＮ状
態とし、かつスイッチ用ＦＥＴ１０２をＯＮ状態とした
場合には、主線路２にショート端のインダクタ１０１が
接続された状態となり、また、スイッチ用ＦＥＴ１００
をＯＮ状態とし、かつスイッチ用ＦＥＴ１０２をＯＦＦ
状態とした場合には、主線路２にオープン端のインダク
タ１０１が接続された状態となる。
【００３２】このように本実施の形態４によれば、主線
路２にスイッチ用ＦＥＴ１００を介してインダクタ１０
１を接続可能なように構成することにより、インダクタ
を主線路に接続した整合回路をシミュレートすることが
できるようになり、整合回路としての機能を拡張するこ
とができる。
路２にスイッチ用ＦＥＴ１００を介してインダクタ１０
１を接続可能なように構成することにより、インダクタ
を主線路に接続した整合回路をシミュレートすることが
できるようになり、整合回路としての機能を拡張するこ
とができる。
【００３３】実施の形態５．次に本発明の実施の形態５
によるインピーダンス整合回路について説明する。図１
１は本実施の形態５によるインピーダンス整合回路の基
板上に形成される構造を示し、図１１に示すように、主
線路２にスイッチ用ＦＥＴ１１０の一端が接続され、そ
の他端にレジスタ１１１とキャパシタ１１２が直列接続
された時定数回路が接続された構成となっている。ま
た、１１３は上記キャパシタ１１２と接地１１４との間
に設けられたスイッチ用ＦＥＴである。
によるインピーダンス整合回路について説明する。図１
１は本実施の形態５によるインピーダンス整合回路の基
板上に形成される構造を示し、図１１に示すように、主
線路２にスイッチ用ＦＥＴ１１０の一端が接続され、そ
の他端にレジスタ１１１とキャパシタ１１２が直列接続
された時定数回路が接続された構成となっている。ま
た、１１３は上記キャパシタ１１２と接地１１４との間
に設けられたスイッチ用ＦＥＴである。
【００３４】このような構成において、スイッチ用ＦＥ
Ｔ１１０をＯＮ状態とし、かつスイッチ用ＦＥＴ１１３
をＯＮ状態とした場合には、主線路２にショート端から
なるレジスタ１１１が接続された状態となり、また、ス
イッチ用ＦＥＴ１１０をＯＮ状態とし、かつスイッチ用
ＦＥＴ１１３をＯＦＦ状態とした場合には、主線路２に
オープン端からなるレジスタ１１１が接続された状態と
なる。
Ｔ１１０をＯＮ状態とし、かつスイッチ用ＦＥＴ１１３
をＯＮ状態とした場合には、主線路２にショート端から
なるレジスタ１１１が接続された状態となり、また、ス
イッチ用ＦＥＴ１１０をＯＮ状態とし、かつスイッチ用
ＦＥＴ１１３をＯＦＦ状態とした場合には、主線路２に
オープン端からなるレジスタ１１１が接続された状態と
なる。
【００３５】このように本実施の形態５によれば、主線
路２にスイッチ用ＦＥＴ１２を介してレジスタ１３を接
続可能なように構成することにより、レジスタを主線路
に接続した整合回路をシミュレートすることができるよ
うになり、整合回路としての機能を拡張することができ
る。
路２にスイッチ用ＦＥＴ１２を介してレジスタ１３を接
続可能なように構成することにより、レジスタを主線路
に接続した整合回路をシミュレートすることができるよ
うになり、整合回路としての機能を拡張することができ
る。
【００３６】実施の形態６．次に本発明の実施の形態６
によるインピーダンス整合回路について説明する。図１
２は本実施の形態６によるインピーダンス整合回路の基
板上に形成される構造を示し、図１２に示すように、主
線路２にスイッチ用ＦＥＴ１２０の一端が接続され、そ
の他端にキャパシタ１２１の一方の電極が接続された構
成となっている。またキャパシタ１２１の他方の電極は
スイッチ用ＦＥＴ１２２を介して接地１２３に接続され
ている。
によるインピーダンス整合回路について説明する。図１
２は本実施の形態６によるインピーダンス整合回路の基
板上に形成される構造を示し、図１２に示すように、主
線路２にスイッチ用ＦＥＴ１２０の一端が接続され、そ
の他端にキャパシタ１２１の一方の電極が接続された構
成となっている。またキャパシタ１２１の他方の電極は
スイッチ用ＦＥＴ１２２を介して接地１２３に接続され
ている。
【００３７】このような構成において、スイッチ用ＦＥ
Ｔ１６をＯＮ状態とし、かつスイッチ用ＦＥＴ１２２を
ＯＮ状態とした場合には、主線路２にショート端からな
るキャパシタ１２１が接続された状態となり、また、ス
イッチ用ＦＥＴ１６をＯＮ状態とし、かつスイッチ用Ｆ
ＥＴ１２２をＯＦＦ状態とした場合には、主線路２にオ
ープン端からなるキャパシタ１２１が接続された状態と
なる。
Ｔ１６をＯＮ状態とし、かつスイッチ用ＦＥＴ１２２を
ＯＮ状態とした場合には、主線路２にショート端からな
るキャパシタ１２１が接続された状態となり、また、ス
イッチ用ＦＥＴ１６をＯＮ状態とし、かつスイッチ用Ｆ
ＥＴ１２２をＯＦＦ状態とした場合には、主線路２にオ
ープン端からなるキャパシタ１２１が接続された状態と
なる。
【００３８】このように本実施の形態６によれば、主線
路２にスイッチ用ＦＥＴ１２０を介してキャパシタ１２
１を接続可能なように構成することにより、キャパシタ
を主線路に接続した整合回路をシミュレートすることが
できるようになり、整合回路としての機能を拡張するこ
とができる。
路２にスイッチ用ＦＥＴ１２０を介してキャパシタ１２
１を接続可能なように構成することにより、キャパシタ
を主線路に接続した整合回路をシミュレートすることが
できるようになり、整合回路としての機能を拡張するこ
とができる。
【００３９】実施の形態７．次に本発明の実施の形態７
によるインピーダンス整合回路について説明する。図１
３は本実施の形態７によるインピーダンス整合回路の基
板上に形成される構造を示し、図１３に示すように、主
線路２にスイッチ用ＦＥＴ１３０を介して図１１と同様
にレジスタ１３１，キャパシタ１３２からなる直列回路
を接続し、かつ、この直列回路の他端をスイッチ用ＦＥ
Ｔ１３３を介して接地１３４に接続する。さらに、上記
主線路２にスイッチ用ＦＥＴ１３５を介して、キャパシ
タ１３６とインダクタ１３７とが並列接続された回路を
接続し、さらにこの回路の他端をスイッチ用ＦＥＴ１３
８を介して接地１３９に接続可能なように構成されてい
る。
によるインピーダンス整合回路について説明する。図１
３は本実施の形態７によるインピーダンス整合回路の基
板上に形成される構造を示し、図１３に示すように、主
線路２にスイッチ用ＦＥＴ１３０を介して図１１と同様
にレジスタ１３１，キャパシタ１３２からなる直列回路
を接続し、かつ、この直列回路の他端をスイッチ用ＦＥ
Ｔ１３３を介して接地１３４に接続する。さらに、上記
主線路２にスイッチ用ＦＥＴ１３５を介して、キャパシ
タ１３６とインダクタ１３７とが並列接続された回路を
接続し、さらにこの回路の他端をスイッチ用ＦＥＴ１３
８を介して接地１３９に接続可能なように構成されてい
る。
【００４０】以上のような回路において、スイッチ用Ｆ
ＥＴ１３０をＯＮ状態とし、スイッチ用ＦＥＴ１３３を
ＯＮ状態とすることで、図１１に示した回路と同様に、
主線路２にショート端からなるレジスタ１３１が接続さ
れた状態となり、また、スイッチ用ＦＥＴ１３０をＯＮ
状態とし、スイッチ用ＦＥＴ１３３をＯＦＦ状態とする
ことで、主線路２にオープン端からなるレジスタ１３１
が接続された状態となる。
ＥＴ１３０をＯＮ状態とし、スイッチ用ＦＥＴ１３３を
ＯＮ状態とすることで、図１１に示した回路と同様に、
主線路２にショート端からなるレジスタ１３１が接続さ
れた状態となり、また、スイッチ用ＦＥＴ１３０をＯＮ
状態とし、スイッチ用ＦＥＴ１３３をＯＦＦ状態とする
ことで、主線路２にオープン端からなるレジスタ１３１
が接続された状態となる。
【００４１】さらに、スイッチ用ＦＥＴ１３５をＯＮ状
態とし、かつスイッチ用ＦＥＴ１３８をＯＮ状態とする
ことにより、キャパシタ１３６とインダクタ１３７とが
並列接続された回路をショート端として主線路２に接続
した状態となり、また、スイッチ用ＦＥＴ１３５をＯＮ
状態とし、かつスイッチ用ＦＥＴ１３８をＯＦＦ状態と
することにより、キャパシタ１３６とインダクタ１３７
とが並列接続された回路をオープン端として主線路２に
接続した状態となる。
態とし、かつスイッチ用ＦＥＴ１３８をＯＮ状態とする
ことにより、キャパシタ１３６とインダクタ１３７とが
並列接続された回路をショート端として主線路２に接続
した状態となり、また、スイッチ用ＦＥＴ１３５をＯＮ
状態とし、かつスイッチ用ＦＥＴ１３８をＯＦＦ状態と
することにより、キャパシタ１３６とインダクタ１３７
とが並列接続された回路をオープン端として主線路２に
接続した状態となる。
【００４２】このように本実施の形態７．によれば、主
線路２にスイッチ用ＦＥＴ１３５を介して、キャパシタ
１３６，インダクタ１３７からなる集中定数型の回路を
主線路に接続した整合回路をシミュレートすることがで
きるようになり、インピーダンスの調整範囲が広く、被
評価素子との整合の状態を自在に変化させることがで
き、整合回路としての機能を一層、拡張することができ
る。
線路２にスイッチ用ＦＥＴ１３５を介して、キャパシタ
１３６，インダクタ１３７からなる集中定数型の回路を
主線路に接続した整合回路をシミュレートすることがで
きるようになり、インピーダンスの調整範囲が広く、被
評価素子との整合の状態を自在に変化させることがで
き、整合回路としての機能を一層、拡張することができ
る。
【００４３】なお、本実施の形態７では、キャパシタと
インダクタとを並列接続した回路を例にとって説明した
が、他の素子を並列接続した集中定数型の回路を用いる
ようにしてもよく、また、接続する素子も２つ以上にす
るようにしてもよい。
インダクタとを並列接続した回路を例にとって説明した
が、他の素子を並列接続した集中定数型の回路を用いる
ようにしてもよく、また、接続する素子も２つ以上にす
るようにしてもよい。
【００４４】実施の形態８．次に本発明の実施の形態８
によるインピーダンス整合回路について説明する。図１
４は本実施の形態８によるインピーダンス整合回路の基
板の構成を示す図であり、図１４において、２４は入力
整合回路基板１に形成された主線路２の入出力端近傍に
それぞれ設けられたＲＦプローブ用のパッドである。
によるインピーダンス整合回路について説明する。図１
４は本実施の形態８によるインピーダンス整合回路の基
板の構成を示す図であり、図１４において、２４は入力
整合回路基板１に形成された主線路２の入出力端近傍に
それぞれ設けられたＲＦプローブ用のパッドである。
【００４５】以上のようなＲＦプローブ用のパッド２４
を設けることにより、上記実施の形態１から実施の形態
７に示したような構成を有する種々の素子が複数形成さ
れた入力整合基板１にプローブを接触させて、入力整合
回路基板１上に形成された各パッシブ回路を構成する素
子を接続するスイッチ用ＦＥＴのそれぞれのＯＮ／ＯＦ
Ｆ状態を切り換えることにより、整合回路基板１単体で
のＳ(Scattering)パラメータを取得することができ、測
定対象となる素子に対して整合回路を調整する際のイン
ピーダンスの設定を、オンウエハ状態で行うことが可能
となる。これにより、整合回路の調整に要する時間を短
縮することができ、作業効率の向上を図ることができ
る。
を設けることにより、上記実施の形態１から実施の形態
７に示したような構成を有する種々の素子が複数形成さ
れた入力整合基板１にプローブを接触させて、入力整合
回路基板１上に形成された各パッシブ回路を構成する素
子を接続するスイッチ用ＦＥＴのそれぞれのＯＮ／ＯＦ
Ｆ状態を切り換えることにより、整合回路基板１単体で
のＳ(Scattering)パラメータを取得することができ、測
定対象となる素子に対して整合回路を調整する際のイン
ピーダンスの設定を、オンウエハ状態で行うことが可能
となる。これにより、整合回路の調整に要する時間を短
縮することができ、作業効率の向上を図ることができ
る。
【００４６】なお、本実施の形態８の以上の説明では、
入力整合回路基板１にＲＦプローブ用のパッドを設ける
場合について説明したが、これは出力整合回路基板につ
いても適用することができることは言うまでもない。
入力整合回路基板１にＲＦプローブ用のパッドを設ける
場合について説明したが、これは出力整合回路基板につ
いても適用することができることは言うまでもない。
【００４７】実施の形態９．次に本発明の実施の形態９
によるインピーダンス整合回路について説明する。図１
５は本実施の形態９によるインピーダンス整合回路を組
み込んだ薄膜プローブの構成を示す図である。図１５に
おいて、１５０は薄膜プローブであり、ポリイミド等の
絶縁性の材料で形成された支持体１５１に、上記実施の
形態１〜実施の形態７で示したような構成を有する入力
整合回路基板１５２と出力整合回路基板１５３とが組み
込まれたものとなっている。上記入力整合回路基板１５
２と出力整合回路基板１５３とはそれぞれ、支持体１５
１に形成された開口部１５１ａに設けられたプローブ１
５４にその主線路が電気的に接続された構成となってい
る。
によるインピーダンス整合回路について説明する。図１
５は本実施の形態９によるインピーダンス整合回路を組
み込んだ薄膜プローブの構成を示す図である。図１５に
おいて、１５０は薄膜プローブであり、ポリイミド等の
絶縁性の材料で形成された支持体１５１に、上記実施の
形態１〜実施の形態７で示したような構成を有する入力
整合回路基板１５２と出力整合回路基板１５３とが組み
込まれたものとなっている。上記入力整合回路基板１５
２と出力整合回路基板１５３とはそれぞれ、支持体１５
１に形成された開口部１５１ａに設けられたプローブ１
５４にその主線路が電気的に接続された構成となってい
る。
【００４８】以上のような構成を有する薄膜プローブ１
５０の入力整合回路基板１５２，出力整合回路基板１５
３のインピーダンスを、予め、被測定対象となる素子が
実際に回路に組み込まれて使用される際の基板のインピ
ーダンスと同じ値となるように調整、被評価素子の入力
部及び出力部にプローブ１５４を接触させて該被評価素
子の電気的特性を測定することにより、被評価素子を実
装したときに近い状態でその電気的特性をウエハ状態で
測定することができ、回路のシミュレートをより正確な
ものとすることが可能となる。
５０の入力整合回路基板１５２，出力整合回路基板１５
３のインピーダンスを、予め、被測定対象となる素子が
実際に回路に組み込まれて使用される際の基板のインピ
ーダンスと同じ値となるように調整、被評価素子の入力
部及び出力部にプローブ１５４を接触させて該被評価素
子の電気的特性を測定することにより、被評価素子を実
装したときに近い状態でその電気的特性をウエハ状態で
測定することができ、回路のシミュレートをより正確な
ものとすることが可能となる。
【００４９】
【発明の効果】以上のように、この発明（請求項１）に
係るインピーダンス整合回路によれば、主線路が形成さ
れた整合基板と、上記主線路に電気的に接続されること
で上記主線路のインピーダンスを変化させる、スタブと
電界効果トランジスタとを交互に複数個直列接続してな
る複数のパッシブ回路と、上記主線路と上記各パッシブ
回路との間に直列接続して設けられ、上記被評価素子の
特性に応じてオン／オフ制御されるスイッチ用の電界効
果トランジスタとを備え、上記スイッチ用の電界効果ト
ランジスタのオン／オフ動作を制御して上記パッシブ回
路を電気的に主線路に接続することで整合基板としての
インピーダンスを任意に変化させるようにしたので、製
造ばらつき等によって上記被評価素子の入出力インピー
ダンスが大きく変化した場合や、高出力ＦＥＴを大信号
動作させるような場合においても、上記スイッチ用のト
ランジスタを適宜ＯＮ／ＯＦＦさせることによって、容
易に、かつ迅速に被評価対象物の入出力インピーダンス
の整合を行うことができ、被評価素子の入出力インピー
ダンスにばらつきが生じても、従来のように、整合回路
を再設計する必要がなくなり、素子の評価を効率よく行
うことができるようになるという効果がある。
係るインピーダンス整合回路によれば、主線路が形成さ
れた整合基板と、上記主線路に電気的に接続されること
で上記主線路のインピーダンスを変化させる、スタブと
電界効果トランジスタとを交互に複数個直列接続してな
る複数のパッシブ回路と、上記主線路と上記各パッシブ
回路との間に直列接続して設けられ、上記被評価素子の
特性に応じてオン／オフ制御されるスイッチ用の電界効
果トランジスタとを備え、上記スイッチ用の電界効果ト
ランジスタのオン／オフ動作を制御して上記パッシブ回
路を電気的に主線路に接続することで整合基板としての
インピーダンスを任意に変化させるようにしたので、製
造ばらつき等によって上記被評価素子の入出力インピー
ダンスが大きく変化した場合や、高出力ＦＥＴを大信号
動作させるような場合においても、上記スイッチ用のト
ランジスタを適宜ＯＮ／ＯＦＦさせることによって、容
易に、かつ迅速に被評価対象物の入出力インピーダンス
の整合を行うことができ、被評価素子の入出力インピー
ダンスにばらつきが生じても、従来のように、整合回路
を再設計する必要がなくなり、素子の評価を効率よく行
うことができるようになるという効果がある。
【００５０】また、この発明（請求項２）に係るインピ
ーダンス整合回路によれば、上記請求項１記載のインピ
ーダンス整合回路において、上記スイッチ用の電界効果
トランジスタに、オン時に低損失で、かつ、オフ時に全
反射に近い特性を有するものを用いるようにしたので、
上記パッシブ回路が上記主線路に物理的に接続されたり
分離されたりするのと等価的な構成を得ることができる
効果がある。
ーダンス整合回路によれば、上記請求項１記載のインピ
ーダンス整合回路において、上記スイッチ用の電界効果
トランジスタに、オン時に低損失で、かつ、オフ時に全
反射に近い特性を有するものを用いるようにしたので、
上記パッシブ回路が上記主線路に物理的に接続されたり
分離されたりするのと等価的な構成を得ることができる
効果がある。
【００５１】また、この発明（請求項３）に係るインピ
ーダンス整合回路によれば、上記請求項１記載のインピ
ーダンス整合回路において、上記パッシブ回路として、
複数のスタブを直列接続してなるものを用い、該直列接
続されたスタブの任意の接続点と接地との間に直列に接
続された接地接続用の電界効果トランジスタを設けたの
で、パッシブ回路を構成するスタブのいろいろな位置に
ショート端を設けることができ、整合回路としての機能
を拡張することができるという効果がある。
ーダンス整合回路によれば、上記請求項１記載のインピ
ーダンス整合回路において、上記パッシブ回路として、
複数のスタブを直列接続してなるものを用い、該直列接
続されたスタブの任意の接続点と接地との間に直列に接
続された接地接続用の電界効果トランジスタを設けたの
で、パッシブ回路を構成するスタブのいろいろな位置に
ショート端を設けることができ、整合回路としての機能
を拡張することができるという効果がある。
【００５２】また、この発明（請求項４ないし６）に係
るインピーダンス整合回路によれば、上記請求項１記載
のインピーダンス整合回路において、インダクタ，レジ
スタ，キャパシタ等の種々の回路素子を用いて上記パッ
シブ回路を構成したので、スタブ以外の素子を主線路に
接続した整合回路をシミュレートすることができるよう
になり、インピーダンスの調整範囲が広く、被評価素子
との整合の状態を自在に変化させることができ、整合回
路としての機能を一層、拡張することができるという効
果がある。
るインピーダンス整合回路によれば、上記請求項１記載
のインピーダンス整合回路において、インダクタ，レジ
スタ，キャパシタ等の種々の回路素子を用いて上記パッ
シブ回路を構成したので、スタブ以外の素子を主線路に
接続した整合回路をシミュレートすることができるよう
になり、インピーダンスの調整範囲が広く、被評価素子
との整合の状態を自在に変化させることができ、整合回
路としての機能を一層、拡張することができるという効
果がある。
【００５３】また、この発明（請求項７）に係るインピ
ーダンス整合回路によれば、上記請求項５ないし７のい
ずれかに記載のインピーダンス整合回路において、上記
パッシブ回路と接地との間に接地接続用の電界効果トラ
ンジスタを直列に接続したので、上記パッシブ回路を、
ショート端またはオープン端として切り換えて用いるこ
とができ、整合回路としての機能を拡張することができ
るという効果がある。
ーダンス整合回路によれば、上記請求項５ないし７のい
ずれかに記載のインピーダンス整合回路において、上記
パッシブ回路と接地との間に接地接続用の電界効果トラ
ンジスタを直列に接続したので、上記パッシブ回路を、
ショート端またはオープン端として切り換えて用いるこ
とができ、整合回路としての機能を拡張することができ
るという効果がある。
【００５４】また、この発明（請求項８）に係るインピ
ーダンス整合回路によれば、上記請求項１記載のインピ
ーダンス整合回路において、上記整合基板の入出力端部
に、オンウエハ測定用のＲＦプローブ用のパッドを備え
たものとしたから、整合基板のＳパラメータを容易に取
得することができ、測定対象となる素子に対して整合回
路を調整する際のインピーダンスの設定を、オンウエハ
状態で行うことが可能となり、ひいては、整合回路の調
整に要する時間を短縮でき、作業効率の向上を図ること
ができるという効果がある。
ーダンス整合回路によれば、上記請求項１記載のインピ
ーダンス整合回路において、上記整合基板の入出力端部
に、オンウエハ測定用のＲＦプローブ用のパッドを備え
たものとしたから、整合基板のＳパラメータを容易に取
得することができ、測定対象となる素子に対して整合回
路を調整する際のインピーダンスの設定を、オンウエハ
状態で行うことが可能となり、ひいては、整合回路の調
整に要する時間を短縮でき、作業効率の向上を図ること
ができるという効果がある。
【００５５】また、この発明（請求項９）に係る測定用
薄膜プローブによれば、上記請求項１記載のインピーダ
ンス整合回路を、被評価素子の電極と接触する測定用電
極と接続し、かつ、上記インピーダンス整合回路と測定
用電極とを、薄膜絶縁体からなる支持体に搭載したもの
としたので、該被評価素子の電気的特性を測定する際
に、被評価素子を実装したときに近い状態で電気的特性
の測定を行うことができ、回路のシミュレートをより正
確なものとすることが可能となるという効果がある。
薄膜プローブによれば、上記請求項１記載のインピーダ
ンス整合回路を、被評価素子の電極と接触する測定用電
極と接続し、かつ、上記インピーダンス整合回路と測定
用電極とを、薄膜絶縁体からなる支持体に搭載したもの
としたので、該被評価素子の電気的特性を測定する際
に、被評価素子を実装したときに近い状態で電気的特性
の測定を行うことができ、回路のシミュレートをより正
確なものとすることが可能となるという効果がある。
【図１】 本発明の実施の形態１によるインピーダンス
整合回路の回路図である。
整合回路の回路図である。
【図２】 上記インピーダンス整合回路を用いたＦＥＴ
のＯＮ時の通過損失を説明するための図である。
のＯＮ時の通過損失を説明するための図である。
【図３】 上記インピーダンス整合回路を用いたＦＥＴ
のＯＦＦ時の反射損失を説明するため図である。
のＯＦＦ時の反射損失を説明するため図である。
【図４】 上記インピーダンス整合回路におけるスイッ
チ用ＦＥＴのオフ時の特性を示すために行ったシミュレ
ーションにおいて用いた回路のモデル図である。
チ用ＦＥＴのオフ時の特性を示すために行ったシミュレ
ーションにおいて用いた回路のモデル図である。
【図５】 上記シミュレーションにおけるスイッチ用Ｆ
ＥＴの通過特性の結果を示す図である。
ＥＴの通過特性の結果を示す図である。
【図６】 上記インピーダンス整合回路におけるスイッ
チＦＥＴのオン時の特性を示すために行ったシミュレー
ションにおいて用いた回路のモデル図である。
チＦＥＴのオン時の特性を示すために行ったシミュレー
ションにおいて用いた回路のモデル図である。
【図７】 上記シミュレーションにおけるスイッチ用Ｆ
ＥＴの通過特性の結果を示す図である。
ＥＴの通過特性の結果を示す図である。
【図８】 スイッチ用ＦＥＴとスタブをマトリックス状
に配してインピーダンス調整範囲を広げた本発明の実施
の形態２によるインピーダンス基板の回路図である。
に配してインピーダンス調整範囲を広げた本発明の実施
の形態２によるインピーダンス基板の回路図である。
【図９】 グランドをスイッチ用ＦＥＴに接続した構造
を有する本発明の実施の形態３によるインピーダンス整
合回路の回路図である。
を有する本発明の実施の形態３によるインピーダンス整
合回路の回路図である。
【図１０】 スイッチ用ＦＥＴにインダクタを接続した
構造を有する本発明の実施の形態４によるインピーダン
ス整合回路の回路図である。
構造を有する本発明の実施の形態４によるインピーダン
ス整合回路の回路図である。
【図１１】 スイッチ用ＦＥＴにレジスタを接続した構
造を有する本発明の実施の形態５によるインピーダンス
整合回路の回路図である。
造を有する本発明の実施の形態５によるインピーダンス
整合回路の回路図である。
【図１２】 スイッチ用ＦＥＴにキャパシタを接続した
構造を有する本発明の実施の形態６によるインピーダン
ス整合回路の回路図である。
構造を有する本発明の実施の形態６によるインピーダン
ス整合回路の回路図である。
【図１３】 ＬＣＲの組合せによって実現される，本発
明の実施の形態７による集中定数型のインピーダンス整
合回路の回路図である。
明の実施の形態７による集中定数型のインピーダンス整
合回路の回路図である。
【図１４】ＲＦプローブ用パッドを備えた本発明の実施
の形態８によるインピーダンス整合回路を示す模式図で
ある。
の形態８によるインピーダンス整合回路を示す模式図で
ある。
【図１５】 本発明の実施の形態９による、薄膜プロー
ブに組み込まれたインピーダンス整合回路を示す模式図
である。
ブに組み込まれたインピーダンス整合回路を示す模式図
である。
【図１６】 従来のＭＩＣによるインピーダンス整合回
路基板を示す概略図。
路基板を示す概略図。
１ 入力側整合回路基板、２ 主線路、３ａ〜３ｃ ス
タブ、４ａ〜４ｃ スイッチ用ＦＥＴ、５ 高出力ＦＥ
Ｔ、６ 出力側整合回路基板、２４ ＲＦプローブ用パ
ッド、９４ 接地、１０１ インダクタ、１１１ レジ
スタ、１２１キャパシタ、１５０ 薄膜プローブ、１５
１ 支持体１５１、１５１ａ 開口部、１５２ 入力整
合回路基板、１５３ 出力整合回路基板。
タブ、４ａ〜４ｃ スイッチ用ＦＥＴ、５ 高出力ＦＥ
Ｔ、６ 出力側整合回路基板、２４ ＲＦプローブ用パ
ッド、９４ 接地、１０１ インダクタ、１１１ レジ
スタ、１２１キャパシタ、１５０ 薄膜プローブ、１５
１ 支持体１５１、１５１ａ 開口部、１５２ 入力整
合回路基板、１５３ 出力整合回路基板。
Claims (9)
- 【請求項１】 被評価素子の入力側または出力側に配置
され、該被評価素子の入出力インピーダンスを整合する
インピーダンス整合回路であって、 主線路が形成された整合基板と、 上記主線路に電気的に接続されることで上記主線路のイ
ンピーダンスを変化させる、スタブと電界効果トランジ
スタとを交互に複数個直列接続してなる複数のパッシブ
回路と、 上記主線路と上記各パッシブ回路との間に直列接続して
設けられ、上記被評価素子の特性に応じてオン／オフ制
御されるスイッチ用の電界効果トランジスタとを備えた
ことを特徴とするインピーダンス整合回路。 - 【請求項２】 請求項１記載のインピーダンス整合回路
において、 上記スイッチ用の電界効果トランジスタは、オン時に低
損失で、かつ、オフ時に全反射に近い特性を有する，こ
とを特徴とするインピーダンス整合回路。 - 【請求項３】 請求項１記載のインピーダンス整合回路
において、 複数のスタブを直列接続してなるパッシブ回路と、 該直列接続されたスタブの任意の接続点と接地との間に
直列に接続された接地接続用の電界効果トランジスタと
を備えたことを特徴とするインピーダンス整合回路。 - 【請求項４】 請求項１記載のインピーダンス整合回路
において、 上記パッシブ回路はインダクタからなることを特徴とす
るインピーダンス整合回路。 - 【請求項５】 請求項１記載のインピーダンス整合回路
において、 上記パッシブ回路は抵抗からなることを特徴とするイン
ピーダンス整合回路。 - 【請求項６】 請求項１記載のインピーダンス整合回路
において、 上記パッシブ回路はキャパシタからなることを特徴とす
るインピーダンス整合回路。 - 【請求項７】 請求項４ないし６のいずれかに記載のイ
ンピーダンス整合回路において、 上記パッシブ回路と接地との間に直列に接続された接地
接続用の電界効果トランジスタを備えたことを特徴とす
るインピーダンス整合回路。 - 【請求項８】 請求項１記載のインピーダンス整合回路
において、 上記整合基板の入出力端部に、オンウエハ測定用のＲＦ
プローブ用のパッドを備えたことを特徴とするインピー
ダンス整合回路。 - 【請求項９】 請求項１記載のインピーダンス整合回路
を、被評価素子の電極と接触する測定用電極と接続し、 かつ、上記インピーダンス整合回路と測定用電極とを、
薄膜絶縁体からなる支持体に搭載してなることを特徴と
する測定用薄膜プローブ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8211560A JPH1056305A (ja) | 1996-08-09 | 1996-08-09 | インピーダンス整合回路，及び測定用薄膜プローブ |
| US08/797,515 US5786737A (en) | 1996-08-09 | 1997-02-06 | Impedance matching circuit and thin film measuring prober |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8211560A JPH1056305A (ja) | 1996-08-09 | 1996-08-09 | インピーダンス整合回路，及び測定用薄膜プローブ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056305A true JPH1056305A (ja) | 1998-02-24 |
Family
ID=16607826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8211560A Pending JPH1056305A (ja) | 1996-08-09 | 1996-08-09 | インピーダンス整合回路，及び測定用薄膜プローブ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5786737A (ja) |
| JP (1) | JPH1056305A (ja) |
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| KR100748040B1 (ko) | 2005-05-20 | 2007-08-09 | 가부시키가이샤 엔.티.티.도코모 | 정합 회로 |
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| CN114252663A (zh) * | 2020-09-22 | 2022-03-29 | 三星电子株式会社 | 用于半导体器件的探针设备、测试设备和测试方法 |
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-
1996
- 1996-08-09 JP JP8211560A patent/JPH1056305A/ja active Pending
-
1997
- 1997-02-06 US US08/797,515 patent/US5786737A/en not_active Expired - Fee Related
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| CN114252663B (zh) * | 2020-09-22 | 2026-04-03 | 三星电子株式会社 | 用于半导体器件的探针设备、测试设备和测试方法 |
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| Publication number | Publication date |
|---|---|
| US5786737A (en) | 1998-07-28 |
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