JP4846833B2

JP4846833B2 - マルチドットフラッシュメモリ

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Publication number: JP4846833B2
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Inventors: 尚志市川; 浩志渡辺
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Filing date: 2009-08-17
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Description

本発明は、マルチドットフラッシュメモリ(MDF: Multi-dot flash memory)の書き込み／消去制御技術に関する。

ファイルメモリ市場を席巻しているＮＡＮＤフラッシュメモリは、書き込み／消去を行うトンネル絶縁膜がセルのトランジスタ特性を決定するゲート絶縁膜を兼ねており、書き込み／消去を繰り返すことによる性能劣化が大きな問題となっている。このようなトンネル絶縁膜の信頼性の問題については、例えば、非特許文献１に開示される。

また、ＮＡＮＤフラッシュメモリは、ランダム書き込みできないため、高速大容量のデータ記録には向いていない。そのため、動画をリアルタイムで記録するには、大容量のバッファメモリが必要である。

ＮＡＮＤフラッシュメモリのメモリセル構造としては、主に、電荷保持にフローティングゲートを利用するフローティングゲート型と、窒化膜等に多く含まれる局所トラップからなる電荷蓄積層を利用する局所トラップ型とが知られているが、どちらも30nm以降の世代での微細化に対応できるかどうか、次の点で疑問が残る。

まず、現在、商業的に広く用いられているフローティングゲート型では、微細化を妨げる重大な問題として、互いに隣接する２つのフローティングゲート間の干渉効果（セル間干渉）がある。

このセル間干渉については、例えば、非特許文献２に開示される。

この問題を解決する最も手っ取り早い方法は、チャネル及びフローティングゲート間を埋めるトンネル絶縁膜と、フローティングゲート及びコントロールゲート間を生める電極間絶縁膜（例えば、IPD(Inter-Polysilicon Dielectric)との両方を薄膜化し、横方向のシュリンクと同時に縦方向のシュリンクも実施することである。

これは、スケーリング則（例えば、非特許文献３を参照）に則ったやり方で、もっとも有効な方法ではあるが、トンネル絶縁膜を通じて書き込み／消去を行わなければならないため、書き込み時にはフローティングゲート側で電荷トラップが発生し、消去時には基板側で電荷トラップが発生する。

このため、メモリセルに関して、書き込み／消去回数の増加と共に、書き込み状態のときの閾値と消去状態のときの閾値との差（閾値ウィンドウ）が狭くなる。

このように、不揮発性メモリ特有のトンネル絶縁膜の信頼性の問題に対処するため、トンネル絶縁膜の薄膜化は難しい。従って、フローティングゲート型のＮＡＮＤフラッシュメモリの微細化は、横方向のシュリンクのみ行う歪んだスケーリングとなっている。これが、セル間干渉効果による問題を顕在化させている。

一方、局所トラップ型では、構造上、セル間干渉が少なく、その上、トンネル絶縁膜のリーク現象がトンネル絶縁膜中に発生したリークパスに関わる局所トラップに限定されるため、リーク耐性にも優れている（例えば、非特許文献４を参照）。

これらの点から、フローティングゲート型メモリセルの微細化が終焉を迎えた後の本命として、局所トラップ型メモリセルが期待されている。

局所トラップ型では、トンネル絶縁膜が薄いため、フローティングゲート型に比べてトンネル電子のエネルギーが低く、トンネル絶縁膜中での電荷トラップが発生し難いという利点もある。

しかし、局所トラップ型においても、書き込み／消去を繰り返せば、フローティングゲート型と同様に、トンネル絶縁膜中の電荷トラップが発生する。このトラップは、当然にトンネル絶縁膜の信頼性の問題を顕在化する。

また、局所トラップ型で微細化を進めると、電荷蓄積層の局所トラップ数が減少し、蓄積できる電荷量も減少するという本質的な欠点を有する。このため、微細化されたメモリセルでは、電荷蓄積層の局所トラップからほんの僅かの電荷が抜けても、それがメモリセルの閾値に与える影響は甚大となる。

例えば、電荷蓄積層のトラップ密度を1x10¹²cm^-2とすると、平面サイズが20nmx20nmのコントロールゲートの場合の電荷蓄積層のトラップ数は僅か4個となる。そのうちたった１個のトラップがリークパスに連なってしまえば、全体の25％の電荷を失うことになる。

このような局所トラップ数のばらつきは、メモリセルの動作を不安定にする。

即ち、電荷蓄積層の局所トラップ数（保持電子数）が少なくなり、メモリセルの書き込み状態と消去状態との間の閾値スウィングが小さくなる状況のもと、さらに、このような局所トラップ数のばらつきを考慮すると、閾値ウィンドウが確保できなくなったり、極端に狭くなったりして、読み出しを行うことができなくなる。

このような状況のもと、量子ドットメモリという次世代メモリが提案されている。

これには、大きく分けて二つの種類がある。

一つは、単独の量子ドットの位置制御及び品質維持が困難なことを考慮し、バラツキのある多数の量子ドットを１つの集合体として利用する技術である。

例えば、書き込み特性を改善するためにトンネル絶縁膜中に複数の量子ドットを埋め込む。この技術については、例えば、非特許文献５に開示される。また、量子ドットそのものを局所トラップの代わりに用いることも可能である。

これらの技術は、従来のメモリセルの特性を部分的に改善できるが、１つのフローティングゲートに対応して複数の量子ドットを埋め込むため、フローティングゲート自体は量子ドット的性質が見られるほど微細化できないし、本質的な進歩も望めない。その上、量子ドット層を含むトンネル絶縁膜の信頼性は、量子ドットが存在するためにフローティングゲート型のトンネル絶縁膜の信頼性より悪くなるため、製造コストも増大する。

もう一つは、量子ドットをフローティングゲートとして使う技術である。

GaAs基板に正四面体の溝を掘り込んだ縦構造を基本とし、位置ばらつき無しに溝の谷部に10nmのフローティングゲートを自己整合的に形成する（例えば、非特許文献６を参照）。

例えば、電子１個の有無でデータを記憶するため、テラビット級のスケーリングに対応できる。しかし、実際には溝の開口部が数ミクロンのサイズになるため、セル占有面積はシリコン基板を用いたファイルメモリに比べて遥かに大きくなる。

つまり、セルの微細化の鍵は、この開口部の微細化にある。また、溝の開口部の微細化については、ソース／ドレインが縦に設置されていることから、GaAs基板の薄膜化の限界にも制限される。また、GaAs基板は、ビットコストを上昇させるので、そもそもファイルメモリには適していない。

ところで、量子ドット又はシリコンナノドットを利用したメモリ原理については、既に多くの提案がなされている（例えば、特許文献１〜７及び非特許文献７，８を参照）。

しかし、これらはあくまでメモリ原理について提案するものであり、これをＮＡＮＤフラッシュメモリのようなフラッシュメモリとして完成させるには、様々な問題を解決しなければならない。

そのような問題の一つにメモリセルアレイアーキティチャーがある。

メモリセルアレイアーキテクチャーを完成させて、はじめて、フローティングゲート内に蓄積される電荷（電子又は正孔）の量を１個又はそれ以上の単位で制御し、１つのメモリセルに２ビット以上のデータを記憶する次世代多値メモリ(next generation multi-level memory)、即ち、微細化及び信頼性の問題を解消したランダム書き込み可能なマルチドットフラッシュメモリを確立できることになるからである。

このように、シリコンテクノロジーを用い、ゲート絶縁膜とトンネル絶縁膜とを別々にすることで信頼性の問題を解消し、フローティングゲートが量子ドット的な振る舞いを見せるサイズでも動作し、さらにランダム書き込みが可能な新しいメモリセルアレイアーキティチャーの開発が望まれている。

また、次世代ファイルメモリとしてのマルチドットフラッシュメモリの新しいメモリセルアレイアーキテクチャーを用いた書き込み／消去制御技術の開発も重要である。具体的には、次世代ファイルメモリを実現するには、書き込み／消去の低消費電力化が必須となる。

特開２００３−２４３６１５号公報特開２００４−２４１７８１号公報特開２００５−１７５２２４号公報特開２００５−２５２２６６号公報特開２００６−１４０４８２号公報特開２００６−２６９６６０号公報特開２００６−３２９７０号公報

舛岡不二雄監修、"フラッシュメモリ技術ハンドブック"、オンデマンド出版、1993年8月発刊 Andrea Ghetti, Luca Bortesi and Loris Vendrame, "3D Simulation study of gate coupling and gate cross-interference in advanced floating gate non-volatile memories", Solid-State Electronics, vol. 49, Issue 11, Nov. 2005, Pages 1805-1812. R. H. Dennard et al., "Design of ion-implanted MOSFET's with very small physical dimensions", IEEE J. of SSC, vol. 9, no. 5, pp. 256-268, 1974. SONY CX-PAL52号、宇宙を旅したデバイス低コスト混載用不揮発性メモリデバイス技術"MONOS" R. Ohba, N. Sugiyama, J. Koga, and S. Fujita, "Silicon nitride memory with double tunnel junction", 2003 Symposium on VLSI Technology Dig. Tech. Paper. M. Shima, Y. Sakuma, T. Futatsugi, Y. Awano, and N. Yokoyama, "Tetrahedral shaped recess channel HEMT with a floating quantum dot gate," IEDM Tech. Dig., pp. 437 - 440, December 1998. k. Nishiguchi, H. Inokawa, Y. Ono, A. Fujiwara, and Y. Takahashi, "Multilevel memory using an electrically formed single-electron box", APPLIED PHYSICS LETTERS, VOLUME 85, NUMBER 7, pp. 1277 - 1279, 16 August, 2004. T. Goto et al., "Molecular-Mediated Single-Electron Devices Operating at Room Temperature", Japanese Journal of Applied Physics, Vol.45, No. 5A, 2006, pp. 4285 - 4289

本発明は、マルチドットフラッシュメモリの新しいメモリセルアレイアーキテクチャーにおいて、書き込み／消去の低消費電力化を実現する制御技術を提案する。

(1) 本発明の第一例に係わるマルチドットフラッシュメモリは、半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御する制御回路とを備える。

前記制御回路は、前記書き込み／消去の対象となる選択されたフローティングゲートから前記第一方向に向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶ_ｎ（＞０）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖ_ｎ＋１を、

の範囲内の値に設定する。

但し、前記ｎ番目に存在するビット線をＢＬ_ｎとし、前記ｎ＋１番目に存在するビット線をＢＬ_ｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、
Ｃ_ｎは、ＢＬ_ｎとＦＧとの間の電気容量、Ｃ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間の電気容量、Ｃ_ｐｇは、ＣＧとＦＧとの間の電気容量、Ｃ_ＡＡは、ＡＡとＦＧとの間の電気容量、Ｖ_ｐｇは、ＣＧの電位、Ｖ_ＡＡは、ＡＡの電位である。

また、Ｑ_ｍｉｎは、ＦＧ内の最小電荷量、Ｑ_ｍａｘは、ＦＧ内の最大電荷量、Ｅｔｈ_ｎは、ＢＬ_ｎとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｎは、ＢＬ_ｎとＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ｐｇは、ＣＧとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｐｇは、ＣＧとＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ＡＡは、ＡＡとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ＡＡは、ＡＡとＦＧとの間の絶縁膜の厚さである。

(2) 本発明の第二例に係わるマルチドットフラッシュメモリは、半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御する制御回路とを備える。

前記制御回路は、前記書き込み／消去の対象となる選択されたフローティングゲートから前記第一方向に向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶ_ｎ（＜０）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖ_ｎ＋１を、

の範囲内の値に設定する。

(3) 本発明の第三例に係わるマルチドットフラッシュメモリは、半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御する制御回路とを備える。

前記制御回路は、前記書き込み／消去の対象となる選択されたフローティングゲートの一端側から前記第一方向に向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶ_ｎ（＞０）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖ_ｎ＋１を、

とし、
前記制御回路は、前記選択されたフローティングゲートの他端側から前記第一方向に向かってｎ番目に存在するビット線の電位をＶ_ｎ（＜０）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖ_ｎ＋１を、

とし、
前記制御回路は、前記選択されたフローティングゲートの一端側及び他端側に存在する複数のビット線の電位を、前記選択されたフローティングゲートに最も近いビット線から逐次的に決定する。

但し、前記ｎ番目に存在するビット線をＢＬ_ｎとし、前記ｎ＋１番目に存在するビット線をＢＬ_ｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、Ｃ_ｎは、ＢＬ_ｎとＦＧとの間の電気容量、Ｃ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間の電気容量、Ｃ_ｐｇは、ＣＧとＦＧとの間の電気容量、Ｃ_ＡＡは、ＡＡとＦＧとの間の電気容量、Ｖ_ｐｇは、ＣＧの電位、Ｖ_ＡＡは、ＡＡの電位である。

さらに、Δは、前記複数のビット線に与える電位Vbitを、
Vbit = ｋ×Vmin（ｋは自然数）
とするための調整値であり、０＜Δ＜Vminの範囲内の値とする。

(4) 本発明の第四例に係わるマルチドットフラッシュメモリは、半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御し、かつ、前記書き込み／消去後のペリファイ時に前記複数のビット線の電位をＶ_ｐａｓｓにする制御回路とを備える。

前記制御回路は、前記書き込み／消去の対象となる選択されたフローティングゲートの一端側から前記第一方向に向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶ_ｎ（＞Ｖ_ｐａｓｓ）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖ_ｎ＋１を、

とし、
前記制御回路は、前記選択されたフローティングゲートの他端側から前記第一方向に向かってｎ番目に存在するビット線の電位をＶ_ｎ（＜Ｖ_ｐａｓｓ）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖ_ｎ＋１を、

(5) 本発明の第五例に係わるマルチドットフラッシュメモリは、半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御し、かつ、前記書き込み／消去後のペリファイ時に前記複数のビット線の電位をＶ_ｐａｓｓにする制御回路とを備える。

前記制御回路は、前記書き込み／消去の対象となる選択された第一及び第二フローティングゲートの間に存在する複数のビット線のうち前記第一フローティングゲート側の半分に対して、前記第一フローティングゲートから前記第二フローティングゲートに向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶ_ｎ（＞Ｖ_ｐａｓｓ）とし、前記第一及び第二フローティングゲートの間に存在する複数のビット線のうち前記第二フローティングゲート側の半分に対して、前記第二フローティングゲートから前記第一フローティングゲートに向かってｎ番目に存在するビット線の電位をＶ_ｎ（＞Ｖ_ｐａｓｓ）としたとき、前記第一又は第二フローティングゲートからｎ＋１番目に存在するビット線の電位Ｖ_ｎ＋１を、

とし、
前記制御回路は、前記第一及び第二フローティングゲートの間に存在する複数のビット線のうち前記第一フローティングゲート側の半分に対して、前記第一フローティングゲートから前記第二フローティングゲートに向かってｎ番目に存在するビット線の電位をＶ_ｎ（＜Ｖ_ｐａｓｓ）とし、前記第一及び第二フローティングゲートの間に存在する複数のビット線のうち前記第二フローティングゲート側の半分に対して、前記第二フローティングゲートから前記第一フローティングゲートに向かってｎ番目に存在するビット線の電位をＶ_ｎ（＜Ｖ_ｐａｓｓ）としたとき、前記第一又は第二フローティングゲートからｎ＋１番目に存在するビット線の電位Ｖ_ｎ＋１を、

とし、
前記制御回路は、前記第一及び第二フローティングゲートの間に存在する複数のビット線の電位を、前記第一又は第二フローティングゲートに最も近いビット線から逐次的に決定し、前記第一及び第二フローティングゲートの間に存在する複数のビット線のうちその中央に位置するビット線の電位をＶ_{ｃｅｎｔｅｒ}としたとき、前記第一及び第二フローティングゲートの間に存在する各々のビット線の電位からＶ_ｐａｓｓを引いた値の絶対値のうち、｜Ｖ_{ｃｅｎｔｅｒ}−Ｖ_ｐａｓｓ｜を最小値にする。

本発明によれば、マルチドットフラッシュメモリの新しいメモリセルアレイアーキテクチャーにおいて、書き込み／消去の低消費電力化を実現できる。

メモリセルアレイを示す図である。電荷の移動を示す図である。偶奇ばらつきを示す図である。メモリセルアレイを示す図である。電荷の移動を示す図である。電荷の移動を示す図である。書き込み動作を示す図である。消去動作を示す図である。ビット線の電位を示す図である。ペリファイ動作を示す図である。ビット線の電位を示す図である。書き込み動作を示す図である。消去動作を示す図である。ビット線の電位を示す図である。ペリファイ動作を示す図である。ビット線の電位を示す図である。メモリセルを示す図である。メモリセルの等価回路を示す図である。メモリセルに生じる容量を示す図である。周辺回路を示す図である。メモリセルアレイを示す図である。ビット線の電位を逐次的に決める動作を示す図である。ビット線の電位を逐次的に決める動作を示す図である。書き込み動作を示す図である。消去動作を示す図である。書き込み動作を示す図である。消去動作を示す図である。書き込み動作を示す図である。消去動作を示す図である。ビット線の電位を示す図である。書き込み動作を示す図である。消去動作を示す図である。書き込み動作を示す図である。消去動作を示す図である。ビット線の電位を示す図である。 Δによる調整前後のビット線の電位を示す図である。偶奇ばらつきを示す図である。ゲート電位を与えるタイミングを示す図である。フローティングゲート内の電荷量の増加を示す図である。電荷保持特性を示す図である。書き込み時の電荷トラップを示す図である。消去時の電荷トラップを示す図である。読み出し動作の例を示す図である。メモリセルアレイの構成例を示す図である。メモリセルアレイの構成例を示す図である。読み出し時の様子を示す図である。読み出し時の様子を示す図である。読み出し時の様子を示す図である。読み出し時の様子を示す図である。三次元化されたマルチドットフラッシュメモリを示す図である。三次元化されたマルチドットフラッシュメモリを示す図である。メモリセルアレイ及び周辺回路を示す図である。メモリセルアレイの切り替え方法を示す図である。メモリセルアレイの切り替え方法を示す図である。メモリセルアレイの切り替え方法を示す図である。メモリセルアレイの切り替え方法を示す図である。二重ＳＯＩ基板の製造方法を示す図である。本発明のデバイスの製造方法を示す図である。本発明のデバイスの製造方法を示す図である。本発明の製造方法によるデバイス構造を示す図である。本発明の製造方法によるデバイス構造を示す図である。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１．マルチドットフラッシュメモリのメモリセルアレイアーキテクチャー
(1) 第一例
メモリセルアレイアーキテクチャーの第一例については、国際特許出願（ＰＣＴ／ＪＰ２００８／０５３６８８）に開示されている。

本明細書では、マルチドットフラッシュメモリを、フローティングゲート内に蓄積される電荷（電子又は正孔）の量を１個又はそれ以上の単位で制御し、１つのメモリセルに２ビット以上のデータを記憶する次世代多値メモリと定義する。

図１は、メモリセルアレイアーキテクチャーの第一例を示す鳥瞰図である。また、図２は、図１のメモリセルアレイの第一方向の断面図である。

アクティブエリア（例えば、半導体基板、半導体層など）ＡＡ，・・・は、第一方向にライン＆スペースで配置され、アクティブエリアＡＡ，・・・のラインは、第二方向に延びる。ビット線ＢＬ，・・・は、アクティブエリアＡＡ，・・・の間のスペース上に配置され、第二方向に延びる。アクティブエリアＡＡ，・・・間のスペースは、素子分離エリア（例えば、STI: shallow trench isolation）となる。

アクティブエリアＡＡ，・・・上であってビット線ＢＬ，・・・の間のスペースには、フローティングゲートＦＧ，・・・がアレイ状に配置される。フローティングゲートＦＧ，・・・は、左右２本のビット線ＢＬ（Ｌ），ＢＬ（Ｒ）によって挟み込まれる。

アクティブエリアＡＡ，・・・とフローティングゲートＦＧ，・・・との間のスペースには、ゲート絶縁膜が配置される。また、ビット線ＢＬ，・・・とフローティングゲートＦＧ，・・・との間のスペースには、トンネル絶縁膜が配置される。このように、ゲート絶縁膜とトンネル絶縁膜とを別々にすることで信頼性の問題を解消する。

フローティングゲートＦＧ，・・・上には、コントロールゲートＣＧ，・・・が配置される。フローティングゲートＦＧ，・・・とコントロールゲートＣＧ，・・・との間のスペースには、電極間絶縁膜（例えば、IPD）が配置される。コントロールゲートＣＧ，・・・上には、ワード線ＷＬ，・・・が配置される。ワード線ＷＬ，・・・は、第一方向に延び、第一方向に並んで配置されるコントロールゲートＣＧ，・・・に共通に接続される。

このような構造を有するマルチドットフラッシュメモリにおいては、図２に示すように、ワード線ＷＬに印加するゲート電位VGと、左側ビット線ＢＬ（Ｌ）に印加する電位V1と、右側ビット線ＢＬ（Ｒ）に印加する電位V2とを制御することにより、フローティングゲートＦＧに対する電荷の注入／放出を行うことができる。

このように、フローティングゲートＦＧの左右に存在する２つのトンネル絶縁膜のうちの１つを書き込み時の電荷注入に使用し、かつ、他の１つを消去時の電荷放出に使用する、という点が、マルチドットフラッシュメモリの特徴の一つである。

このようにすることで、トンネル絶縁膜に流れるトンネル電流（電子の流れ）の向きは常に一定になるため、トンネル絶縁膜の信頼性を向上させることができる。

また、トンネル絶縁膜とゲート絶縁膜とを別々にすることにより、書き込み／消去時に発生する電荷トラップの影響がゲート絶縁膜に及ぶことがなく、読み出し時の閾値電圧Vthのシフトを抑えることができる。

(2) 第二例
メモリセルアレイアーキテクチャーの第二例については、特願２００９−４２５４８号に開示されている。

マルチドットフラッシュメモリは、その原理上、フローティングゲート内の電荷量を１個単位、又は、２個以上ながら少数の電荷単位で制御するため、フローティングゲートのサイズを十分に小さくすることが、量子ドット効果による多値化に有効である。

しかし、図１及び図２のメモリセルアレイアーキテクチャーにおいて、フローティングゲートのサイズを十分に小さくすることは、フォトリソグラフィによる加工サイズの技術的限界や製造コストの面から、非常に難しい。

例えば、EUV(extreme ultraviolet)を用いる技術は、原理的には、線幅20 nmを実現できるが、実用化には至っていない。仮に、実用化されても、製造コストが非常に高くなることが予想される。また、当然に、EUVを用いる技術でも、加工サイズの技術的限界があることに間違いない。

このような状況の下、プロセス上の工夫により微細加工を実現する技術が提案されている。この技術は、側壁絶縁膜(side-wall insulating film)を利用して微細マスクパターンを形成する点に特徴を有し、側壁スペーサ転写プロセス(side-wall spacer lithography process)又は自己整合ダブルパターニングプロセス(self-aligned double patterning process)と称されている。

従って、マルチドットフラッシュメモリのフローティングゲートの加工にこのプロセスを用いることは非常に有効である。

しかし、側壁スペーサ転写プロセスを用いると、複数のフローティングゲートの側面形状やフローティング間のビット線の幅などにばらつきが発生する。

具体的には、微細ライン＆スペースマスクパターンの一端側から奇数番目のパターンにより加工されたフローティングゲートの側面形状と、その一端側から偶数番目のパターンにより加工されたフローティングゲートの側面形状とが、交互に異なり、また、これに起因し、ビット線の幅が周期的に異なる。

このようなばらつきは、「偶奇ばらつき」と称される。

この偶奇ばらつきは、１つのフローティングゲートについてみると、同一方向に存在する二つの側面の形状が異なる、ということになり、また、同一方向に隣接する二つのフローティングゲートについてみると、互いに対向する二つの側面の形状が対称的、即ち、概ね線対称又は概ね同じである、ということになる。

図３は、偶奇ばらつきを模式的に示している。

エリアＡ内の隣接する二つのフローティングゲートＦＧは、同一のコア層の二つの側面上に形成された二つの側壁絶縁膜を利用して加工されたものであり、その形状が対称的である。即ち、コア層側（内側）の二つの側面が斜めになっている。

この側面の傾斜の度合いをテーパー角θで表すと、エリアＡ内の隣接する二つのフローティングゲートＦＧのコア層側の二つの側面のテーパー角θ（＝θmin）は、コア層側とは反対側（外側）の二つの側面のテーパー角θ（＝θmax）よりも小さい。

但し、テーパー角は、フローティングゲート（ＦＧ）の底面と側面とのなす角度として定義される。

同様に、エリアＢ内の隣接する二つのフローティングゲートＦＧは、同一のコア層の二つの側面上に形成された二つの側壁絶縁膜を利用して加工されたものであり、その形状が対称的である。

即ち、エリアＢ内の隣接する二つのフローティングゲートＦＧのコア層側の二つの側面のテーパー角θ（＝θmin）は、コア層側とは反対側（外側）の二つの側面のテーパー角θ（＝θmax）よりも小さい。

θmaxは、概ね９０°であり、θminは、９０°よりも小さい角度である。

この偶奇ばらつきの一因は、同一のコア層を元に形成される二つの側壁絶縁膜の形状の対称性にあると考えられる。

また、フローティングゲートＦＧの偶奇ばらつきに起因し、フローティングゲートＦＧの間隔Ｌmin/Ｌmaxも周期的に変化する。このフローティングゲートＦＧの間隔Ｌmin/Ｌmaxの周期的変化は、フローティングゲートＦＧの間に配置されるビット線の幅の周期的変化をもたらす。

このようなビット線の幅の変化は、「偶奇差」と称される。

ここで、ビット線の幅とは、（ビット線の下面の幅＋ビット線の上面の幅）／２で定義されるものとする。

メモリセルアレイアーキテクチャーの第二例は、偶奇ばらつき及び偶奇差を積極的に利用するものである。具体的には、偶奇ばらつき及び偶奇差の周期性を利用し、この周期性に対応させて、フローティングゲート内へ電荷を供給するビット線としての電荷供給専用線と、フローティングゲート内からの電荷を受け入れるビット線としての電荷受入専用線とを、周期的に配置する。

また、フローティングゲートを挟み込む二つのビット線のうち、どちらを電荷供給専用線とし、どちらを電荷受入線とするか、については、そのフローティングゲートの二つの側面の形状の相違を考慮する。

即ち、一つの方法は、フローティングゲートの二つの側面のうち、大きなテーパー角θmaxを持つ側面側に電荷供給専用線を配置し、小さなテーパー角θminを持つ側面側に電荷受入専用線を配置する。小さなテーパー角θminを持つ側面側に電荷受入専用線を配置するのは、フローティングゲートの底面と側面とのなす角度が鋭角となり、フローティングゲートから電荷受入専用線に電荷を移動し易くなるためである。

もう一つの方法は、例えば太くなったビット線側を電荷供給専用線に、細くなったビット線を電荷受入専用線に配置する。こうすることで、小さなテーパー角θminを持つ側面側に電荷受入専用線を配置するのは、フローティングゲートの底面と側面とのなす角度が鋭角となり、フローティングゲートから電荷受入専用線に電荷を移動し易くなるためである。

このようなメモリセルアレイアーキテクチャーを採用することで、側壁スペーサ転写プロセスの採用が可能になり、マルチドットフラッシュメモリが実現可能になる。

図４は、メモリセルアレイアーキテクチャーの第二例を示す鳥瞰図である。また、図５及び図６は、図４のメモリセルアレイの第一方向の断面図である。

アクティブエリア（例えば、半導体基板、半導体層など）ＡＡ，・・・は、第一方向にライン＆スペースで配置され、アクティブエリアＡＡ，・・・のラインは、第二方向に延びる。ビット線ＢＬｓ，ＢＬｒ，・・・は、アクティブエリアＡＡ，・・・の間のスペース上に配置され、第二方向に延びる。アクティブエリアＡＡ，・・・間のスペースは、素子分離エリア（例えば、STI: shallow trench isolation）となる。

アクティブエリアＡＡ，・・・上であってビット線ＢＬｓ，ＢＬｒ，・・・の間のスペースには、フローティングゲートＦＧ，・・・がアレイ状に配置される。フローティングゲートＦＧ，・・・は、２本のビット線ＢＬｓ，ＢＬｒによって挟み込まれる。

アクティブエリアＡＡ，・・・とフローティングゲートＦＧ，・・・との間のスペースには、ゲート絶縁膜が配置される。また、ビット線ＢＬｓ，ＢＬｒ，・・・とフローティングゲートＦＧ，・・・との間のスペースには、トンネル絶縁膜が配置される。このように、ゲート絶縁膜とトンネル絶縁膜とを別々にすることで信頼性の問題を解消する。

ここで、フローティングゲートＦＧ，・・・の各々は、第一方向の二つの側面の形状が異なり、かつ、第一方向に隣接する二つのフローティングゲートＦＧ，・・・は、互いに対向する二つの側面の形状が対称的である。

例えば、図４乃至図６において、左側から１番目のフローティングゲートＦＧの右側側面と、左側から２番目のフローティングゲートＦＧの左側側面とは、対称的であり、左側から２番目のフローティングゲートＦＧの右側側面と、左側から３番目のフローティングゲートＦＧの左側側面とは、対称的である。

また、左側から奇数番目のフローティングゲートＦＧ，・・・、例えば、左側から１番目と３番目のフローティングゲートＦＧは、同じ形状を有している。具体的には、左側側面が斜めであり、右側側面がほぼ垂直である。即ち、左側側面のテーパー角θminは、右側側面のテーパー角θmaxよりも小さい。

同様に、左側から偶数番目のフローティングゲートＦＧ，・・・、例えば、左側から２番目と４番目のフローティングゲートＦＧは、同じ形状を有している。具体的には、右側側面が斜めであり、左側側面がほぼ垂直である。即ち、右側側面のテーパー角θminは、左側側面のテーパー角θmaxよりも小さい。

このようなフローティングゲートＦＧ，・・・の偶奇ばらつきの周期性を利用し、フローティングゲートＦＧ，・・・内へ電荷を供給するビット線（電荷供給専用線）ＢＬｓと、フローティングゲートＦＧ，・・・内からの電荷を受け入れるビット線（電荷受入専用線）ＢＬｒとを、交互に配置する。

即ち、フローティングゲートＦＧ，・・・の二つの側面のうち、大きなテーパー角θmaxを持つ側面側にビット線（電荷供給専用線）ＢＬｓを配置し、小さなテーパー角minを持つ側面側にビット線（電荷受入専用線）ＢＬｒを配置する。

小さなテーパー角minを持つ側面側にビット線（電荷受入専用線）ＢＬｒを配置するのは、フローティングゲートＦＧ，・・・の底面と側面とのなす角度が鋭角となり、フローティングゲートＦＧ，・・・からビット線（電荷受入専用線）ＢＬｒに電荷を移動し易くなるためである。

ビット線（電荷受入専用線）ＢＬｒは、小さなテーパー角minを持つ二つの側面の間に配置されるため、ビット線（電荷受入専用線）ＢＬｒの第一方向の二つの側面は、オーバーハング形状となる。従って、ビット線（電荷受入専用線）ＢＬｒの上面の第一方向の幅は、その下面の第一方向の幅よりも大きくなる。

また、第一方向に並ぶフローティングゲートＦＧ，・・・の間隔が一定であるとすると、ビット線（電荷受入専用線）ＢＬｒの第一方向の断面積は、ビット線（電荷供給専用線）ＢＬｓの第一方向の断面積よりも小さくなる。即ち、ビット線（電荷受入専用線）ＢＬｒの抵抗値は、ビット線（電荷供給専用線）ＢＬｓの抵抗値よりも高い。

このような構造を有するマルチドットフラッシュメモリにおいては、ワード線ＷＬに印加するゲート電位VGと、ビット線（電荷供給専用線）ＢＬｓに印加する電位V1と、ビット線（電荷受入専用線）ＢＬｒに印加する電位V2とを制御することにより、フローティングゲートＦＧ，・・・に対する電荷の注入／放出を行うことができる。

例えば、電荷が電子である場合、
これら電位の大小関係は、V2 > V1、VG > 0Vとなる。V2は、例えば、正電位であり、V1は、例えば、負電位である。

具体的には、書き込み時には、図５に示すように、VG = VDD/2、V1 = -VDD、V2 = VDDに設定する。但し、VDDは、電源電位とする。ここで、書き込みとは、フローティングゲートＦＧ内に電子を注入する動作のことをいうものとする。以下、同じ。

この場合、電子は、ビット線（電荷供給専用線）ＢＬｓからフローティングゲートＦＧ，・・・に注入される。

また、消去時には、図６に示すように、VG = -VDD、V1 = -VDD、V2 = VDDに設定する。但し、VDDは、電源電位とする。ここで、消去とは、フローティングゲートＦＧ内から電子を放出する動作のことをいうものとする。以下、同じ。

この場合、電子は、フローティングゲートＦＧ，・・・からビット線（電荷受入専用線）ＢＬｒに放出される。

以上のように、フローティングゲートＦＧの左右に存在する２つのトンネル絶縁膜のうちの１つを書き込み（電荷注入）に使用し、他の１つを消去（電荷放出）に使用する。

２．本発明の原理
本発明は、書き込み／消去制御技術に関する。

そこで、まず、図１及び図２のメモリセルアレイアーキテクチャー、又は、図４乃至図６のメモリセルアレイアーキテクチャーを用いたときの書き込み／消去動作の例について説明する。

(1) 書き込み動作
図７は、書き込み動作の例を示している。
同図は、ロウアドレスＲｉ、カラムアドレスＣｊにある選択された一つのフローティングゲートＦＧ(Select)内に、その右側に存在するビット線ＢＬ１４から電子を注入する例である。

この場合、選択されたフローティングゲートＦＧ(Select)の右側のビット線ＢＬ１４をV1（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…の全てをV1にする。また、選択されたフローティングゲートＦＧ(Select)の左側のビット線ＢＬ１３をV2（例えば、プラス電位）にし、それよりも更に左側に存在するビット線ＢＬ１２，ＢＬ１１，…の全てをV2にする。

選択されたフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)をVG（例えば、V2/2）にし、それ以外のワード線ＷＬを0Vにする。

この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)の右側のビット線ＢＬ１４から選択されたフローティングゲートＦＧ(Select)内に注入される。

(2) 消去動作
図８は、消去動作の例を示している。
同図は、ロウアドレスＲｉ、カラムアドレスＣｊにある選択された一つのフローティングゲートＦＧ(Select)内から、その左側に存在するビット線ＢＬ１３に、電子を放出する例である。

選択されたフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)をVG（例えば、V1）にし、それ以外のワード線ＷＬを0Vにする。

この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)内から選択されたフローティングゲートＦＧ(Select)の左側のビット線ＢＬ１３に放出される。

(3) 課題
上述の書き込み動作と消去動作は、複数のビット線の電位関係が同じで、選択されたワード線ＷＬ(Select)に印加する電位が異なる。

例えば、複数のビット線についてみると、図９に示すように、選択されたフローティングゲートＦＧ(Select)よりも右側にあるビット線ＢＬ１４，ＢＬ１５，…の全ては、V1であり、選択されたフローティングゲートＦＧ(Select)よりも左側に存在するビット線ＢＬ１３，ＢＬ１２，ＢＬ１１，…の全ては、V2である。

しかし、このような電位関係では、書き込み／消去時に、全てのビット線をV1又はV2に設定しなければならないため、消費電力が増大する。また、これに起因し、書き込み／消去のための待ち時間の増大や、昇圧回路のスペックアップによる設計マージンの減少など、といった問題が発生する。

また、書き込み／消去後には、書き込み／消去が完了したか否かを検証(verify)するペリファイが行われる。そして、書き込み／消去NG（書き込み／消去不足）と判断されると、再び、書き込み／消去を行い、書き込み／消去OK（書き込み／消去完了）と判断されると、書き込み／消去を終了する。

しかし、ペリファイ時に複数のビット線に印加する電位Vpassは、書き込み／消去時に複数のビット線に印加する電位V1,V2とは大きく異なる。

従って、書き込み／消去とペリファイとを繰り返し行うと、複数のビット線の電位変化（V1,V2→Vpass→V1,V2）が激しくなり、消費電力の増大や、書き込み／消去のための待ち時間の増大などがさらに顕著となる。

図１０は、ペリファイ動作の例を示している。
同図は、ロウアドレスＲｉ、カラムアドレスＣｊにある選択された一つのメモリセル（フローティングゲート）ＦＧ(Select)の閾値（電荷量）を検証する例である。

この場合、選択されたフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)をVv-readにし、それ以外のワード線ＷＬをVpassにする。

ここで、Vv-readは、書き込み／消去により設定する閾値の最小値又は最大値を意味する。また、Vpassは、メモリセルＦＧ(Select)を除くメモリセル（フローティングゲート）ＦＧをその閾値によらずオンにする電位を意味する。

このため、フローティングゲートＦＧ(Select)の閾値がVv-readよりも大きいか又は小さいかを判断することにより、書き込み／消去が完了しているか否かを検証することができる。

この時、全てのビット線は、Vpassに設定される。

そして、例えば、図１１に示すように、書き込み／消去とペリファイとを繰り返し行うと、複数のビット線の電位変化（V1,V2→Vpass→V1,V2）が激しくなり、消費電力の増大や、書き込み／消去のための待ち時間の増大などが発生する。

(4) 着眼点
本発明は、書き込み／消去時に、非選択フローティングゲート（非選択メモリセル）の両端にある二つのビット線の電位を同じにする（電位差を零にする）のではなく、その二つのビット線に電位差を設け、その電位差をトンネリング現象による電荷の移動が発生しない値にして低消費電力化を図ろうとする点に着眼したものである。

即ち、本発明では、書き込み／消去時に、選択されたフローティングゲートＦＧ(Select)よりも左側／右側に存在する複数のビット線の電位の絶対値を、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第に小さくしていくことにより、低消費電力化を図る。

図１２は、書き込み動作の例を示している。
同図は、ロウアドレスＲｉ、カラムアドレスＣｊにある選択された一つのフローティングゲートＦＧ(Select)内に、その右側に存在するビット線ＢＬ１４から電子を注入する例である。

この場合、選択されたフローティングゲートＦＧ(Select)の右側のビット線ＢＬ１４をV1(1)（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV1(2),…にする。

また、選択されたフローティングゲートＦＧ(Select)の左側のビット線ＢＬ１３をV2(1)（例えば、プラス電位）にし、それよりも更に左側に存在するビット線ＢＬ１２，ＢＬ１１，…をV2(2),V2(3),…にする。

但し、V1(1)＜V2(1)である。

また、V1(1)＜０のとき、V1(1)＜V1(2)＜… であり、V1(1)＞０のとき、V1(1)＞V1(2)＞… である。

また、V2(1)＞０のとき、V2(1)＞V2(2)＞V2(3)＞… であり、V2(1)＜０のとき、V2(1)＜V2(2)＜V2(3)＜… である。

選択されたフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)をVG（例えば、V2(1)/2）にし、それ以外のワード線ＷＬを0Vにする。

また、選択されたフローティングゲートＦＧ(Select)よりも左側／右側に存在する複数のビット線の電位の絶対値は、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第に小さくなるため、低消費電力化を図ることができる。

図１３は、消去動作の例を示している。
同図は、ロウアドレスＲｉ、カラムアドレスＣｊにある選択された一つのフローティングゲートＦＧ(Select)内から、その左側に存在するビット線ＢＬ１３に、電子を放出する例である。

但し、V1(1)＜V2(1)である。

選択されたフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)をVG（例えば、V1(1)）にし、それ以外のワード線ＷＬを0Vにする。

(5) 効果
本発明の原理によれば、例えば、図１４に示すように、選択されたフローティングゲートＦＧ(Select)よりも右側にあるビット線ＢＬ１４，ＢＬ１５，…の電位V1(1),V1(2)…は、マイナス電位であり、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第に大きくなる。

言い換えると、ビット線ＢＬ１４，ＢＬ１５，…の電位V1(1),V1(2)…の絶対値は、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第に小さくなる。

また、選択されたフローティングゲートＦＧ(Select)よりも左側に存在するビット線ＢＬ１３，ＢＬ１２，ＢＬ１１，…の電位V2(1),V2(2),V2(3),…は、プラス電位であり、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第に小さくなる。

言い換えると、ビット線ＢＬ１３，ＢＬ１２，ＢＬ１１，…の電位V2(1),V2(2),V2(3),…の絶対値は、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第に小さくなる。

従って、図９と図１４の比較から明らかなように、本発明によれば、書き込み／消去時に、複数のビット線の電位を逐次的に変えているため、選択されたフローティングゲートＦＧ(Select)から離れるほどビット線の電位変化が小さくなり、低消費電力化に貢献できる。また、これに伴い、書き込み／消去のための待ち時間の増大や、昇圧回路のスペックアップによる設計マージンの減少など、といった問題も解消される。

また、書き込み／消去後には、書き込み／消去が完了したか否かを検証するペリファイが行われる。そして、書き込み／消去NG（書き込み／消去不足）と判断されると、再び、書き込み／消去を行い、書き込み／消去OK（書き込み／消去完了）と判断されると、書き込み／消去を終了する。

ここで、本発明の原理を用いると、書き込み／消去時に、選択されたフローティングゲートＦＧ(Select)よりも左側／右側に存在する複数のビット線の電位を、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第にVpassに近付け、最終的にVpassにすることも可能である。

尚、Vpassとは、ペリファイ時に複数のビット線に印加する電位のことである。

この場合、書き込み／消去とペリファイとを繰り返し行っても、選択されたフローティングゲートＦＧ(Select)から十分に離れたビット線では、その電位変化がなくなる（常にVpass）。このため、消費電力をさらに低減でき、かつ、書き込み／消去のための待ち時間もさらに短縮される。

図１５は、ペリファイ動作の例を示している。
同図は、ロウアドレスＲｉ、カラムアドレスＣｊにある選択された一つのメモリセル（フローティングゲート）ＦＧ(Select)の閾値（電荷量）を検証する例である。

この時、全てのビット線は、Vpassに設定される。

そして、例えば、図１６に示すように、書き込み／消去とペリファイとを繰り返し行うとき、ビット線ＢＬ１０〜ＢＬ１２，ＢＬ１５〜ＢＬ１９では、その電位変化が緩やかになり、ビット線ＢＬ０〜ＢＬ９，ＢＬ２０〜ＢＬ２８では、その電位変化がなくなる。

従って、消費電力の低減や、書き込み／消去のための待ち時間の短縮などの効果を得ることができる。

３．ビット線の電位の変化量について
選択されたフローティングゲートから離れるに従い、ビット線の電位を逐次的に変化させるに当っては、ビット線の電位の変化量を、誤書き込み及び誤消去が発生しない範囲内に設定しなければならない。

ここでは、その変化量の範囲について検討する。

まず、以下の説明を分かり易くするために、本発明のメモリセル構造を模式化する。

図１７は、本発明のメモリセル構造を模式化したものである。

同図（ａ）は、ワード線が延びる第一方向に沿う断面図、同図（ｂ）は、ビット線が延びる第二方向に沿う断面図である。この模式図から本発明のマルチドットフラッシュメモリのメモリセルの等価回路を作り出すと、図１８に示すようになる。

また、メモリセルに発生する電気容量の等価回路は、図１９に示すようになる。

図１７乃至図１９において、ＷＬは、ワード線、ＣＧは、コントロールゲート、ＦＧは、フローティングゲート、ＡＡは、アクティブエリア、ＢＬ_ｎは、書き込み／消去の対象となる選択されたフローティングゲートからｎ（ｎは、自然数）番目に存在するビット線、ＢＬ_ｎ＋１は、書き込み／消去の対象となる選択されたフローティングゲートからｎ＋１番目に存在するビット線である。

Ｃ_ｎは、ｎ番目のビット線ＢＬ_ｎとフローティングゲートＦＧとの間の電気容量、Ｃ_ｎ＋１は、ｎ＋１番目のビット線ＢＬ_ｎ＋１とフローティングゲートＦＧとの間の電気容量、Ｃ_ｐｇは、コントロールゲートＣＧとフローティングゲートＦＧとの間の電気容量、Ｃ_ＡＡは、アクティブエリアＡＡとフローティングゲートＦＧとの間の電気容量である。

Ｖ_ｎは、ｎ番目のビット線ＢＬ_ｎの電位、Ｖ_ｎ＋１は、ｎ＋１番目のビット線ＢＬ_ｎ＋１の電位、Ｖ_ｐｇは、コントロールゲートＣＧの電位、Ｖ_ＡＡは、アクティブエリアＡＡの電位、ＶＲは、フローティングゲートＦＧの電位である。

このような模式化されたメモリセル構造において、書き込み／消去の対象とならない非選択メモリセルの誤書き込み及び誤消去が発生しない条件を求める。

この条件は、非選択メモリセルのフローティングゲートに対して、トンネリング現象による電荷の注入／放出を発生させないこと、により満たされる。

まず、電荷量の基本式から、式（１）が導かれる。

但し、Ｑは、フローティングゲートＦＧに蓄積されている電荷量、Ｖ１は、ｎ番目のビット線ＢＬ_ｎとフローティングゲートＦＧとの間の電圧、Ｖ２は、ｎ＋１番目のビット線ＢＬ_ｎ＋１とフローティングゲートＦＧとの間の電圧、Ｖ３は、コントロールゲートＣＧとフローティングゲートＦＧとの間の電圧、Ｖ４は、アクティブエリアＡＡとフローティングゲートＦＧとの間の電圧である。

また、Ｖ１＝ＶＲ−Ｖ_ｎ
Ｖ２＝Ｖ_ｎ＋１−ＶＲ
Ｖ３＝Ｖ_ｐｇ−ＶＲ
Ｖ４＝Ｖ_ＡＡ−ＶＲ
を用いて、式（１）からＶ２、Ｖ３、ＶＲを消去すると、数（２）が導かれる。

また、ｎ番目のビット線ＢＬ_ｎとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値をＥｔｈ_ｎとし、ｎ番目のビット線ＢＬ_ｎとフローティングゲートＦＧとの間の絶縁膜の厚さをｄ_ｎとする。

この時、ｎ番目のビット線ＢＬ_ｎとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生しない条件は、式（３）に示される。

式（３）をＶ_ｎの条件として表すと、式（４）となる。

また、式（３）をＶ_ｎ＋１の条件として表すと、式（５）となる。

ここで、ｎ番目のビット線ＢＬ_ｎとｎ＋１番目のビット線ＢＬ_ｎ＋１とがそれらの間のフローティングゲートＦＧに対して対称とし、フローティングゲートＦＧ内の最小電荷量をＱ_ｍｉｎとし、最大電荷量をＱ_ｍａｘとすると、以下の式（６）〜式（９）を導くことができる。

・ｎ＋１番目のビット線ＢＬ_ｎ＋１とフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生しない条件

但し、ｎ＋１番目のビット線ＢＬ_ｎ＋１とフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値をＥｔｈ_ｎ＋１とし、ｎ＋１番目のビット線ＢＬ_ｎ＋１とフローティングゲートＦＧとの間の絶縁膜の厚さをｄ_ｎ＋１とする。

・ｎ番目のビット線ＢＬ_ｎとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生しない条件

但し、ｎ番目のビット線ＢＬ_ｎとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値をＥｔｈ_ｎとし、ｎ番目のビット線ＢＬ_ｎとフローティングゲートＦＧとの間の絶縁膜の厚さをｄ_ｎとする。

・コントロールゲートＣＧとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生しない条件

但し、コントロールゲートＣＧとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値をＥｔｈ_ｐｇとし、コントロールゲートＣＧとフローティングゲートＦＧとの間の絶縁膜の厚さをｄ_ｐｇとする。

・アクティブエリアＡＡとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生しない条件

但し、アクティブエリアＡＡとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値をＥｔｈ_ＡＡとし、アクティブエリアＡＡとフローティングゲートＦＧとの間の絶縁膜の厚さをｄ_ＡＡとする。

以上より、非選択メモリセルのフローティングゲートＦＧに対して、トンネリング現象による電荷の注入／放出を発生させない条件は、式（１０）及び式（１１）で表される。

ここで、Ｑ_ｍｉｎ及びＱ_ｍａｘは、メモリとして機能させる際に仕様として事前に定められる値である。仕様は、例えば、書き込みが行われたフローティングゲート（メモリセル）が非選択状態のときに誤書き込み及び誤消去が発生しないこと、又は、書き込みが行われたフローティングゲート（メモリセル）が非選択状態のときにフローティングゲート内から電子が漏れ出ないこと、を条件に決める。

また、誤書き込み及び誤消去を起こさないために、非選択のビット線において常に式（１０）及び式（１１）を満たすように、仕様を決定することもできる。

４．書き込み／消去のためのシステム
図２０は、書き込み／消去のためのシステムを示している。
メモリセルアレイＭＡは、図１及び図２の構造、又は、図４乃至図６の構造を有する。

（Ｎ＋１）本のワード線ＷＬ０，ＷＬ１，・・・ＷＬＮは、ワード線デコーダ２１に接続され、（Ｎ＋１）本のビット線ＢＬ０，ＢＬ１，・・・ＢＬＮは、ビット線デコーダ２２に接続される。Ｎ本のデータ線ＤＬ１，ＤＬ２，・・・ＤＬＮは、センスアンプS/Aに接続される。

ＲＯＭ１１は、本発明の書き込み／消去動作を実行するためのプログラムを記憶する。

制御回路１２は、ＲＯＭ１１に記憶されたプログラムに基づいて、ワード線デコーダ２１、ビット線デコーダ２２及びセンスアンプS/Aを制御する。

図２１は、図２０のメモリセルアレイＭＡを示している。
同図において、メモリセルは、図１８の等価回路を用いて表している。

本例では、メモリセルアレイ上に、（Ｎ＋１）本のワード線ＷＬ０，ＷＬ１，・・・ＷＬＮと、（Ｎ＋１）本のビット線ＢＬ０，ＢＬ１，・・・ＢＬＮとを配置する。Ｎ本のデータ線ＤＬ１，ＤＬ２，・・・ＤＬＮは、Ｎ個のＮＡＮＤ列の一端のドレイン領域とセンスアンプ(S/A)とを電気的に接続する。

本発明のマルチドットフラッシュメモリでは、書き込み／消去は、ランダムアクセスで行う。また、読み出しは、１本のワード線ＷＬｉに接続される複数のメモリセルに対して同時に行い、ＮＡＮＤ列内の複数のメモリセルに対して１つずつ順番に行う。

図２２は、書き込み／消去動作の第１例を示している。
この動作は、図２０の制御回路１２により制御される。

まず、ｎを１に設定し（ステップＳＴ１）、アドレス信号に基づいて、選択されたメモリセル（フローティングゲート）から左側／右側にｎ（＝１）番目に存在するビット線の電位を決定する（ステップＳＴ２）。

選択されたメモリセルから左側／右側にｎ（＝１）番目のビット線の電位は、選択されたフローティングゲートに対して、トンネリング現象による電荷の移動が発生するのに十分な大きさに設定される。

例えば、選択されたフローティングゲートの左側にｎ（＝１）番目に存在するビット線の電位をプラス電位とし、その右側にｎ（＝１）番目に存在するビット線の電位をマイナス電位にする。

次に、ｎ（＝１）番目のビット線の電位が０Ｖか否かを判断する（ステップＳＴ３）。

ｎ（＝１）番目のビット線の電位が０Ｖでないときは、ｎを（ｎ＋１）に設定し（ステップＳＴ４）、選択されたメモリセル（フローティングゲート）から左側／右側にｎ＋１番目に存在するビット線の電位を決定する（ステップＳＴ２）。

選択されたメモリセルから左側／右側にｎ＋１番目のビット線の電位は、ｎ番目のビット線とｎ＋１番目のビット線との間にある非選択フローティングゲートに対して、トンネリング現象による電荷の移動が発生しない範囲の値に設定される。

具体的には、ｎ＋１番目のビット線の電位は、式（１０）に基づいて決定する。

次に、ｎ＋１番目のビット線の電位が０Ｖか否かを判断する（ステップＳＴ３）。

ｎ＋１番目のビット線の電位が０Ｖであるときは、ｎ＋１番目以降のビット線の電位を０Ｖに決定する（ステップＳＴ５）。

そして、ビット線に、ステップＳＴ２及びステップＳＴ５で決定された電位を与えて、書き込み／消去を実行する（ステップＳＴ６）。

以上のように、第１例では、選択されたフローティングゲートに左側／右側に存在する複数のビット線の電位を、選択されたフローティングゲートに最も近いビット線から逐次的に決定する。

このような手法を採用することにより、書き込み／消去がランダムアクセスに行われても、複雑なプログラムを必要とせず、式（１０）に示す条件を満たす複数のビット線の電位を決定できる。

図２３は、書き込み／消去動作の第２例を示している。
第１例では、ビット線の電位を０Ｖに向かって下降／上昇させるが、第２例では、ビット線の電位をVpassに向かって下降／上昇させる。

この動作は、図２０の制御回路１２により制御される。

選択されたメモリセルから左側／右側にｎ（＝１）番目のビット線の電位は、第１例と同様に、選択されたフローティングゲートに対して、トンネリング現象による電荷の移動が発生するのに十分な大きさに設定される。

次に、ｎ（＝１）番目のビット線の電位がVpassか否かを判断する（ステップＳＴ３）。

ｎ（＝１）番目のビット線の電位がVpassでないときは、ｎを（ｎ＋１）に設定し（ステップＳＴ４）、選択されたメモリセル（フローティングゲート）から左側／右側にｎ＋１番目に存在するビット線の電位を決定する（ステップＳＴ２）。

選択されたメモリセルから左側／右側にｎ＋１番目のビット線の電位は、第１例と同様に、ｎ番目のビット線とｎ＋１番目のビット線との間にある非選択フローティングゲートに対して、トンネリング現象による電荷の移動が発生しない範囲の値に設定される。

次に、ｎ＋１番目のビット線の電位がVpassか否かを判断する（ステップＳＴ３）。

ｎ＋１番目のビット線の電位がVpassであるときは、ｎ＋１番目以降のビット線の電位をVpassに決定する（ステップＳＴ５）。

この後、全てのビット線をVpassにしてペリファイを実行する（ステップＳＴ７）。

このペリファイにより、書き込み／消去が完了していると判断されれば、書き込み／消去動作を終了する。また、書き込み／消去が完了していないと判断されれば、再び、ビット線に、ステップＳＴ２及びステップＳＴ５で決定された電位を与えて、書き込み／消去を実行する（ステップＳＴ８）。

以上のように、第２例では、書き込み／消去時のビット線の電位を、ペリファイ時に用いるVpassに収束させるため、書き込み／消去とペリファイとを繰り返し行う場合でも消費電力が増大することはない。

また、選択されたフローティングゲートに左側／右側に存在する複数のビット線の電位を、選択されたフローティングゲートに最も近いビット線から逐次的に決定するため、複雑なプログラムを必要とせず、式（１０）に示す条件を満たす複数のビット線の電位を決定できる。

５．実施例
書き込み／消去動作の実施例を説明する。

図１２乃至図１６の例は、選択されたフローティングゲートの数を１つとする基本動作を示すものなので、以下では、その他のパターンを説明する。

(1) 第１実施例
図２４は、書き込み動作の例を示している。

同図は、ロウアドレスＲｉ，Ｒｉ＋２、カラムアドレスＣｊにある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に、その右側に存在するビット線ＢＬ１４から電子を注入する例である。

この場合、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２は、同一カラムＣｊに存在する。

従って、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の右側のビット線ＢＬ１４をV1(1)（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV1(2),…にする。

また、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の左側のビット線ＢＬ１３をV2(1)（例えば、プラス電位）にし、それよりも更に左側に存在するビット線ＢＬ１２，ＢＬ１１，…をV2(2),V2(3),…にする。

但し、V1(1)＜V2(1)である。

選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２上に存在するワード線ＷＬ(Select)をVG（例えば、V2(1)/2）にし、それ以外のワード線ＷＬを0Vにする。

この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の右側のビット線ＢＬ１４から選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に注入される。

また、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２よりも左側／右側に存在する複数のビット線の電位の絶対値は、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくなるため、低消費電力化を図ることができる。

図２５は、消去動作の例を示している。
同図は、ロウアドレスＲｉ，Ｒｉ＋２、カラムアドレスＣｊにある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内から、その左側に存在するビット線ＢＬ１３に、電子を放出する例である。

この場合、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の右側のビット線ＢＬ１４をV1(1)（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV1(2),…にする。

但し、V1(1)＜V2(1)である。

選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２上に存在するワード線ＷＬ(Select)をVG（例えば、V1(1)）にし、それ以外のワード線ＷＬを0Vにする。

この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内から選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の左側のビット線ＢＬ１３に放出される。

(2) 第２実施例
図２６は、書き込み動作の例を示している。

同図は、ロウアドレスＲｉ、カラムアドレスＣｊ−１，Ｃｊにある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に、その左側／右側に存在するビット線ＢＬ１２，ＢＬ１４から電子を注入する例である。

この場合、選択されたフローティングゲートＦＧ(Select)２の右側のビット線ＢＬ１４をV1(1)（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV1(2),…にする。

また、選択されたフローティングゲートＦＧ(Select)１の左側のビット線ＢＬ１２をV1(1)（例えば、マイナス電位）にし、それよりも更に左側に存在するビット線ＢＬ１１，…をV1(2),…にする。

さらに、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ１３をV2(1)（例えば、プラス電位）にする。

但し、V1(1)＜V2(1)である。

この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の左側／右側のビット線ＢＬ１２，ＢＬ１４から選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に注入される。

図２７は、消去動作の例を示している。
同図は、ロウアドレスＲｉ、カラムアドレスＣｊ−１，Ｃｊにある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内から、それらの間にあるビット線ＢＬ１３に、電子を放出する例である。

但し、V1(1)＜V2(1)である。

この状態において、電子は、矢印で示すように、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内から、これらの間にあるビット線ＢＬ１３に放出される。

(3) 第３実施例
図２８は、書き込み動作の例を示している。

同図は、ロウアドレスＲｉ、カラムアドレスＣｏｌ．１，Ｃｏｌ．２にある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に、その左側／右側に存在するビット線ＢＬ４，ＢＬ１４から電子を注入する例である。

また、選択されたフローティングゲートＦＧ(Select)１の左側のビット線ＢＬ４をV1(1)（例えば、マイナス電位）にし、それよりも更に左側に存在するビット線ＢＬ３，…をV1(2),…にする。

さらに、選択されたフローティングゲートＦＧ(Select)１の右側に隣接するビット線ＢＬ５及び選択されたフローティングゲートＦＧ(Select)２の左側に隣接するビット線ＢＬ１３をV2(1)（例えば、プラス電位）にする。

また、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ５，…ＢＬ１３の電位の絶対値については、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第に小さくしていく。

そして、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ５，…ＢＬ１３のうち、その中央に位置するビット線ＢＬ９の電位Ｖcenterの絶対値を最小にする。

また、ビット線の電位をVpassに収束させる場合には、各々のビット線ＢＬ５，…ＢＬ１３の電位からVpassを引いた値の絶対値のうち、｜Ｖcenter−Ｖpass｜が最小値になるようにする。

但し、V1(1)＜V2(1)である。

この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)１の左側のビット線ＢＬ４から選択されたフローティングゲートＦＧ(Select)１内に注入され、選択されたフローティングゲートＦＧ(Select)２の右側のビット線ＢＬ１４から選択されたフローティングゲートＦＧ(Select)２内に注入される。

また、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２よりも左側／右側に存在する複数のビット線の電位の絶対値は、それぞれ、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくなるため、低消費電力化を図ることができる。

図２９は、消去動作の例を示している。
同図は、ロウアドレスＲｉ、カラムアドレスＣｏｌ．１，Ｃｏｌ．２にある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内から、その左側／右側に存在するビット線ＢＬ５，ＢＬ１３に、電子を放出する例である。

また、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ５，…ＢＬ１３の電位の絶対値については、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくしていく。

但し、V1(1)＜V2(1)である。

この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２からその左側／右側に存在するビット線ＢＬ５，ＢＬ１３に放出される。

図３０は、第３実施例のビット線の電位関係を示している。

選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ５，…ＢＬ１３のうち、その中央に位置するビット線ＢＬ９の電位Ｖcenterの絶対値を最小値に設定される。

ビット線ＢＬ５，…ＢＬ１３の電位を逐次的に求めるに当っては、ビット線ＢＬ５側とビット線ＢＬ１３側の双方から求めるのが好ましい。

(4) 第４実施例
図３１は、書き込み動作の例を示している。

同図は、ロウアドレスＲｉ、カラムアドレスＣｊ−１，Ｃｊにある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に、それらの間にあるビット線ＢＬ１３から電子を注入する例である。

この場合、選択されたフローティングゲートＦＧ(Select)２の右側のビット線ＢＬ１４をV2(1)（例えば、プラス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV2(2),…にする。

また、選択されたフローティングゲートＦＧ(Select)１の左側のビット線ＢＬ１２をV2(1)（例えば、プラス電位）にし、それよりも更に左側に存在するビット線ＢＬ１１，…をV2(2),…にする。

さらに、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ１３をV1(1)（例えば、マイナス電位）にする。

但し、V1(1)＜V2(1)である。

また、V2(1)＞０のとき、V2(1)＞V2(2)＞… であり、V2(1)＜０のとき、V2(1)＜V2(2)＜… である。

この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ１３から選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に注入される。

図３２は、消去動作の例を示している。
同図は、ロウアドレスＲｉ、カラムアドレスＣｊ−１，Ｃｊにある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内から、その左側／右側に存在するビット線ＢＬ１２，ＢＬ１４に、電子を放出する例である。

但し、V1(1)＜V2(1)である。

この状態において、電子は、矢印で示すように、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内から、その左側／右側に存在するビット線ＢＬ１２，ＢＬ１４に放出される。

(5) 第５実施例
図３３は、書き込み動作の例を示している。

同図は、ロウアドレスＲｉ、カラムアドレスＣｏｌ．１，Ｃｏｌ．２にある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に、その左側／右側に存在するビット線ＢＬ１４，ＢＬ２４から電子を注入する例である。

この場合、選択されたフローティングゲートＦＧ(Select)１の右側のビット線ＢＬ１４をV1(1)（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV1(2),…にする。

また、選択されたフローティングゲートＦＧ(Select)１の左側のビット線ＢＬ１３をV2(1)（例えば、プラス電位）にし、それよりも更に左側に存在するビット線ＢＬ１２，…をV2(2),…にする。

さらに、選択されたフローティングゲートＦＧ(Select)２の左側のビット線ＢＬ２４をV1(1)（例えば、マイナス電位）にし、それよりも更に左側に存在するビット線ＢＬ２３，…をV1(2),…にする。

また、選択されたフローティングゲートＦＧ(Select)２の右側のビット線ＢＬ２５をV2(1)（例えば、プラス電位）にし、それよりも更に右側に存在するビット線ＢＬ２６，…をV2(2),…にする。

ところで、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ１４，…ＢＬ２４の電位の絶対値については、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくしていく。

そして、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ１４，…ＢＬ２４のうち、その中央に位置するビット線ＢＬ１９の電位Ｖcenterの絶対値を最小にする。

また、ビット線の電位をVpassに収束させる場合には、各々のビット線ＢＬ１４，…ＢＬ２４の電位からVpassを引いた値の絶対値のうち、｜Ｖcenter−Ｖpass｜が最小値になるようにする。

但し、V1(1)＜V2(1)である。

この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の左側／右側のビット線ＢＬ１４，ＢＬ２４から選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に注入される。

図３４は、消去動作の例を示している。
同図は、ロウアドレスＲｉ、カラムアドレスＣｏｌ．１，Ｃｏｌ．２にある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内から、その左側／右側に存在するビット線ＢＬ１３，ＢＬ２５に、電子を放出する例である。

但し、V1(1)＜V2(1)である。

この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から、それらの左側／右側のビット線ＢＬ１３，ＢＬ２５に放出される。

図３５は、第５実施例のビット線の電位関係を示している。

選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ１４，…ＢＬ２４のうち、その中央に位置するビット線ＢＬ１９の電位Ｖcenterの絶対値を最小値に設定される。

ビット線ＢＬ１４，…ＢＬ２４の電位を逐次的に求めるに当っては、ビット線ＢＬ１４側とビット線ＢＬ２４側の双方から求めるのが好ましい。

(6) 第６実施例
本発明は、ビット線の電位の絶対値を、選択されたフローティングゲートから離れるに従い、次第に小さくすることに特徴を有する。但し、ビット線の電位を0Vではなく、Vpassに収束させる場合は、最終的にビット線の電位をVpassにする。

ここで、回路設計の観点から、ビット線に与えることができる電位に制限がかかることがある。例えば、ビット線に与えることができる電位の値Vbitは、以下のように、Vminのｋ倍となり、不連続となる。

Vbit = ｋ×Vmin（ｋは自然数）
このため、選択されたフローティングゲートからｎ＋１番目のビット線の電位Ｖ_ｎ＋１を、最適値、例えば、式（１０）及び式（１１）で規定される範囲内の最大値又は最小値に規定できないことがある。

この場合、0＜Δ＜Vmin で表されるΔを用い、
式（１２）及び式（１３）に示されるように、選択されたフローティングゲートからｎ＋１番目のビット線の電位Ｖ_ｎ＋１を調整する必要がある。

但し、ビット線の電位は、０Ｖに収束させるものとする。

尚、Δの値は、より小さいほうが効率がよいため、予めΔの値が小さくなるように、回路設計時にVminを決定しておくのが好ましい。

また、ビット線の電位を連続的に変化させることができる場合や、連続的に変化する電位を生成することができる場合などにおいては、式（１２）及び式（１３）によらず、例えば、式（１０）及び式（１１）で規定される範囲内の最大値又は最小値を直接ビット線に与えればよい。

ところで、ビット線の電位を0Vではなく、Vpassに収束させる場合は、選択されたフローティングゲートからｎ＋１番目のビット線の電位Ｖ_ｎ＋１は、式（１４）及び式（１５）に示すようになる。

また、ビット線の電位をVpassに収束させる場合であって、かつ、第３及び第５実施例に示すように、選択された二つのフローティングゲートの間のビット線に対して第６実施例を適用する場合には、選択されたフローティングゲートからｎ＋１番目のビット線の電位Ｖ_ｎ＋１は、式（１６）及び式（１７）に示すようになる。

図３６は、Δによる調整前後の電位を示している。
前提として、ビット線ＢＬ１２とビット線ＢＬ１３との間のメモリセル（フローティングゲート）に対して、電荷の注入／放出を行うものとする。

この場合、まず、ビット線ＢＬ１２の電位をV2(1)にし、ビット線ＢＬ１３の電位をV1(1)にする。但し、V2(1)＞V1(1)であり、かつ、V2(1)及びV1(1)は、集積回路により生成できる値、即ち、Vmin又は-Vminのｋ倍であるとする。

ビット線ＢＬ１２及びそれ以降のビット線ＢＬ１１，ＢＬ１０，ＢＬ９，ＢＬ８，ＢＬ７の電位を、式（１０）の範囲内の最小値として求めると、V2(2)’, V2(3)’, V2(4)’, V2(5)’, V2(6)’ を得ることができる。

しかし、これらの値は、Vminのｋ倍ではない。

そこで、ビット線ＢＬ１２及びそれ以降のビット線ＢＬ１１，ＢＬ１０，ＢＬ９，ＢＬ８，ＢＬ７の電位を、式（１２）のΔ(Δ1, Δ2, Δ3, Δ4, Δ5)により調整すると、V2(2), V2(3), V2(4), V2(5), V2(6),…を得ることができる。

これらの値は、Vminのｋ倍である。

同様に、ビット線ＢＬ１４の電位を、式（１１）の範囲内の最大値として求めると、V1(2)’ を得ることができる。しかし、この値は、-Vminのｋ倍ではない。そこで、ビット線ＢＬ１４の電位を、式（１３）のΔ(Δ0)により調整すると、V1(2)を得ることができる。この値は、-Vminのｋ倍である。

以上のように、マルチドットフラッシュメモリ内の集積回路により生成できる電位に応じて、Δにより、ビット線の電位を調整することにより、書き込み／消去動作を現実的に行うことができる。

尚、本例は、ビット線の電位を０Ｖに収束させる場合であるが、Vpassに収束させる場合も同様に、Δを用いて、ビット線の電位を調整する。

(7) 第７実施例
第７実施例は、数値例に関する。

電気容量Ｃ_ｎは、ビット線ＢＬ_ｎとフローティングゲートＦＧとの間の距離をｄ_ｎとし、ビット線ＢＬ_ｎとフローティングゲートＦＧとの間の絶縁膜の誘電率をεとし、フローティングゲートＦＧのビット線ＢＬ_ｎ側の側面の面積をＡ_ｎとすると、
Ｃ_ｎ＝（ε×Ａ_ｎ）／ｄ_ｎ
となる。

ε＝3.54×10^-11 [F/m]とすると、Ｃ_ｎは、約2.5297×10^-19 [F]となる。

電気容量Ｃ_ｎ＋１は、ビット線ＢＬ_ｎ＋１とフローティングゲートＦＧとの間の距離をｄ_ｎ＋１とし、ビット線ＢＬ_ｎ＋１とフローティングゲートＦＧとの間の絶縁膜の誘電率をεとし、フローティングゲートＦＧのビット線ＢＬ_ｎ＋１側の側面の面積をＡ_ｎ＋１とすると、
Ｃ_ｎ＋１＝（ε×Ａ_ｎ＋１）／ｄ_ｎ＋１
となる。

ε＝3.54×10^-11 [F/m]とすると、Ｃ_ｎ＋１は、約2.5297×10^-19 [F]となる。

電気容量Ｃ_ｐｇは、コントロールゲートＣＧとフローティングゲートＦＧとの間の距離をｄ_ｐｇとし、コントロールゲートＣＧとフローティングゲートＦＧとの間の絶縁膜の誘電率をεとし、フローティングゲートＦＧの上面の面積をＡ_ｐｇとすると、
Ｃ_ｐｇ＝（ε×Ａ_ｐｇ）／ｄ_ｐｇ
となる。

ε＝3.54×10^-11 [F/m]とすると、Ｃ_ｐｇは、約1.4757×10^-19 [F]となる。

電気容量Ｃ_ＡＡは、アクティブエリアＡＡとフローティングゲートＦＧとの間の距離をｄ_ＡＡとし、アクティブエリアＡＡとフローティングゲートＦＧとの間の絶縁膜の誘電率をεとし、フローティングゲートＦＧの下面の面積をＡ_ＡＡとすると、
Ｃ_ＡＡ＝（ε×Ａ_ＡＡ）／ｄ_ＡＡ
となる。

ε＝3.54×10^-11 [F/m]とすると、Ｃ_ＡＡは、約8.8540×10^-20 [F]となる。

コントロールゲートＣＧの電位Ｖ_ｐｇ及びアクティブエリアＡＡの電位Ｖ_ＡＡは、例えば、6[V]である。Vpassは、例えば、0.5[V]である。

フローティングゲートＦＧ内の最小電荷量Ｑ_ｍｉｎは、所定の電荷量を有するフローティングゲートＦＧから６個の電子を抜いたときの電荷量、例えば、9.61×10^-19[C]であり、フローティングゲートＦＧ内の最大電荷量Ｑ_ｍａｘは、フローティングゲートＦＧに６個の電子を注入して所定の電荷量としたときの電荷量、例えば、-9.61×10^-19[C]である。

ｎ番目のビット線ＢＬ_ｎとフローティングゲートＦＧとの間の絶縁膜の厚さｄ_ｎは、例えば、3.5 nm、ｎ＋１番目のビット線ＢＬ_ｎ＋１とフローティングゲートＦＧとの間の絶縁膜の厚さｄ_ｎ＋１は、例えば、3.5 nmである。

コントロールゲートＣＧとフローティングゲートＦＧとの間の絶縁膜の厚さｄ_ｐｇは、例えば、6 nm、アクティブエリアＡＡとフローティングゲートＦＧとの間の絶縁膜の厚さｄ_ＡＡは、例えば、10 nmである。

ｎ番目のビット線ＢＬ_ｎとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値Ｅｔｈ_ｎは、例えば、Si/SiO₂/Si構造のとき、10[MV/cm]である。この値は、絶縁膜(SiO₂)の膜質や、ビット線ＢＬ_ｎ及びフローティングゲートＦＧに対する不純物のドープ量などにより変化する。

ｎ＋１番目のビット線ＢＬ_ｎ＋１とフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値Ｅｔｈ_ｎ＋１は、例えば、Si/SiO₂/Si構造のとき、9[MV/cm]である。この値は、絶縁膜(SiO₂)の膜質や、ビット線ＢＬ_ｎ＋１及びフローティングゲートＦＧに対する不純物のドープ量などにより変化する。

Ｅｔｈ_ｎの値とＥｔｈ_ｎ＋１の値とが相違しているのは、例えば、図３７に示すように、偶奇ばらつきを考慮したためである。この偶奇ばらつきは、主に、図４乃至図６のデバイス構造に生じる。

図３７において、Ｔは、ビット線ＢＬ_ｎ，ＢＬ_ｎ＋１，ＢＬ_ｎ＋２の高さである。

ビット線ＢＬ_ｎ，ＢＬ_ｎ＋１，ＢＬ_ｎ＋２の幅を、上面の幅と下面の幅との平均値として定義すると、ビット線ＢＬ_ｎ，ＢＬ_ｎ＋２の幅（＝(Hub+Hdb)/2）は、ビット線ＢＬ_ｎ＋１の幅（＝(Hua+Hda)/2）よりも大きくなる。

また、フローティングゲートＦＧの下面のビット線ＢＬ_ｎ＋１側のエッジの角度θminは、フローティングゲートＦＧの下面のＢＬ_ｎ，ＢＬ_ｎ＋２側のエッジの角度θmaxよりも小さい。即ち、フローティングゲートＦＧの下面のビット線ＢＬ_ｎ＋１側のエッジは、鋭角となっている。

従って、この例では、Ｅｔｈ_ｎ＋１の値は、Ｅｔｈ_ｎの値よりも小さくなる。

アクティブエリアＡＡとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値Ｅｔｈ_ＡＡは、例えば、Si/SiO₂/Si構造のとき、10[MV/cm]である。この値は、絶縁膜(SiO₂)の膜質や、アクティブエリアＡＡ及びフローティングゲートＦＧに対する不純物のドープ量などにより変化する。

コントロールゲートＣＧとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値Ｅｔｈ_ｐｇは、例えば、12[MV/cm]である。Ｅｔｈ_ｐｇは、例えば、コントロールゲートＣＧとフローティングゲートＦＧとの間の絶縁膜の構造をSi/SiO₂/Si構造とは異ならせ、Ｅｔｈ_ｎ，Ｅｔｈ_ｎ＋１及びＥｔｈ_ＡＡよりも大きくする。

６．書き込み／消去時のバイアス条件
図３８は、書き込み／消去時のバイアス条件の例を示している。

同図において、VGは、ゲート電位であり、V2(1)-V1(1)は、書き込み／消去の対象となる選択されたフローティングゲートを挟み込む二つのビット線間の電圧である。

その特徴は、二つのビット線に電位を与えた後に、選択されたフローティングゲート上のワード線にゲート電位VGを与える点にある。

例えば、書き込みの場合には、V2(1)-V1(1)を0Vから3Vに上昇させ、この後、VGを0Vから5Vに上昇させる。この状態で書き込みを実行する。また、VGを5Vから0Vに低下させた後に、V2(1)-V1(1)を3Vから0Vに低下させる。

図３９は、図３８のバイアス条件下での書き込みシミュレーションを示している。
同図において、横軸は、時間を、縦軸は、フローティングゲートに蓄積される電子数(Stored Electrons)を示している。

ゲート電位VGが印加される前（0−2 nsec）では、フローティングゲートへの電子の注入が行われない。ゲート電位VGが上昇する2 nsec−3 nsecの間において、VGの上昇に応じて電子が一個ずつフローティングゲート内に注入される。

このように、電子が一個ずつ注入される現象が見られるのは、このセル構造が単電子効果による書き込みを利用していることを表している。但し、このシミュレーションで用いたフローティングゲートのサイズは、5nmx5nmx5nmである。

７．データ保持特性
図４０は、電子保持特性（データ保持特性）を示している。

電子保持特性とは、フローティングゲート内に注入した電子をどれだけの期間保持していられるかを示す指標である。

本発明のセル構造によれば、トンネル絶縁膜の厚さToxが3.5nmのとき、約100年間、フローティングゲート内に一定量の電荷を保持し続けることができる。但し、これは、トンネル絶縁膜に電荷トラップが発生していない場合の試算である。

そこで、本発明のセル構造による書き込み／消去方法において、トンネル絶縁膜内に電荷トラップが発生したときの電荷保持特性を説明する。

図４１は、書き込み時の電荷トラップの発生メカニズムを示している。図４２は、消去時の電荷トラップの発生メカニズムを示している。

一般的な不揮発性半導体メモリでは、書き込み時及び消去時に同じトンネル絶縁膜を使用する。このため、トンネル絶縁膜の両サイドにトラップ準位が発生してしまう。トンネル絶縁膜の両サイドにおいて、その全体の厚さの25％の範囲内にトラップ準位が発生すると仮定すると、実際にトンネル絶縁膜として機能する部分は、トンネル絶縁膜の全体の厚さの50％ということになる。

これに対し、本発明のマルチドットフラッシュメモリの特徴の一つは、既に述べたように、書き込み時に使用するトンネル絶縁膜と消去時に使用するトンネル絶縁膜が異なる点にある。

この場合、図４１に示すように、書き込み時に使用するトンネル絶縁膜では、その一サイドのみにトラップ準位が発生する。このため、トンネル絶縁膜の一サイドにおいて、その全体の厚さの25％の範囲内にトラップ準位が発生すると仮定すると、実際にトンネル絶縁膜として機能する部分は、トンネル絶縁膜の全体の厚さの75％ということになる。

同様に、図４２に示すように、消去時に使用するトンネル絶縁膜でも、その一サイドのみにトラップ準位が発生する。このため、トンネル絶縁膜の一サイドにおいて、その全体の厚さの25％の範囲内にトラップ準位が発生すると仮定すると、実際にトンネル絶縁膜として機能する部分は、トンネル絶縁膜の全体の厚さの75％ということになる。

即ち、本発明のセル構造によれば、一般的な不揮発性半導体メモリのセル構造よりも、実際にトンネル絶縁膜として機能する部分を多くすることができるため、トンネル絶縁膜の薄膜化に有利である。

また、ゲート絶縁膜とトンネル絶縁膜とが完全に分離されているので、書き込み／消去を繰り返しても閾値ウィンドウが狭まることはない。

尚、本発明のメモリセルは、２つのトンネル絶縁膜を持っていることが特徴であり、信頼性の問題を考えるとき、各々について書き込み用と消去用とをそれぞれ定めて使用することが好ましい。

８．読み出し動作
続いて、読み出し動作の例について説明する。

図４３は、読み出し動作の例を示している。
中央に一列に並んだメモリセルのデータ、即ち、フローティングゲート（灰色に塗り潰した部分）内に蓄積された電荷量を読み出す場合、それらの上部に存在するワード線ＷＬ(Select)をVREADにし、それ以外のワード線ＷＬ，・・・をVpassにする。また、フローティングゲートの左右に存在するビット線ＢＬ，・・・もVpassにする。

VREADは、フローティングゲート内の電荷量に応じてメモリセルのオン／オフが決まる値とし、Vpassは、フローティングゲート内の電荷量によらずメモリセルが常にオンになる値とする。例えば、VREAD < Vpassである。

この状態で、ソース領域(Source)とドレイン領域(Drain)との間に流れるセル電流を検出することにより、中央に一列に並んだメモリセルのデータを読み出すことができる。

ここで、ソース領域及びドレイン領域に関しては、図４４に示すように、これらをメモリセルアレイの両端に配置すれば、例えば、ドレイン領域(Drain)とセンスアンプ(S/A)とを接続するための導電線ＣＬは、メモリセルアレイ上に配置する必要がない。

また、メモリセルアレイ内にセレクトゲートトランジスタが不要になる。

しかし、メモリセルアレイの大容量化を考えると、ソース領域とドレイン領域との間に非常に多くのメモリセルを接続する必要が生じる。この場合、読み出し時にソース領域とドレイン領域との間の抵抗が増大し、センス感度を低下させる原因となる。

そこで、図４５に示すように、メモリセルアレイをブロック化してもよい。この場合、ＮＡＮＤ型フラッシュメモリと同様に、メモリセルアレイ上に、複数のブロックＢＫ，・・・に共通に第二方向に延びる新たなビット線（導電線）ＮＢＬ，・・・を設ける。この新たなビット線ＮＢＬは、複数のブロックＢＫ，・・・内のドレイン領域(Drain)とセンスアンプ(S/A)とを接続する。

新たなビット線ＮＢＬは、フローティングゲートの左右に存在するビット線ＢＬとは異なる。

また、このようにメモリセルアレイをブロック化した場合、メモリセルアレイ内にセレクトゲートトランジスタが必要になる。

図４６及び図４７は、それぞれ、図４３のメモリセルアレイから互いに異なる一つのＮＡＮＤ列を取り出したものである。
（ａ）は、ＮＡＮＤ列の平面図、（ｂ）は、ＮＡＮＤ列の第二方向の断面図である。

メモリセルＭＣ，・・・は、ソース領域(Source)とドレイン領域(Drain)との間に直列に接続される。本例では、半導体基板内にメモリセルＭＣ，・・・の拡散層を有しないが、必要に応じて、半導体基板内にメモリセルＭＣ，・・・の拡散層（点線）を形成してもよい。

ＮＡＮＤ列の中央のメモリセルＭＣ(Select)を選択する場合、選択されたメモリセルＭＣ(Select)上のワード線ＷＬ(Select)にVREADを与え、それ以外のワード線ＷＬにVpassを与える。

図４６のＮＡＮＤ列の中央に存在するメモリセルＭＣ(Select)と図４７の中央に存在するメモリセルＭＣ(Select)とは、図４３から明らかなように、ワード線ＷＬ(Select)に共通に接続される。即ち、本発明のマルチドットフラッシュメモリでは、ＮＡＮＤフラッシュメモリと同様に、複数のメモリセル（例えば、１ページ又は複数ページ）のデータを同時に読み出すことが可能である。

図４８は、読み出し動作の変形例である。
この変形例は、Vpass及びVREADの値に特徴を有し、Vpassを電源電位VDDとし、VREADを−VDD/2とする。その他については、図４３乃至図４７と同じである。

図４９は、ＮＡＮＤ列の変形例である。
この変形例は、ＮＡＮＤ列を構成するメモリセルの数に特徴を有している。ＮＡＮＤ列のセル数は、もちろん５個でなくてもよい。これは一例に過ぎない。その他については、図４３乃至図４７と同じである。

この例では、ワード線ＷＬ，・・・の幅を一定とした場合、ワード線ＷＬ，・・・のピッチを広げることにより、ワード線同士の干渉(Interference)を小さくし、読み出しディスターブを防止できる。

９．三次元化
本発明の例に係わるマルチドットフラッシュメモリは、三次元化が可能である。

図５０は、三次元化されたマルチドットフラッシュメモリを示している。

同図では、図４乃至図６のメモリセルアレイを、半導体基板の表面に対して垂直方向となる第三方向に複数個積み重ねている。

このような構造を実現するには、例えば、アクティブエリアをＳＯＩ基板の半導体層から構成する必要がある。半導体層は、多結晶シリコン層、若しくは、多結晶シリコン層を再結晶化して作成した単結晶シリコン層とする。

具体的には、ＳＯＩ基板に最も下の一つめのメモリセルアレイを形成し、その上に第一絶縁層を形成し、第一絶縁層上に二つめのメモリセルアレイのアクティブエリアとなる半導体層を形成する。

また、三つめ以降のメモリセルアレイについては、二つめのメモリセルアレイと同様に形成すればよい。

これにより、マルチドットフラッシュメモリの三次元化を達成し、メモリ容量のさらなる大容量化を実現する。

図５１は、図５０のメモリを駆動する周辺回路の例を示している。

半導体基板（例えば、ＳＯＩ基板）２０上には、積み重ねられた複数のメモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mが配置される。複数のメモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mの構造については、図５０と同じである。

また、半導体基板２０上には、周辺回路として、ワード線デコーダ２１Ａ，２１Ｂ、ビット線デコーダ２２、データ線デコーダ２３及びメモリセルアレイ切り替え回路(Layer Exchanger)２４がそれぞれ配置される。

ワード線デコーダ２１Ａは、メモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mの第一方向の一端に配置され、ワード線デコーダ２１Ｂは、メモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mの第一方向の他端に配置される。ワード線デコーダ２１Ａ，２１Ｂは、書き込み時、消去時及び読み出し時にワード線を駆動する。

ビット線デコーダ２２は、メモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mの第二方向の一端に配置され、データ線デコーダ２３は、メモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mの第二方向の他端に配置される。

ビット線デコーダ２２は、書き込み時及び消去時にビット線を駆動する。また、データ線デコーダ２３は、読み出し時にデータ線を駆動する。

メモリセルアレイ切り替え回路２４は、メモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mにそれぞれ接続される。

図５２は、図５１のメモリセルアレイの１つを示している。

メモリセルアレイARRAR j 内のワード線ＷＬとワード線デコーダ２１Ａ，２１Ｂとの間、メモリセルアレイARRAR j 内のビット線ＢＬとビット線デコーダ２２との間、及び、メモリセルアレイARRAR j 内のＮＡＮＤ列のドレイン領域とデータ線デコーダ２３との間には、それぞれ、メモリセルアレイARRAY jを選択するためのレイヤーセレクトゲートトランジスタＬＳＧ(Layer SG)が接続される。

レイヤーセレクトゲートトランジスタＬＳＧのオン／オフは、メモリセルアレイ切り替え回路２４により制御される。

メモリセルアレイARRAY jが選択されるとき、レイヤーセレクトゲートトランジスタＬＳＧはオンになり、メモリセルアレイARRAY jが非選択のとき、レイヤーセレクトゲートトランジスタＬＳＧはオフになる。

例えば、図５１の半導体基板２０上に積み重ねられた複数のメモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mのうちの一つ又は複数のメモリセルアレイは、書き込み／消去／読み出しの各モードに応じて選択される。

図５３は、ビット線デコーダとメモリセルアレイとの間のレイヤーセレクトゲートトランジスタを示している。

複数のメモリセルアレイARRAY 1, ・・・ARRAY M-1, ARRAY Mの各々は、例えば、図５２に示すように、（Ｎ＋１）本のビット線を有する。ＬＳＧＭ(0,・・・N)は、Ｍ番目のメモリセルアレイARRAY M内の（Ｎ＋１）個のレイヤーセレクトゲートトランジスタを意味する。

尚、Ｍは２以上の自然数であり、Ｎは自然数とする。

図５４は、データ線デコーダとメモリセルアレイとの間のレイヤーセレクトゲートトランジスタを示している。

複数のメモリセルアレイARRAY 1, ・・・ARRAY M-1, ARRAY Mの各々は、例えば、図５２に示すように、Ｎ本のデータ線を有する。ＬＳＧＭ(1,・・・N)は、Ｍ番目のメモリセルアレイARRAY M内のＮ個のレイヤーセレクトゲートトランジスタを意味する。

尚、Ｍは２以上の自然数であり、Ｎは自然数とする。

図５５及び図５６は、ワード線デコーダとメモリセルアレイとの間のレイヤーセレクトゲートトランジスタを示している。

複数のメモリセルアレイARRAY 1, ・・・ARRAY M-1, ARRAY Mの各々は、例えば、図５２に示すように、（Ｎ＋１）本のワード線を有する。また、（Ｎ＋１）本のワード線は、図５２に示すように、二つに分けられ、一つは、ワード線デコーダ２１Ａに接続され、他の一つは、ワード線デコーダ２１Ｂに接続される。

図５５のＬＳＧＭ(1, 3, ・・・N)は、Ｍ番目のメモリセルアレイARRAY M内のワード線デコーダ２１Ａに接続される［（Ｎ＋１）／２］個のレイヤーセレクトゲートトランジスタを意味する。また、図５６のＬＳＧＭ(0, 2, ・・・N-1)は、Ｍ番目のメモリセルアレイARRAY M内のワード線デコーダ２１Ｂに接続される［（Ｎ＋１）／２］個のレイヤーセレクトゲートトランジスタを意味する。

尚、Ｍは２以上の自然数であり、Ｎは奇数とする。

１０．製造方法
本発明の例に係わるマルチドットフラッシュメモリの製造方法を説明する。

ここで説明する製造方法は、図４５に示すレイアウト、即ち、メモリセルアレイがブロック化され、ＮＡＮＤ列にセレクトゲートトランジスタが接続される構造を実現する。

図５７は、マルチドットフラッシュメモリの製造方法を示している。

まず、同図（ａ）に示すように、Ｐ型シリコン基板（Ｐ−ｓｕｂ）３０上に第一酸化膜３１を形成する。また、同図（ｂ）に示すように、セレクトゲートトランジスタを形成する領域に存在する第一酸化膜３１に開口を形成する。

次に、同図（ｃ）に示すように、Ｐ型シリコン基板３０上及び第一酸化膜３１上に第一アモルファスシリコン（1st a-Si）３２を堆積し、同図（ｄ）に示すように、第一アモルファスシリコン３２を横方向に固層エピ成長(L-SPE)させる。

また、同図（ｅ）に示すように、第一アモルファスシリコンを結晶化し、シリコン膜３２’を形成する。続いて、同図（ｆ）に示すように、シリコン膜３２’上に第二酸化膜３３を形成し、ビット線コンタクトを形成する領域に存在する第二酸化膜３３に開口を形成する。

次に、同図（ｇ）に示すように、シリコン膜３２’上及び第二酸化膜３３上に第二アモルファスシリコン（2nd a-Si）３４を堆積し、同図（ｈ）に示すように、第二アモルファスシリコン３４を横方向に固層エピ成長(L-SPE)させる。また、同図（ｉ）に示すように、第二アモルファスシリコンを結晶化し、シリコン膜３４’を形成する。

ここで、同図（ｉ）において、「ＢＣ」は、ビット線コンタクトが形成される領域、「ＳＴ」は、セレクトゲートトランジスタが形成される領域、「ＭＣ」は、メモリセルが形成される領域を示している。

以上の工程により、二つのシリコン膜３２’，３４’が絶縁膜を介して積み重ねられた構造（二重ＳＯＩ構造）が完成する。

この二重ＳＯＩ構造を用いて、本発明のマルチドットフラッシュメモリを形成する。

図５８（ａ）は、図５７（ｉ）の二重ＳＯＩ構造におけるビット線コンタクトの周辺部を取り出した鳥瞰図である。

図５８（ａ）が図５７（ｉ）と異なる点は、セレクトゲートトランジスタが形成される領域におけるシリコン膜３２’内にＰ型拡散層３５が存在し、ビット線コンタクトが形成される領域におけるシリコン膜３２’内にＮ型拡散層３６が存在する点にある。

Ｐ型拡散層３５は、セレクトゲートトランジスタのチャネル領域となり、Ｎ型拡散層３６は、ＮＡＮＤ列におけるドレイン拡散層となる。Ｐ型拡散層３５及びＮ型拡散層３６は、例えば、シリコン膜３２’を形成した後にイオン注入を行うことにより形成できる。

この後、図５８（ｂ）に示すように、ライン＆スペースのフォトレジストを形成し、このフォトレジストをマスクにシリコン膜３４’をエッチングし、第一方向に延びるライン＆スペース構造のシリコン膜３４’を形成する。この後、フォトレジストについては、除去する。

次に、図５８（ｃ）に示すように、ＣＶＤ法により、ライン＆スペース構造のシリコン膜３４‘の間のスペースを絶縁膜３７により満たし、さらに、ＣＭＰ法により、絶縁膜３７の上面がシリコン膜３４’の上面に一致する程度まで、絶縁膜３７を研磨する。

また、図５８（ｄ）に示すように、側壁スペーサ転写プロセスを用いて、微細ライン＆スペースのハードマスクパターンを形成し、このハードマスクパターンをマスクにして、絶縁膜３７、シリコン膜３４’、第二酸化膜３３、及び、シリコン膜３２’を、順次、エッチングする。

その結果、シリコン膜３２’から構成され、第二方向に延びるライン＆スペース構造のアクティブエリアＡＡ，・・・が形成される。また、アクティブエリアＡＡ，・・・上には、第二酸化膜（ゲート絶縁膜）３３を介してフローティングゲートＦＧ，・・・が形成される。

ビット線コンタクト領域ＢＣでは、シリコン膜３２’内のＮ型拡散層３６とシリコン膜３４’とが接触する。

図５８（ｄ）のプロセスを終えると、側壁スペーサ転写プロセスに起因し、フローティングゲートＦＧの形状に偶奇ばらつきが発生する。

但し、ここでは、製造方法を説明することを主眼にし、図面の複雑化をなくすため、図面上、偶奇ばらつきを表示していない。

実際には、フローティングゲートＦＧの形状は、図４乃至図６に示すようになる。

次に、図５９（ａ）に示すように、熱酸化法により、アクティブエリアＡＡ，・・・及びフローティングゲートＦＧ，・・・の側面に側壁熱酸化膜３８を形成する。この側壁酸化膜３８は、書き込み時又は消去時に使用するトンネル絶縁膜となる。

また、図５９（ｂ）に示すように、アクティブエリアＡＡ，・・・の間のスペースを絶縁膜３９により満たす。

続けて、図５９（ｃ）に示すように、ＣＶＤ法により、フローティングゲートＦＧ，・・・の間のスペースに導電材を満たし、さらに、ＣＭＰ法により、導電材の上面がフローティングゲートＦＧ，・・・の上面に一致する程度まで、導電材を研磨する。

その結果、フローティングゲートＦＧ，・・・の間のスペースに第二方向に延びるビット線ＢＬ，・・・が形成される。

次に、図５９（ｄ）に示すように、フローティングゲートＦＧ，・・・上及びビット線ＢＬ，・・・上に電極間絶縁膜４０を形成する。また、セレクトゲートトランジスタが形成される領域における電極間絶縁膜４０の一部を除去し、開口４１を形成する。

この後、図５９（ｅ）に示すように、ＣＶＤ法により、電極間絶縁膜４０上に導電材４２を形成する。

また、図５９（ｆ）に示すように、ライン＆スペースのフォトレジストを形成し、このフォトレジストをマスクに図５９（ｅ）の導電材４２をエッチングし、第一方向に延びるライン＆スペース構造のワード線ＷＬ，・・・を形成する。この後、フォトレジストについては、除去する。

また、ＣＶＤ法により、ワード線ＷＬ，・・・の間のスペースを絶縁膜４３により満たし、さらに、ＣＭＰ法により、絶縁膜４３の上面がワード線ＷＬ，・・・の上面に一致する程度まで、絶縁膜４３を研磨する。

最後に、図６０に示すように、ワード線ＷＬ，・・・上及び絶縁膜４３上に層間絶縁膜（図示せず）を形成し、さらに、シリコン膜３４’を介してＮ型拡散層（ドレイン拡散層）３６に電気的に接続されるビット線コンタクト４４を形成する。

ここで、ビット線コンタクト４４は、例えば、図４５の導電線ＮＢＬに電気的に接続される。「ビット線コンタクト」という言葉は、ＮＡＮＤフラッシュメモリに対応させたものであり、本発明のマルチドットフラッシュメモリのビット線に対するコンタクトではない。

図６１は、上述の製造方法により完成するデバイス構造の断面図を示している。

同図から明らかなように、本発明のマルチドットフラッシュメモリの第二方向（ビット線が延びる方向）に沿う断面は、ＮＡＮＤフラッシュメモリのそれとほぼ同じである。つまり、ＮＡＮＤフラッシュメモリの製造技術を応用することにより、開発費を低く抑えることができる。

尚、上述の製造方法において、絶縁膜や導電膜の材料については、デバイス仕様などを考慮して適宜選択することが可能である。酸化膜についても、これに代えて、窒化膜や、酸窒化膜などの材料を用いてもよい。

また、構造に関しても、ワード線の直下にコントロールゲートとなるポリシリコン層を形成する、ワード線を立体千鳥格子にする、などの変形が可能である。

また、フローティングゲートは、シリコンドットでなくてもよい。フローティングゲートは、シリサイド、金属、非金属などをドット状にしてもよいし、ドットのサイズについても、30nmx30nmx30nm以下のサイズであれば、本発明の原理によるマルチドットフラッシュメモリを実現できる。

さらに、フローティングゲートのサイズは、単電子効果を利用する場合には、20nmx20nmx20nm以下にするのが好ましい。単電子効果を利用すれば、ばらつき耐性が強いマルチドットフラッシュメモリを提供できる。

但し、単電子効果が利用できない20nmx20nmx20nmを越えるサイズであっても、本発明で提案する新しいアーキテクチャーを実現することは可能である。

セレクトゲートトランジスタについては省略することが可能であるが、その場合には、ＳＯＩ構造を採用し、絶縁層上の半導体層の厚さをソース／ドレイン拡散層の深さよりも薄くするのが好ましい。

１１．むすび
本発明によれば、マルチドットフラッシュメモリの新しいメモリセルアレイアーキテクチャーにおいて、書き込み／消去の低消費電力化を実現できる。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明は、高速ランダム書き込み可能なファイルメモリ、高速ランダム書き込みが必要なデジタルビデオカメラレコーダー、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して産業上のメリットは多大である。

１１：ＲＯＭ、１２：制御回路、２０：半導体基板、２１，２１Ａ，２１Ｂ：ワード線デコーダ、２２：ビット線デコーダ、２３：データ線デコーダ、２４：メモリセルアレイ切り替え回路。

Claims

半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御する制御回路とを具備し、
前記制御回路は、前記書き込み／消去の対象となる選択されたフローティングゲートから前記第一方向に向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶ_ｎ（＞０）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖ_ｎ＋１を、

の範囲内の値に設定する
但し、前記ｎ番目に存在するビット線をＢＬ_ｎとし、前記ｎ＋１番目に存在するビット線をＢＬ_ｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、
Ｃ_ｎは、ＢＬ_ｎとＦＧとの間の電気容量、Ｃ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間の電気容量、Ｃ_ｐｇは、ＣＧとＦＧとの間の電気容量、Ｃ_ＡＡは、ＡＡとＦＧとの間の電気容量、Ｖ_ｐｇは、ＣＧの電位、Ｖ_ＡＡは、ＡＡの電位である。
また、Ｑ_ｍｉｎは、ＦＧ内の最小電荷量、Ｑ_ｍａｘは、ＦＧ内の最大電荷量、Ｅｔｈ_ｎは、ＢＬ_ｎとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｎは、ＢＬ_ｎとＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ｐｇは、ＣＧとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｐｇは、ＣＧとＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ＡＡは、ＡＡとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ＡＡは、ＡＡとＦＧとの間の絶縁膜の厚さである。
ことを特徴とするマルチドットフラッシュメモリ。
半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御する制御回路とを具備し、
前記制御回路は、前記書き込み／消去の対象となる選択されたフローティングゲートから前記第一方向に向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶ_ｎ（＜０）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖ_ｎ＋１を、

の範囲内の値に設定する
但し、前記ｎ番目に存在するビット線をＢＬ_ｎとし、前記ｎ＋１番目に存在するビット線をＢＬ_ｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、
Ｃ_ｎは、ＢＬ_ｎとＦＧとの間の電気容量、Ｃ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間の電気容量、Ｃ_ｐｇは、ＣＧとＦＧとの間の電気容量、Ｃ_ＡＡは、ＡＡとＦＧとの間の電気容量、Ｖ_ｐｇは、ＣＧの電位、Ｖ_ＡＡは、ＡＡの電位である。
また、Ｑ_ｍｉｎは、ＦＧ内の最小電荷量、Ｑ_ｍａｘは、ＦＧ内の最大電荷量、Ｅｔｈ_ｎは、ＢＬ_ｎとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｎは、ＢＬ_ｎとＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ｐｇは、ＣＧとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｐｇは、ＣＧとＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ＡＡは、ＡＡとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ＡＡは、ＡＡとＦＧとの間の絶縁膜の厚さである。
ことを特徴とするマルチドットフラッシュメモリ。
半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御する制御回路とを具備し、
前記制御回路は、前記書き込み／消去の対象となる選択されたフローティングゲートの一端側から前記第一方向に向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶ_ｎ（＞０）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖ_ｎ＋１を、

とし、
前記制御回路は、前記選択されたフローティングゲートの他端側から前記第一方向に向かってｎ番目に存在するビット線の電位をＶ_ｎ（＜０）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖ_ｎ＋１を、

とし、
前記制御回路は、前記選択されたフローティングゲートの一端側及び他端側に存在する複数のビット線の電位を、前記選択されたフローティングゲートに最も近いビット線から逐次的に決定する
但し、前記ｎ番目に存在するビット線をＢＬ_ｎとし、前記ｎ＋１番目に存在するビット線をＢＬ_ｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、Ｃ_ｎは、ＢＬ_ｎとＦＧとの間の電気容量、Ｃ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間の電気容量、Ｃ_ｐｇは、ＣＧとＦＧとの間の電気容量、Ｃ_ＡＡは、ＡＡとＦＧとの間の電気容量、Ｖ_ｐｇは、ＣＧの電位、Ｖ_ＡＡは、ＡＡの電位である。
また、Ｑ_ｍｉｎは、ＦＧ内の最小電荷量、Ｑ_ｍａｘは、ＦＧ内の最大電荷量、Ｅｔｈ_ｎは、ＢＬ_ｎとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｎは、ＢＬ_ｎとＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ｐｇは、ＣＧとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｐｇは、ＣＧとＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ＡＡは、ＡＡとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ＡＡは、ＡＡとＦＧとの間の絶縁膜の厚さである。
さらに、Δは、前記複数のビット線に与える電位Vbitを、
Vbit = ｋ×Vmin（ｋは自然数）
とするための調整値であり、０≦Δ＜Vminの範囲内の値とする。
ことを特徴とするマルチドットフラッシュメモリ。
半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御し、かつ、前記書き込み／消去後のペリファイ時に前記複数のビット線の電位をＶ_ｐａｓｓにする制御回路とを具備し、
前記制御回路は、前記書き込み／消去の対象となる選択されたフローティングゲートの一端側から前記第一方向に向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶ_ｎ（＞Ｖ_ｐａｓｓ）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖ_ｎ＋１を、

とし、
前記制御回路は、前記選択されたフローティングゲートの他端側から前記第一方向に向かってｎ番目に存在するビット線の電位をＶ_ｎ（＜Ｖ_ｐａｓｓ）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖ_ｎ＋１を、

とし、
前記制御回路は、前記選択されたフローティングゲートの一端側及び他端側に存在する複数のビット線の電位を、前記選択されたフローティングゲートに最も近いビット線から逐次的に決定する
但し、前記ｎ番目に存在するビット線をＢＬ_ｎとし、前記ｎ＋１番目に存在するビット線をＢＬ_ｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、Ｃ_ｎは、ＢＬ_ｎとＦＧとの間の電気容量、Ｃ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間の電気容量、Ｃ_ｐｇは、ＣＧとＦＧとの間の電気容量、Ｃ_ＡＡは、ＡＡとＦＧとの間の電気容量、Ｖ_ｐｇは、ＣＧの電位、Ｖ_ＡＡは、ＡＡの電位である。
また、Ｑ_ｍｉｎは、ＦＧ内の最小電荷量、Ｑ_ｍａｘは、ＦＧ内の最大電荷量、Ｅｔｈ_ｎは、ＢＬ_ｎとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｎは、ＢＬ_ｎとＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ｐｇは、ＣＧとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｐｇは、ＣＧとＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ＡＡは、ＡＡとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ＡＡは、ＡＡとＦＧとの間の絶縁膜の厚さである。
さらに、Δは、前記複数のビット線に与える電位Vbitを、
Vbit = ｋ×Vmin（ｋは自然数）
とするための調整値であり、０≦Δ＜Vminの範囲内の値とする。
ことを特徴とするマルチドットフラッシュメモリ。
半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御し、かつ、前記書き込み／消去後のペリファイ時に前記複数のビット線の電位をＶ_ｐａｓｓにする制御回路とを具備し、
前記制御回路は、前記書き込み／消去の対象となる選択された第一及び第二フローティングゲートの間に存在する複数のビット線のうち前記第一フローティングゲート側の半分に対して、前記第一フローティングゲートから前記第二フローティングゲートに向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶ_ｎ（＞Ｖ_ｐａｓｓ）とし、前記第一及び第二フローティングゲートの間に存在する複数のビット線のうち前記第二フローティングゲート側の半分に対して、前記第二フローティングゲートから前記第一フローティングゲートに向かってｎ番目に存在するビット線の電位をＶ_ｎ（＞Ｖ_ｐａｓｓ）としたとき、前記第一又は第二フローティングゲートからｎ＋１番目に存在するビット線の電位Ｖ_ｎ＋１を、

とし、
前記制御回路は、前記第一及び第二フローティングゲートの間に存在する複数のビット線のうち前記第一フローティングゲート側の半分に対して、前記第一フローティングゲートから前記第二フローティングゲートに向かってｎ番目に存在するビット線の電位をＶ_ｎ（＜Ｖ_ｐａｓｓ）とし、前記第一及び第二フローティングゲートの間に存在する複数のビット線のうち前記第二フローティングゲート側の半分に対して、前記第二フローティングゲートから前記第一フローティングゲートに向かってｎ番目に存在するビット線の電位をＶ_ｎ（＜Ｖ_ｐａｓｓ）としたとき、前記第一又は第二フローティングゲートからｎ＋１番目に存在するビット線の電位Ｖ_ｎ＋１を、

とし、
前記制御回路は、前記第一及び第二フローティングゲートの間に存在する複数のビット線の電位を、前記第一又は第二フローティングゲートに最も近いビット線から逐次的に決定し、前記第一及び第二フローティングゲートの間に存在する複数のビット線のうちその中央に位置するビット線の電位をＶ_{ｃｅｎｔｅｒ}としたとき、前記第一及び第二フローティングゲートの間に存在する各々のビット線の電位からＶ_ｐａｓｓを引いた値の絶対値のうち、｜Ｖ_{ｃｅｎｔｅｒ}−Ｖ_ｐａｓｓ｜を最小値にする
但し、前記ｎ番目に存在するビット線をＢＬ_ｎとし、前記ｎ＋１番目に存在するビット線をＢＬ_ｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、Ｃ_ｎは、ＢＬ_ｎとＦＧとの間の電気容量、Ｃ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間の電気容量、Ｃ_ｐｇは、ＣＧとＦＧとの間の電気容量、Ｃ_ＡＡは、ＡＡとＦＧとの間の電気容量、Ｖ_ｐｇは、ＣＧの電位、Ｖ_ＡＡは、ＡＡの電位である。
また、Ｑ_ｍｉｎは、ＦＧ内の最小電荷量、Ｑ_ｍａｘは、ＦＧ内の最大電荷量、Ｅｔｈ_ｎは、ＢＬ_ｎとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｎは、ＢＬ_ｎとＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｎ＋１は、ＢＬ_ｎ＋１とＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ｐｇは、ＣＧとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ｐｇは、ＣＧとＦＧとの間の絶縁膜の厚さ、Ｅｔｈ_ＡＡは、ＡＡとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄ_ＡＡは、ＡＡとＦＧとの間の絶縁膜の厚さである。
さらに、Δは、前記複数のビット線に与える電位Vbitを、
Vbit = ｋ×Vmin（ｋは自然数）
とするための調整値であり、０≦Δ＜Vminの範囲内の値とする。
ことを特徴とするマルチドットフラッシュメモリ。