JP4863409B2 - エッチングによって半導体ウェハを処理するための方法および装置 - Google Patents

エッチングによって半導体ウェハを処理するための方法および装置 Download PDF

Info

Publication number
JP4863409B2
JP4863409B2 JP2009508204A JP2009508204A JP4863409B2 JP 4863409 B2 JP4863409 B2 JP 4863409B2 JP 2009508204 A JP2009508204 A JP 2009508204A JP 2009508204 A JP2009508204 A JP 2009508204A JP 4863409 B2 JP4863409 B2 JP 4863409B2
Authority
JP
Japan
Prior art keywords
semiconductor wafer
etching
semiconductor
wafer
etching medium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009508204A
Other languages
English (en)
Other versions
JP2009536784A (ja
Inventor
フェイホー ディエゴ
ヴァーリヒ ラインホルト
リーメンシュナイダー オリヴァー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic AG filed Critical Siltronic AG
Publication of JP2009536784A publication Critical patent/JP2009536784A/ja
Application granted granted Critical
Publication of JP4863409B2 publication Critical patent/JP4863409B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • H10P50/60Wet etching
    • H10P50/64Wet etching of semiconductor materials
    • H10P50/642Chemical etching
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • H10P50/60Wet etching
    • H10P50/64Wet etching of semiconductor materials
    • H10P50/642Chemical etching
    • H10P50/644Anisotropic liquid etching
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00Testing or measuring during manufacture or treatment of wafers, substrates or devices
    • H10P74/20Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by the properties tested or measured, e.g. structural or electrical properties
    • H10P74/203Structural properties, e.g. testing or measuring thicknesses, line widths, warpage, bond strengths or physical defects
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00Testing or measuring during manufacture or treatment of wafers, substrates or devices
    • H10P74/23Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/04Apparatus for manufacture or treatment
    • H10P72/0402Apparatus for fluid treatment
    • H10P72/0418Apparatus for fluid treatment for etching
    • H10P72/0422Apparatus for fluid treatment for etching for wet etching
    • H10P72/0424Apparatus for fluid treatment for etching for wet etching using mainly spraying means, e.g. nozzles
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/04Apparatus for manufacture or treatment
    • H10P72/0431Apparatus for thermal treatment
    • H10P72/0436Apparatus for thermal treatment mainly by radiation

Landscapes

  • Weting (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

本発明は、材料除去が局所的に異なるエッチング処理を用いて半導体ウェハを平坦化するための方法および装置に関する。
半導体ウェハ、殊に半導体産業において使用するための単結晶シリコンウェハは、殊に集積回路の製造における要求を考慮するため、高い平坦度を有していなければならない。一般的に認められたFaust規則(Faustregel)によれば、半導体ウェハのSFQRmax値は、半導体ウェハ上に製造されるべき構成素子の線幅より大きくあってはならない。それ以外に、出来る限り多数の回路を集積できるようにするため、要求される平坦度は出来る限り表側の面のエッジ近くまで保証されていなければならず、その際、表側の面は、構成素子が製造されるべき側の面として定義される。これは、エッジ除外スペース(Randausschluss)を非常に僅かにして平坦度の測定が実施されなければならないことと、指定された平坦度値が、いわゆるフルサイト(Full Sites)に関してのみならならず、パーシャルサイト(Partial Sites)に関しても満たされていなければならないことを意味する。(フルサイトは完全な構成素子が作製されうる全ての面要素のことであり、パーシャルサイトは完全な構成素子の場所をもたないウェハエッジ部の面要素のことである。)
半導体ウェハの平坦度が定義される場合、SEMI規格M1−94により全体的な平坦度と局所的な平坦度とが区別される。全体的な平坦度は、定義されるべきエッジ除外スペースを差し引いたウェハ表面全体に関する。それはGBIR("global backsurface-referenced ideal plane/range"=半導体ウェハの表側の面全体について裏側の面を基準とした理想平面からの正と負の偏差の範囲)によって記載され、これに対応するのが以前に慣用であったTTV("total thickness Variation")のデータである。局所的な平坦度は、一般にその上に組み立てられるべき構成素子の面に対応する半導体ウェハ上の限定された面に関する。それはSFQR("site front surface referenced least squares/rang"=定義された寸法の面について最小二乗誤差により定義された表側の面からの正と負の偏差の範囲)として表される。SFQRmaxのサイズは、ある特定の半導体ウェハ上の全ての構成素子面に関して最も大きいSFQR値を示す。SFQRにおいては常に、示された値がどの面に関するものなのかが示されなければならず、例えばITRSロードマップにより26×8mmの面が示される。
平坦度の他のパラメータは、いわゆるナノトポグラフィである。これは所定の面要素、例えば2×2mmにおけるpeak−to−valley偏差(最大値と最小値との偏差)として定義される。ナノトポグラフィは、ADE CR 83 SQM, ADE PhaseShift NanomapperまたはKLA Tencor SNTのような測定装置の使用下で測定される。
半導体ウェハのエッジ領域における平坦度は、いわゆる"エッジロールオフ"(Edge Roll off)によって決定的に影響が及ぼされる。"A New Method for the Precise Measurement of Wafer Roll off of Silicon Polished Wafer", Jpn.J.Appl.Phys., Vol. 38 (1999), 38-39"には、"ウェハロールオフ"("Wafer Roll off")(=エッジロールオフ)の測定が記載される。エッジロールオフは、半導体ウェハの表側の面のみならず裏側の面でも発生しうる。それはウェハエッジ部にある面要素のSFQR値にはっきりと影響を及ぼしうる。エッジロールオフは、例えばSOIウェハを製造するために、他の半導体ウェハと結合(接合)される半導体ウェハにおいて殊に妨げとなる。それというのも互いに接合されるべきウェハ面のエッジロールオフが、ウェハエッジ部の接合品質に大きな影響を及ぼすからである。
現在、マイクロエレクトロニクス構成素子の製造用基板として用いられる半導体ウェハは、一般に以下の従来のプロセスシーケンスに従って製造される:スライス(Saegen)、ラッピングおよび/または研磨、化学的ウェットエッチング、除去ポリッシング(英語では"stock removal polishing")および仕上げポリッシング(英語では"mirror polishing")。それより判明したのは、このプロセスシーケンスでは、絶えず減少していく線幅のために必要とされる平坦度を保証することができないということである。
EP798766A1においては、半導体ウェハの平坦度を改善するため、除去ポリッシングと仕上げポリッシングとの間に、PACE法("プラズマ補助−化学エッチング "(plasma assisted chemical etching))に従った気相エッチング工程とそれに続く熱処理が挿入される。200mmの直径を有するシリコンウェハの処理を手掛かりとして、記載されたプロセスシーケンスにより0.2〜0.3μmのGBIRの結果が得られるようになることが判明する。局所的な平坦度のデータは示されていない。さらに平坦度測定のエッジ除外スペースがどれほどのサイズであったのかも示されていない。
EP961314A1においても同様の方法が示されているが、該方法の場合には、スライス、研磨、PACEおよび仕上げポリッシングを経て、せいぜい0.14μmのGBIR値と、せいぜい0.07μmのSFQRmax値しか達成されない。
EP961314A1の中で提案されたようなPACE法は、ポリッシングされたウェハにおける粗さの劣化をもたらすが、これはPACE直前の付加的な疎水化工程によって部分的に低減されうる。PACEは真空中で実施されなければならず、このことからプロセスは装置技術的に煩雑となる。それ以外に、エッチングに使用されるガスの分解生成物により半導体ウェハが汚染され、このことからEP1100117A2に記載されたような付加的な洗浄工程が必要不可欠となる。加えてこのプロセスは面全体で行われるのではなく、半導体ウェハのスキャン(Abrastern)によって行われる。これは一方では非常に時間が掛かり、かつ他方ではスキャンのオーバラップ領域におけるナノトポグラフィに関する問題のみならず、ウェハエッジから約5mmの距離間隔までの半導体ウェハの外側領域における平坦度(SFQRmaxおよびエッジロールオフ)に関する問題も生じさせる。可能性として考えられうる原因は、真空中で作業されることによる半導体ウェハのエッジ部での強められた吸引作用、ひいてはエッチング媒体の低減である。スキャンに際して必要不可欠なオーバラップによって、オーバラップポジションにて、殊にナノトポグラフィが劣化する。エッチング媒体を供給するノズルの直径が大きくなればなるほど、それだけいっそう劣化ははっきりしたものとなる。しかしながら経済的な理由から、ノズル直径は任意に小さく選択されえない。
それゆえ従来技術において公知の方法では、65nm以下の線幅を有する構成素子のための形状要求、すなわち最大65nmのSFQRmax値を満たすことはできない。その際、最も深刻な問題は、半導体ウェハのエッジ領域において発生する。それというのも現在(90nmの線幅で)3mmのエッジ除外スペースは、65nmの将来的な線幅においては2mmもしくは1mm以下に低減され、かつ平坦度の評価に際してパーシャルサイトが含められるからである。
いわゆるSOIウェハのケースにおいては付加的な問題が生ずる。これらの半導体ウェハは、キャリアウェハ(Traegerscheibe)(英語では"base wafer"または"handle wafer")の面上に存在する半導体層を有している。半導体層の厚さは、処理されるべき構成素子に応じて変化する。一般にいわゆる"薄い層"(厚さ100nm未満)と、いわゆる"厚い層"(100nmから約80μmまで)とが区別される。キャリアウェハは完全に電気的に絶縁性の材料(例えばガラス、石英、サファイア)から構成されているか、またはそれは、例えば有利にはシリコンからの半導体材料から構成されており、かつ単に電気的に絶縁性の層によって半導体層から分離されているかのどちらでもよい。電気的に絶縁性の層は、例えば酸化シリコンから構成されていてよい。
SOIウェハの半導体層は、最も外側のエッジ領域にいたるまで非常に均一な厚さを有していなければならない。殊に100nm以下の厚さを有する半導体層の場合には、トランジスタ特性、例えばしき値電圧が、不均一な層厚のケースにおいては非常に強く変化する。薄い半導体層と厚い半導体層とを有するSOIウェハの場合の絶対的な厚さの許容差は層厚に依存する。
加えて出来る限り多数の回路を集積できるようにするため、必要不可欠な層厚均一性が出来る限り表側の面のエッジ近くまで保証されていなければならない。このことはまた、エッジ除外スペースが非常に僅かであることを意味する。
従来技術においては、層厚均一性の改善を目的とするSOIウェハの後処理方法が公知である。それは一般にSOIウェハのスキャン下における局所的なエッチング法であって、その際、層厚が比較的厚い箇所ではより多くのエッチング除去を行うことが予定されている:US2004/0063329A1によれば、ドライエッチング法においてSOIウェハの表面がノズルでスキャンされ、該ノズルを介してガス状のエッチング媒体が局所的に供給される。EP488642A2およびEP511777A1には、SOIウェハの半導体層が面全体でエッチング媒体にさらされる方法が記載されている。しかしながらこのエッチング媒体は、レーザー光線または光学系により集束された光源の光線によって、表面のスキャン下で局所的に活性化されなければならない(光化学エッチング)。
局所的に異なるエッチング除去を達成するため半導体層の表面がスキャンされなければならない全ての方法は非常に時間を要し、ひいては大きなコストを要する。それ以外にスキャンは、一方では光源もしくはノズルの、他方ではSOIウェハの消耗的な運動を要する。
加えて、とりわけウェハのエッジ領域において、すなわちウェハエッジから5mmまでの距離間隔の領域において、ならびにスキャンに際してオーバラップが生じる領域において、層厚の付加的な不均一性が発生する。EP488642A2によれば、520nmの層厚の場合に10nmの層厚均一性が達成されるが、エッジ除外スペースの記述はない。EP511777A1によれば、108nmの層厚の場合に8nmの層厚均一性が達成されるが、エッジ除外スペースの記述はない。
それゆえ、煩雑な方法にも関わらず、殊にSOIウェハのエッジ領域において必要不可欠な層厚均一性は達成されない。
従って本発明の基礎をなしている課題は、65nm以下の線幅を有する構造素子を製造するのに適している、改善された(殊にエッジ領域における)平坦度およびナノトポグラフィを有する半導体ウェハを提供することである。その際、"半導体ウェハという概念はSOIウェハも包含する。他の課題は、殊にエッジ領域において改善された層厚均一性を有するSOIウェハを提供することにある。
該課題は、規定の順序において以下の工程:
a)半導体ウェハの特性を示すパラメータを位置に依存して測定し、半導体ウェハの面全体で位置に依存するこのパラメータの値を算出する工程、
b)50mPas〜2000mPasの粘度を有するエッチング媒体を半導体ウェハのこの面全体に施与する工程、
c)半導体ウェハのこの面全体を、この面全体を同時に露光しながらエッチング媒体を作用させることによってエッチング処理し、その際、エッチング処理の除去率を半導体ウェハの面における光強度に依存させ、かつその際、工程a)において測定された位置に依存するパラメータの値における差異が位置に依存する除去率によって軽減されるように、光強度を位置に依存してプリセットする工程、および
d)エッチング媒体を半導体ウェハの面から除去する工程
を包含する半導体ウェハの処理方法によって解決される。
本方法の一般的な記載:
本発明の対象は、50mPas〜2000mPasの粘度を有するエッチング媒体による半導体ウェハのエッチング法である。このエッチング法の場合、半導体ウェハの面(SOIウェハの場合には半導体層)は従来技術と違って、ポイントごとにまたはスキャンして処理されない。むしろ面全体が同時に処理される。補正のために必要とされる局所的に異なるエッチング除去は、局所的に異なる除去率によって達成され、これはまた局所的に異なる光強度によって達成される。光強度の局所的な配分は、前もって測定されたパラメータの局所的な値によって決定される。本発明による方法において最適化されるべきパラメータは、工程a)において測定される。それから結果的に得られる測定値は、工程c)において局所的な光強度を制御するために用いられる。
例えばSOIウェハの半導体層の厚さの均一性が最適化されるべき場合、工程a)において位置に依存する層厚が測定され、かつ工程c)において、大きい層厚の位置では高い除去率が得られ、かつ僅かな層厚の位置では低い除去率が得られるように、局所的な光強度が制御される。
半導体ウェハの全体的な平坦度(GBIR)が最適化されるべき場合、工程a)において、ウェハの裏側の面によって定義された理想平面からのウェハの表側の面の偏差が決定され、工程c)において、局所的な凸部では高い除去率が得られ、かつ局所的な凹部では低い除去率が得られるように、局所的な光強度が制御される。
それに対して半導体ウェハの局所的な平坦度(SFQR)が最適化されるべき場合、工程a)において、例えばサイズ26×8mmの、ある特定の測定窓を基準とした理想平面からのウェハの表側の面の偏差が決定され、工程c)において、局所的な凸部では高い除去率が得られ、かつ局所的な凹部では低い除去率が得られるように、局所的な光強度が制御される。
工程a)における測定を手掛かりとして、半導体ウェハの面上の各ポイントにおいて必要不可欠なエッチング除去量が決定される。使用されるエッチング媒体が該当する半導体材料において達成する光強度に依存する除去率から、工程c)におけるエッチング処理に必要とされる継続時間のみならず、半導体ウェハの面上の各ポイントにおいて必要とされる光強度も計算して決められうる。
本発明は、特定のエッチング反応の除去率と半導体材料における電荷キャリア濃度との関係を利用しており、これはまた照射された光の強度によって影響を及ぼされうる。このことは以下で、シリコンを例に具体的に説明される。しかしながら本発明は、その他の半導体材料にも適用可能である。
シリコンのエッチングは常に二段階の反応から成る:第一の工程においてシリコンが酸化され、酸中では酸化シリコン(SiO)に、アルカリ中ではSiO 2−になる。第二の工程において、酸中では酸化シリコンの除去はフッ化水素(HF)によって行われ、アルカリ中ではSiO 2−アニオンが溶解する。適した組成のエッチング媒体が選択される場合、酸化工程が、速度を決定する工程となるようにエッチング反応が制御されうる。これは酸中において、例えばフッ化水素が酸化剤に対して過剰量で使用されることによって達成されうる。
本発明は、光の照射によってシリコンまたはその他の半導体材料における化学ポテンシャルおよび電荷キャリアの濃度が影響を及ぼされうるという実態を利用している。これにより、酸化反応の速度は光強度に依存することとなる。ひいては光強度はエッチング率に影響を及ぼす。1100nmより短い波長を有する光はシリコンに吸収され、その際、電荷キャリア対(電子および正孔)が生じる。吸収係数は光の波長に強く依存する。1100nm付近の波長を有する光はシリコン深くに侵入し、なおいっそう高い波長の光に関しては、シリコンは透過性である。
この処理は同時に面全体でスキャンなしで行われるので、非常に時間が節約され、ひいてはコストが節約される。位置に依存する光強度の段階付けと位置分解能とは非常にきめ細かく選択されうるので、従来技術によるスキャンに際して発生するオーバラップ作用が回避されうる。
本方法は、それが半導体ウェハのエッジにいたるまで局所的に補正しながら動作するので、その結果、必要とされる品質がウェハエッジにいたるまで達成されるという利点を有する。殊に、要求された平坦度または層厚を2mm以下のエッジ除外スペースにて、かつパーシャルサイトを含めながら達成することが可能である。本発明による方法は真空を必要としないので、従来技術によれば吸引によって引き起こされる半導体ウェハのエッジ部でのエッチング媒体の濃度変化が回避されうる。半導体ウェハの特定のポジション、例えばエッジ付近において、エッチング除去に際して系統的な不均一性が発生するケースにおいては、これらは位置に依存する光強度の算定にて考慮されかつ補整されうる。
本方法は、SOIウェハの半導体層の不均一性を除去するのみならず、エッジロールオフを含めた半導体ウェハの不均一性を除去するのにも適している。従って本発明による方法を用いて処理された半導体ウェハはまた、他の半導体ウェハと結合(接合)するのにきわめて適している。それというのも接合品質は、とりわけエッジ部でSFQR値とエッジロールオフとにより影響を及ぼされるからである。大きな経済的利点は、構成素子の製造用ウェハ面の有用性がより高いという点にある。これはSOIウェハの場合に、その明らかに高い製造コストに基づき、とりわけ強い効果を与える。
本発明による方法は、SOIウェハの場合、一般に表側の面(=半導体層を担持する面)においてのみ実施され、層構造を有さない半導体ウェハの場合、有利には表側の面において実施される。エッジロールオフが裏側の面においても軽減されるべき場合、本方法は裏側の面においても適用されなければならない。このケースにおいては、本方法は裏側の面と表側の面とに順次適用されうる。
有利には、平坦度を再び劣化させないため、本発明による方法に引き続きポリッシングは実施されない。
本方法は、半導体層をドナーウェハからキャリアウェハへと移すことによって製造されたSOIウェハの場合、ウェハを結合しかつドナーウェハの残りの部分から層を分離した後に実施される。本発明による方法は、SOIウェハのケースにおいては、表面平滑化または接合力の強化のための1つ以上の熱プロセスと、かつ/または半導体層の薄化のための1つ以上の酸化処理と組み合わせられうる。
図面の簡単な説明:
図1は、本発明による方法を実施するのに適している装置の構造を概略的に示す。
図2は、従来技術により製造されたSOIウェハのシリコン層の半径方向の厚さプロファイルを示す。
図3は、本発明による方法に供した後の、図2に表されたSOIウェハのシリコン層の半径方向の厚さプロファイルを示す。
装置:
殊に、本発明による方法を実施するのに適している(図1に略示されているような)半導体ウェハ7を処理する装置は:
−半導体ウェハ7の特性を示すパラメータを位置に依存して測定するための測定装置11、
−その中心軸を中心に回転可能に設置された半導体ウェハ7のための保持装置12、
−50mPas〜2000mPasの粘度を有するエッチング媒体を供給および該エッチング媒体を除去するためのシステム9、
−保持装置12において存在する半導体ウェハ7の一方の面を位置に依存する光強度で露光できるように配置されている制御可能な露光装置1および、
−測定装置11から算出されたパラメータの値を露光装置1の制御指令に換算し、かつ該指令を露光装置1へ転送するための制御ユニット10
を包含している。
有利には、制御可能な露光装置1は、定義された出力および波長を有する光源2、半導体ウェハ7の面の完全な露光5を可能にする光学系4、ならびに局所的な光強度を調整するための装置3を包含する。
さらに装置は保持装置12を包含し、該保持装置により、例えばそれが半導体ウェハを低圧で吸引することによって(いわゆる"真空チャック")、半導体ウェハが収容され、半導体ウェハのポジションが調節され、かつ半導体ウェハのエッチングされるべきでない部分、例えば裏側の面が覆われる。該保持装置はその中心軸を中心に回転可能に設置されており、かつこれを回転させることができるモーターと接続されている。有利には、半導体ウェハは同心状で保持装置に据え置かれ、その結果、保持装置が回転させられる場合、半導体ウェハも同様にその中心軸を中心に回転する。
エッチング媒体を供給および除去するためのシステム9は、例えばノズルを包含し、該ノズルを介して半導体ウェハに選択的に、工程b)においてはエッチング媒体が、かつ工程d)においては洗浄液体が供給されうる。
保持装置12およびエッチング媒体を供給および除去するためのシステム9とは、閉じられたエッチングチャンバー6の中に組み込まれていてよい。例えばこれが有利なのは、エッチング媒体が健康を脅かす成分または腐食性のガス状成分を周囲に送り出す場合である。
制御ユニット10は、露光装置1以外に装置の他の機能、例えばロボットを用いることによる半導体ウェハ7のロードおよびアンロード、システム9によるエッチング媒体の施与および除去、半導体ウェハのための保持装置12の回転数またはエッチング処理のパラメータ、例えばエッチング処理の温度および継続時間を制御しうる。
個々の工程および有利な実施態様の説明:
以下で、本発明による方法の個々の工程と、そのために使用可能な装置とが本発明の有利な実施態様と一緒に詳述される:
工程a)−測定
本発明による方法は層構造を有さない全ての半導体ウェハに適用可能であり、その際、有利には、半導体ウェハはシリコン、ゲルマニウム、シリコンカーバイド、III/V化合物半導体およびII/VI化合物半導体の群から選択されている1つ以上の物質を含有する。この種の半導体ウェハの表側の面の平坦度が改善されるべき場合、本方法の工程a)において測定されるパラメータとして、上記のように定義された理想平面からの高さの偏差が適している。この高さの偏差は、従来の形状測定装置により決定されうる。
本発明による方法は全てのSOIウェハにも適用可能であり、その際、有利には、SOIウェハの半導体層はシリコン、ゲルマニウム、シリコンカーバイド、III/V化合物半導体およびII/VI化合物半導体の群から選択されている1つ以上の物質を含有する。半導体層の層厚均一性が改善されるべき場合、この層厚は本発明による方法の工程a)において測定される。半導体層の厚さは、例えばエリプソメータ、干渉計または反射率計により位置に依存して測定されうる。
一般に測定ポイントの数およびポジションは所望された分解能に従う。最大可能な測定ポイントの数は、測定プローブのサイズに依存する。例えば測定プローブのサイズは、(200mmの直径を有する半導体ウェハのための)測定装置ADE 9500および(300mmの直径を有する半導体ウェハのための)測定装置ADE AFSにて2×2mmである。
引き続き、測定値から必要とされる局所的な光強度が計算して決められる。適した方法は、以下で形状データを手掛かりとして、すなわちGBIRまたはSFQRの最適化に関して記載されるが、該方法はしかし、SOIウェハのケースにおける半導体層のナノトポグラフィのデータまたは層厚にも相応して適用可能である。
形状測定装置は、A×A(典型的に4×4mmまたは2×2mm)のサイズの測定プローブにより直径Dを有する半導体ウェハの厚さtの完全なマッピングを測定する。その際、厚さtは厳密に言えば、半導体ウェハの裏側の面によって定義された理想平面からの高さの偏差である。これらのデータは、形状測定装置の生データとしてコンピューターへ移されうる。ここでデカルト座標系が半導体ウェハの中心を通って置かれる場合、各ポイントx,yについて厚さの値、t(x,y)が存在する。その際、xおよびyは測定窓サイズのラスター内で変化し、このことはt(x,y)が、x−A/2〜x+A/2およびy−A/2〜y+A/2によって定義された方形に関する厚さの平均値として理解されうることを意味する。露光装置はB×B画素の分解能、例えば1024×1024画素の分解能を有している。サイズB×Bのコンピューター内部のマトリックスを用いることで、各マトリックス要素M(a,b)に、オリジナルの厚さマトリックスからの相応する値が割り当てられる:
M(a,b)=t(|−D/2+a*D/B|,|−D/2+b*D/B|) (1)
その際、シンボル | | は絶対値関数を表す。絶対値関数が適用可能なのは、典型的に露光装置の分解能がオリジナルの厚さデータよりも高いためである。それと反対のケースにおいては、オリジナルデータの幾何学的な平均値算出が実施されうる。
この変換後にデータが平滑化される。コントロールパラメータとして、平均値算出された半径Rが存在する。座標i,jを有する画素には、ポイントi,jを中心として半径Rを有する円内に存在する全ての画素からの平均値が割り当てられる。ポイントx,yは、以下の条件が満たされたる場合にまさしくi,jを中心とする円内に存在する:
(i−x)*(i−x)+(j−y)*(j−y)≦R*R (2)
新たな値は、上述の条件を満たす全てのM(x,y)の平均値から計算して決められうる:
smooth(i,j)=平均値(M(x,y)、M(x,y),M(x,y),…M(x,y)) (3)
Rは、元の座標系に関して、典型的には0.1cm〜2cmであり、かつチューニングパラメータとして用いられる。
しかしこの幾何学的な平滑化以外に、EDV(電子データ処理)の一般的な手法である他の全ての平滑化のための標準的な方法も実施されうる。
マトリックスMsmoothの最大値Maxおよび最小値Minにより、半導体ウェハの露光に関してのグレースケールマトリックス(Graustufenmatrix)の作製が可能となる:
画素の黒色部分i,j=(Msmooth(i,j)−Min*(Max−Min*100% (4)
画素の透過部分i,j=100%−(Msmooth(i,j)−Min*(Max−Min*100% (5)
このアルゴリズムによって、半導体ウェハのとりわけ薄い箇所が透明のものとして表され、その結果、これらの箇所は工程c)において高い光強度により露光される。それに対して最も厚い箇所は黒色で表され、ひいては工程c)において露光されないかまたはごく僅かな光強度でしか露光されない。この算定は、材料除去が光強度の上昇とともに減少するケースにおいて適している。逆のケースにおいても同じように計算して決められうる。
工程c)において適用されるべき局所的に異なる光強度の算定は、基本となる工程a)において行われた測定との関連において詳述される。しかしながらそれは、工程a)における測定と工程c)におけるエッチング処理の開始との間の任意の時点に行ってもよい。
工程b)−エッチング媒体の塗布
本発明の工程b)において、エッチング媒体が半導体ウェハに施与される。エッチング媒体は、本発明により50mPas〜2000mPasの粘度を有し、かつなかでも半導体材料のエッチングに必要とされる反応性化合物を含有する。とりわけ有利には、そのためにゲルが使用される。ゲルは、分散媒体が完全にゾル粒子によって吸収されている親液ゾルからの半硬性の塊と理解されるべきである。殊に、親液ゾルの分子が三次元の網状構造を形成しているゲルが公知である。
エッチング媒体の粘度は本発明により、それが半導体ウェハにスピンコーティング(aufschleudern)されえ、かつエッチング処理の継続時間のあいだ工程c)においてその形状安定性を保つように調整される。そのためエッチング媒体は、50mPas〜2000mPas、とりわけ有利には100mPas〜1000mPasの範囲の粘度を有する。殊にエッチングに必要とされる反応性化合物を顧慮したエッチング媒体の組成は、工程c)において使用される光の波長領域との組み合わせにおいて、かつ半導体材料に依存して、エッチング反応の除去率と光強度との十分強い関係が存在するように選択されるべきである。
本発明により使用されるエッチング媒体の基礎として、半導体材料のエッチングに適している従来のエッチング溶液を用いてよい。酸性のエッチング溶液として、フッ化水素酸(HF)および酸化剤、例えば硝酸(HNO)、オゾン(O)または過酸化水素(H)を含有する水溶液が使用されうる。酸性のエッチング媒体の使用にて均等に湿らすために、エッチング媒体の表面張力を低減する物質、例えば界面活性剤または酢酸の添加が有利である。アルカリ性のエッチング溶液として、水酸化カリウム(KOH)、水酸化ナトリウム(NaOH)、水酸化テトラメチルアンモニウム(N(CHOH、TMAH)、水酸化アンモニウム(NHOH)またはフッ化アンモニウム(NHF)からの1つ以上の物質を含有する水溶液が使用されうる。付加的にアルカリ性のエッチング溶液は、過酸化水素(H)のような他の添加物質を含有してよい。有利には、フッ化水素酸(HF)および過酸化水素(H)を含有する酸性溶液が使用される。
エッチング媒体の粘度を調整するために、有利にはこれらの従来のエッチング溶液に増粘剤が添加され、その際、これらの物質は溶液の粘度のみを変化させるべきである。溶液の他の変化または該溶液中に含有される種(Spezies)または半導体ウェハとの反応は、有利には起こるべきでない。粘性溶液の形状安定性は、工程c)におけるエッチング処理中にも持続されるべきである。さらに増粘剤は、生じる粘性のエッチング媒体が工程c)における照射に関して選択される波長領域において透過性であるように選択されるべきである。
有利な増粘剤は、ヒドロコロイドの群からのセルロース誘導体である。これらは水に溶けるかまたは分散可能でありかつ膨化し、それによって粘性溶液またはゲルが形成される。最も知られた部類は、例えばキサンタンが属するカルボキシメチルセルロース(CMC)の部類である。カルボキシメチルセルロースは高い純度で商業的に入手可能であり、かつ半導体材料と反応しない。それにより製造可能なゲルは非常に高い粘度を有し、かつとりわけ温度安定性である。この方法は、ほぼ任意のpH値を有しかつエッチング反応に関して反応性の種の高い濃度も有する水溶液の増粘に適している。
ゲル製造のための増粘剤として、天然樹脂および人工ポリマー、例えばポリメチルメタクリレート、ポリテトラフルオロエチレンおよびポリビニルフルオリドも適している。一般に、定義された度合いで三次元に架橋されうる全てのポリマーが使用されえ、その際、所望された溶媒中での溶解性は大変重要である。
粘性のエッチング媒体は、基本となる液体のエッチング溶液と本質的に同じエッチング特性を示す。単にエッチング反応の速度のみが拡散制限を受け、それによってエッチング率の時間的な経過が変化する。エッチング媒体の層の比較的小さい体積は付加的に、溶解された半導体材料の全体量を制限する。
例えば、ホウ素でドーピングされた1〜50Ωcmの範囲の比抵抗を有する配向100のシリコンウェハのエッチング処理に際して補助露光なしに、以下の水溶液をベースとするゲルで、約0.3〜1.0%のキサンタンにより60秒間のあいだ増粘される場合、以下の材料除去量が達成される:
・TMAH 2.5%,室温:6〜12nmの除去量
・TMAH/H/HO 1:1:5、85℃:1〜2nmの除去量
・NHOH/H/HO 1:1:5、85℃:0.5nmの除去量
・HF 1%、O20ppm、室温:1〜2nm
フッ化水素酸および過酸化水素を含有しかつキサンタンにより増粘されている水溶液をベースとするゲルがとりわけ良好に使用可能であり、その際、キサンタンの質量割合は、0.3〜1.0%がとりわけ有利である。全ての百分率データは質量割合に関する。
本発明による方法の工程b)におけるエッチング媒体の施与は、例えばスクリーン印刷法に従った塗布によって、有利にはしかしスピンコーティングによって行われる。その際、エッチング媒体は半導体ウェハの処理されるべき面に導入され、かつ半導体ウェハは同時にまたは後に続けて、例えば毎分2000〜3000回転の回転数で素早く回転させられる。その際、半導体ウェハの面上には素早く、例えば数ミリ秒以内に、エッチング媒体から成る膜が形成される。この膜の厚さはエッチング媒体の粘度に依存し、かつ有利には0.1〜0.5mmの範囲にあるべきである。
スピンコーティングは、有利には図1に表された装置により行われる:これには、その中心軸を中心に回転可能な保持装置12が備え付けられている。該保持装置に取り付けられた半導体ウェハ7が速く回転させられるのと同時に、例えばノズルを包含するシステム9によってエッチング媒体が半導体ウェハの表側の面に施与される。システム9はエッチング媒体を、必要とされる量、配量および品質において供給する。速い回転によって、エッチング媒体は速くかつ非常に均等に半導体ウェハの面全体にわたり配分される。
50mPas〜2000mPasの粘度を有するエッチング媒体の使用は、希薄なエッチング溶液に対して幾つかの本質的な利点を有する:そうして半導体ウェハを浸漬浴に浸漬させることによってかまたは浸漬浴から取り出すことによって生じる現象が回避されうる。そうして半導体ウェハが浸漬される場合、ウェハ端部の流通により端部付近の領域でのウェハ表面のエッチングが強められるかまたは弱められることになる。浸漬浴から取り出される場合、ウェハ表面に残留する液滴が後々影響を及ぼし、かつウェハ表面上にエッチング班を残すことがある。
スピンコーティングのプロセスにより、半導体ウェハの表側または裏側の面のみを処理することが可能となるその他の面は保持装置によって保護されている。エッチング媒体の粘度および半導体ウェハの回転数が適している場合、低粘性の液体において可能ではない端部の湿りも抑制されうる。これはとりわけ、ウェハ端部が形状および表面性質に関してすでに本発明による方法の適用前に最終的な品質を有し、かつそれにより本方法による変化が所望されていない場合に重要である。
ゲルと表面との間の接触角が小さく保たれる場合(これはエッチング媒体への界面活性剤の添加によってかまたは半導体ウェハの親水性表面によって達成されうる)、構造化された表面も完全に湿らされうる。
本方法はまた、多数の粘性の層が塗布されるようにも変更されうる。半導体ウェハと直接接触する一番下の層は、有利には反応性の種を含まない。より上方の層の少なくとも1つは、50mPas〜2000mPasの粘度を有するエッチング媒体から成る。粘性の層の熱的、電気的または機械的な処理によって、反応性の種の拡散が上にある層から半導体表面に誘発されうる。例えば表面の一部のみが、そこで反応性の種が一番下の層に十分拡散するように加熱される形で、粘性の層が位置に依存した光強度の適合により露光される場合、エッチング反応がウェハ表面のこの部分でしか起きないようにさせることができる。このようにしてエッチング除去の位置依存性がいっそう高められうる。
工程c)−光制御されたエッチング
工程c)において、工程a)において実施された測定をベースに算定されたグレースケールのマトリックスが、適した光学系を用いた露光装置によってエッチング媒体で覆われた半導体ウェハの表面上にシャープに投影され、ひいては工程c)において局所的な光強度の制御のために使用される。
半導体材料の光吸収のスペクトル依存性は、適した光源の選択に関して重要である。例えば、光アークランプは幅広いスペクトルおよび高い光強度の点で優れており、つまり半導体ウェハ全体の露光に関して良好に役立つ。適したフィルター(ハイパス、ローパス)の使用によって、適切な波長領域が調整されうる。しかしながら原則的に、半導体ウェハの表面での所望された電荷キャリア濃度と電荷キャリア濃度の所望された深さプロファイルとを生じさせる全ての光源が使用されうる。例えば、水銀灯またはナトリウムランプ、レーザーまたはLEDも適している。
例えば光源2(図1)として、200nm〜1100nmの波長領域において光を放射するハロゲンランプが使用されえ、その結果、半導体ウェハの露光されるべき面上に1〜100mW/cmの露光強度が当てられる。その際、波長領域は1つ以上の固定されたフィルターによって狭められえ、かつ加工されるべき半導体材料に適合させられうる。
有利には光学系4は、半導体ウェハ7の処理されるべき面が出来る限り均一に面全体で露光されるように設計され、すなわち有利には、光源と半導体ウェハとの間にフィルター3が存在しない場合には±10%未満の偏差で露光されるように設計される。代替案として、光源または光学系に起因する露光不均一性は、グレースケールの算定に関するアルゴリズムにおいて考慮されえ、かつそれにより補整されうる。
本発明の一実施態様において、工程a)において得られた半導体ウェハの測定結果は、この半導体ウェハに正確に適合させられたフィルター3(図2)の製造のために使用され、該フィルターは引き続き工程c)においてこの半導体ウェハの露光において使用される。使用されるエッチング媒体とエッチングされるべき半導体材料からの組み合わせにおいて、光強度の上昇とともにエッチング反応の除去率が上昇するかまたは減少するかに応じて、フィルターは、とりわけ高いエッチング除去が必要とされる領域では、使用される波長領域内でとりわけ高いまたはとりわけ僅かな光透過性を有していなければならない。このフィルターのグレースケールは、上記のアルゴリズムにより計算されうる。
フィルター自体は様々な方法で作製されえ、例えば印刷法におけるフィルターシートの製造によって、または個々に制御可能な多数のLCD素子を有するLCDフィルターの使用によって作製されうる。しかしながら原則的に、ほぼ0〜100%の透過率を可能とし、また適した局所分解能を可能とする全ての種類のフィルターが適している。半導体ウェハ7のために製造されたフィルター3は、該半導体ウェハ7の露光のために、フィルター3がエッチング媒体により覆われた半導体ウェハ7の面上に正確に結像されるように、露光装置1において適した方法で光源2と半導体ウェハ7との間に取り付けられる。
また位置によって異なる光透過性を有するフィルターの代わりに、位置によって異なる反射率を有する相応して製造されたミラーも使用されうる。
そのつど1つの半導体ウェハのためにのみ使用されうるフィルターまたはミラーの製造は非常に煩雑である。この理由から、本発明の以下の実施形態がとりわけ有利である:工程a)において測定された位置に依存するパラメータの値から、制御ユニット10、有利にはコンピューターを用いることによって、グレースケールチャートが算定される。そのために上記のアルゴリズムが使用されうる。工程c)における半導体ウェハ7の露光は投影装置によって行われ、該装置はこのグレースケールチャートの画像を半導体ウェハ7の面に投影する。このケースにおいて露光装置1は、固定されたフィルターまたはミラーを使用することなくグレースケールチャートの画像を半導体ウェハに直接投影することができる投影装置である。有利には、該投影装置はデータプロジェクターまたはビデオプロジェクター(いわゆる"ビーマー")の原理に従って動作する。その際、投影ランプ2の光は、制御可能な透過LCDユニット3に導通されるか、または制御可能なミラーチップ(数cmサイズのチップ上の微視的に小さい何十万個のミラーからのマトリックス)を介して偏向される。例えば、現在市販されているようなこの種の投影装置が可能とするのは、1024×768ドットの分解能による0〜100%の範囲の光透過率の制御である。これにより300mmの直径を有する処理されるべき半導体ウェハの表面上に約6.5ドット/mmの厚さが生じる。
エッチング処理中、定義された均一な温度の調整のために加熱または冷却が使用されうる。有利には、全てのエッチング媒体において、温度は半導体材料と必要とされる材料除去量とに依存して、適した除去率が得られるように選択される。
工程c)におけるエッチング処理中の材料除去量の現場での測定は、最適化されるべきパラメータの測定のために組み込まれた測定システムの使用によって可能であり、その際、最新の測定データが制御ユニット10へ即座に転送されかつ処理されうる。
本発明の有利な一実施態様において、工程c)後および工程d)前の付加的な工程c)において、半導体ウェハの面全体のエッチング処理が露光なしでかまたは面全体を同時に露光しながら実施され、その際、光強度は半導体ウェハの面全体で一定であり、その結果、位置に依存しない一定の材料除去が達成される。この工程により、必要とされるケースにおいては、半導体ウェハまたはSOIウェハの半導体層が、求められる目標厚さにまで薄化させられる。この二段階のプロセスの場合、局所的に異なる光強度の算定に際して、測定されたパラメータの不均一性のみが考慮される。工程b)における均一化後、半導体ウェハまたは半導体層は工程c)において所望された厚さへと低減される。
しかし均一化および薄化からの組み合わせは、一段階のプロセスとしても実施されうる。このケースにおいては、局所的に異なる光強度の算定に際して、所望された最終厚さになるまで必要とされる除去全体量が考慮される。
工程d)−エッチング媒体の除去
本発明による方法の最終工程において、エッチング媒体は半導体ウェハの面から除去される。有利には、除去は、エッチング媒体の層に洗浄液体を施与することによって行われ、それによってエッチング媒体は希薄化されかつ洗い落とされる。有利には、洗浄液体は溶媒、例えば水である。有利には、この工程も図1に表された装置において、つまり回転する保持装置12により実施される。超音波を同時に作用させることにより、エッチング媒体の洗い落としがサポートされる。
生成物
本発明による方法により、きわめて平坦な表面を有する半導体ウェハおよびきわめて均一な層厚を有するSOIウェハの製造が可能となる。
殊に本発明による方法により、その表側の面が最大0.09μmのGBIR、2mmのエッジ除外スペースにてパーシャルサイトを含めたサイズ26×8mmの測定窓において最大0.05μmのSFQRmaxおよび半導体ウェハのエッジから1mm〜3mmの距離間隔の範囲において測定された、表側の面で最大0.2μmのエッジロールオフを有する半導体ウェハの製造が可能となる。
有利には、本発明により製造された半導体ウェハは、そのうえさらに2mmのエッジ除外スペースにてパーシャルサイトを含めたサイズ26×8mmの測定窓において最大0.03μmのSFQRmaxによって際立つ。
本発明により、その表側の面が2mmのエッジ除外スペースにてサイズ2×2mmの測定窓において最大16nmのナノトポグラフィ(peak to valley偏差)を有する半導体ウェハの製造も可能となる。
本発明により製造される大いに平坦な、殊に単結晶シリコンから成る半導体ウェハは、半導体産業における使用のために、殊に65nm以下の線幅を有する電子素子の製造に適している。それはまた、接合されたSOIウェハを製造するためのドナーウェハまたはキャリアウェハとしてとりわけ良好に適しており、殊にその理由は、単に2mmにしかすぎない非常に僅かなエッジ除外スペースの場合にもエッジロールオフを含めた平坦度が保証されるからである。
本発明により、半導体層およびキャリアウェハを包含するSOIウェハの製造も可能となり、その際、半導体層は100nm未満の厚さを有し、かつ半導体層の平均厚さからの相対標準偏差は2mmのエッジ除外スペースにて最大3%である。半導体層の厚さの相対標準偏差は、以下で層厚均一性とも称される。
有利には、本発明により製造されたSOIウェハは、最大100nmの層厚の場合、そのうえさらに2mmのエッジ除外スペースにて最大1%の層厚均一性によって際立つ。
とりわけ有利なのは、まず先にドナーウェハおよびキャリアウェハに本発明による方法を適用してから、これらを互いに結合し、その後、半導体層を有するキャリアウェハをドナーウェハの残りの部分から分離し、引き続きそのようにして製造されたSOIウェハを、半導体層の厚さを均一にするため再度、本発明による方法に供することである。このように製造されたSOIウェハは、上述の特性に加えて、最大0.1μmのGBIRおよび2mmのエッジ除外スペースにてサイズ26×8mmの測定窓においてパーシャルサイトを含めた最大53nmのSFQRmaxおよび半導体ウェハのエッジから1mm〜3mmの距離間隔の範囲において測定された、表側の面で最大0.25μmのエッジロールオフによって際立つ。
本発明による方法は、厚い半導体層を有するSOIウェハにも適用可能であるため、それにより半導体層およびキャリアウェハを包含するSOIウェハの製造も可能となり、その際、半導体層は0.1μm〜80μmの範囲の厚さを有し、かつ半導体層の平均厚さからの相対標準偏差は2mmのエッジ除外スペースにて最大4%である。
有利には、厚い半導体層を有する本発明により製造されたSOIウェハは、そのうえさらに2mmのエッジ除外スペースにて最大2%の層厚均一性によって際立つ。
SOIウェハが、薄い半導体層を有するSOIウェハに関して上で記載されたように、ドナーウェハおよびキャリアウェハ、引き続きSOIウェハへの本発明による方法の適用によって製造されることが有利であり、こうして製造される場合、厚い半導体層を有するSOIウェハは付加的に最大0.11μmのGBIRおよび2mmのエッジ除外スペースにてサイズ26×8mmの測定窓においてパーシャルサイトを含めた最大55nmのSFQRmaxおよびSOIウェハのエッジから1mm〜3mmの距離間隔の範囲において測定された、表側の面で最大0.3μmのエッジロールオフによって際立つ。
それ以外に有利には、厚い半導体層または薄い半導体層を有する本発明により製造されたSOIウェハは、2mmのエッジ除外スペースにてサイズ2×2mmの測定窓において最大16nmの、有利には最大8nmの、およびとりわけ有利には最大2nmのナノトポグラフィ(peak to valley)を有する。
実施例
実施例1
直径200mmを有するSOIウェハが処理される場合、ドナーウェハのシリコン層をキャリアウェハへ移すことによって製造される。ウェハの厚さは730μmであり、酸化シリコン層の厚さは120nmであり、酸化シリコン層の上に存在するシリコン層の目標厚さは60nmである。
工程a)において、シリコン層の厚さを位置に依存して干渉計を用いることにより正確に測定する。4000個の測定ポイントと1mmのエッジ除外スペースをともなう測定の結果、67.5nmの平均層厚が得られ、その際、標準偏差は3.5nmで、かつ最大層厚と最小層厚との差は8.8nmである。図2には、直径に沿った厚さプロファイル、すなわちnmの単位で測定された半導体層の厚さtSOIが、mmの単位で測定された半径方向のポジションrの関数として表示されている。厚さ測定値をコンピューターに保存し、かつグレースケールチャートに換算した。その際、より大きい層厚を有する位置では、グレースケールチャート上での透過性の割合はより僅かとなり、そうしてこれらの箇所ではより僅かな露光が行われ、ひいてはより高い除去率が達成され、かつ逆にされる。
引き続き工程b)において、エッチング媒体をゲルの形でシリコン層の表面上にスピンコーティングすることによって施与する。エッチング媒体は、HF5%およびH10%を含有し、かつキサンタン0.7%により増粘されてゲルが得られる水溶液から成る。(全ての百分率データは質量割合に関する)。ゲルは約900mPasの粘度を有する。スピンコーティングに際して、エッチング媒体はシリコン層の面全体に約0.3mmの厚さの均一な膜を形成する。スピンコーティング中にSOIウェハを完全に露光され、除去率はつまり非常に僅かである。
シリコン層をエッチング媒体で面全体を覆った後、工程c)において前もって算定されたグレースケールチャートをビーマーによって正しいアライメントおよびサイズにおいてSOIウェハのシリコン層に投影する。このようにしてシリコン層の表面を局所的に異なる光強度で照射する。使用される波長領域は250〜400nmであり、光強度はウェハ上で局所的に約5〜100mW/cmの間で変わる。エッチング処理は室温で5.5分間続けられ、平均エッチング率は1.4nm/分となる。引き続き、エッチング媒体をシリコン層の表面から除去しかつエッチングプロセスを停止させるために、SOIウェハを即座に脱イオン水により洗浄する。その後、SOIウェハを装置から取り出し、従来技術により乾燥させる。
次いで、エッチング処理前のと同じ厚さ測定法により、位置に依存するシリコン層の厚さを再び測定する。そのとき平均層厚は60.4nmとなり、その際、標準偏差は0.5nmで、最大層厚と最小層厚との差は2.6nmである。直径に沿った図3の厚さプロファイルは、シリコン層が明らかに平坦化されたことを示す。
実施例2
チョクラルスキー法に従って引き上げられ、ホウ素でドーピングされた単結晶(比抵抗1〜10Ωcm)から製造し、かつ除去ポリッシングに供された300mmの直径を有する4つのシリコンウェハにおいて、1mmのエッジ除外スペースにより、工程a)において局所的な平坦度を測定する。面要素のサイズが26×8mmである測定装置ADE 9900 E+を使用する。表1には、パーシャルサイトを含めて測定されたSFQRmax値が示される。
ADE測定の生データ(個々の測定値)をコンピューターに保存し、かつグレースケールチャートに換算する。引き続き、シリコンウェハを個々に実施例1と同じように処理する。しかしながらエッチング媒体として、フッ化アンモニウム10モル/dmおよび過酸化水素1モル/dmを含有し、かつキサンタン0.7%により増粘されてゲルが得られる水溶液を使用する。ゲルは約900mPasの粘度を有し、かつスピンコーティングに際して、シリコンウェハの表側の面全体を覆う厚さ約0.3mmの均一な膜を形成する。実施例1におけるようなビーマーの使用下でエッチング処理を約9分間続け、その際、局所的な光強度は約5〜50mW/cmの範囲において変化する。
エッチング処理の終了後、各シリコンウェハから実施例1と同じようにエッチング媒体を取り除き、乾燥させ、かつ新たに局所的な平坦度を測定する。表1により、SFQRmax値(nm記載)が本発明によるエッチング処理によって明らかに低減されたことが示される。
Figure 0004863409
本発明による方法を実施するのに適している装置の構造を概略的に示す図 従来技術により製造されたSOIウェハのシリコン層の半径方向の厚さプロファイルを示す図 本発明による方法に供した後の、図2に表されたSOIウェハのシリコン層の半径方向の厚さプロファイルを示す図
符号の説明
1 露光装置、 2 光源、 3 フィルター、 4 測定装置、 5 露光、 6 エッチングチャンバー、 7 半導体ウェハ、 9 システム、 10 制御ユニット、 12 保持装置

Claims (18)

  1. 半導体ウェハの処理方法であって、規定の順序で以下の工程:
    a)半導体ウェハの特性を示すパラメータを位置に依存して測定し、半導体ウェハの面全体で位置に依存するこのパラメータの値を算出する工程、
    b)50mPas〜2000mPasの粘度を有するエッチング媒体を半導体ウェハのこの面全体に塗布する工程、
    c)半導体ウェハのこの面全体を、この面全体を同時に露光しながらエッチング媒体を作用させることによってエッチング処理し、その際、エッチング処理の除去率を半導体ウェハの面における光強度に依存させ、かつその際、工程a)において測定された位置に依存するパラメータの値における差異が位置に依存する除去率によって軽減されるように、光強度を位置に依存してプリセットする工程、および
    d)エッチング媒体を半導体ウェハの面から除去する工程
    を包含する、半導体ウェハの処理方法。
  2. 半導体ウェハが、シリコン、ゲルマニウム、シリコンカーバイド、III/V化合物半導体およびII/VI化合物半導体の群から選択されている1つ以上の物質を含有することを特徴とする、請求項1記載の方法。
  3. 工程a)において測定されるパラメータが、定義された理想平面からの高さの偏差であることを特徴とする、請求項2記載の方法。
  4. 半導体ウェハが、電気的に絶縁性のキャリア上に半導体層を包含するSOIウェハであることを特徴とする請求項1記載の方法。
  5. 半導体層が、シリコン、ゲルマニウム、シリコンカーバイド、III/V化合物半導体およびII/VI化合物半導体の群から選択されている1つ以上の物質を含有することを特徴とする、請求項4記載の方法。
  6. 工程a)において測定されるパラメータが、半導体層の厚さであることを特徴とする、請求項4または5記載の方法。
  7. 工程b)におけるエッチング媒体の施与をスピンコーティングによって行うことを特徴とする、請求項1から6までのいずれか1項記載の方法。
  8. エッチング媒体がゲルであることを特徴とする、請求項1から7までのいずれか1項記載の方法。
  9. エッチング媒体が、キサンタンで増粘された、フッ化水素酸および過酸化水素を含有する水溶液であることを特徴とする、請求項1から8までのいずれか1項記載の方法。
  10. 半導体ウェハ(7)の露光を工程c)において、光源(2)と、光源(2)および半導体ウェハ(7)との間に取り付けられたフィルター(3)によって行い、その際、フィルター(3)は位置に依存する光透過性を有し、該光透過性は位置に依存するパラメータの値と一義的な関係にあることを特徴とする、請求項1から9までのいずれか1項記載の方法。
  11. 工程a)において測定された位置に依存するパラメータの値から、コンピューターによってグレースケールチャートを計算して決め、かつ工程c)における半導体ウェハの露光を、これらのグレースケールチャートの画像を半導体ウェハの面に投影する投影装置によって行うことを特徴とする請求項1から9までのいずれか1項記載の方法。
  12. 工程c)と工程d)との間の付加的な工程において半導体ウェハの面全体のエッチング処理を、同時に露光しながら行い、その際、光強度は半導体ウェハの面全体で一定であるかまたはゼロであり、その結果、位置に依存しない一定の材料除去が達成されることを特徴とする請求項1から11までのいずれか1項記載の方法。
  13. 工程c)と工程d)の間の付加的な工程において半導体ウェハの厚さを低減することを特徴とする、請求項12記載の方法。
  14. 半導体ウェハ(7)の処理装置であって、以下の装置:
    −半導体ウェハ(7)の特性を示すパラメータを位置に依存して測定するための測定装置(11)、
    −その中心軸を中心に回転可能に設置された半導体ウェハ(7)のための保持装置(12)、
    −50mPas〜2000mPasの粘度を有するエッチング媒体を供給し、かつ該エッチング媒体を除去するためのシステム(9)、
    −保持装置(12)において存在する半導体ウェハ(7)の一方の面を位置に依存する光強度で露光できるように配置されている制御可能な露光装置(1)および
    −測定装置(11)から算出されたパラメータの値を露光装置(1)の制御指令に換算し、かつ該指令を露光装置(1)へ転送するための制御ユニット(10)
    を包含する、半導体ウェハ(7)の処理装置。
  15. 測定装置(4)が、層厚を測定するためのエリプソメータ、干渉計または反射率計または定義された理想平面からの高さの偏差を測定するための形状測定装置であることを特徴とする、請求項14記載の装置。
  16. 露光装置(1)が、制御ユニット(10)によって計算されたグレースケールチャートの画像を投影するのに適している投影装置であることを特徴とする、請求項14または15記載の装置。
  17. エッチング媒体を供給するためのシステム(9)が、該エッチング媒体が保持装置(12)ひいては半導体ウェハ(7)の回転によって均等に半導体ウェハ(7)の面全体にわたり配分されうるように配置されていることを特徴とする、請求項14から16までのいずれか1項記載の装置。
  18. エッチング媒体を供給および除去するためのシステム(9)が少なくとも1つのノズルを包含し、該ノズルを介して選択的にエッチング媒体または洗浄液体が半導体ウェハに施与されうることを特徴とする、請求項14から17までのいずれか1項記載の装置。
JP2009508204A 2006-05-11 2007-05-02 エッチングによって半導体ウェハを処理するための方法および装置 Expired - Fee Related JP4863409B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102006022093A DE102006022093B4 (de) 2006-05-11 2006-05-11 Verfahren und Vorrichtung zur Behandlung einer Halbleiterscheibe durch Ätzen
DE102006022093.5 2006-05-11
PCT/EP2007/003866 WO2007131635A1 (de) 2006-05-11 2007-05-02 Verfahren und vorrichtung zur behandlung einer halbleiterscheibe durch ätzen

Publications (2)

Publication Number Publication Date
JP2009536784A JP2009536784A (ja) 2009-10-15
JP4863409B2 true JP4863409B2 (ja) 2012-01-25

Family

ID=38278906

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009508204A Expired - Fee Related JP4863409B2 (ja) 2006-05-11 2007-05-02 エッチングによって半導体ウェハを処理するための方法および装置

Country Status (4)

Country Link
JP (1) JP4863409B2 (ja)
DE (1) DE102006022093B4 (ja)
TW (1) TW200745390A (ja)
WO (1) WO2007131635A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009007136A1 (de) * 2009-02-02 2010-08-12 Sovello Ag Ätzmischung zur Herstellung einer strukturierten Oberfläche auf Siliziumsubstraten
DE102009028762A1 (de) * 2009-08-20 2011-03-03 Rena Gmbh Verfahren zum Ätzen von Siliziumoberflächen
JP5725734B2 (ja) 2010-06-01 2015-05-27 キヤノン株式会社 ガラスの製造方法
JP5721348B2 (ja) * 2010-06-01 2015-05-20 キヤノン株式会社 ガラスの製造方法
JP5802407B2 (ja) 2011-03-04 2015-10-28 三菱瓦斯化学株式会社 基板処理装置および基板処理方法
KR101977386B1 (ko) * 2017-06-30 2019-05-13 무진전자 주식회사 웨이퍼 식각 장치 및 이를 사용하는 방법
CN114041205B (zh) * 2019-03-19 2025-07-29 动量光学公司 基底的热引导的化学蚀刻及其实时监测
EP3869534A1 (en) * 2020-02-20 2021-08-25 Bühler Alzenau GmbH In-situ etch rate or deposition rate measurement system
CN119993855B (zh) * 2025-01-22 2025-09-05 浙江芯动科技有限公司 一种soi片顶硅位错缺陷检测方法

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02170982A (ja) * 1988-12-23 1990-07-02 Kawasaki Steel Corp 簡易表面処理用電解質ペースト
JPH04196559A (ja) * 1990-11-28 1992-07-16 Shin Etsu Handotai Co Ltd Soi基板における単結晶薄膜層の膜厚制御方法
JPH04328844A (ja) * 1991-04-27 1992-11-17 Shin Etsu Handotai Co Ltd 超薄膜soi基板の製造方法及び製造装置
JPH09232279A (ja) * 1996-02-26 1997-09-05 Shin Etsu Handotai Co Ltd エッチングによりウエーハを平坦化する方法およびウェーハ平坦化装置
JPH10223579A (ja) * 1997-02-13 1998-08-21 Toshiba Corp 基板の平坦化方法及びその装置
JP2000012411A (ja) * 1998-05-28 2000-01-14 Wacker Siltronic G Fuer Halbleitermaterialien Ag 超平坦なシリコン半導体ウェ―ハ及び半導体ウェ―ハの製造方法
JP2001093876A (ja) * 1999-09-24 2001-04-06 Nisso Engineering Co Ltd 半導体ウエハのエッチング方法
JP2001144072A (ja) * 1999-11-11 2001-05-25 Speedfam Co Ltd シリコンウエハの表面処理方法,無臭シリコンウエハ製造方法,シリコンウエハの酸化膜形成方法,酸化シリコンウエハ製造方法,酸素活性種雰囲気形成装置,及び平坦化処理システム
JP2004128079A (ja) * 2002-09-30 2004-04-22 Speedfam Co Ltd Soiウェハーのための多段局所ドライエッチング方法
JP2004281485A (ja) * 2003-03-13 2004-10-07 Dainippon Screen Mfg Co Ltd 基板加工装置および基板加工方法
JP2004335695A (ja) * 2003-05-07 2004-11-25 Sumitomo Mitsubishi Silicon Corp 薄膜soiウェーハの製造方法および薄膜soiウェーハの欠陥評価方法
JP2005537680A (ja) * 2002-09-04 2005-12-08 メルク パテント ゲゼルシャフト ミット ベシュレンクテル ハフトング シリコン表面および層のためのエッチングペースト
JP2006140484A (ja) * 2004-11-11 2006-06-01 Siltronic Ag 半導体ウェハの平坦化方法および平坦化装置ならびに平坦度が改善された半導体ウェハ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5318676A (en) * 1992-06-22 1994-06-07 The Regents Of The University Of California Photolithographic fabrication of luminescent images on porous silicon structures
JP2663923B2 (ja) * 1995-06-15 1997-10-15 日本電気株式会社 Soi基板の製造方法
EP1378948A1 (en) * 2002-07-01 2004-01-07 Interuniversitair Microelektronica Centrum Vzw Semiconductor etching paste and the use thereof for localised etching of semiconductor substrates
JP2005268380A (ja) * 2004-03-17 2005-09-29 Renesas Technology Corp ウェットエッチング装置、およびウェットエッチング方法。

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02170982A (ja) * 1988-12-23 1990-07-02 Kawasaki Steel Corp 簡易表面処理用電解質ペースト
JPH04196559A (ja) * 1990-11-28 1992-07-16 Shin Etsu Handotai Co Ltd Soi基板における単結晶薄膜層の膜厚制御方法
JPH04328844A (ja) * 1991-04-27 1992-11-17 Shin Etsu Handotai Co Ltd 超薄膜soi基板の製造方法及び製造装置
JPH09232279A (ja) * 1996-02-26 1997-09-05 Shin Etsu Handotai Co Ltd エッチングによりウエーハを平坦化する方法およびウェーハ平坦化装置
JPH10223579A (ja) * 1997-02-13 1998-08-21 Toshiba Corp 基板の平坦化方法及びその装置
JP2000012411A (ja) * 1998-05-28 2000-01-14 Wacker Siltronic G Fuer Halbleitermaterialien Ag 超平坦なシリコン半導体ウェ―ハ及び半導体ウェ―ハの製造方法
JP2001093876A (ja) * 1999-09-24 2001-04-06 Nisso Engineering Co Ltd 半導体ウエハのエッチング方法
JP2001144072A (ja) * 1999-11-11 2001-05-25 Speedfam Co Ltd シリコンウエハの表面処理方法,無臭シリコンウエハ製造方法,シリコンウエハの酸化膜形成方法,酸化シリコンウエハ製造方法,酸素活性種雰囲気形成装置,及び平坦化処理システム
JP2005537680A (ja) * 2002-09-04 2005-12-08 メルク パテント ゲゼルシャフト ミット ベシュレンクテル ハフトング シリコン表面および層のためのエッチングペースト
JP2004128079A (ja) * 2002-09-30 2004-04-22 Speedfam Co Ltd Soiウェハーのための多段局所ドライエッチング方法
JP2004281485A (ja) * 2003-03-13 2004-10-07 Dainippon Screen Mfg Co Ltd 基板加工装置および基板加工方法
JP2004335695A (ja) * 2003-05-07 2004-11-25 Sumitomo Mitsubishi Silicon Corp 薄膜soiウェーハの製造方法および薄膜soiウェーハの欠陥評価方法
JP2006140484A (ja) * 2004-11-11 2006-06-01 Siltronic Ag 半導体ウェハの平坦化方法および平坦化装置ならびに平坦度が改善された半導体ウェハ

Also Published As

Publication number Publication date
TWI358469B (ja) 2012-02-21
WO2007131635A1 (de) 2007-11-22
JP2009536784A (ja) 2009-10-15
TW200745390A (en) 2007-12-16
DE102006022093A1 (de) 2007-11-22
DE102006022093B4 (de) 2010-04-08

Similar Documents

Publication Publication Date Title
JP4863409B2 (ja) エッチングによって半導体ウェハを処理するための方法および装置
US7407891B2 (en) Method and apparatus for leveling a semiconductor wafer, and semiconductor wafer with improved flatness
US7799692B2 (en) Method and apparatus for the treatment of a semiconductor wafer
KR102331821B1 (ko) 기판 이면 텍스처링
KR20040100954A (ko) 기판제조방법 및 기판처리장치
CN1989620A (zh) Soi基板及其制造方法
JPH10303443A (ja) 太陽電池及びその製造方法、半導体製造装置
TW201318976A (zh) 氧化鎢膜形成用組成物及使用其之氧化鎢膜之製造法
KR102563669B1 (ko) 기판 배면 텍스처링
TW544365B (en) Process for reducing surface variations for polished wafer
EP1900858B1 (en) Epitaxial wafer and method of producing same
WO2001049450A1 (en) Chemical mechanical polishing process for manufacturing dopant-striation-free silicon wafers
CN120497130A (zh) 衬底处理方法及衬底处理装置
KR20110036990A (ko) 균일 산화막 형성 방법 및 세정 방법
US20160168020A1 (en) Method of finishing pre-polished glass substrate surface
JP2010153627A (ja) 裏面照射型固体撮像素子の製造方法
TWI266675B (en) CMP apparatus for polishing dielectric layer and method of controlling dielectric layer thickness
CN115657181A (zh) 一种闪耀光栅及其制备方法和应用
JP2005129810A (ja) 光学素子及び液浸型投影露光装置
JP2013144628A (ja) 基体表面の平滑化手法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101227

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101228

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110930

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111006

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111104

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141118

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4863409

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees