JP4879172B2 - 半導体記憶装置、及びそれを搭載した半導体集積回路 - Google Patents
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Description
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に半導体集積回路に搭載された半導体記憶装置に関する。
【背景技術】
【０００２】
ダイナミック型半導体記憶装置（ＤＲＡＭ）は高集積化や大容量化が容易である。近年では、ロジック回路と同じチップに集積化されたＤＲＡＭ（混載ＤＲＡＭ）の利用が一般化している。混載ＤＲＡＭは特にデータ転送速度が高いので、大量データの高速演算や通信を行うシステムＬＳＩ（例えばグラフィックスＬＳＩ）に適している。一方、混載ＤＲＡＭは通常のＤＲＡＭよりプロセスが複雑である。ＤＲＡＭ混載プロセスを簡素化するための従来の技術としては例えば次のようなものが知られている（例えば、特許文献１参照）。この従来の技術によるＤＲＡＭでは、メモリセルアレイの一部でメモリセルのキャパシタが以下のようにバイパスコンデンサ（平滑容量）に転用される（図２参照）。複数のビット線206、207、208の接続端子Bi＋1、Bi、Bi−1が電源ラインVDDに接続される。一方、ワード線203、204の接続端子Wi、Wi＋1が所定の電位VWLに維持される。その電位VWLは、各メモリセルに含まれているトランスファーゲート201をオン状態に維持する。その結果、各メモリセルのキャパシタ202がトランスファーゲート201とビット線206、207、又は208とを介して電源ラインVDDに接続される。こうして、各メモリセルのキャパシタ201が、電源ラインVDDとグランドとの間に付加されたバイパスコンデンサとして働き、電源ラインVDDの電位変化を抑制する。バイパスコンデンサとして通常利用されるＭＯＳトランジスタの層間容量や配線間容量と比べ、メモリセルのキャパシタは一般に素子面積に対する容量の比が高い。それ故、小面積でかつ大規模な平滑容量を確保したまま、ＤＲＡＭ混載プロセスからバイパスコンデンサのプロセスを省略可能である。
【特許文献１】
特開2003−332532号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のような従来のＤＲＡＭでは、バイパスコンデンサとして使用されるメモリセルに接続されたビット線とワード線との各電位が固定されているので、それらのメモリセルが元のメモリ機能（ビット情報を記憶する能力）を完全に失う。すなわち、バイパスコンデンサとして使用されるメモリセルの総数が一定で、かつ不変である。一方、ＤＲＡＭに含まれているメモリセルのうち、ビット情報の記憶に実際に利用されるものの数は一般に、アプリケーション、環境、及び動作状態に応じて変動する。従って、メモリセルの利用効率を更に上昇させ、ＤＲＡＭの更に実効的な小面積化を達成するには、バイパスコンデンサとして利用されるメモリセルの数を、アプリケーションから要求される性能、環境、及びメモリの使用状況に応じて動的に変更すべきである。
本発明は、バイパスコンデンサとして使用されるメモリセルの数を動的に変更可能な半導体記憶装置の提供を目的とする。
【課題を解決するための手段】
【０００４】
本発明による半導体記憶装置は、メモリセルのキャパシタを電源ラインに接続でき、かつ遮断できる。それにより、電源ラインに接続されてバイパスコンデンサとして利用されるキャパシタの数が変更可能である。好ましくは、その半導体記憶装置が、
並置された複数のビット線、
ビット線と交わる方向に並置された複数のワード線、
ワード線の一つによって制御され、上記のキャパシタの一つをビット線の一つに接続する第１のトランジスタ、
そのキャパシタを電源ラインに接続する第２のトランジスタ、及び、
第２のトランジスタを制御するセレクタ信号線、を有する。更に好ましくは、所定数の第２のトランジスタが同じセレクタ信号線によって制御される。セレクタ信号線は好ましくは、所定数のワード線に対して一つずつ設けられている。その他に、第２のトランジスタに接続された電源ラインが、所定数のビット線又はワード線に接続されたメモリセルのグループごとに異なっていても良い。
【０００５】
本発明による半導体記憶装置は第２のトランジスタに代え、ビット線の一つを電源ラインに接続する第３のトランジスタ、を有しても良い。その場合、セレクタ信号線が第３のトランジスタを制御する。好ましくは、所定数の第３のトランジスタが同じセレクタ信号線によって制御される。第３のトランジスタが複数のビット線を同じ電源ラインに接続しても良い。
【０００６】
本発明による上記の半導体記憶装置では各メモリセルのキャパシタが、第２または第３のトランジスタのオン期間ではバイパスコンデンサとして機能し、第２または第３のトランジスタのオフ期間ではメモリとして機能する。従って、その半導体記憶装置は、ビット情報の記憶には使用されていないメモリセルのキャパシタをバイパスコンデンサとして機能させ、電源ラインの電位変動を抑制できる。更に、第２または第３のトランジスタの各オンオフ状態がセレクタ信号線で制御可能であるので、バイパスコンデンサとして利用されるメモリセルのキャパシタの数が、セル単位、ワード単位、又はブロック単位で、動的に変更可能である。
【０００７】
本発明による半導体集積回路は本発明による上記の半導体記憶装置を有し、そのメモリセルのキャパシタのうち、電源ラインに接続されるものの数を、処理に応じて変更する。好ましくは、その半導体集積回路が、
所定のアプリケーションを実行するロジック回路部（好ましくはＣＰＵ）、及び、
ロジック回路部からの命令に従って上記の半導体記憶装置を制御し、特に電源ラインに接続されるキャパシタの数を処理に応じて変更するメモリ制御部、
を更に有する。好ましくは、メモリ制御部がセレクタ信号線を処理に応じて制御する。その他に、その半導体記憶装置が、セレクタ信号線を制御するレジスタ、を更に含み、メモリ制御部がそのレジスタを処理に応じて制御しても良い。
【０００８】
本発明による上記の半導体集積回路は、上記の半導体記憶装置のメモリセルに含まれているキャパシタのうち、ビット情報の記憶に使用されていないものを電源ラインに接続してバイパスコンデンサとして機能させ、電源ラインの電位変動を抑制する。その半導体集積回路は特に、セレクタ信号線を直接、又は上記のレジスタで制御可能である。従って、バイパスコンデンサとして利用されるメモリセルのキャパシタの数が、好ましくは、アプリケーションから要求される性能、環境、及びメモリの使用状況に応じ、任意の単位で動的に変更可能である。
【発明の効果】
【０００９】
本発明による半導体集積回路は上記の通り、搭載された半導体記憶装置のメモリセルに含まれているキャパシタのうち、バイパスコンデンサとして利用されるものの数を動的に変更可能である。従って、その半導体記憶装置では、従来の半導体集積回路に搭載される半導体記憶装置と比べ、メモリセルの利用効率の更なる向上が容易であるので、更なる実効的な小面積化が達成可能である。その上、アプリケーションや環境が半導体記憶装置に対して与える制約が比較的緩いので、本発明による上記の半導体集積回路は設計の柔軟性が高い。こうして、本発明による半導体集積回路は、電源の電位変動を効果的に抑制できるので、特に高速動作の必要なデジタルＴＶ用システムＬＳＩとして有用である。また、本発明による半導体記憶装置は、高速アクセスの可能なＤＲＡＭへの応用に有利である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の最良の実施形態について、図面を参照しつつ説明する。
《実施形態１》
本発明の実施形態１による半導体集積回路100は好ましくはシステムＬＳＩであり、電源ライン120、ロジック回路部401、メモリ制御部402、及び半導体記憶装置（以下、メモリコア部という）410を有する（図４参照）。電源ライン120は一定の電源電位VDDに維持され、半導体集積回路100内の各部に電力を供給する。ロジック回路部401は好ましくはＣＰＵであり、内部バスで半導体集積回路100内の各部と接続されている。ロジック回路部401は様々なプログラム（図５参照）を実行し、半導体集積回路100内の各部の動作を制御する。
【００１２】
メモリ制御部402は、内部バスでは特にメモリコア部410に接続され、外部バスでは半導体集積回路100の外に配置された外部メモリMに接続されている（図４参照）。外部メモリMは好ましくはＤＤＲ−ＳＤＲＡＭ又はＳＲＡＭである。メモリ制御部402はロジック回路部401からの命令に従い、外部メモリMやメモリコア部410を直接制御する。メモリ制御部402は特にメモリコア部410に対して所定の信号群（アドレスADR、ロウアドレスストローブRAS、カラムアドレスストローブCAS、及びライトイネーブルWE）を与え、メモリ制御部402とメモリコア部410との間で交換されるデータDATAを制御する。メモリ制御部402とメモリコア部410との間には更に、複数のセレクタ信号線421、422、423、424が接続されている。
【００１３】
メモリコア部410は好ましくはＤＲＡＭであり、複数（図４では四つ）のメモリブロック411、412、413、414から構成される（図４参照）。各メモリブロック411〜414は電源ライン120とセレクタ信号線421〜424とに接続されている。メモリ制御部402によりセレクタ信号線421〜424のいずれかがアクティブであるとき、そのセレクタ信号線に接続されたメモリブロックでは所定数のメモリセルのキャパシタが電源ライン120に接続され、バイパスコンデンサとして利用される。一方、アクティブではないセレクタ信号線421〜424に接続されたメモリブロックでは各メモリセルのキャパシタが電源ライン120から分離され、メモリとしてビット情報を記憶する。
【００１４】
本発明の実施形態１によるメモリブロックは好ましくは、メモリセル104、ワード線110、112、…、ビット線114、115、116、…、及びセレクタ信号線111、113、…を有する（図１参照）。メモリセル104は好ましくは格子状に配列され、メモリセルアレイを構成している。ワード線110、112、…はメモリセル104の間を横方向（メモリセルアレイの行方向）に延び、ビット線114、115、…はメモリセル104の間を縦方向（メモリセルアレイの列方向）に延びている。セレクタ信号線111、113、…は各ワード線110、112、…に一つずつ並置され、メモリセル104の間を行方向に延びている。特に、隣接するワード線110とセレクタ信号線111との対では各状態が互いに逆に維持される。すなわち、いずれか一方がアクティブであるときは常に、他方がアクティブではない。メモリブロック内では更に、電源ライン120が複数の枝に分岐し、各枝が各ビット線110、112、…に並置され、メモリセル104の間を列方向に延びている。
【００１５】
各メモリセル104は、第１のトランジスタ101、キャパシタ102、及び第２のトランジスタ103を含む（図１参照）。第１のトランジスタ101は好ましくはＭＯＳＦＥＴであり、ゲートが最も近いワード線110に接続され、ソースが最も近いビット線114に接続され、ドレインがキャパシタ102の一端に接続されている。キャパシタ102の他端は接地されている。第２のトランジスタ103は好ましくはＭＯＳＦＥＴであり、ゲートが最も近いセレクタ信号線111に接続され、ソースが最も近い電源ライン120の枝に接続され、ドレインがキャパシタ102の一端に接続されている。すなわち、行方向に並んだメモリセル104では、第１のトランジスタ101のゲートが同じワード線110に接続され、第２のトランジスタ103のゲートが同じセレクタ信号線111に接続されている。一方、列方向に並んだメモリセル104では、第１のトランジスタ101のソースが同じビット線114に接続され、第２のトランジスタ103のソースが電源ライン120の同じ枝に接続されている。
【００１６】
セレクタ信号線の一つ111がアクティブではないとき、そのセレクタ信号線111に接続された第２のトランジスタ103（すなわち、メモリセルアレイの一行に含まれているメモリセル104の第２のトランジスタ103）がオフ状態に維持される。従って、メモリセルアレイのその一行に含まれているメモリセル104では、対応するワード線110を用いた第１のトランジスタ101のオンオフ制御により、キャパシタ102がメモリとして機能する。すなわち、そのワード線110がアクティブであるとき、ビット線114とキャパシタ102とが導通する。キャパシタ102に蓄積された電荷によりビット線114の電圧レベルが変化するときは、その変化からキャパシタ102に記憶されたビット情報が読み出される。一方、ビット線114がプリチャージされているときはキャパシタ102が充電され、ビット線114の電圧レベルに応じたビット情報がキャパシタ102に記憶される。
【００１７】
上記のセレクタ信号線111がアクティブであるとき、そのセレクタ信号線111に接続された第２のトランジスタ103がオン状態に維持される。従って、メモリセルアレイの一行に含まれているメモリセル104ではキャパシタ102が電源ライン120に接続され、第１のトランジスタ101のオンオフ状態やビット線114の状態に関わらず、バイパスコンデンサとして機能する。それにより、電源ライン120の電位変動が抑制される。
こうして、本発明の実施形態１によるメモリブロックでは、各メモリセルのキャパシタ102が各セレクタ信号線111、113、…の状態に応じ、メモリとしてもバイパスコンデンサとしても機能する。特に、バイパスコンデンサとして利用されるキャパシタの数がメモリセルアレイの行単位で変更可能である。
【００１８】
セレクタ信号線が、図１に示されているものとは別に、複数のワード線ごとに一つずつ設けられても良い。その場合、バイパスコンデンサとして利用されるキャパシタの数が、メモリセルアレイの複数の行を一単位として変更される。その他に、メモリセルアレイの同じ行の中に、第２のトランジスタ103を含むメモリセルと含まないメモリセルとが混在しても良い。それにより、バイパスコンデンサとして利用されるキャパシタの数が、メモリセルアレイの一行に含まれているメモリセルの数より少ない数を一単位として変更可能である。更に、図１に示されている一系統の電源ライン120とは異なり、複数系統の電源ラインが設けられ、メモリセルアレイの所定数の列又は行ごとに別系統の電源ラインが第２のトランジスタ103に接続されても良い。すなわち、第２のトランジスタ103に接続された電源ラインが、所定数のビット線又はワード線に接続されたメモリセルのグループ（すなわち、セル、ワード、又はブロック）ごとに異なる。
【００１９】
本発明の実施形態１による半導体集積回路は上記のメモリブロックに含まれているメモリセルのキャパシタのうち、バイパスコンデンサとして利用されるものの数を以下のように調節する。
ロジック回路部401が様々なプログラムを実行する（図５参照）。プログラムには、種々のアプリケーション1、2、3、オペレーティングシステム（ＯＳ）4、及びデバイスドライバ5が含まれる。アプリケーション1、2、3はＯＳ4に対し、システムの資源（ロジック回路部401、メモリコア部410、外部メモリM等）の利用を要求する。ＯＳ4はシステムの資源を管理し、各アプリケーション1、2、3からの要求に応じて実際に利用されるべきデバイスやメモリ領域を割り振る。デバイスドライバ5はＯＳ4からの指示に従って各デバイス（メモリ制御部402、メモリコア部410、外部メモリM等）を実際に制御する。
【００２０】
システムのメモリ空間は、ＯＳ4に含まれているメモリ管理機構4Aによって管理される（図５参照）。メモリ管理機構4Aは特に、論理的なメモリ空間の一部をメモリコア部410と外部メモリMとのそれぞれの物理的なメモリ領域に対して割り当て、それぞれの対応関係を管理する。従って、各アプリケーション1、2、3は（原則的には）、メモリコア部410と外部メモリMとの間のハードウェア的な違いに関わらず、システムのメモリ空間の各領域を同等に利用できる。本発明の実施形態１では好ましくは、メモリ管理機構4Aがメモリコア部410について、そのメモリ領域と共に、バイパスコンデンサとして利用されるべきメモリセルの領域（以下、パスコン領域という）を管理する。すなわち、メモリ管理機構4Aが各アプリケーション1、2、3からの要求に応じてメモリ領域及び記憶されたデータを再配置すると共に、パスコン領域を再設定する。それにより、メモリ領域から外されたメモリセルがバイパスコンデンサとして有効に活用される。
こうして、本発明の実施形態１による半導体集積回路では、メモリコア部410に含まれているメモリセルの利用効率が高いので、メモリコア部410の実効的な面積が比較的小さくできる。
【００２１】
《実施形態２》
本発明の実施形態２による半導体集積回路は、メモリコア部410に含まれているメモリブロックの内部を除き、本発明の実施形態１による半導体集積回路100と同様に構成されている。それら同様な構成要素の詳細は実施形態１に関する説明及び図４を援用する。
【００２２】
メモリブロック320は好ましくは、メモリセル301、ワード線110、112、…、ビット線114、115、116、…、セレクタ信号線310、及び第３のトランジスタ302、303、304、…を有する（図３参照）。メモリセル301は好ましくは格子状に配列され、メモリセルアレイを構成している。ワード線110、112、…はメモリセル301の間を横方向（メモリセルアレイの行方向）に延び、ビット線114、115、…はメモリセル301の間を縦方向（メモリセルアレイの列方向）に延びている。セレクタ信号線310は好ましくは各メモリブロック320に一つずつ含まれ、電源ライン120に並置されている。第３のトランジスタ302、303、304、…は好ましくはＭＯＳＦＥＴであり、ゲートが同じセレクタ信号線310に接続され、ソースが同じ電源ライン120に接続され、ドレインがビット線114、115、116、…の一つに接続されている。すなわち、メモリブロック320に含まれている全てのビット線114、115、116、…が第３のトランジスタ302、303、304、…のいずれかを通して同じ電源ライン120に接続されている。各メモリセル301は第１のトランジスタ101とキャパシタ102とを含む。第１のトランジスタ101は好ましくはＭＯＳＦＥＴであり、ゲートが最も近いワード線110に接続され、ソースが最も近いビット線114に接続され、ドレインがキャパシタ102の一端に接続されている。キャパシタ102の他端は接地されている。
【００２３】
セレクタ信号線310がアクティブではないとき、第３のトランジスタ302、303、304、…が全てオフ状態に維持される。従って、メモリブロック320に含まれている全てのメモリセル301では、対応するワード線110、112、…を用いた第１のトランジスタ101のオンオフ制御により、キャパシタ102がメモリとして機能する。一方、セレクタ信号線310がアクティブであるとき、第３のトランジスタ302、303、304が全てオン状態に維持される。従って、ワード線110、112、…のうち、アクティブなものに接続された第１のトランジスタ101により、同じメモリセルのキャパシタ102がビット線114、115、116、…を通して電源ライン120に接続される。それにより、そのキャパシタ102がバイパスコンデンサとして機能し、電源ライン120の電位変動を抑制する。
【００２４】
こうして、本発明の実施形態２によるメモリブロック320では実施形態１によるメモリブロックと同様に、各メモリセルのキャパシタ102がセレクタ信号線310とワード線110、112、…との各状態に応じ、メモリとしてもバイパスコンデンサとしても機能する。特に、バイパスコンデンサとして利用されるキャパシタの数がメモリセルアレイの行単位又はメモリブロック単位で変更可能である。本発明の実施形態２によるメモリブロック320では更に実施形態１によるメモリブロックとは異なり、第２のトランジスタ103に代えて第３のトランジスタ302、303、304、…が各ビット線114、115、116、…に一つずつ接続されている。従って、実施形態２では実施形態１より、一つのメモリブロックに含まれるべきトランジスタの総数とセレクタ信号線の本数とがいずれも少ない。更に、個々のメモリセルの構成が従来の構成から変更されなくても良い。ここで、各メモリブロック320に対してパスコン領域が設定されるとき、好ましくは、メモリ制御部402がセレクタ信号線310の各状態を変化させると共に、アクティブにされるべきワード線をメモリコア部410に対して指定する。その他に、セレクタ信号線310がアクティブにされるときは自動的に、好ましくは全てのワード線110、112、…がアクティブにされても良い。
【００２５】
第３のトランジスタが、図３に示されているものとは別に、複数のビット線ごとに一つずつ設けられても良い。その場合、バイパスコンデンサとして利用されるキャパシタの数が、メモリセルアレイの一行に含まれているキャパシタの総数より少ない数を一単位として変更される。その他に、図３に示されている一系統の電源ライン120とは異なり、複数系統の電源ラインが設けられ、メモリセルアレイの所定数の列ごとに別系統の電源ラインが第３のトランジスタに接続されても良い。
【００２６】
《実施形態３》
本発明の実施形態３による半導体集積回路は、セレクタ信号線とメモリコア部410とを除き、本発明の実施形態１による半導体集積回路100と同様に構成されている。それら同様な構成要素の詳細は実施形態１に関する説明及び図１、４を援用する。
【００２７】
本発明の実施形態３による半導体集積回路では実施形態１による半導体集積回路とは異なり、メモリコア部410の内部にレジスタ415が設けられている（図６参照）。更に、メモリ制御部402とメモリコア部410の各メモリブロックとの間に接続されたセレクタ信号線421、422、423、424（図４参照）に代え、レジスタ415と各メモリブロックとの間にセレクタ信号線431、432、433、434が接続されている。メモリ制御部402はレジスタ415に対し、バイパスコンデンサとして利用されるべきメモリセルのキャパシタの数をメモリブロックごとに指定する。ここで、レジスタ415に設定される値が、メモリ領域とパスコン領域との間でのメモリセルの数の比率を表しても良い。メモリコア部410はレジスタ415に設定された値に基づき、セレクタ信号線431、432、433、434の各状態を制御する。それにより、電源ラインに接続されるべきメモリセルのキャパシタの数が、処理や状況に応じて動的に変更される。
【産業上の利用可能性】
【００２８】
本発明は半導体集積回路、特にそれに搭載される半導体記憶装置に関し、上記の通り、バイパスコンデンサとして利用されるべきメモリセルのキャパシタの数を動的に変更可能である。このように、本発明は明らかに、産業上利用可能な発明である。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態１による半導体記憶装置を示すブロック図である。
【図２】従来の半導体記憶装置を示すブロック図である。
【図３】本発明の実施形態２による半導体記憶装置を示すブロック図である。
【図４】本発明の実施形態１による半導体集積回路のハードウェア構成を示すブロック図である。
【図５】本発明の実施形態１による半導体集積回路のソフトウェア構成を示すブロック図である。
【図６】本発明の実施形態３による半導体集積回路のハードウェア構成を示すブロック図である。
【０００１】
本発明は、半導体記憶装置に関し、特に半導体集積回路に搭載された半導体記憶装置に関する。
【背景技術】
【０００２】
ダイナミック型半導体記憶装置（ＤＲＡＭ）は高集積化や大容量化が容易である。近年では、ロジック回路と同じチップに集積化されたＤＲＡＭ（混載ＤＲＡＭ）の利用が一般化している。混載ＤＲＡＭは特にデータ転送速度が高いので、大量データの高速演算や通信を行うシステムＬＳＩ（例えばグラフィックスＬＳＩ）に適している。一方、混載ＤＲＡＭは通常のＤＲＡＭよりプロセスが複雑である。ＤＲＡＭ混載プロセスを簡素化するための従来の技術としては例えば次のようなものが知られている（例えば、特許文献１参照）。この従来の技術によるＤＲＡＭでは、メモリセルアレイの一部でメモリセルのキャパシタが以下のようにバイパスコンデンサ（平滑容量）に転用される（図２参照）。複数のビット線206、207、208の接続端子Bi＋1、Bi、Bi−1が電源ラインVDDに接続される。一方、ワード線203、204の接続端子Wi、Wi＋1が所定の電位VWLに維持される。その電位VWLは、各メモリセルに含まれているトランスファーゲート201をオン状態に維持する。その結果、各メモリセルのキャパシタ202がトランスファーゲート201とビット線206、207、又は208とを介して電源ラインVDDに接続される。こうして、各メモリセルのキャパシタ201が、電源ラインVDDとグランドとの間に付加されたバイパスコンデンサとして働き、電源ラインVDDの電位変化を抑制する。バイパスコンデンサとして通常利用されるＭＯＳトランジスタの層間容量や配線間容量と比べ、メモリセルのキャパシタは一般に素子面積に対する容量の比が高い。それ故、小面積でかつ大規模な平滑容量を確保したまま、ＤＲＡＭ混載プロセスからバイパスコンデンサのプロセスを省略可能である。
【特許文献１】
特開2003−332532号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のような従来のＤＲＡＭでは、バイパスコンデンサとして使用されるメモリセルに接続されたビット線とワード線との各電位が固定されているので、それらのメモリセルが元のメモリ機能（ビット情報を記憶する能力）を完全に失う。すなわち、バイパスコンデンサとして使用されるメモリセルの総数が一定で、かつ不変である。一方、ＤＲＡＭに含まれているメモリセルのうち、ビット情報の記憶に実際に利用されるものの数は一般に、アプリケーション、環境、及び動作状態に応じて変動する。従って、メモリセルの利用効率を更に上昇させ、ＤＲＡＭの更に実効的な小面積化を達成するには、バイパスコンデンサとして利用されるメモリセルの数を、アプリケーションから要求される性能、環境、及びメモリの使用状況に応じて動的に変更すべきである。
本発明は、バイパスコンデンサとして使用されるメモリセルの数を動的に変更可能な半導体記憶装置の提供を目的とする。
【課題を解決するための手段】
【０００４】
本発明による半導体記憶装置は、メモリセルのキャパシタを電源ラインに接続でき、かつ遮断できる。それにより、電源ラインに接続されてバイパスコンデンサとして利用されるキャパシタの数が変更可能である。好ましくは、その半導体記憶装置が、
並置された複数のビット線、
ビット線と交わる方向に並置された複数のワード線、
ワード線の一つによって制御され、上記のキャパシタの一つをビット線の一つに接続する第１のトランジスタ、
そのキャパシタを電源ラインに接続する第２のトランジスタ、及び、
第２のトランジスタを制御するセレクタ信号線、を有する。更に好ましくは、所定数の第２のトランジスタが同じセレクタ信号線によって制御される。セレクタ信号線は好ましくは、所定数のワード線に対して一つずつ設けられている。その他に、第２のトランジスタに接続された電源ラインが、所定数のビット線又はワード線に接続されたメモリセルのグループごとに異なっていても良い。
【０００５】
本発明による半導体記憶装置は第２のトランジスタに代え、ビット線の一つを電源ラインに接続する第３のトランジスタ、を有しても良い。その場合、セレクタ信号線が第３のトランジスタを制御する。好ましくは、所定数の第３のトランジスタが同じセレクタ信号線によって制御される。第３のトランジスタが複数のビット線を同じ電源ラインに接続しても良い。
【０００６】
本発明による上記の半導体記憶装置では各メモリセルのキャパシタが、第２または第３のトランジスタのオン期間ではバイパスコンデンサとして機能し、第２または第３のトランジスタのオフ期間ではメモリとして機能する。従って、その半導体記憶装置は、ビット情報の記憶には使用されていないメモリセルのキャパシタをバイパスコンデンサとして機能させ、電源ラインの電位変動を抑制できる。更に、第２または第３のトランジスタの各オンオフ状態がセレクタ信号線で制御可能であるので、バイパスコンデンサとして利用されるメモリセルのキャパシタの数が、セル単位、ワード単位、又はブロック単位で、動的に変更可能である。
【０００７】
本発明による半導体集積回路は本発明による上記の半導体記憶装置を有し、そのメモリセルのキャパシタのうち、電源ラインに接続されるものの数を、処理に応じて変更する。好ましくは、その半導体集積回路が、
所定のアプリケーションを実行するロジック回路部（好ましくはＣＰＵ）、及び、
ロジック回路部からの命令に従って上記の半導体記憶装置を制御し、特に電源ラインに接続されるキャパシタの数を処理に応じて変更するメモリ制御部、
を更に有する。好ましくは、メモリ制御部がセレクタ信号線を処理に応じて制御する。その他に、その半導体記憶装置が、セレクタ信号線を制御するレジスタ、を更に含み、メモリ制御部がそのレジスタを処理に応じて制御しても良い。
【０００８】
本発明による上記の半導体集積回路は、上記の半導体記憶装置のメモリセルに含まれているキャパシタのうち、ビット情報の記憶に使用されていないものを電源ラインに接続してバイパスコンデンサとして機能させ、電源ラインの電位変動を抑制する。その半導体集積回路は特に、セレクタ信号線を直接、又は上記のレジスタで制御可能である。従って、バイパスコンデンサとして利用されるメモリセルのキャパシタの数が、好ましくは、アプリケーションから要求される性能、環境、及びメモリの使用状況に応じ、任意の単位で動的に変更可能である。
【発明の効果】
【０００９】
本発明による半導体集積回路は上記の通り、搭載された半導体記憶装置のメモリセルに含まれているキャパシタのうち、バイパスコンデンサとして利用されるものの数を動的に変更可能である。従って、その半導体記憶装置では、従来の半導体集積回路に搭載される半導体記憶装置と比べ、メモリセルの利用効率の更なる向上が容易であるので、更なる実効的な小面積化が達成可能である。その上、アプリケーションや環境が半導体記憶装置に対して与える制約が比較的緩いので、本発明による上記の半導体集積回路は設計の柔軟性が高い。こうして、本発明による半導体集積回路は、電源の電位変動を効果的に抑制できるので、特に高速動作の必要なデジタルＴＶ用システムＬＳＩとして有用である。また、本発明による半導体記憶装置は、高速アクセスの可能なＤＲＡＭへの応用に有利である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の最良の実施形態について、図面を参照しつつ説明する。
《実施形態１》
本発明の実施形態１による半導体集積回路100は好ましくはシステムＬＳＩであり、電源ライン120、ロジック回路部401、メモリ制御部402、及び半導体記憶装置（以下、メモリコア部という）410を有する（図４参照）。電源ライン120は一定の電源電位VDDに維持され、半導体集積回路100内の各部に電力を供給する。ロジック回路部401は好ましくはＣＰＵであり、内部バスで半導体集積回路100内の各部と接続されている。ロジック回路部401は様々なプログラム（図５参照）を実行し、半導体集積回路100内の各部の動作を制御する。
【００１２】
メモリ制御部402は、内部バスでは特にメモリコア部410に接続され、外部バスでは半導体集積回路100の外に配置された外部メモリMに接続されている（図４参照）。外部メモリMは好ましくはＤＤＲ−ＳＤＲＡＭ又はＳＲＡＭである。メモリ制御部402はロジック回路部401からの命令に従い、外部メモリMやメモリコア部410を直接制御する。メモリ制御部402は特にメモリコア部410に対して所定の信号群（アドレスADR、ロウアドレスストローブRAS、カラムアドレスストローブCAS、及びライトイネーブルWE）を与え、メモリ制御部402とメモリコア部410との間で交換されるデータDATAを制御する。メモリ制御部402とメモリコア部410との間には更に、複数のセレクタ信号線421、422、423、424が接続されている。
【００１３】
メモリコア部410は好ましくはＤＲＡＭであり、複数（図４では四つ）のメモリブロック411、412、413、414から構成される（図４参照）。各メモリブロック411〜414は電源ライン120とセレクタ信号線421〜424とに接続されている。メモリ制御部402によりセレクタ信号線421〜424のいずれかがアクティブであるとき、そのセレクタ信号線に接続されたメモリブロックでは所定数のメモリセルのキャパシタが電源ライン120に接続され、バイパスコンデンサとして利用される。一方、アクティブではないセレクタ信号線421〜424に接続されたメモリブロックでは各メモリセルのキャパシタが電源ライン120から分離され、メモリとしてビット情報を記憶する。
【００１４】
本発明の実施形態１によるメモリブロックは好ましくは、メモリセル104、ワード線110、112、…、ビット線114、115、116、…、及びセレクタ信号線111、113、…を有する（図１参照）。メモリセル104は好ましくは格子状に配列され、メモリセルアレイを構成している。ワード線110、112、…はメモリセル104の間を横方向（メモリセルアレイの行方向）に延び、ビット線114、115、…はメモリセル104の間を縦方向（メモリセルアレイの列方向）に延びている。セレクタ信号線111、113、…は各ワード線110、112、…に一つずつ並置され、メモリセル104の間を行方向に延びている。特に、隣接するワード線110とセレクタ信号線111との対では各状態が互いに逆に維持される。すなわち、いずれか一方がアクティブであるときは常に、他方がアクティブではない。メモリブロック内では更に、電源ライン120が複数の枝に分岐し、各枝が各ビット線110、112、…に並置され、メモリセル104の間を列方向に延びている。
【００１５】
各メモリセル104は、第１のトランジスタ101、キャパシタ102、及び第２のトランジスタ103を含む（図１参照）。第１のトランジスタ101は好ましくはＭＯＳＦＥＴであり、ゲートが最も近いワード線110に接続され、ソースが最も近いビット線114に接続され、ドレインがキャパシタ102の一端に接続されている。キャパシタ102の他端は接地されている。第２のトランジスタ103は好ましくはＭＯＳＦＥＴであり、ゲートが最も近いセレクタ信号線111に接続され、ソースが最も近い電源ライン120の枝に接続され、ドレインがキャパシタ102の一端に接続されている。すなわち、行方向に並んだメモリセル104では、第１のトランジスタ101のゲートが同じワード線110に接続され、第２のトランジスタ103のゲートが同じセレクタ信号線111に接続されている。一方、列方向に並んだメモリセル104では、第１のトランジスタ101のソースが同じビット線114に接続され、第２のトランジスタ103のソースが電源ライン120の同じ枝に接続されている。
【００１６】
セレクタ信号線の一つ111がアクティブではないとき、そのセレクタ信号線111に接続された第２のトランジスタ103（すなわち、メモリセルアレイの一行に含まれているメモリセル104の第２のトランジスタ103）がオフ状態に維持される。従って、メモリセルアレイのその一行に含まれているメモリセル104では、対応するワード線110を用いた第１のトランジスタ101のオンオフ制御により、キャパシタ102がメモリとして機能する。すなわち、そのワード線110がアクティブであるとき、ビット線114とキャパシタ102とが導通する。キャパシタ102に蓄積された電荷によりビット線114の電圧レベルが変化するときは、その変化からキャパシタ102に記憶されたビット情報が読み出される。一方、ビット線114がプリチャージされているときはキャパシタ102が充電され、ビット線114の電圧レベルに応じたビット情報がキャパシタ102に記憶される。
【００１７】
上記のセレクタ信号線111がアクティブであるとき、そのセレクタ信号線111に接続された第２のトランジスタ103がオン状態に維持される。従って、メモリセルアレイの一行に含まれているメモリセル104ではキャパシタ102が電源ライン120に接続され、第１のトランジスタ101のオンオフ状態やビット線114の状態に関わらず、バイパスコンデンサとして機能する。それにより、電源ライン120の電位変動が抑制される。
こうして、本発明の実施形態１によるメモリブロックでは、各メモリセルのキャパシタ102が各セレクタ信号線111、113、…の状態に応じ、メモリとしてもバイパスコンデンサとしても機能する。特に、バイパスコンデンサとして利用されるキャパシタの数がメモリセルアレイの行単位で変更可能である。
【００１８】
セレクタ信号線が、図１に示されているものとは別に、複数のワード線ごとに一つずつ設けられても良い。その場合、バイパスコンデンサとして利用されるキャパシタの数が、メモリセルアレイの複数の行を一単位として変更される。その他に、メモリセルアレイの同じ行の中に、第２のトランジスタ103を含むメモリセルと含まないメモリセルとが混在しても良い。それにより、バイパスコンデンサとして利用されるキャパシタの数が、メモリセルアレイの一行に含まれているメモリセルの数より少ない数を一単位として変更可能である。更に、図１に示されている一系統の電源ライン120とは異なり、複数系統の電源ラインが設けられ、メモリセルアレイの所定数の列又は行ごとに別系統の電源ラインが第２のトランジスタ103に接続されても良い。すなわち、第２のトランジスタ103に接続された電源ラインが、所定数のビット線又はワード線に接続されたメモリセルのグループ（すなわち、セル、ワード、又はブロック）ごとに異なる。
【００１９】
本発明の実施形態１による半導体集積回路は上記のメモリブロックに含まれているメモリセルのキャパシタのうち、バイパスコンデンサとして利用されるものの数を以下のように調節する。
ロジック回路部401が様々なプログラムを実行する（図５参照）。プログラムには、種々のアプリケーション1、2、3、オペレーティングシステム（ＯＳ）4、及びデバイスドライバ5が含まれる。アプリケーション1、2、3はＯＳ4に対し、システムの資源（ロジック回路部401、メモリコア部410、外部メモリM等）の利用を要求する。ＯＳ4はシステムの資源を管理し、各アプリケーション1、2、3からの要求に応じて実際に利用されるべきデバイスやメモリ領域を割り振る。デバイスドライバ5はＯＳ4からの指示に従って各デバイス（メモリ制御部402、メモリコア部410、外部メモリM等）を実際に制御する。
【００２０】
システムのメモリ空間は、ＯＳ4に含まれているメモリ管理機構4Aによって管理される（図５参照）。メモリ管理機構4Aは特に、論理的なメモリ空間の一部をメモリコア部410と外部メモリMとのそれぞれの物理的なメモリ領域に対して割り当て、それぞれの対応関係を管理する。従って、各アプリケーション1、2、3は（原則的には）、メモリコア部410と外部メモリMとの間のハードウェア的な違いに関わらず、システムのメモリ空間の各領域を同等に利用できる。本発明の実施形態１では好ましくは、メモリ管理機構4Aがメモリコア部410について、そのメモリ領域と共に、バイパスコンデンサとして利用されるべきメモリセルの領域（以下、パスコン領域という）を管理する。すなわち、メモリ管理機構4Aが各アプリケーション1、2、3からの要求に応じてメモリ領域及び記憶されたデータを再配置すると共に、パスコン領域を再設定する。それにより、メモリ領域から外されたメモリセルがバイパスコンデンサとして有効に活用される。
こうして、本発明の実施形態１による半導体集積回路では、メモリコア部410に含まれているメモリセルの利用効率が高いので、メモリコア部410の実効的な面積が比較的小さくできる。
【００２１】
《実施形態２》
本発明の実施形態２による半導体集積回路は、メモリコア部410に含まれているメモリブロックの内部を除き、本発明の実施形態１による半導体集積回路100と同様に構成されている。それら同様な構成要素の詳細は実施形態１に関する説明及び図４を援用する。
【００２２】
メモリブロック320は好ましくは、メモリセル301、ワード線110、112、…、ビット線114、115、116、…、セレクタ信号線310、及び第３のトランジスタ302、303、304、…を有する（図３参照）。メモリセル301は好ましくは格子状に配列され、メモリセルアレイを構成している。ワード線110、112、…はメモリセル301の間を横方向（メモリセルアレイの行方向）に延び、ビット線114、115、…はメモリセル301の間を縦方向（メモリセルアレイの列方向）に延びている。セレクタ信号線310は好ましくは各メモリブロック320に一つずつ含まれ、電源ライン120に並置されている。第３のトランジスタ302、303、304、…は好ましくはＭＯＳＦＥＴであり、ゲートが同じセレクタ信号線310に接続され、ソースが同じ電源ライン120に接続され、ドレインがビット線114、115、116、…の一つに接続されている。すなわち、メモリブロック320に含まれている全てのビット線114、115、116、…が第３のトランジスタ302、303、304、…のいずれかを通して同じ電源ライン120に接続されている。各メモリセル301は第１のトランジスタ101とキャパシタ102とを含む。第１のトランジスタ101は好ましくはＭＯＳＦＥＴであり、ゲートが最も近いワード線110に接続され、ソースが最も近いビット線114に接続され、ドレインがキャパシタ102の一端に接続されている。キャパシタ102の他端は接地されている。
【００２３】
セレクタ信号線310がアクティブではないとき、第３のトランジスタ302、303、304、…が全てオフ状態に維持される。従って、メモリブロック320に含まれている全てのメモリセル301では、対応するワード線110、112、…を用いた第１のトランジスタ101のオンオフ制御により、キャパシタ102がメモリとして機能する。一方、セレクタ信号線310がアクティブであるとき、第３のトランジスタ302、303、304が全てオン状態に維持される。従って、ワード線110、112、…のうち、アクティブなものに接続された第１のトランジスタ101により、同じメモリセルのキャパシタ102がビット線114、115、116、…を通して電源ライン120に接続される。それにより、そのキャパシタ102がバイパスコンデンサとして機能し、電源ライン120の電位変動を抑制する。
【００２４】
こうして、本発明の実施形態２によるメモリブロック320では実施形態１によるメモリブロックと同様に、各メモリセルのキャパシタ102がセレクタ信号線310とワード線110、112、…との各状態に応じ、メモリとしてもバイパスコンデンサとしても機能する。特に、バイパスコンデンサとして利用されるキャパシタの数がメモリセルアレイの行単位又はメモリブロック単位で変更可能である。本発明の実施形態２によるメモリブロック320では更に実施形態１によるメモリブロックとは異なり、第２のトランジスタ103に代えて第３のトランジスタ302、303、304、…が各ビット線114、115、116、…に一つずつ接続されている。従って、実施形態２では実施形態１より、一つのメモリブロックに含まれるべきトランジスタの総数とセレクタ信号線の本数とがいずれも少ない。更に、個々のメモリセルの構成が従来の構成から変更されなくても良い。ここで、各メモリブロック320に対してパスコン領域が設定されるとき、好ましくは、メモリ制御部402がセレクタ信号線310の各状態を変化させると共に、アクティブにされるべきワード線をメモリコア部410に対して指定する。その他に、セレクタ信号線310がアクティブにされるときは自動的に、好ましくは全てのワード線110、112、…がアクティブにされても良い。
【００２５】
第３のトランジスタが、図３に示されているものとは別に、複数のビット線ごとに一つずつ設けられても良い。その場合、バイパスコンデンサとして利用されるキャパシタの数が、メモリセルアレイの一行に含まれているキャパシタの総数より少ない数を一単位として変更される。その他に、図３に示されている一系統の電源ライン120とは異なり、複数系統の電源ラインが設けられ、メモリセルアレイの所定数の列ごとに別系統の電源ラインが第３のトランジスタに接続されても良い。
【００２６】
《実施形態３》
本発明の実施形態３による半導体集積回路は、セレクタ信号線とメモリコア部410とを除き、本発明の実施形態１による半導体集積回路100と同様に構成されている。それら同様な構成要素の詳細は実施形態１に関する説明及び図１、４を援用する。
【００２７】
本発明の実施形態３による半導体集積回路では実施形態１による半導体集積回路とは異なり、メモリコア部410の内部にレジスタ415が設けられている（図６参照）。更に、メモリ制御部402とメモリコア部410の各メモリブロックとの間に接続されたセレクタ信号線421、422、423、424（図４参照）に代え、レジスタ415と各メモリブロックとの間にセレクタ信号線431、432、433、434が接続されている。メモリ制御部402はレジスタ415に対し、バイパスコンデンサとして利用されるべきメモリセルのキャパシタの数をメモリブロックごとに指定する。ここで、レジスタ415に設定される値が、メモリ領域とパスコン領域との間でのメモリセルの数の比率を表しても良い。メモリコア部410はレジスタ415に設定された値に基づき、セレクタ信号線431、432、433、434の各状態を制御する。それにより、電源ラインに接続されるべきメモリセルのキャパシタの数が、処理や状況に応じて動的に変更される。
【産業上の利用可能性】
【００２８】
本発明は半導体集積回路、特にそれに搭載される半導体記憶装置に関し、上記の通り、バイパスコンデンサとして利用されるべきメモリセルのキャパシタの数を動的に変更可能である。このように、本発明は明らかに、産業上利用可能な発明である。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態１による半導体記憶装置を示すブロック図である。
【図２】従来の半導体記憶装置を示すブロック図である。
【図３】本発明の実施形態２による半導体記憶装置を示すブロック図である。
【図４】本発明の実施形態１による半導体集積回路のハードウェア構成を示すブロック図である。
【図５】本発明の実施形態１による半導体集積回路のソフトウェア構成を示すブロック図である。
【図６】本発明の実施形態３による半導体集積回路のハードウェア構成を示すブロック図である。
Claims (9)
- 並置された複数のビット線、前記ビット線と交わる方向に並置された複数のワード線、少なくとも一つのセレクタ信号線、少なくとも一つの電源ライン、及び、複数のメモリセル、を有する半導体記憶装置であり、
前記メモリセルのそれぞれが、
キャパシタ、
前記ワード線の一つによって制御され、前記キャパシタを前記ビット線の一つに接続する第１のトランジスタ、及び、
前記セレクタ信号線によって制御され、前記キャパシタを前記電源ラインに直結する第２のトランジスタ、
を含む、
半導体記憶装置。 - 所定数の前記第２のトランジスタが同じ前記セレクタ信号線によって制御される、
請求項１に記載の半導体記憶装置。 - 前記セレクタ信号線が所定数の前記ワード線に対して一つずつ設けられている、
請求項１に記載の半導体記憶装置。 - 前記第２のトランジスタに接続された前記電源ラインが、所定数の前記ビット線又は前記ワード線に接続された前記メモリセルのグループごとに異なる、
請求項１記載の半導体記憶装置。 - メモリセルのキャパシタを電源ラインに接続でき、かつ遮断できる半導体記憶装置、を有する半導体集積回路であり、前記電源ラインに接続される前記キャパシタの数を処理に応じて変更する半導体集積回路。
- 所定のアプリケーションを実行するロジック回路部、及び、
前記ロジック回路部からの命令に従って前記半導体記憶装置を制御し、特に前記電源ラインに接続される前記キャパシタの数を処理に応じて変更するメモリ制御部、
を更に有する、
請求項５に記載の半導体集積回路。 - 前記半導体記憶装置が、
並置された複数のビット線、
前記ビット線と交わる方向に並置された複数のワード線、
前記ワード線の一つによって制御され、前記キャパシタの一つを前記ビット線の一つに接続する第１のトランジスタ、
前記キャパシタの一つ又は前記ビット線の一つを前記電源ラインに接続する第２のトランジスタ、及び、
前記第２のトランジスタを制御するセレクタ信号線、
を含む、
請求項６に記載の半導体記憶装置。 - 前記メモリ制御部が前記セレクタ信号線を処理に応じて制御する、
請求項７に記載の半導体記憶装置。 - 前記半導体記憶装置が、前記セレクタ信号線を制御するレジスタ、を更に含み、
前記メモリ制御部が前記レジスタを処理に応じて制御する、
請求項７に記載の半導体記憶装置。
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