JPH05101669A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05101669A JPH05101669A JP4076619A JP7661992A JPH05101669A JP H05101669 A JPH05101669 A JP H05101669A JP 4076619 A JP4076619 A JP 4076619A JP 7661992 A JP7661992 A JP 7661992A JP H05101669 A JPH05101669 A JP H05101669A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
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Abstract
(57)【要約】
【目的】 ブロック選択方式のワード線選択論理回路を
備える半導体記憶装置において、メモリセルへの高速ア
クセスおよび高集積化を目的とする。 【構成】 各メモリブロックごとに設けられるワード線
選択論理回路１２が合計３２のブロック１４1 ないし１
４32に分割される。各ブロックのインバータの活性化／
非活性化制御は、メモリブロック選択デコーダからの出
力信号／ＢＳＷＬ 1 に応答して動作されるＰＭＯＳトラ
ンジスタＴ1 およびＮＭＯＳトランジスタＴｃにより構
成されたスイッチング回路（インバータ）により行なわ
れる。
備える半導体記憶装置において、メモリセルへの高速ア
クセスおよび高集積化を目的とする。 【構成】 各メモリブロックごとに設けられるワード線
選択論理回路１２が合計３２のブロック１４1 ないし１
４32に分割される。各ブロックのインバータの活性化／
非活性化制御は、メモリブロック選択デコーダからの出
力信号／ＢＳＷＬ 1 に応答して動作されるＰＭＯＳトラ
ンジスタＴ1 およびＮＭＯＳトランジスタＴｃにより構
成されたスイッチング回路（インバータ）により行なわ
れる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、複数のメモリブロックに分割されたメモリセ
ルアレイにおけるメモリセルの選択のための回路の改善
に関する。
し、特に、複数のメモリブロックに分割されたメモリセ
ルアレイにおけるメモリセルの選択のための回路の改善
に関する。
【０００２】
【従来の技術】この発明に関連する先行技術の例は、１
９８７年のＩＳＳＣＣ文献の２６４ないし２６５頁に開
示されている。これに関連して、この発明に関連する背
景技術について以下に説明する。
９８７年のＩＳＳＣＣ文献の２６４ないし２６５頁に開
示されている。これに関連して、この発明に関連する背
景技術について以下に説明する。
【０００３】図１は、多数のメモリブロックに分割され
た集積化された半導体記憶装置の構成を示すブロック図
である。このようなメモリブロック方式は、大容量のメ
モリセルを有するメモリセルアレイへのアクセスを効果
的に行なうために採用される。すなわち、メインワード
線においてブロックワード線へのデータアクセスの遅延
などを減少させるため、メモリセルが多数のメモリブロ
ックに分割される。多数の分割されたメモリブロックの
うち、いずれか１つの選択に応じてそのブロック内にあ
る１つのメモリセルが選択され、高速化とともに低消費
電力が図られる。
た集積化された半導体記憶装置の構成を示すブロック図
である。このようなメモリブロック方式は、大容量のメ
モリセルを有するメモリセルアレイへのアクセスを効果
的に行なうために採用される。すなわち、メインワード
線においてブロックワード線へのデータアクセスの遅延
などを減少させるため、メモリセルが多数のメモリブロ
ックに分割される。多数の分割されたメモリブロックの
うち、いずれか１つの選択に応じてそのブロック内にあ
る１つのメモリセルが選択され、高速化とともに低消費
電力が図られる。
【０００４】図１を参照して、メモリブロック１ないし
ｉは、各々がマトリクス状に配列されたメモリセルを有
する。これらのメモリブロック１ないしｉは、ブロック
選択デコーダ１０から出力されるブロック選択信号／Ｂ
ＳＷＬ1 ないし／ＢＳＷＬi （ここで記号“／”は信号
の活性状態が低レベルにあることまたは反転信号を示
す。以下同じ）により選択される。同時に、メモリブロ
ック内のワード線ＷＬ1 ないしＷＬn の選択は、行アド
レスが与えられたとき、行デコーダ１１により出力され
た行選択信号／ＭＷＬ1 ないし／ＭＷＬn により選択さ
れる。
ｉは、各々がマトリクス状に配列されたメモリセルを有
する。これらのメモリブロック１ないしｉは、ブロック
選択デコーダ１０から出力されるブロック選択信号／Ｂ
ＳＷＬ1 ないし／ＢＳＷＬi （ここで記号“／”は信号
の活性状態が低レベルにあることまたは反転信号を示
す。以下同じ）により選択される。同時に、メモリブロ
ック内のワード線ＷＬ1 ないしＷＬn の選択は、行アド
レスが与えられたとき、行デコーダ１１により出力され
た行選択信号／ＭＷＬ1 ないし／ＭＷＬn により選択さ
れる。
【０００５】そして、各メモリブロック１ないしｉは、
ブロック選択信号および行選択信号の有効レベルから選
択信号を出力するワード線選択論理回路１２を備えてい
る。
ブロック選択信号および行選択信号の有効レベルから選
択信号を出力するワード線選択論理回路１２を備えてい
る。
【０００６】大容量の記憶回路において、メモリセルア
レイをいくつかのブロックに分けて実現するに際し、そ
の分けられたブロックをデコードするため、図１に示し
たワード線選択論理回路１２は、ＮＯＲ論理回路または
ＮＡＮＤ論理回路を備えている。但し、図１において
は、ＮＯＲ論理回路１３のみが示されている。
レイをいくつかのブロックに分けて実現するに際し、そ
の分けられたブロックをデコードするため、図１に示し
たワード線選択論理回路１２は、ＮＯＲ論理回路または
ＮＡＮＤ論理回路を備えている。但し、図１において
は、ＮＯＲ論理回路１３のみが示されている。
【０００７】
【発明が解決しようとする課題】これらの論理回路は、
一般に多数のトランジスタにより構成される。すなわ
ち、ＮＯＲ論理回路やＮＡＮＤ論理回路の場合では、４
個ないし６個のトランジスタを要する。
一般に多数のトランジスタにより構成される。すなわ
ち、ＮＯＲ論理回路やＮＡＮＤ論理回路の場合では、４
個ないし６個のトランジスタを要する。
【０００８】したがって、大容量のメモリセルを有する
半導体記憶装置が構成されるとき、これらのメモリセル
の選択的アクセスのための論理回路の半導体チップ上の
占有面積が大きくなる。さらには、これらの論理回路は
反転論理回路よりも遅い速度で動作されるが、メモリブ
ロック内にワード線ＷＬ1 ないしＷＬn に接続された論
理回路の入力ゲート容量が存在するので、高速動作が妨
げられている。
半導体記憶装置が構成されるとき、これらのメモリセル
の選択的アクセスのための論理回路の半導体チップ上の
占有面積が大きくなる。さらには、これらの論理回路は
反転論理回路よりも遅い速度で動作されるが、メモリブ
ロック内にワード線ＷＬ1 ないしＷＬn に接続された論
理回路の入力ゲート容量が存在するので、高速動作が妨
げられている。
【０００９】この発明は、上記のような課題を解決する
ためになされたもので、メモリセルへの高速アクセスを
達成するに際し、半導体基板上の占有面積が減少された
ワード線選択論理回路を備えた半導体記憶装置を提供す
ることを目的とする。
ためになされたもので、メモリセルへの高速アクセスを
達成するに際し、半導体基板上の占有面積が減少された
ワード線選択論理回路を備えた半導体記憶装置を提供す
ることを目的とする。
【００１０】この発明のもう１つの目的は、ワード線を
多数のブロックごとに分け、ブロックごとの選択と同時
に選択されたブロックのワード線が選択されるように構
成された半導体記憶装置を提供することである。
多数のブロックごとに分け、ブロックごとの選択と同時
に選択されたブロックのワード線が選択されるように構
成された半導体記憶装置を提供することである。
【００１１】
【課題を解決するための手段】請求項１の発明に係る半
導体記憶装置は、マトリクス状に配列された複数のメモ
リセルを有するメモリブロックと、このメモリブロック
のワード線を選択する選択信号を出力する行デコーダ
と、メモリブロックを選択するメモリブロック選択デコ
ーダとを含む。各メモリブロックは、行デコーダの出力
信号とメモリブロック選択デコーダの出力信号に応答し
てワード線を選択するワード線選択論理回路を有する。
ワード線選択論理回路は、行デコーダの出力信号を反転
させてワード線に与える反転手段と、ブロックごとに反
転手段の活性化／非活性化制御のため、メモリブロック
選択デコーダの出力信号に応答して、選択されたブロッ
ク単位でスイッチングするスイッチング手段とを備え
る。
導体記憶装置は、マトリクス状に配列された複数のメモ
リセルを有するメモリブロックと、このメモリブロック
のワード線を選択する選択信号を出力する行デコーダ
と、メモリブロックを選択するメモリブロック選択デコ
ーダとを含む。各メモリブロックは、行デコーダの出力
信号とメモリブロック選択デコーダの出力信号に応答し
てワード線を選択するワード線選択論理回路を有する。
ワード線選択論理回路は、行デコーダの出力信号を反転
させてワード線に与える反転手段と、ブロックごとに反
転手段の活性化／非活性化制御のため、メモリブロック
選択デコーダの出力信号に応答して、選択されたブロッ
ク単位でスイッチングするスイッチング手段とを備え
る。
【００１２】請求項４の発明に係る半導体記憶装置は、
マトリクス状に配列された複数のメモリセルを有するメ
モリブロックと、このメモリブロックのワード線を選択
する選択信号を出力する行デコーダと、メモリブロック
を選択するメモリブロック選択デコーダとを含む。各メ
モリブロックは行デコーダの出力信号およびメモリブロ
ック選択デコーダの出力信号に応答してワード線を選択
するワード線選択論理回路を有する。ワード線選択論理
回路は、ワード線をブロックに区分して複数のワード線
ブロックで構成され、各ワード線ブロックは、メモリブ
ロック選択デコーダの出力信号を受けるトランジスタ
と、各ワード線に接続される行デコーダ信号反転手段と
ともにＮＯＲ論理回路を構成して、メモリブロック選択
デコーダの出力信号と行デコーダ信号に対して選択的Ｎ
ＯＲ論理機能を有するように構成される。
マトリクス状に配列された複数のメモリセルを有するメ
モリブロックと、このメモリブロックのワード線を選択
する選択信号を出力する行デコーダと、メモリブロック
を選択するメモリブロック選択デコーダとを含む。各メ
モリブロックは行デコーダの出力信号およびメモリブロ
ック選択デコーダの出力信号に応答してワード線を選択
するワード線選択論理回路を有する。ワード線選択論理
回路は、ワード線をブロックに区分して複数のワード線
ブロックで構成され、各ワード線ブロックは、メモリブ
ロック選択デコーダの出力信号を受けるトランジスタ
と、各ワード線に接続される行デコーダ信号反転手段と
ともにＮＯＲ論理回路を構成して、メモリブロック選択
デコーダの出力信号と行デコーダ信号に対して選択的Ｎ
ＯＲ論理機能を有するように構成される。
【００１３】請求項５の発明に係る半導体記憶装置は、
マトリクス状に配列された多数のメモリセルを有するメ
モリブロックと、このメモリブロックのワード線を選択
する選択信号を出力する行デコーダと、メモリブロック
を選択するメモリブロック選択デコーダとを含む。各メ
モリブロックは、行デコーダの出力信号とメモリブロッ
ク選択デコーダの出力信号に応答してワード線を選択す
るワード線選択論理回路を備える。ワード線選択論理回
路は、ワード線をブロックに区分して複数のワード線ブ
ロックで構成され、各ワード線ブロックはメモリブロッ
ク選択デコーダの出力信号によりスイッチされる電界効
果トランジスタがブロックごとに設けられ、このスイッ
チング手段のオンによる電源供給に従い行デコーダの出
力信号は反転手段により選択されたワード線に選択信号
を供給するようスイッチング手段に対して反転手段がワ
ード線ごとに並列接続されて構成される。
マトリクス状に配列された多数のメモリセルを有するメ
モリブロックと、このメモリブロックのワード線を選択
する選択信号を出力する行デコーダと、メモリブロック
を選択するメモリブロック選択デコーダとを含む。各メ
モリブロックは、行デコーダの出力信号とメモリブロッ
ク選択デコーダの出力信号に応答してワード線を選択す
るワード線選択論理回路を備える。ワード線選択論理回
路は、ワード線をブロックに区分して複数のワード線ブ
ロックで構成され、各ワード線ブロックはメモリブロッ
ク選択デコーダの出力信号によりスイッチされる電界効
果トランジスタがブロックごとに設けられ、このスイッ
チング手段のオンによる電源供給に従い行デコーダの出
力信号は反転手段により選択されたワード線に選択信号
を供給するようスイッチング手段に対して反転手段がワ
ード線ごとに並列接続されて構成される。
【００１４】
【作用】請求項１の発明における半導体記憶装置では、
ワード線ブロックに分割された各ブロックには、ブロッ
ク選択デコーダからの出力信号に応答して動作するスイ
ッチング手段が設けられており、選択されたワード線ブ
ロックを活性化させ、この活性化されたワード線ブロッ
クには行デコーダから出力される信号が印加される。こ
れにより、メモリブロック内のワード線が選択される。
ワード線ブロックに分割された各ブロックには、ブロッ
ク選択デコーダからの出力信号に応答して動作するスイ
ッチング手段が設けられており、選択されたワード線ブ
ロックを活性化させ、この活性化されたワード線ブロッ
クには行デコーダから出力される信号が印加される。こ
れにより、メモリブロック内のワード線が選択される。
【００１５】請求項４および５の発明における半導体記
憶装置では、スイッチング手段とワード線にそれぞれ接
続された論理回路は、ブロック選択デコーダからの出力
信号および行デコーダからの出力信号に従って選択的に
組立てられるインバータ，ＮＯＲまたはＮＡＮＤなどの
論理回路が構成されるので、回路実現の際要求される能
動素子の数が減少され、したがって高速アクセスおよび
チップ面積の減少が実現できる。
憶装置では、スイッチング手段とワード線にそれぞれ接
続された論理回路は、ブロック選択デコーダからの出力
信号および行デコーダからの出力信号に従って選択的に
組立てられるインバータ，ＮＯＲまたはＮＡＮＤなどの
論理回路が構成されるので、回路実現の際要求される能
動素子の数が減少され、したがって高速アクセスおよび
チップ面積の減少が実現できる。
【００１６】
【実施例】以下、この発明の好ましい実施例について、
添付の図面を参照して詳細に説明する。
添付の図面を参照して詳細に説明する。
【００１７】この発明の第１の実施例を示す半導体記憶
装置は、メモリブロック内のワード線選択のための論理
回路において、行デコーダの出力信号の反転を行なうイ
ンバータの出力をワード線に接続し、１群のインバータ
の動作可否を制御するため、ブロック選択信号の反転さ
れた信号を制御信号として出力するスイッチング手段ま
たはインバータ手段をブロック単位のワード線に備えて
いる。
装置は、メモリブロック内のワード線選択のための論理
回路において、行デコーダの出力信号の反転を行なうイ
ンバータの出力をワード線に接続し、１群のインバータ
の動作可否を制御するため、ブロック選択信号の反転さ
れた信号を制御信号として出力するスイッチング手段ま
たはインバータ手段をブロック単位のワード線に備えて
いる。
【００１８】図２は、この発明の第１の実施例を示すワ
ード線選択論理回路の回路図である。図１に示したワー
ド線選択論理回路１２は、図１に示した回路ブロック１
２として適用することができる。
ード線選択論理回路の回路図である。図１に示したワー
ド線選択論理回路１２は、図１に示した回路ブロック１
２として適用することができる。
【００１９】上記のように、ワード線選択論理回路１２
は、ブロック単位となっているため、図２ではそのブロ
ックうち、第１のブロックに対してその構成例を示すも
のであり、この構成例は他のブロックについても同様で
ある。ブロック全体について、スイッチング手段はトラ
ンジスタＴ1 ないしＴ32とＴｃとによって構成される。
は、ブロック単位となっているため、図２ではそのブロ
ックうち、第１のブロックに対してその構成例を示すも
のであり、この構成例は他のブロックについても同様で
ある。ブロック全体について、スイッチング手段はトラ
ンジスタＴ1 ないしＴ32とＴｃとによって構成される。
【００２０】行デコーダ１１から出力されるワード線選
択信号／ＭＷＬ1 ないし／ＭＷＬ51 2 は、インバータＩ
1 ないしＩ512 にそれぞれ入力される。ここで、各イン
バータはＣＭＯＳ構成により実現される。すなわち、各
インバータはＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタによって構成される。そして、これらのインバ
ータＩ1 ないしＩ512 は、１群のブロックに分割され
る。すなわち、この実施例においては、１６本のワード
線ごとにブロックに分割され、ワード線ブロック１４1
ないし１４32が構成される。図２に示したワード線ブロ
ック１４1 ないし１４32は、図１に示したワード線選択
論理回路１２に対応する。
択信号／ＭＷＬ1 ないし／ＭＷＬ51 2 は、インバータＩ
1 ないしＩ512 にそれぞれ入力される。ここで、各イン
バータはＣＭＯＳ構成により実現される。すなわち、各
インバータはＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタによって構成される。そして、これらのインバ
ータＩ1 ないしＩ512 は、１群のブロックに分割され
る。すなわち、この実施例においては、１６本のワード
線ごとにブロックに分割され、ワード線ブロック１４1
ないし１４32が構成される。図２に示したワード線ブロ
ック１４1 ないし１４32は、図１に示したワード線選択
論理回路１２に対応する。
【００２１】行デコーダ１１からの出力信号／ＭＷＬ1
ないし／ＭＷＬ512 は、インバータＩ1 ないしＩ512 に
供給されるので、反転された信号がワード線選択に寄与
するのであるが、ブロック選択デコーダ１０の出力信号
／ＢＳＷＬ1 ないしＢＳＷＬ 32に応答して、選択的にイ
ンバータを含むワード線ブロック１４1 ないし１４32に
電源が供給されるので、選択されたブロックのインバー
タのみが動作される。
ないし／ＭＷＬ512 は、インバータＩ1 ないしＩ512 に
供給されるので、反転された信号がワード線選択に寄与
するのであるが、ブロック選択デコーダ１０の出力信号
／ＢＳＷＬ1 ないしＢＳＷＬ 32に応答して、選択的にイ
ンバータを含むワード線ブロック１４1 ないし１４32に
電源が供給されるので、選択されたブロックのインバー
タのみが動作される。
【００２２】以下の説明では、ワード線の本数が一例と
して５１２本であると仮定する。また、第１のワード線
選択回路ブロック１４1 内の第１６番目のインバータＩ
16が選択されるものとする。すなわち、行デコーダ１１
から信号／ＭＷＬ16が出力され、同時に、このメモリセ
ルが属しているメモリブロック１にブロック選択デコー
ダ１０から出力信号／ＢＳＷＬ1 が与えられる。１６個
のワード線ごとに設けられ、かつ電源に接続されたＰＭ
ＯＳトランジスタＴ１と、一端が接地されたＮＭＯＳト
ランジスタＴｃとが１つの対をなして第２のＣＭＯＳイ
ンバータ、すなわちスイッチング手段を構成する。した
がって、信号／ＢＳＷＬ1 が低レベルになると、トラン
ジスタＴ1 のドレイン電圧はあたかも電源電圧として供
給され、この供給された電源により信号／ＭＷＬ16を受
けるインバータＩ16が活性化される。したがって、イン
バータＩ16がワード線ＷＬ16に選択信号を供給するの
で、ブロック内のメモリセルを選択することができる。
して５１２本であると仮定する。また、第１のワード線
選択回路ブロック１４1 内の第１６番目のインバータＩ
16が選択されるものとする。すなわち、行デコーダ１１
から信号／ＭＷＬ16が出力され、同時に、このメモリセ
ルが属しているメモリブロック１にブロック選択デコー
ダ１０から出力信号／ＢＳＷＬ1 が与えられる。１６個
のワード線ごとに設けられ、かつ電源に接続されたＰＭ
ＯＳトランジスタＴ１と、一端が接地されたＮＭＯＳト
ランジスタＴｃとが１つの対をなして第２のＣＭＯＳイ
ンバータ、すなわちスイッチング手段を構成する。した
がって、信号／ＢＳＷＬ1 が低レベルになると、トラン
ジスタＴ1 のドレイン電圧はあたかも電源電圧として供
給され、この供給された電源により信号／ＭＷＬ16を受
けるインバータＩ16が活性化される。したがって、イン
バータＩ16がワード線ＷＬ16に選択信号を供給するの
で、ブロック内のメモリセルを選択することができる。
【００２３】この例において、ワード線は５１２本であ
り、ワード線ブロックは１６本のワード線ごとに分割さ
れるので、合計３２個のワード線ブロックが存在するこ
とになる。各ワード線ブロックは、１６個のＣＭＯＳイ
ンバータが構成される。第２のインバータを構成するＰ
ＭＯＳトランジスタＴ1 は、ワード線ブロックごとに設
けられるので合計３２個のトランジスタが必要となる。
一方、これに対をなすＮＭＯＳトランジスタＴｃは、１
６個のワード線ブロックに共通に使用される１個のみで
十分である。したがって、ワード線の本数が増加すれば
するほど、すなわち大容量の記憶装置になるほど、この
ような構成に基づいて用いられる素子の個数が節約でき
るので、高集積化に非常に有利なものとなる。
り、ワード線ブロックは１６本のワード線ごとに分割さ
れるので、合計３２個のワード線ブロックが存在するこ
とになる。各ワード線ブロックは、１６個のＣＭＯＳイ
ンバータが構成される。第２のインバータを構成するＰ
ＭＯＳトランジスタＴ1 は、ワード線ブロックごとに設
けられるので合計３２個のトランジスタが必要となる。
一方、これに対をなすＮＭＯＳトランジスタＴｃは、１
６個のワード線ブロックに共通に使用される１個のみで
十分である。したがって、ワード線の本数が増加すれば
するほど、すなわち大容量の記憶装置になるほど、この
ような構成に基づいて用いられる素子の個数が節約でき
るので、高集積化に非常に有利なものとなる。
【００２４】この発明の好ましい実施例に従う具体的な
構成例によると、上記のように、メモリブロックのうち
いずれか１つが選択され、信号／ＢＳＷＬ1がプロセス
選択デコーダから低レベル、すなわち０ボルト状態で印
加されたとき、この信号を受けるＰＭＯＳトランジスタ
Ｔ1 がＯＮし、さらに、ＮＭＯＳトランジスタＴｃがＯ
ＮからＯＦＦする。したがって、ノードＮの電位は低レ
ベルから高レベル、すなわち５ボルトに変化する。ノー
ドＮの電位は、低レベルの信号／ＭＷＬ16を受けるＣＭ
ＯＳインバータＩ16に電源電圧として供給され、したが
って、インバータＩ16は高レベルの信号を出力するので
メモリセル選択アクセス時間の短縮が図れる。
構成例によると、上記のように、メモリブロックのうち
いずれか１つが選択され、信号／ＢＳＷＬ1がプロセス
選択デコーダから低レベル、すなわち０ボルト状態で印
加されたとき、この信号を受けるＰＭＯＳトランジスタ
Ｔ1 がＯＮし、さらに、ＮＭＯＳトランジスタＴｃがＯ
ＮからＯＦＦする。したがって、ノードＮの電位は低レ
ベルから高レベル、すなわち５ボルトに変化する。ノー
ドＮの電位は、低レベルの信号／ＭＷＬ16を受けるＣＭ
ＯＳインバータＩ16に電源電圧として供給され、したが
って、インバータＩ16は高レベルの信号を出力するので
メモリセル選択アクセス時間の短縮が図れる。
【００２５】ＭＯＳトランジスタを構成する際、ゲート
幅／ゲート長さの比Ｗ／Ｌが、１μｍ／１μｍであると
き、０．１４ｆＦのゲート容量があるので、Ｐ／Ｎトラ
ンジスタの物理的大きさを単位なし２０．５×１である
と仮定すると、図１に示した従来の回路において、ＮＯ
Ｒ論理回路アクセスによる信号遅延が上記容量の大き
さ、すなわち２０．５×５１２×１．４ｆＦの大きさの
影響を受けるようになる。これに対し、図２に示した例
では、５１２個のワード線に従うＮＯＲゲートを構成す
るトランジスタに対する容量と比較して、３２個のトラ
ンジスタのみ信号／ＢＳＷＬ1 を受けるため、アクセス
時間の高速化を図ることができる。さらに、多数の能動
素子で構成されるＮＯＲまたはＮＡＮＤ論理回路に比べ
て、簡単なＣＭＯＳインバータを用いているので、高速
動作が実現され得る。
幅／ゲート長さの比Ｗ／Ｌが、１μｍ／１μｍであると
き、０．１４ｆＦのゲート容量があるので、Ｐ／Ｎトラ
ンジスタの物理的大きさを単位なし２０．５×１である
と仮定すると、図１に示した従来の回路において、ＮＯ
Ｒ論理回路アクセスによる信号遅延が上記容量の大き
さ、すなわち２０．５×５１２×１．４ｆＦの大きさの
影響を受けるようになる。これに対し、図２に示した例
では、５１２個のワード線に従うＮＯＲゲートを構成す
るトランジスタに対する容量と比較して、３２個のトラ
ンジスタのみ信号／ＢＳＷＬ1 を受けるため、アクセス
時間の高速化を図ることができる。さらに、多数の能動
素子で構成されるＮＯＲまたはＮＡＮＤ論理回路に比べ
て、簡単なＣＭＯＳインバータを用いているので、高速
動作が実現され得る。
【００２６】このように、この発明は高速化および高集
積化の実現にそのまま適用することができ、改善された
デコーダ回路構成が得られる。
積化の実現にそのまま適用することができ、改善された
デコーダ回路構成が得られる。
【００２７】図３は、この発明の第２の実施例を示す回
路図である。図３では、トランジスタ３１ないし３４が
ＮＯＲ論理回路を構成しており、ＮＯＲ論理によるセル
選択方式が示される。ＮＯＲ論理回路を構成するトラン
ジスタのうち、電源電位に接続されたＰＭＯＳトランジ
スタ３１がワード線ブロックごとに設けられる。行デコ
ーダの出力信号／ＭＷＬ1 を受けるトランジスタ３２な
いし３４は、上記ワード線ブロックごとに割当てられた
トランジスタ３１とともに１つのＮＯＲ論理回路を構成
する。
路図である。図３では、トランジスタ３１ないし３４が
ＮＯＲ論理回路を構成しており、ＮＯＲ論理によるセル
選択方式が示される。ＮＯＲ論理回路を構成するトラン
ジスタのうち、電源電位に接続されたＰＭＯＳトランジ
スタ３１がワード線ブロックごとに設けられる。行デコ
ーダの出力信号／ＭＷＬ1 を受けるトランジスタ３２な
いし３４は、上記ワード線ブロックごとに割当てられた
トランジスタ３１とともに１つのＮＯＲ論理回路を構成
する。
【００２８】図４は、この発明の第３の実施例を示す回
路図である。図４では、ＮＡＮＤ論理回路が採用されて
いる。トランジスタ４１ないし４４によりＮＡＮＤ論理
が構成され、ワード線ブロックごとに回路が構成され
る。すなわち、ブロック選択デコーダの出力信号を受け
る２つのトランジスタ４３，４４は、ＣＭＯＳインバー
タを構成し動作状態にあるが、これに並列に行ワード線
にそれぞれ接続されるトランジスタ４１，４２はさらに
インバータを構成している。トランジスタ４１，４２に
よって構成されたインバータは、トランジスタ４３，４
４によって構成されたインバータと選択的に結合して、
結果的にＮＡＮＤ論理回路が構成される。
路図である。図４では、ＮＡＮＤ論理回路が採用されて
いる。トランジスタ４１ないし４４によりＮＡＮＤ論理
が構成され、ワード線ブロックごとに回路が構成され
る。すなわち、ブロック選択デコーダの出力信号を受け
る２つのトランジスタ４３，４４は、ＣＭＯＳインバー
タを構成し動作状態にあるが、これに並列に行ワード線
にそれぞれ接続されるトランジスタ４１，４２はさらに
インバータを構成している。トランジスタ４１，４２に
よって構成されたインバータは、トランジスタ４３，４
４によって構成されたインバータと選択的に結合して、
結果的にＮＡＮＤ論理回路が構成される。
【００２９】なお、上記の実施例において、具体的に数
値を挙げ説明しているが、この発明はこれに制限される
ものではなく、多様な実施例を含むものであることが指
摘される。
値を挙げ説明しているが、この発明はこれに制限される
ものではなく、多様な実施例を含むものであることが指
摘される。
【００３０】
【発明の効果】以上のように、この発明によれば、メモ
リアクセスの高速化に適し、また、低消費電力で動作す
る高速の半導体記憶装置が得られた。
リアクセスの高速化に適し、また、低消費電力で動作す
る高速の半導体記憶装置が得られた。
【００３１】なお、ワード線選択回路のブロック化は設
計者が任意に設定することができ、このブロックを能動
化／不能化するスイッチング素子は選択回路の構成に応
じて適用され得ることが指摘される。
計者が任意に設定することができ、このブロックを能動
化／不能化するスイッチング素子は選択回路の構成に応
じて適用され得ることが指摘される。
【図１】半導体記憶装置の概略的なブロック図である。
【図２】この発明の第１の実施例を示すワード線選択論
理回路の回路図である。
理回路の回路図である。
【図３】この発明の第２の実施例を示すワード線選択論
理回路の回路図である。
理回路の回路図である。
【図４】この発明の第３の実施例を示すワード線選択論
理回路の回路図である。
理回路の回路図である。
１ メモリブロック １０ ブロック選択デコーダ １１ 行デコーダ １２ ワード線選択論理回路 Ｉ1 −Ｉ16 インバータ ／ＭＷＬ1 −／ＭＷＬn ワード線選択信号
Claims (5)
- 【請求項１】 半導体記憶装置であって、 マトリクス状に配列された複数のメモリセルを有する複
数のメモリブロックと、 前記メモリブロックのワード線を選択する選択信号を出
力する行デコーダと、 前記複数のメモリブロックを選択するメモリブロック選
択デコーダとを含み、 各前記メモリブロックは、前記行デコーダの出力信号お
よび前記メモリブロック選択デコーダの出力信号に応答
して、ワード線を選択するためのワード線選択論理回路
を備え、 各前記ワード線選択論理回路は、 それぞれの行デコーダの出力信号を反転させてそれぞれ
のワード線に与える反転手段と、 ブロックごとの前記反転手段の活性化／非活性化制御の
ため、前記メモリブロック選択デコーダの出力信号に応
答して、選択されたブロックごとにスイッチングされる
スイッチング手段とを備える、半導体記憶装置。 - 【請求項２】 前記ワード線選択論理回路内の前記反転
手段は、相補型電界効果トランジスタによって構成され
る、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記ワード線選択論理回路内の前記スイ
ッチング手段は、各ワード線ブロックごとに設けられ、
電源電位に接続されかつ前記ブロック選択デコーダから
の出力信号に応答して動作する第１導電型の第１の電界
効果トランジスタと、ブロックごとに第１導電型の第２
の電界効果トランジスタが共通に接続された共通接続ノ
ードと、前記共通接続ノードと接地との間に接続され、
前記ブロック選択デコーダからの出力信号に応答して動
作する単一の第２導電型の第３の電界効果トランジスタ
とを含み、前記第３の電界効果トランジスタは、すべて
の前記ブロックに共通に接続され、ブロック選択デコー
ダからの出力信号に応答して動作する、請求項１に記載
の半導体記憶装置。 - 【請求項４】 半導体記憶装置であって、 マトリクス状に配列された複数のメモリセルを有する複
数のメモリブロックと、 前記メモリブロックのワード線を選択する選択信号を出
力する行デコーダと、 前記複数のメモリブロックを選択するメモリブロック選
択デコーダとを含み、 各前記メモリブロックは、前記行デコーダの出力信号お
よび前記メモリブロック選択デコーダの出力信号に応答
して、ワード線を選択するためのワード線選択論理回路
を備え、 各前記ワード線選択論理回路は、ワード線をブロックに
区分して複数のワード線ブロックで構成され、各ワード
線ブロックは前記メモリブロック選択デコーダの出力信
号を受けるトランジスタと、各ワード線に接続される行
デコーダ信号反転手段とともにＮＯＲ論理回路を構成し
て、前記メモリブロック選択デコーダの出力信号と前記
行デコーダの出力信号に応答して、選択的にＮＯＲ論理
機能を行なう、半導体記憶装置。 - 【請求項５】 半導体記憶装置であって、 マトリクス状に配列された複数のメモリセルを有する複
数のメモリブロックと、 前記メモリブロックのワード線を選択する選択信号を出
力する行デコーダと、 前記複数のメモリブロックを選択するメモリブロック選
択デコーダとを含み、 各前記メモリブロックは、前記行デコーダの出力信号お
よび前記メモリブロック選択デコーダの出力信号に応答
して、ワード線を選択するためのワード線選択論理回路
を備え、 各前記ワード線選択論理回路は、ワード線をブロックに
区分して複数のワード線ブロックで構成され、各ワード
線ブロックは前記メモリブロック選択デコーダの出力信
号によりスイッチングする電界効果トランジスタがブロ
ックごとに割当てられ、前記スイッチング手段の導通に
よる電源供給に従い前記行デコーダの出力信号は前記反
転手段により選択されたワード線に選択信号を供給する
よう前記スイッチング手段に対して反転手段がワード線
ごとに並列接続される、半導体記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910014873A KR940003400B1 (ko) | 1991-08-27 | 1991-08-27 | 반도체 기억장치 |
| KR14873 | 1991-08-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101669A true JPH05101669A (ja) | 1993-04-23 |
Family
ID=19319192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4076619A Pending JPH05101669A (ja) | 1991-08-27 | 1992-03-31 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5305279A (ja) |
| JP (1) | JPH05101669A (ja) |
| KR (1) | KR940003400B1 (ja) |
| DE (1) | DE4211950A1 (ja) |
| GB (1) | GB2259170B (ja) |
| TW (1) | TW205104B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6944081B2 (en) | 2000-08-31 | 2005-09-13 | Nec Electronics Corporation | Semiconductor storage and its refreshing method |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2792402B2 (ja) * | 1993-08-09 | 1998-09-03 | 日本電気株式会社 | 半導体メモリ |
| JP3306682B2 (ja) * | 1993-08-18 | 2002-07-24 | 日本テキサス・インスツルメンツ株式会社 | 駆動回路 |
| JP3451118B2 (ja) * | 1993-12-15 | 2003-09-29 | 株式会社日立製作所 | 半導体不揮発性記憶装置 |
| KR0167296B1 (ko) * | 1995-12-16 | 1999-02-01 | 문정환 | 메모리의 워드라인 구동회로 |
| KR100313787B1 (ko) | 1999-12-30 | 2001-11-26 | 박종섭 | 반도체 메모리 장치의 워드라인 구동 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01204795A (ja) * | 1988-02-10 | 1989-08-17 | Fuji Photo Film Co Ltd | Ｉｃカード及びｉｃカードを使用する装置 |
| JPH0330998A (ja) * | 1989-06-28 | 1991-02-08 | Toshiba Corp | カード |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3337850A1 (de) * | 1982-10-18 | 1984-04-19 | Mitsubishi Denki K.K., Tokio/Tokyo | Halbleiterspeichereinrichtung |
| JPS60231996A (ja) * | 1984-04-28 | 1985-11-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| NL8500434A (nl) * | 1985-02-15 | 1986-09-01 | Philips Nv | Geintegreerde geheugenschakeling met blokselektie. |
| US4884240A (en) * | 1986-06-19 | 1989-11-28 | Texas Instruments Incorporated | Static row driver |
| NL8602178A (nl) * | 1986-08-27 | 1988-03-16 | Philips Nv | Geintegreerde geheugenschakeling met blokselektie. |
| KR880008330A (ko) * | 1986-12-30 | 1988-08-30 | 강진구 | 스테이틱 램의 프리차아지 시스템 |
| JPH0233799A (ja) * | 1988-07-22 | 1990-02-02 | Toshiba Corp | 半導体記録装置のデコード方法およびその装置 |
| JPH0766666B2 (ja) * | 1988-08-29 | 1995-07-19 | 三菱電機株式会社 | 半導体記憶装置 |
-
1991
- 1991-08-27 KR KR1019910014873A patent/KR940003400B1/ko not_active Expired - Lifetime
-
1992
- 1992-03-23 US US07/855,556 patent/US5305279A/en not_active Expired - Lifetime
- 1992-03-27 TW TW081102364A patent/TW205104B/zh active
- 1992-03-30 GB GB9206921A patent/GB2259170B/en not_active Expired - Lifetime
- 1992-03-31 JP JP4076619A patent/JPH05101669A/ja active Pending
- 1992-04-06 DE DE4211950A patent/DE4211950A1/de not_active Ceased
Patent Citations (2)
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|---|---|---|---|---|
| US6944081B2 (en) | 2000-08-31 | 2005-09-13 | Nec Electronics Corporation | Semiconductor storage and its refreshing method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940003400B1 (ko) | 1994-04-21 |
| TW205104B (ja) | 1993-05-01 |
| GB2259170A (en) | 1993-03-03 |
| GB2259170B (en) | 1995-09-20 |
| DE4211950A1 (de) | 1993-03-04 |
| US5305279A (en) | 1994-04-19 |
| KR930005014A (ko) | 1993-03-23 |
| GB9206921D0 (en) | 1992-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19941206 |