JP4957100B2 - 送信回路、データ転送制御装置及び電子機器 - Google Patents

Description

本発明は、送信回路、データ転送制御装置及び電子機器に関する。

ＵＳＢ（Universal Serial Bus)２．０では、従来のＵＳＢ１．１で定義されていたＦ
Ｓ（Full Speed）モードに加えて、ＨＳ（High Speed）モードと呼ばれる転送モードが用意されている。ＨＳモードでは４８０Ｍｂｐｓでデータ転送が行われるため、１２Ｍｂｐｓでデータ転送が行われるＦＳモードに比べて高速なデータ転送を実現できる。

このＨＳモード用の送信回路は、送信用の出力ハイレベル電圧（４００ｍＶ）を生成するための定電流回路を有し、この定電流回路で生成された定電流（１７．８ｍＡ）を用いて、ＵＳＢのＤＰ（Ｄａｔａ＋）、ＤＭ（Ｄａｔａ−）の差動信号線（deferential signal lines）を駆動する。

ところが、ＨＳモードでは、転送レートが理論値として４８０Ｍｂｐｓというように非常に高速である。またＵＳＢのアイパターン等に関する規格を厳格には遵守していない製品も、市場には少なからず存在する。従って、受信側のデータ転送制御装置がＵＳＢ規格を遵守していない場合等には、送信波形がＵＳＢ規格に準拠していたとしても、データ転送が正常に行われないおそれがある。
特開２００２−３４３８６４号公報

本発明は、以上のような課題に鑑みてなされたものであり、その目的とするところは、出力信号の振幅を調整可能にする送信回路、データ転送制御装置及びこれを含む電子機器を提供することにある。

本発明は、差動対を構成する第１、第２の信号線を介して信号を送信する送信回路であって、第１の電源と所与のノードとの間に設けられた定電流回路と、前記ノードと前記第１の信号線との間に設けられた第１のスイッチ素子と、前記ノードと前記第２の信号線との間に設けられた第２のスイッチ素子と、前記定電流回路から流れる電流の値を可変に制御する電流制御回路とを含み、前記電流制御回路により可変に制御される、前記定電流回路からの電流により、前記第１又は第２のスイッチ素子を介して前記第１又は第２の信号線を駆動する送信回路に関係する。

本発明によれば、定電流回路から流れる電流（定電流）の値が、固定値とはならず、電流制御回路により可変に制御される。例えば電流制御回路により第１の設定がなされると、定電流回路からの第１の電流値の電流により第１又は第２の信号線が駆動（電流駆動）され、第２の設定がなされると、定電流回路からの第２の電流値の電流により第１又は第２の信号線が駆動される。このように本発明は、通常ならば固定値の電流を流すように設計される定電流回路を、可変値の電流を流せるようにした点に特徴がある。こうすれば、送信回路の出力信号の振幅（出力ハイレベル電圧等）を調整できるようになり、良好な信号波形の維持や、低消費電力化を可能にするインテリジェントな制御などが可能になる。

また本発明では、送信回路の出力ハイレベル電圧の最小値をｖｍｉｎとし、送信回路の出力ハイレベル電圧の最大値をｖｍａｘとし、送信側の終端抵抗値をｒｔとし、受信側の
終端抵抗値をｒｒとし、前記定電流回路から流れる電流の値をｉｈｓとした場合に、前記定電流回路から流れる電流の範囲が、｛（ｒｔ＋ｒｒ）／（ｒｔ×ｒｒ）｝×ｖｍｉｎ≦ｉｈｓ≦｛（ｒｔ＋ｒｒ）／（ｒｔ×ｒｒ）｝×ｖｍａｘを満たす範囲に設定されていてもよい。

このようにすれば第１、第２の信号線のバス（シリアルバス）の規格の遵守しながら、定電流回路からの電流の値を可変に制御できるようになる。

また本発明では、受信側の終端抵抗値の最小値をｒｒｌ、最大値をｒｒｈとした場合に、前記定電流回路から流れる電流の範囲が、｛（ｒｔ＋ｒｒｌ）／（ｒｔ×ｒｒｌ）｝×ｖｍｉｎ≦ｉｈｓ≦｛（ｒｔ＋ｒｒｈ）／（ｒｔ×ｒｒｈ）｝×ｖｍａｘを満たす範囲に設定されていてもよい。

このようにすれば、受信側の終端抵抗値がティピカル値よりも小さな値になったり、大きくなった場合にも、バスの規格の遵守しながら、定電流回路からの電流の値を可変に制御できるようになる。

また本発明では、前記第１の信号線を終端するための第１の終端抵抗回路と、前記第２の信号線を終端するための第２の終端抵抗回路と、前記第１、第２の終端抵抗回路の終端抵抗値を可変に制御する終端抵抗制御回路を含むようにしてもよい。

このようにすれば、定電流回路の電流値の制御のみならず、終端抵抗値を制御して、送信回路の出力信号の振幅（出力ハイレベル電圧）を調整できるようになる。また受信側の終端抵抗値とのインピーダンスマッチングをとることも容易になる。

また本発明では、前記第１の信号線と前記第１の終端抵抗回路との間に設けられる第１の固定抵抗と、前記第２の信号線と前記第２の終端抵抗回路との間に設けられる第２の固定抵抗を含むようにしてもよい。

このようにすれば、固定抵抗の共用化などが可能になり、回路の小規模化を図れる。

また本発明では、前記第１のスイッチ素子を構成する第１のトランジスタのゲートに対して第１の送信制御信号を出力する第１のバッファ回路と、前記第２のスイッチ素子を構成する第２のトランジスタのゲートに対して第２の送信制御信号を出力する第２のバッファ回路とを含み、前記第１、第２の送信制御信号のうちいずれか一方の送信制御信号がアクティブに設定されるときには、他方の送信制御信号が非アクティブに設定され、前記第１、第２のバッファ回路の各々は、第１のインバータと、前記第１のインバータの出力ノードにその入力ノードが接続される第２のインバータと、前記第１のインバータの出力ノードに接続される容量調整回路を含むようにしてもよい。

このようにすれば出力信号のスルーレートの調整等が可能になる。

また本発明では、前記容量調整回路は、その一端が前記第１のインバータの出力ノードに接続され、容量調整信号によりオン・オフされる少なくとも１つの容量調整用スイッチ素子と、その一端が前記容量調整用スイッチ素子の他端に接続され、その他端が第２の電源に接続される少なくとも１つの容量素子を含むようにしてもよい。

こうすれば、容量調整回路により、第１のインバータの出力ノードの配線容量を調整することが可能になる。

また本発明では、前記定電流回路は、基準電流生成回路と、前記基準電流生成回路からのバイアス電圧に基づいて電流が流れる第１〜第Ｊの電流源と、その各々が前記第１〜第Ｊの電流源の各々に対して直列に接続される第１〜第Ｊの電流制御用スイッチ素子を含むようにしてもよい。

本発明では、第１〜第Ｊの電流源には、基準電流生成回路（基準電圧生成回路）からのバイアス電圧に応じた電流が流れる。そして第１の電流源と第１の電流制御用スイッチ素子が直接に接続され、第２の電流源と第２の電流制御用スイッチ素子が直接に接続され・・・・第Ｊ（Ｊは２以上の整数）の電流源と第Ｊの電流制御用スイッチ素子が直接に接続される。そして第１〜第Ｊの電流制御用スイッチ素子のオン・オフ状態によって、定電流回路から流れる電流の値が設定される。このようにすれば、簡素な構成で、定電流回路からの電流の値を可変に制御できる。

また本発明では、前記電流制御回路は、前記第１〜第Ｊの電流制御用スイッチ素子をオン・オフするための第１〜第Ｊの電流制御信号を出力するようにしてもよい。

このようにすれば、第１〜第Ｊの電流制御用スイッチ素子のオン・オフ制御で、定電流回路からの電流の値を可変に制御できる。

また本発明では、前記第１の電流制御用スイッチ素子はオン状態に設定され、前記電流制御回路は、前記第２〜第Ｊの電流制御用スイッチ素子をオン・オフするための第２〜第Ｊの電流制御信号を出力するようにしてもよい。

このようにすれば、第１の電流源に流れる電流を基準にして、この基準電流に対して、第２〜第Ｊの電流源に流れる電流を加算した電流等を、定電流回路から流すことが可能になる。

また本発明では、前記定電流回路は、前記第１の電源と前記ノードとの間に設けられ、前記第１〜第Ｊの電流源に流れる電流に対応する電流が流れる第Ｊ＋１の電流源を含むようにしてもよい。

このようにすれば、第１の電源とノードとの間には、第１〜第Ｊの電流源及び第１〜第Ｊの電流制御用スイッチ素子ではなく、第Ｊ＋１の電流源が設けられるようになる。従って、電流制御用スイッチ素子等の抵抗やノイズを原因とする悪影響の防止が可能になり、伝送品質を維持できる。

また本発明では、前記定電流回路は、基準電流生成回路と、前記第１の電源と前記ノードとの間に設けられる第１〜第Ｊの電流源と、前記第１〜第Ｊの電流源を構成するトランジスタのゲートと、前記基準電流生成回路のバイアス電圧の出力ノードとの間に設けられた第１〜第Ｊの電流制御用スイッチ素子を含み、前記電流制御回路は、前記第１〜第Ｊの電流制御用スイッチ素子をオン・オフするための第１〜第Ｊの電流制御信号を出力するようにしてもよい。

このようにしても、電流制御用スイッチ素子等の抵抗やノイズを原因とする悪影響の防止も可能になり、伝送品質を維持できる。

また本発明では、差動対を構成する前記第１、第２の信号線を介して送信される差動信号は、ＵＳＢ（Universal Serial Bus）規格の信号であってもよい。

また本発明は、上記のいずれかに記載の送信回路を含むトランシーバと、データ転送を
制御する転送コントローラとを含むデータ転送制御装置に関係する。

また本発明は、上記に記載のデータ転送制御装置と、前記データ転送制御装置を制御する処理部とを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．送信回路の構成
図１に本実施形態の送信回路（送信ドライバ、電流ドライバ）の構成例を示す。この送信回路は、定電流回路１０、電流制御回路２０、第１〜第３のスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３を含む。

定電流回路１０（電流源、電流回路）は電源ＡＶＤＤ（広義には第１の電源）とノードＮＤとの間に設けられる。スイッチ素子ＳＷ１は、ノードＮＤと、差動信号線を構成するプラス側信号線ＤＰ（広義には第１の信号線）との間に設けられる。スイッチ素子ＳＷ２は、ノードＮＤと、差動信号線を構成するマイナス側信号線ＤＭ（広義には第２の信号線）との間に設けられる。スイッチ素子ＳＷ３はノードＮＤと電源ＡＶＳＳ（広義には第２の電源）との間に設けられる。これらのスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３はトランジスタ（ＣＭＯＳトランジスタ、Ｎ型トランジスタ）により構成でき、そのオン・オフ制御は送信制御信号ＧＣ１、ＧＣ２、ＧＣ３により行われる。

電流制御回路２０は、定電流回路１０から流れる電流（ＡＶＤＤ、ＮＤ間に流れる電流）の値を可変に制御（設定）するための回路であり、電流設定情報レジスタ２２を含む。具体的には電流制御回路２０は電流制御信号ＩＣ１〜ＩＣＪを定電流回路１０に出力する。電流制御信号ＩＣ１〜ＩＣＪの電圧レベルは、電流設定情報レジスタ２２の設定情報（設定値）に基づき設定される。この電流設定情報レジスタ２２への設定情報の書き込みは、例えばファームウェア（処理部、ＣＰＵ）により行われる。そして定電流回路１０からノードＮＤに対しては、電流制御信号ＩＣ１〜ＩＣＪの電圧レベルに応じた電流値の定電流が流れる。例えば電流制御信号ＩＣ１〜ＩＣＪの電圧レベルが第１の設定である場合には、第１の電流値の定電流が流れ、第２の設定である場合には第２の電流値の定電流が流れ・・・・第Ｋの設定である場合には第Ｋの電流値の定電流が流れる。

送信回路は、定電流回路１０からの電流により、スイッチ素子ＳＷ１又はＳＷ２を介してＤＰ又はＤＭの信号線（広義には第１又は第２の信号線）を駆動（電流駆動）する。具体的には、図示しない送信制御回路からの送信制御信号ＧＣ１、ＧＣ２、ＧＣ３に基づいてスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３がオン・オフ制御されて、ＤＰ、ＤＭの信号線が駆動される。

図２（Ａ）に、送信制御信号ＧＣ１、ＧＣ２、ＧＣ３の信号波形例を示す。信号ＧＣ１、ＧＣ２は、その一方がアクティブ（例えばハイレベル）の時に他方が非アクティブ（例えばローレベル）になるノンオーバーラップ信号である。また信号ＧＣ３は、送信期間で非アクティブになり、送信期間以外の期間でアクティブになる信号である。

信号ＧＣ１がアクティブになると、スイッチ素子ＳＷ１がオンになり、定電流回路１０からの電流（定電流）がＳＷ１を介して信号線ＤＰ側に流れる。一方、信号ＧＣ２がアクティブになると、スイッチ素子ＳＷ２がオンになり、定電流回路１０からの電流がＳＷ２を介して信号線ＤＭ側に流れる。ここで信号線ＤＰ、ＤＭには、後述するように終端抵抗
が接続されている。従って、信号ＧＣ１をアクティブにして、信号ＧＣ２を非アクティブにすると、ＤＰの電圧が４００ｍＶでＤＭの電圧が０ＶになるＪステートが生成される。また信号ＧＣ１を非アクティブにして信号ＧＣ２をアクティブにすると、ＤＰの電圧が０ＶでＤＭの電圧が４００ｍＶになるＫステートが生成される。このように信号ＧＣ１、ＧＣ２を制御してＵＳＢのバスステートをＪステート又はＫステートにすることで、ＵＳＢを介したデータ転送（パケット転送）が可能になる。

また図２（Ａ）に示すように、送信（ＨＳ送信）期間以外の期間では、信号ＧＣ３がアクティブになることで、定電流回路１０からの電流がスイッチ素子ＳＷ３を介して電源ＡＶＳＳ（第２の電源）側に流れる。即ち定電流回路１０からの電流が破棄される。このように送信期間以外の期間においても、定電流回路１０からの電流をＳＷ３を介してＡＶＳＳ（ＧＮＤ）側に流し続けることで、ノードＮＤの電位を安定化できる。そして、送信開始時に直ぐに、定電流回路１０からの安定した電流をスイッチ素子ＳＷ１、ＳＷ２を介して信号線ＤＰ、ＤＭに流すことができ、送信回路のレスポンスを向上できる。

なお定電流回路１０から流れる電流ＩＨＳの電流値はＩｈｓ＝１７．７８ｍＡというように大きい。従って送信期間以外の期間においても、定電流回路１０からの電流がＡＶＳＳ側に流れ込むと、送信回路の消費電力が大きくなってしまう。

この点、図２（Ｂ）では、ＵＳＢ上でパケットが送信されるＣ１に示す送信開始タイミングよりも前のＣ２に示すタイミングで、定電流回路１０のイネーブル信号（電流源をイネーブル状態に設定する信号）をアクティブにしている。即ち、パケットの送信開始タイミング（Ｃ１）よりも、送信待機期間ＴＳだけ前のタイミング（Ｃ２）で、イネーブル信号をアクティブにする。こうすれば、パケットの送信期間においては定電流回路１０の電流を用いた適正なパケット送信が可能になると共に、送信期間以外の期間において無駄な電流がＡＶＳＳに流れ込んでしまう事態を防止できる。これにより、データ転送制御装置や電子機器の省電力化を図れる。また、送信待機期間ＴＳの長さを、定電流回路１０の電流の安定化やノードＮＤの電位の安定化に十分な長さ（例えば１００ｎｓ以上）に設定することで、送信開始時に直ぐに、定電流回路１０からの安定した電流をＳＷ１、ＳＷ２を介してＤＰ、ＤＭに流すことが可能となり、送信回路の高レスポンス性能も維持できる。

この場合、定電流回路１０のイネーブル信号の制御（生成、出力）はトランザクション層（トランザクションコントローラ）が行うことが望ましい。例えば比較例として、イネーブル信号の制御を、パケット生成回路などのパケット層（或いはその下の層）の回路が行う手法が考えられる。しかしながら、パケット層の回路は、バスで行われているトランザクションについては全く認識していない。従ってこの比較例の手法では、実行中のトランザクションのタイプに応じてイネーブル信号の信号変化タイミングを変えるなどのインテリジェントな制御を実現できない。

これに対して、トランザクション（トランザクションフェーズの切り替えタイミング）について認識しているトランザクション層の回路（トランザクションコントローラ）がイネーブル信号を制御すれば、バスで行われているトランザクションに応じた制御が可能になり、実行中のトランザクションのタイプに応じてイネーブル信号の信号変化タイミングを変えるなどのインテリジェントな制御を実現できる。具体的には、トランザクションのタイプがＩＮトランザクションである場合には、イネーブル信号を、ＩＮトークンパケットの受信完了タイミングとデータパケットの送信開始タイミングの間のタイミングでアクティブにする制御が可能になる。また、トランザクションのタイプがＯＵＴトランザクションである場合には、イネーブル信号を、データパケットの受信完了タイミングとハンドシェークパケットの送信開始タイミングの間のタイミングでアクティブにする制御も可能になる。

２．定電流値の制御
図３（Ａ）に示すように、信号線ＤＰ、ＤＭには、送信側において終端抵抗ＲＴＰ、ＲＴＭが接続され、受信側において終端抵抗ＲＲＰ、ＲＲＭが接続される。図３（Ａ）では、送信側の終端抵抗ＲＴＰ、ＲＴＭの抵抗値をｒｔと表し、受信側の終端抵抗ＲＲＰ、ＲＲＭの抵抗値をｒｒと表している。これらの終端抵抗ＲＴＰ、ＲＴＭ、ＲＲＰ、ＲＲＭは、図３（Ｂ）に示すように、ＦＳ用の送信回路８、９（ＦＳドライバ）を構成するトランジスタのオン抵抗と、送信回路８、９の出力に接続される抵抗ＲＳＴＰ、ＲＳＴＭ、ＲＳＲＰ、ＲＳＲＭ（ダンピング抵抗）により実現できる。即ちＨＳモード時にＦＳ用の送信回路８、９が「０」をドライブすることで、終端抵抗ＲＴＰ、ＲＴＭ、ＲＲＰ、ＲＲＭが実現される。

図４（Ａ）に示すようにＵＳＢ２．０では出力ハイレベル電圧ＶＨＳＯＨが規格化されている。具体的にはＶＨＳＯＨの最小値（ｖｍｉｎ）は３６０ｍＶであり、最大値（ｖｍａｘ）は４４０ｍＶである。またＵＳＢ２．０では終端抵抗値ｒｔｅｒｍも規格化されている。具体的にはｒｔｅｒｍの最小値（ｒｔｌ、ｒｒｌ）は４０．５Ωであり、最大値（ｒｔｈ、ｒｒｈ）は４９．５Ωである。

例えば図５にＵＳＢのアイパターン（差動信号特性）の例を示す。図５のＡ１、Ａ２に示す帯状領域とＡ３に示す六角形領域は、ＵＳＢで規定される禁止領域であり、ＤＰ、ＤＭの信号波形がこの禁止領域に入らないように送信回路や伝送経路を設計する必要がある。図５から明らかなように、ＤＰ、ＤＭの信号線の電圧レベルが４４０ｍＶより大きくなったり、３６０ｍＶより小さくなると、ＤＰ、ＤＭの信号波形がＡ１、Ａ２の禁止領域に入り、ＵＳＢ規格を満たせなくなる。

これまでのＵＳＢ（ＵＳＢ２．０）の送信回路では、定電流回路から流れる電流の値は固定値になっており、可変には制御されていなかった。即ち定電流回路は、送信側及び受信側の終端抵抗値が４５Ωであるとして、ｉｈｓ＝１７．７８ｍＡの固定値の電流を流していた。このようにすれば、図５のＡ４に示すように、ＤＰ、ＤＭの電圧レベルは４００ｍＶになり、ＤＰ、ＤＭの信号波形がＡ１、Ａ２、Ａ３の禁止領域に入らないようになる。

しかしながら送信回路を有するデータ転送制御装置のＩＣ端子から回路基板のＵＳＢレセプタクルまでの距離が長い場合があり、この場合には、ＩＣ端子においてはＶＨＳＯＨ＝４００ｍＶになっていても、レセプタクル端子においてはＶＨＳＯＨ＝４００ｍＶになっていない場合がある。またデバイスの特性変動や伝送路上の波形劣化（波形減衰）によって、必要十分な信号振幅を得られない場合もある。更に、受信側のデータ転送制御装置がＵＳＢ規格を遵守していない場合には、送信側の信号波形（ＶＨＳＯＨ）がＵＳＢ規格を遵守していたとしても、データ転送が正常に行われないおそれがある。

そこで本実施形態では図１の定電流回路１０から流れる電流ＩＨＳの電流値Ｉｈｓを可変に設定できるようにしている。即ち電流制御回路２０からの電流制御信号ＩＣ１〜ＩＣＪに基づいて電流値ｉｈｓが種々の値に設定される。例えば送信側、受信側の終端抵抗値が共に４５Ωであるとする。この時、図４（Ｂ）に示すように、定電流回路１０から流れる電流値をｉｈｓ＝１６ｍＡに設定すれば、ＶＨＳＯＨ＝ｖｍｉｎ＝３６０ｍＶになり、ｉｈｓ＝１９．５６ｍＡに設定すれば、ＶＨＳＯＨ＝ｖｍａｘ＝４４０ｍＶになる。

例えばデータ転送制御装置のＩＣ端子から回路基板のＵＳＢレセプタクルまでの距離が長く、信号振幅の減衰が大きい場合には、出力ハイレベル電圧ＶＨＳＯＨを大きくすることが望ましい。従ってこの場合には定電流回路１０から流れる電流の値ｉｈｓを大きくす
る。こうすれば、ＤＰ、ＤＭの信号波形は図５のＡ５に示すような波形になり、信号振幅が減衰したとしても、ＵＳＢのレセプタクル端子の位置でのＶＨＳＯＨを４００ｍＶ程度に設定できる。また受信側のデータ転送制御装置が、ＵＳＢ規格を遵守していなく、図５のＡ３の禁止領域が規格よりも大きかったような場合にも、エラーの無いデータ転送を実現できる。

また例えばＵＳＢメモリのように送信側と受信側の間の距離が短い場合には、伝送時の信号振幅の減衰が少ないと考えられる。従ってこの場合には消費電力を優先して、定電流回路１０から流れる電流の値ｉｈｓを小さくする。このようにすると、ＤＰ、ＤＭの信号波形は図５のＡ６に示すような波形になり、ＶＨＳＯＨは４００ｍＶよりも小さくなる。しかしながら、ＵＳＢメモリのようにＵＳＢの伝送経路が短い場合には、ＶＨＳＯＨが４００ｍＶよりも小さくても、受信側においてＤＰ、ＤＭの信号波形がＡ３の禁止領域に入る可能性はほとんどない。そして、電流値ｉｈｓが小さくなれば、送信回路の消費電流を少なくでき、送信回路を含むデータ転送制御装置やデータ転送制御装置を含む電子機器の省電力化を図れる。

このように本実施形態は、通常ならば固定値の電流を流すように設計される定電流回路を、可変値の電流を流せるようにした点に特徴がある。例えば、出力ハイレベル電圧ＶＨＳＯＨを可変にする比較例の手法として、ＤＰ、ＤＭに接続される終端抵抗の値だけを可変に制御する手法が考えられる。

しかしながら、この手法によると、送信側の終端抵抗値を変化させた場合に、受信側の終端抵抗値との間のインピーダンスマッチングがとれなくなり、伝送波形が劣化するおそれがある。

この点、本実施形態では、定電流回路１０の電流値を可変に制御しているため、終端抵抗値を変化させなくても済む。従って、受信側とのインピーダンスマッチングがとりやすくなり、良好な伝送波形を維持できる。

また本実施形態では、定電流回路１０の電流値ｉｈｓを、ファームウェア等によってエンドユーザが調整可能になる。従って、例えば伝送経路が短い時には電流値ｉｈｓを小さくして低消費電力モードに設定する等のインテリジェントな制御が可能になり、従来には無い送信回路を実現できる。

３．電流範囲の設定
例えば送信回路の出力ハイレベル電圧の最小値をｖｍｉｎ（＝３６０ｍＶ）とし、送信回路の出力ハイレベル電圧の最大値をｖｍａｘ（＝４４０ｍＶ）とし、送信側の終端抵抗値をｒｔとし、受信側の終端抵抗値をｒｒとし、定電流回路１０から流れる電流の値をｉｈｓとしたとする。この場合に、定電流回路１０から流れる電流の範囲は、例えば、｛（ｒｔ＋ｒｒ）／（ｒｔ×ｒｒ）｝×ｖｍｉｎ≦ｉｈｓ≦｛（ｒｔ＋ｒｒ）／（ｒｔ×ｒｒ）｝×ｖｍａｘを満たす範囲に設定できる。別の言い方をすれば、電流制御回路２０は、上記式を満たす電流範囲で、定電流回路１０から流れる電流の値を可変に制御する。

このようにすれば、電流値ｉｈｓの最小値はｉｈｓｍｉｎ＝｛（ｒｔ＋ｒｒ）／（ｒｔ×ｒｒ）｝×ｖｍｉｎとなり、最大値はｉｈｓｍａｘ＝｛（ｒｔ＋ｒｒ）／（ｒｔ×ｒｒ）｝×ｖｍａｘになる。従って、ｉｈｓ＝ｉｈｓｍｉｎの電流が流れた時の出力ハイレベル電圧はＶＳＶＯＨ＝ｖｍｉｎ＝３６０ｍＶになり、ｉｈｓ＝ｉｈｓｍａｘの電流が流れた時の出力ハイレベル電圧はＶＳＶＯＨ＝ｖｍａｘ＝４４０ｍＶになる。従って、ＵＳＢ規格を遵守しながら、定電流回路１０からの電流値ｉｈｓを可変に制御できるようになる。

また受信側の終端抵抗値の最小値をｒｒｌ（＝４０．５Ω）、最大値をｒｒｈ（４９．５Ω）としたとする。この場合には、定電流回路１０から流れる電流の範囲を、｛（ｒｔ＋ｒｒｌ）／（ｒｔ×ｒｒｌ）｝×ｖｍｉｎ≦ｉｈｓ≦｛（ｒｔ＋ｒｒｈ）／（ｒｔ×ｒｒｈ）｝×ｖｍａｘを満たす範囲に設定してもよい。

例えば図６に、終端抵抗値ｒｔ、ｒｒ、出力ハイレベル電圧ＶＨＳＯＨと、電流値ｉｈｓとの関係を示す。図６のＢ１に示すように、例えば終端抵抗値ｒｔ、ｒｒが４５Ω（ティピカル値）であり、ＶＨＳＯＨ＝４００ｍＶである場合には、ｉｈｓ＝１７．７７７７８ｍＡになる。

しかしながら、送信側の終端抵抗値ｒｔが４５Ω（ティピカル値）であったとしても、Ｂ２に示すように受信側の終端抵抗値ｒｒが規格上の最小値ｒｒｌ＝４０．５Ωになっている場合があり得る。この場合に、Ｂ３から明らかなように、電流値ｉｈｓが１６．８８８８９ｍＡよりも小さくなると、出力ハイレベル電圧ＶＨＳＯＨがｖｍｉｎ＝３６０ｍＶよりも小さくなってしまい、ＵＳＢ規格を遵守できなくなる。従って、このような場合を考慮すると、定電流回路１０から流れる電流の範囲は、｛（ｒｔ＋ｒｒｌ）／（ｒｔ×ｒｒｌ）｝×ｖｍｉｎ≦ｉｈｓを満たす範囲に設定されていることが望ましい。

また送信側の終端抵抗値ｒｔが４５Ω（ティピカル値）であったとしても、Ｂ４に示すように受信側の終端抵抗値ｒｒが規格上の最大値ｒｒｈ＝４９．５Ωになっている場合があり得る。この場合に、Ｂ５から明らかなように、電流値ｉｈｓが１８．６６６６７ｍＡよりも大きくなると、出力ハイレベル電圧ＶＨＳＯＨがｖｍａｘ＝４４０ｍＶよりも大きくなってしまい、ＵＳＢ規格を遵守できなくなる。従って、このような場合を考慮すると、定電流回路１０から流れる電流の範囲は、ｉｈｓ≦｛（ｒｔ＋ｒｒｈ）／（ｒｔ×ｒｒｈ）｝×ｖｍａｘを満たす範囲に設定されていることが望ましい。

以上のように、定電流回路１０から流れる電流の範囲が、｛（ｒｔ＋ｒｒｌ）／（ｒｔ×ｒｒｌ）｝×ｖｍｉｎ≦ｉｈｓ≦｛（ｒｔ＋ｒｒｈ）／（ｒｔ×ｒｒｈ）｝×ｖｍａｘに設定されていれば、受信側の終端抵抗値ｒｒが、最小値ｒｒｌ＝４０．５Ωや最大値ｒｒｈ＝４９．５Ωになっている場合にも、ＵＳＢ規格を遵守できる。そしてこのような電流範囲で電流値ｉｈｓを変化させれば、ＵＳＢ規格を遵守しながらも、送信回路の低消費電力化を図ったり、伝送波形の劣化を考慮した信号伝達を実現できるようになる。

４．終端抵抗値の可変制御
図７に送信回路の第１の変形例を示す。図７では、送信回路は、ＤＰの信号線（第１の信号線）を終端するための第１の終端抵抗回路３０と、ＤＭの信号線（第２の信号線）を終端するための第２の終端抵抗回路３２を含む。また終端抵抗回路３０、３２の終端抵抗値を可変に制御する終端抵抗制御回路４０を含む。

なお図７では送信回路は、スイッチ素子ＳＷ３とＡＶＳＳとの間に設けられる終端抵抗回路３４も含む。またＤＰの信号線と終端抵抗回路３０の間に設けられる第１の固定抵抗ＲＳＰや、ＤＭの信号線と終端抵抗回路３２の間に設けられる第２の固定抵抗ＲＳＭを含む。またスイッチ素子ＳＷ３と終端抵抗回路３４の間に設けられる第３の固定抵抗ＲＳＡを含む。なお終端抵抗回路３４や固定抵抗ＲＳＰ、ＲＳＭ、ＲＳＡを省略する構成とすることもできる。

図８に示すように、ＦＳ用の送信回路８の出力（差動出力）ノードをノードＴＮ１、ＴＮ２に接続してもよい。図８のようにすれば、ＦＳモード時には、例えば終端抵抗回路３０、３２の抵抗を構成するトランジスタをオフ状態にすることで、固定抵抗ＲＳＰ、ＲＳＭをＦＳ転送用のダンピング抵抗として用いることが可能になる。一方、ＨＳモード時には、ＦＳ用送信回路８をディスエーブル状態に設定することで、固定抵抗ＲＳＰと終端抵抗回路３０からなる抵抗と、固定抵抗ＲＳＭと終端抵抗回路３２からなる抵抗を、ＨＳモード用の終端抵抗として用いることが可能になる。従って、ＦＳモード時とＨＳモード時で固定抵抗ＲＳＰ、ＲＳＭを共用できるようになるため、回路の小規模化を図れる。なおＦＳ用送信回路８の出力とＤＰ、ＤＭの信号線の間に、抵抗値を可変に設定できる抵抗回路を設けてもよい。

終端抵抗制御回路４０は、終端抵抗回路３０、３２、３４の終端抵抗値を可変に制御（設定）するための回路であり、終端抵抗設定情報レジスタ４２を含む。具体的には終端抵抗制御回路４０は抵抗制御信号ＣＰ（ＣＰ１〜ＣＰ３）、ＣＭ（ＣＭ１〜ＣＭ３）、ＣＡ（ＣＡ１〜ＣＡ３）を終端抵抗回路３０、３２、３４に出力する。抵抗制御信号ＣＰ、ＣＭ、ＣＡの電圧レベルは、終端抵抗設定情報レジスタ４２の設定情報（設定値）に基づき設定される。この終端抵抗設定情報レジスタ４２への設定情報の書き込みは、例えばファームウェア（処理部、ＣＰＵ）により行うことができる。

図９に終端抵抗回路３０の構成例を示す。なお終端抵抗回路３２、３４も図９と同様の構成になる。

終端抵抗回路３０は抵抗回路３６、３７、３８を含む。これらの抵抗回路３６、３７、３８の各々は複数のトランジスタ（ＮＭＯＳトランジスタ）により構成される。抵抗回路３６、３７、３８は、各々、例えば５個、１２個、３個の並列接続されたトランジスタにより構成される。そしてこれらのトランジスタのドレインにはノードＴＮ１が接続され、ソースには電源ＡＶＳＳが接続される。また抵抗回路３６、３７、３８を構成するトランジスタのゲートには、各々、終端抵抗制御回路４０からの抵抗制御信号ＣＰ１、ＣＰ２、ＣＰ３が入力される。そして抵抗制御信号ＣＰ１、ＣＰ２、ＣＰ３がアクティブになると、抵抗回路３６、３７、３８を構成するトランジスタがオンになり、そのオン抵抗値が、抵抗回路３６、３７、３８の抵抗値（終端抵抗値）になる。

例えば抵抗制御信号ＣＰ１〜ＣＰ３が全てアクティブである場合には、抵抗回路３６、３７、３８を構成する並列接続された２０個（＝５＋１２＋３）のトランジスタが全てオン状態になり、これらのトランジスタのオン抵抗値により形成される並列抵抗値は例えば２．４Ωになる。そしてＲＳＰの固定抵抗値ｒｓｐ＝３９Ωであるため、終端抵抗値は４１．４Ωになる。

また抵抗制御信号ＣＰ１、ＣＰ３がアクティブであり、ＣＰ２が非アクティブである場合には、抵抗回路３６、３８を構成する並列接続された８個（＝５＋３）のトランジスタがオン状態になり、これらのトランジスタのオン抵抗値により形成される並列抵抗値は例えば６．０Ωになる。従って終端抵抗値は３９＋６．０＝４５Ωになる。

また抵抗制御信号ＣＰ１がアクティブであり、ＣＰ２、ＣＰ３が非アクティブである場合には、抵抗回路３６を構成する並列接続された５個のトランジスタがオン状態になり、これらのトランジスタのオン抵抗値により形成される並列抵抗値は例えば９．６Ωになる。従って終端抵抗値は３９＋９．６＝４８．６Ωになる。

以上のように本実施形態の第１の変形例では、ＤＰ、ＤＭの終端抵抗値を可変に制御できる。これにより、定電流回路１０の電流値の制御のみならず、終端抵抗値を制御して、図５のＡ４、Ａ５、Ａ６に示すように出力ハイレベル電圧を調整できるようになる。また受信側の終端抵抗値とのインピーダンスマッチングがとれていない場合に、送信側の終端抵抗値を変更することで、インピーダンスマッチングをとることも可能になる。

例えば図６のＢ６に示すように受信側の終端抵抗値が４０．５Ωである場合には、終端抵抗回路３０、３２により、Ｂ７に示すように送信側の終端抵抗値を例えば４０．５Ωに変更する。これにより、インピーダンスマッチングをとることができる。この時に、電流制御回路２０の制御により定電流回路１０の電流値を、Ｂ８に示すように１７．７７７７８ｍＡ以上に設定すれば、出力ハイレベル電圧が３６０ｍＶ以上になり、ＵＳＢ規格を遵守できる。

また図６のＢ９に示すように受信側の終端抵抗値が４９．５Ωである場合には、終端抵抗回路３０、３２により、Ｂ１０に示すように送信側の終端抵抗値を例えば４９．５Ωに変更する。これにより、インピーダンスマッチングをとることができる。この時に、電流制御回路２０の制御により定電流回路１０の電流値を、Ｂ１１に示すように１７．７７７７８ｍＡ以下に設定すれば、出力ハイレベル電圧が４４０ｍＶ以下になり、ＵＳＢ規格を遵守できる。

以上のように、定電流回路１０の電流値の制御と終端抵抗回路３０、３２の終端抵抗値の制御を組み合わせることで、従来の手法では実現できない調整手法を実現できる。

５．スルーレート調整
図１０に本実施形態の第２の変形例を示す。図１０ではバッファ回路５１０−１、５１０−２、５１０−３を更に設けている。なお図１０では、図１のスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３がトランジスタＴＥ１、ＴＥ２、ＴＥ３により構成されている。

バッファ回路５１０−１、５１０−２、５１０−３は、送信制御信号ＧＣ１、ＧＣ２、ＧＣ３を受け、送信制御信号ＧＣ１’、ＧＣ２’、ＧＣ３’をトランジスタＴＥ１、ＴＥ２、ＴＥ３のゲートに出力する。なお送信制御信号ＧＣ１、ＧＣ２は、その一方がアクティブの時に他方が非アクティブになるノンオーバーラップ信号である。

バッファ回路５１０−１、５１０−２、５１０−３は、各々、容量調整回路５２０−１、５２０−２、５２０−３を含む。このような容量調整回路５２０−１、５２０−２、５２０−３を設けて容量を調整すれば、ＨＳ用の送信回路の出力波形を任意の波形に調整できるようになる。即ち、送信回路のスルーレート調整を行って、アイパターン調整を行うことが可能になる。例えば図５のＡ７に示すように、ＤＰ、ＤＭの信号の立ち上がりのスルーレートを調整したり、Ａ８に示すように、ＤＰ、ＤＭの信号の立ち下がりのスルーレートを調整することが可能になる。これにより、伝送路や基板に応じた最適なスルーレート（電位勾配）を選択できるようになる。従って、ＵＳＢを介して接続される相手側のデータ転送制御装置（電子機器）がＵＳＢ規格に厳密に準拠していない場合等にも、差動信号を用いた正確なデータ転送を実現できる。

図１１に、バッファ回路５１０（５１０−１、５１０−２、５１０−３）と容量調整回路５２０（５２０−１、５２０−２、５２０−３）の構成例を示す。バッファ回路５１０は、第１のインバータ５１２と、インバータ５１２の出力ノードにその入力ノードが接続される第２のインバータ５１４を含む。そしてインバータ５１２の出力ノードに、容量調整回路５２０が接続されている。

容量調整回路５２０は、容量調整信号ＳＳ１、ＳＳ２、ＳＳ３によりオン・オフ制御されるトランジスタＴＥ４、ＴＥ５、ＴＥ６（広義には少なくとも１つの容量調整用スイッチ素子）と、容量素子Ｃ１、Ｃ２、Ｃ３（広義には少なくとも１つの容量素子）を含む。容量素子Ｃ１、Ｃ２、Ｃ３の一端は、トランジスタＴＥ４、ＴＥ５、ＴＥ６（容量調整用スイッチ素子）の他端（ソース）に接続され、Ｃ１、Ｃ２、Ｃ３の他端は、ＡＶＳＳ（第
２の電源）に接続される。

容量調整信号ＳＳ１、ＳＳ２、ＳＳ３のレベルを種々の値に設定することで、インバータ５１２の出力ノード（インバータ５１４の入力ノード）の配線容量を任意の値に調整できる。これによりＨＳ用の送信回路の出力のスルーレートを任意に調整できる。なお容量素子Ｃ１、Ｃ２、Ｃ３としては、ＭＯＳトランジスタのゲート容量を用いてもよいし、第１、第２のポリシリコン配線間に形成される容量を用いてもよい。

図１０に示す第２の変形例によれば、出力ハイレベル電圧ＶＨＳＯＨの調整のみならず、スルーレートの調整も可能になる。従って、ＤＰ、ＤＭの信号波形を、伝送経路に応じた種々の波形に設定することが可能になり、図５に示すようなアイパターンに関するＵＳＢ規格の遵守を容易化できる。

６．定電流回路の構成例
（１）第１の構成例
図１２に定電流回路１０の第１の構成例を示す。図１２に示すように定電流回路１０は、基準電流生成回路５０（バイアス回路）と、基準電流生成回路５０からのバイアス電圧ＢＳ１、ＢＳ２に基づいて電流が流れる電流源ＩＳ１、ＩＳ２、ＩＳ３（広義には第１〜第Ｊの電流源）を含む。また電流源ＩＳ１、ＩＳ２、ＩＳ３に対して直列に接続される電流制御用トランジスタＴＢ１Ｚ、ＴＢ２Ｚ、ＴＢ３Ｚ（広義には第１〜第Ｎの電流制御用スイッチ素子）を含む。

基準電流生成回路５０は、基準電流源ＩＳＲと、そのゲートにイネーブル信号ＸＥＮＢが入力されるトランジスタＴＡ１を含む。またそのゲートが共通接続されるトランジスタＴＡ２、ＴＡ３と、そのゲートが共通接続されるトランジスタＴＡ４、ＴＡ９と、そのゲートが共通接続されるトランジスタＴＡ５、ＴＡ６、ＴＡ１０を含む。またトランジスタＴＡ９、ＴＡ１０に直列に接続されるトランジスタＴＡ７、ＴＡ８を含む。

基準電流源ＩＳＲに流れる１００μＡの電流は、カレントミラーによりトランジスタＴＡ１、ＴＡ３、ＴＡ６に流れる。そしてこの１００μＡの電流を１２倍にした１．２ｍＡの電流が、トランジスタＴＡ７、ＴＡ８、ＴＡ９、ＴＡ１０に流れる。そしてトランジスタＴＡ７、ＴＡ８に１．２ｍＡの電流が流れることで生成されたバイアス電圧ＢＳ１、ＢＳ２が出力される。

電流源ＩＳ１は、各々、直列接続されたトランジスタＴＢ１Ｘ、ＴＢ１Ｙ、トランジスタＴＢ２Ｘ、ＴＢ２Ｙ、トランジスタＴＢ３Ｘ、ＴＢ３Ｙにより構成される。そしてトランジスタＴＢ１Ｘ、ＴＢ２Ｘ、ＴＢ３Ｘのゲートにはバイアス電圧ＢＳ１が入力され、トランジスタＴＢ１Ｙ、ＴＢ２Ｙ、ＴＢ３Ｙのゲートにはバイアス電圧ＢＳ２が入力される。電流制御用トランジスタＴＢ１Ｚ、ＴＢ２Ｚ、ＴＢ３Ｚのゲートには電流制御信号ＩＣ１、ＩＣ２、ＩＣ３が入力される。

例えばトランジスタＴＡ７、ＴＡ８に流れる電流値をｉｂ＝１．２ｍＡ（基本電流ユニット）とし、電流源ＩＳ１、ＩＳ２、ＩＳ３に流れる電流値を、各々、ｉｂ×１４、ｉｂ×１５、ｉｂ×１６とする。すると、電流制御信号ＩＣ１がアクティブになり、トランジスタＴＢ１Ｚだけがオン状態になると、ｉｈｓ＝ｉｂ×１４＝１６．８ｍＡの電流がノードＮＤに流れる。また電流制御信号ＩＣ２がアクティブになり、トランジスタＴＢ２Ｚだけがオン状態になると、ｉｈｓ＝ｉｂ×１５＝１８．０ｍＡの電流がノードＮＤに流れる。また電流制御信号ＩＣ３がアクティブになり、トランジスタＴＢ３Ｚだけがオン状態になると、ｉｈｓ＝ｉｂ×１６＝１９．２ｍＡの電流がノードＮＤに流れる。従って、電流制御信号ＩＣ１、ＩＣ２、ＩＣ３を用いて、定電流回路１０からノードＮＤに流れる電流値ｉｈｓを１６．８ｍＡ、１８．０ｍＡ、１９．２ｍＡというように可変に制御できる。

（２）第２の構成例
図１３に定電流回路１０の第２の構成例を示す。図１３では、トランジスタＴＣ１Ｚ（第１の電流制御用トランジスタ）のゲートはＡＶＳＳに接続されており、オン状態に設定される。そして電流制御回路２０はトランジスタＴＣ２Ｚ、ＴＣ３Ｚ・・・・ＴＣＪＺ（第２〜第Ｊの電流制御用スイッチ素子）をオン・オフするための電流制御信号ＩＣ２〜ＩＣＪ（第２〜第Ｊの電流制御信号）を出力する。また図１３では電流源ＩＳ１には例えばｉｂ×１２の電流が流れ、電流源ＩＳ２、ＩＳ３・・・・ＩＳＪにはｉｂの電流が流れる。従って、電流制御信号ＩＣ２〜ＩＣＪが全て非アクティブである場合には、定電流回路１０からノードＮＤにｉｈｓ＝ｉｂ×１２＝１４．４ｍＡの電流が流れる。また信号ＩＣ２だけがアクティブである場合には、ｉｈｓ＝ｉｂ×１２＋ｉｂ＝１５．６ｍＡの電流が流れ、信号ＩＣ２とＩＣ３がアクティブである場合には、ｉｈｓ＝ｉｂ×１２＋ｉｂ×２＝１６．８ｍＡの電流が流れる。また信号ＩＣ２〜ＩＣＪが全てアクティブであり、Ｊ＝５である場合には、ｉｈｓ＝ｉｂ×１２＋ｉｂ×５＝２０．４ｍＡの電流が流れる。従って、定電流回路１０からノードＮＤに流れる電流値ｉｈｓを１５．６ｍＡ、１６．８ｍＡ、１８．０ｍＡ、１９．２ｍＡ、２０．４ｍＡというように可変に制御できる。

（３）第３の構成例
図１４に定電流回路１０の第３の構成例を示す。図１３では、電流源ＩＳ１〜ＩＳＪとノードＮＤの間に電流制御用トランジスタＴＣ１Ｚ〜ＴＣＪＺが設けられていたが、図１４では電源ＡＶＤＤと電流源ＩＳ１〜ＩＳＪの間に電流制御用トランジスタＴＣ１Ｚ〜ＴＣＪＺが設けられている。なお図１２において、電源ＡＶＤＤと電流源ＩＳ１〜ＩＳ３の間に電流制御用トランジスタＴＢ１Ｚ〜ＴＢ３Ｚを設ける構成としてもよい。

（４）第４の構成例
図１５に定電流回路１０の第４の構成例を示す。図１５では、ＡＶＤＤ（第１の電源）とノードＮＤとの間に設けられ、電流源ＩＳ１〜ＩＳ３（第１〜第Ｊの電流源）に流れる電流に対応する電流が流れる電流源ＩＳ（第Ｊ＋１の電流源）を含む。

具体的には、図１２では電流源ＩＳ１〜ＩＳ３はＰ型トランジスタにより構成されていたが、図１５ではＮ型トランジスタにより構成されている。また図１５では電流制御用トランジスタＴＤ１Ｚ、ＴＤ２Ｚ、ＴＤ３ＺもＮ型トランジスタにより構成されている。そして電流源ＩＳ１〜ＩＳ３に流れる電流は、カレントミラー回路５２により例えば１５倍にしてコピーされて、電流源ＩＳに流れるようになる。

例えばトランジスタＴＡ１に流れる電流値をｉｂ＝１００μＡ（基本電流ユニット）とし、電流源ＩＳ１、ＩＳ２、ＩＳ３に流れる電流値を、各々、ｉｂ×１１、ｉｂ×１２、ｉｂ×１３とする。すると、電流制御信号ＩＣ１、ＩＣ２、ＩＣ３がアクティブになると、各々、１．１ｍＡ、１．２ｍＡ、１．３ｍＡの電流がトランジスタＴＤ４、ＴＤ５に流れる。そしてこれらの電流をカレントミラー回路５２により１５倍にした１６．５ｍＡ、１８．０ｍＡ、１９．５ｍＡの電流が電流源ＩＳに流れるようになる。従って、電流制御信号ＩＣ１、ＩＣ２、ＩＣ３を用いて、定電流回路１０から流れる電流値ｉｈｓを１６．５ｍＡ、１８．０ｍＡ、１９．５ｍＡというように可変に制御できる。

（５）第５の構成例
図１６に定電流回路１０の第５の構成例を示す。図１６では、トランジスタＴＤ１ＺのゲートはＡＶＤＤに接続されオン状態に設定される。また図１５では電流源ＩＳ１には例えばｉｂ×１０の電流が流れ、電流源ＩＳ２〜ＩＳＪにはｉｂの電流が流れる。従って、電流制御信号ＩＣ２〜ＩＣＪが全て非アクティブである場合には、トランジスタＴＤ４、
ＴＤ５には１．０ｍＡの電流が流れ、カレントミラー回路５２により例えば１５倍にされたｉｈｓ＝１５．０ｍＡの電流が電流源ＩＳに流れるようになる。同様にして信号ＩＣ２だけがアクティブである場合には、ｉｈｓ＝１５＋１．５＝１６．５ｍＡの電流が流れ、信号ＩＣ２とＩＣ３がアクティブである場合には、ｉｈｓ＝１５＋１．５×２＝１８．０ｍＡの電流が流れる。また信号ＩＣ２〜ＩＣＪが全てアクティブであり、Ｊ＝４である場合には、ｉｈｓ＝１５＋１．５×４＝２１．０ｍＡの電流が流れる。従って、定電流回路１０から流れる電流値ｉｈｓを１５．０ｍＡ、１６．５ｍＡ、１８．０ｍＡ、１９．５ｍＡ、２１．０ｍＡというように可変に制御できる。

図１５、図１６の第４、第５の構成例によれば、ノードＮＤの負荷容量が一定になるため、図１２〜図１４に比べて安定動作が可能になる。またＡＶＤＤとノードＮＤの間に電流制御用トランジスタを設けなくて済むため、電流制御用トランジスタの抵抗やノイズを原因とする悪影響を防止でき、伝送品質を維持できる。

（６）第６の構成例
図１７に定電流回路１０の第６の構成例を示す。図１７において定電流回路１０は、基準電流生成回路５０と、ＡＶＤＤ（第１の電源）とノードＮＤとの間に設けられる第１〜第Ｊの電流源ＩＳ１〜ＩＳＪを含む。また電流源ＩＳ１〜ＩＳＪを構成するトランジスタのゲートと、基準電流生成回路５０のバイアス電圧ＢＳ１、ＢＳ２の出力ノードＮＱ１、ＮＱ２との間に設けられたトランスファーゲートＴＴ１Ａ、ＴＴ１Ｂ、ＴＴ２Ａ、ＴＴ２Ｂ、ＴＴ２Ｂ・・・ＴＴＪＡ、ＴＴＪＢ（広義には第１〜第Ｊの電流制御用スイッチ素子）を含む。例えば出力ノードＮＱ１とトランジスタＴＧ１Ｘ、ＴＧ２Ｘ・・・ＴＧＪＸのゲートとの間には、トランスファーゲートＴＴ１Ａ、ＴＴ２Ａ・・・ＴＴＪＡが設けられる。また出力ノードＮＱ２とトランジスタＴＧ１Ｙ、ＴＧ２Ｙ・・・ＴＧＪＹのゲートとの間には、トランスファーゲートＴＴ１Ｂ、ＴＴ２Ｂ・・・ＴＴＪＢが設けられる。

図１７では電流源ＩＳ１にはｉｂ×１２の電流が流れる。一方、電流源ＩＳ２、ＩＳ３・・・ＩＳＪにはｉｂの電流が流れる。従って、電流制御信号ＩＣ１がアクティブでありＩＣ２〜ＩＣＪが非アクティブである場合には、定電流回路１０からノードＮＤにｉｈｓ＝ｉｂ×１２＝１４．４ｍＡの電流が流れる。また信号ＩＣ１及びＩＣ２がアクティブである場合には、ｉｈｓ＝ｉｂ×１２＋ｉｂ＝１５．６ｍＡの電流が流れ、信号ＩＣ１〜ＩＣ３がアクティブである場合には、ｉｈｓ＝ｉｂ×１２＋ｉｂ×２＝１６．８ｍＡの電流が流れる。また信号ＩＣ１〜ＩＣＪが全てアクティブであり、Ｊ＝６である場合には、ｉｈｓ＝ｉｂ×１２＋ｉｂ×５＝２０．４ｍＡの電流が流れる。従って、定電流回路１０から流れる電流値ｉｈｓを１５．６ｍＡ、１６．８ｍＡ、１８．０ｍＡ、１９．２ｍＡ、２０．４ｍＡというように可変に制御できる。

図１７の第５の構成例によれば、図１２〜図１４とは異なり、ＡＶＤＤとノードＮＤの間に電流制御用トランジスタを設けなくて済む。従って、電流制御用トランジスタの抵抗やノイズを原因とする悪影響を防止でき、伝送品質を維持できる。

７．データ転送制御装置
図１８に、本実施形態のデータ転送制御装置の構成例を示す。図１８のデータ転送制御装置は、トランシーバ２００と転送コントローラ２１０とバッファコントローラ２２０とデータバッファ２３０とインターフェース回路２４０を含む。なおこれらの回路ブロックの一部を省略したり、これらの回路ブロック間の接続形態を変更したり、これらとは異なる回路ブロックを追加してもよい。例えばバッファコントローラ２２０やデータバッファ２３０やインターフェース回路２４０を省略した構成にすることもできる。

トランシーバ２００（物理層回路）は、ＤＰ、ＤＭの信号線（差動データ信号線、シリ
アルバス）を用いてデータを送受信するための回路であり、本実施形態で説明した送信回路６（ＨＳ用送信ドライバ）を含む。このトランシーバ２００としてはＵＴＭＩ（USB2.0
Transceiver Macrocell Interface）仕様に準拠した回路を用いることができる。

転送コントローラ２１０は、ＵＳＢを介したデータ転送を制御するためのコントローラであり、いわゆるＳＩＥ（Serial Interface Engine）の機能などを実現するためのもの
である。例えば転送コントローラ２１０は、パケットハンドル処理、サスペンド＆レジューム制御、或いはトランザクション管理などを行う。この転送コントローラ２１０は、図示しないリンクコントローラやトランザクションコントローラを含むことができる。

バッファコントローラ２２０は、データバッファ２３０に記憶領域（エンドポイント領域等）を確保したり、データバッファ２３０の記憶領域に対するアクセス制御を行う。より具体的にはバッファコントローラ２２０は、インターフェース回路２４０を介したアプリケーション層デバイス側からのアクセスや、インターフェース回路２４０を介したＣＰＵ側からのアクセスや、ＵＳＢ（転送コントローラ２１０）側からのアクセスを制御したり、これらのアクセスの調停を行ったり、アクセス・アドレスの生成・管理を行う。

データバッファ２３０（パケットバッファ）は、ＵＳＢを介して転送されるデータ（送信データ又は受信データ）を一時的に格納（バッファリング）するためバッファ（ＦＩＦＯ）である。このデータバッファ２３０はＲＡＭなどのメモリにより構成できる。

インターフェース回路２４０は、アプリケーション層デバイスが接続されるＤＭＡ（DirectMemoryAccess）バスや、ＣＰＵが接続されるＣＰＵバスを介したインターフェースを実現するための回路である。このインターフェース回路２４０には、ＤＭＡ転送のためのＤＭＡハンドラ回路などを含めることができる。

８．電子機器
図１９に本実施形態の電子機器の構成例を示す。この電子機器３００は、本実施形態で説明したデータ転送制御装置３１０と、ＡＳＩＣなどで構成されるアプリケーション層デバイス３２０と、ＣＰＵ３３０と、ＲＯＭ３４０と、ＲＡＭ３５０と、表示部３６０と、操作部３７０を含む。なおこれらの機能ブロックの一部を省略する構成としてもよい。

ここでアプリケーション層デバイス３２０は、例えば、携帯電話のアプリケーションエンジンを実現するデバイスや、情報記憶媒体（ハードディスク、光ディスク）のドライブを制御するデバイスや、プリンタを制御するデバイスや、ＭＰＥＧエンコーダ、ＭＰＥＧデコーダ等を含むデバイスなどである。処理部３３０（ＣＰＵ）はデータ転送制御装置３１０や電子機器全体の制御を行う。ＲＯＭ３４０は制御プログラムや各種データを記憶する。ＲＡＭ３５０は処理部３３０やデータ転送制御装置３１０のワーク領域やデータ格納領域として機能する。表示部３６０は種々の情報をユーザに表示する。操作部３７０はユーザが電子機器を操作するためのものである。

なお図１９ではＤＭＡバスとＣＰＵバスが分離されているが、これらを共通化してもよい。またデータ転送制御装置３１０を制御する処理部と、電子機器を制御する処理部とを別々に設けてもよい。

また本実施形態の電子機器３００としては、携帯電話機、携帯型音楽プレーヤ、携帯型映像プレーヤ、ビデオカメラ、デジタルカメラ、光ディスクドライブ装置、ハードディスクドライブ装置、オーディオ機器、携帯型ゲーム機、電子手帳、電子辞書又は携帯型情報端末等の種々のものが考えられる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の電源、第２の電源、第１の信号線、第２の信号線等）と共に記載された用語（ＡＶＤＤ、ＡＶＳＳ、ＤＰ、ＤＭ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また送信回路、データ転送制御装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。また、本実施形態では、ＵＳＤ２．０Ｂへの本発明の適用例について説明したが、本発明は、ＵＳＢ２．０と同様の思想に基づく規格や、ＵＳＢ２．０を発展させた規格等にも適用できる。

本実施形態の送信回路の構成例。 図２（Ａ）（Ｂ）は送信制御信号の信号波形例。 図３（Ａ）（Ｂ）は終端抵抗の説明図。 図４（Ａ）（Ｂ）は出力ハイレベル電圧、終端抵抗の規格の説明図。 アイパターンの説明図。 終端抵抗、出力ハイレベル電圧、電流値の関係を示す図。 本実施形態の送信回路の第１の変形例。 ＦＳ用送信回路の出力の接続について示す図。 終端抵抗回路の構成例。 本実施形態の送信回路の第２の変形例。 バッファ回路の構成例。 定電流回路の第１の構成例。 定電流回路の第２の構成例。 定電流回路の第３の構成例。 定電流回路の第４の構成例。 定電流回路の第５の構成例。 定電流回路の第６の構成例。 データ転送制御装置の構成例。 電子機器の構成例。

符号の説明

ＳＷ１、ＳＷ２、ＳＷ３ 第１、第２、第３のスイッチ素子、ＮＤ ノード、
ＧＣ１、ＧＣ２、ＧＣ３ 第１、第２、第３の送信制御信号、
ＴＥ１、ＴＥ２、ＴＥ３ 第１、第２、第３のトランジスタ、
ＩＳ、ＩＳ１〜ＩＳＪ 電流源
１０ 定電流回路、２０ 電流制御回路、２２ 電流設定情報レジスタ、
３０、３２、３４ 終端抵抗回路、４０ 終端抵抗制御回路、
４２ 終端抵抗設定情報レジスタ、５０ 基準電流生成回路、
５２ カレントミラー回路、５２０-1、５２０-2、５２０-3 容量調整回路、
５１０-1、５１０-2、５１０-3 バッファ回路

Claims (13)

1. 差動対を構成する第１、第２の信号線を介して信号を送信する送信回路であって、
   第１の電源と所与のノードとの間に設けられた定電流回路と、
   前記ノードと前記第１の信号線との間に設けられた第１のスイッチ素子と、
   前記ノードと前記第２の信号線との間に設けられた第２のスイッチ素子と、
   前記定電流回路から流れる電流の値を可変に制御する電流制御回路と、
   前記第１の信号線を終端するための第１の終端抵抗回路と、
   前記第２の信号線を終端するための第２の終端抵抗回路と、
   前記第１、第２の終端抵抗回路の終端抵抗値を可変に制御する終端抵抗制御回路とを含み、
   前記電流制御回路により可変に制御される、前記定電流回路からの電流により、前記第１又は第２のスイッチ素子を介して前記第１又は第２の信号線を駆動すると共に、
   前記終端抵抗制御回路は、
   受信側の終端抵抗値とのインピーダンスマッチングをとる抵抗値に、前記第１、第２の終端抵抗回路の抵抗値を変更し、
   送信回路の出力ハイレベル電圧の最小値をｖｍｉｎとし、送信回路の出力ハイレベル電圧の最大値をｖｍａｘとし、前記インピーダンスマッチングによる変更後の送信側の終端抵抗値をｒｔとし、受信側の終端抵抗値をｒｒとし、前記定電流回路から流れる電流の値をｉｈｓとした場合に、
   前記電流制御回路は、
   前記定電流回路から流れる電流の範囲が、｛（ｒｔ＋ｒｒ）／（ｒｔ×ｒｒ）｝×ｖｍｉｎ≦ｉｈｓ≦｛（ｒｔ＋ｒｒ）／（ｒｔ×ｒｒ）｝×ｖｍａｘを満たす範囲に設定されるように、電流値ｉｈｓを設定することを特徴とする送信回路。
2. 請求項１において、
   受信側の終端抵抗値の最小値をｒｒｌ、最大値をｒｒｈとした場合に、
   前記定電流回路から流れる電流の範囲が、｛（ｒｔ＋ｒｒｌ）／（ｒｔ×ｒｒｌ）｝×ｖｍｉｎ≦ｉｈｓ≦｛（ｒｔ＋ｒｒｈ）／（ｒｔ×ｒｒｈ）｝×ｖｍａｘを満たす範囲に設定されていることを特徴とする送信回路。
3. 請求項１又は２において、
   前記第１の信号線と前記第１の終端抵抗回路との間に設けられる第１の固定抵抗と、
   前記第２の信号線と前記第２の終端抵抗回路との間に設けられる第２の固定抵抗を含むことを特徴とする送信回路。
4. 請求項１乃至３のいずれかにおいて、
   前記第１のスイッチ素子を構成する第１のトランジスタのゲートに対して第１の送信制御信号を出力する第１のバッファ回路と、
   前記第２のスイッチ素子を構成する第２のトランジスタのゲートに対して第２の送信制御信号を出力する第２のバッファ回路とを含み、
   前記第１、第２の送信制御信号のうちいずれか一方の送信制御信号がアクティブに設定されるときには、他方の送信制御信号が非アクティブに設定され、
   前記第１、第２のバッファ回路の各々は、
   第１のインバータと、
   前記第１のインバータの出力ノードにその入力ノードが接続される第２のインバータと、
   前記第１のインバータの出力ノードに接続される容量調整回路を含むことを特徴とする送信回路。
5. 請求項４において、
   前記容量調整回路は、
   その一端が前記第１のインバータの出力ノードに接続され、容量調整信号によりオン・オフされる少なくとも１つの容量調整用スイッチ素子と、
   その一端が前記容量調整用スイッチ素子の他端に接続され、その他端が第２の電源に接続される少なくとも１つの容量素子を含むことを特徴とする送信回路。
6. 請求項１乃至５のいずれかにおいて、
   前記定電流回路は、
   基準電流生成回路と、
   前記基準電流生成回路からのバイアス電圧に基づいて電流が流れる第１〜第Ｊの電流源と、
   その各々が前記第１〜第Ｊの電流源の各々に対して直列に接続される第１〜第Ｊの電流制御用スイッチ素子を含むことを特徴とする送信回路。
7. 請求項６において、
   前記電流制御回路は、
   前記第１〜第Ｊの電流制御用スイッチ素子をオン・オフするための第１〜第Ｊの電流制御信号を出力することを特徴とする送信回路。
8. 請求項６において、
   前記第１の電流制御用スイッチ素子はオン状態に設定され、
   前記電流制御回路は、
   前記第２〜第Ｊの電流制御用スイッチ素子をオン・オフするための第２〜第Ｊの電流制御信号を出力することを特徴とする送信回路。
9. 請求項６乃至８のいずれかにおいて、
   前記定電流回路は、
   前記第１の電源と前記ノードとの間に設けられ、前記第１〜第Ｊの電流源に流れる電流に対応する電流が流れる第Ｊ＋１の電流源を含むことを特徴とする送信回路。
10. 請求項１乃至５のいずれかにおいて、
    前記定電流回路は、
    基準電流生成回路と、
    前記第１の電源と前記ノードとの間に設けられる第１〜第Ｊの電流源と、
    前記第１〜第Ｊの電流源を構成するトランジスタのゲートと、前記基準電流生成回路のバイアス電圧の出力ノードとの間に設けられた第１〜第Ｊの電流制御用スイッチ素子を含み、
    前記電流制御回路は、
    前記第１〜第Ｊの電流制御用スイッチ素子をオン・オフするための第１〜第Ｊの電流制御信号を出力することを特徴とする送信回路。
11. 請求項１乃至１０のいずれかにおいて、
    差動対を構成する前記第１、第２の信号線を介して送信される差動信号は、ＵＳＢ（Universal Serial Bus）規格の信号であることを特徴とする送信回路。
12. 請求項１乃至１１のいずれかに記載の送信回路を含むトランシーバと、
    データ転送を制御する転送コントローラと、
    を含むことを特徴とするデータ転送制御装置。
13. 請求項１２に記載のデータ転送制御装置と、
    前記データ転送制御装置を制御する処理部と、
    を含むことを特徴とする電子機器。