JP4982711B2 - 高速動作のためのメモリチップ構造 - Google Patents

Description

本発明は、メモリ装置のチップ構造（chip architecture）に関し、さらに詳細には、ハイ（high）テクノロジー（technology）の開発なしにダイ（die）サイズを減少させて量産性が増大し、カットダウン（cutdowun）製品の容易な開発と高速動作可能なメモリチップに関する。

周知されているように、コンピュータ及び通信製品にＤＲＡＭ（Dynamic Random Acess Memory）（例えば、特許文献１参照。）と同じメモリ装置が広く用いられており、高周波数動作に対する要求が増加しているため、安定した高速動作のメモリ装置の製作が必要である。また、原価低減のために、ダイサイズを最小化するためのメモリ構造が必要となる。

また、通常のメモリ装置は、独立的なデータアクセスが可能な多数のメモリバンクからなる。そして、ロウデコーダ（X-decorder）、カラムデコーダ（Y-decoder）、入出力センスアンプ、ライトドライバー及びアドレスコントロール回路等を各バング別に備え、これらの駆動により該当するバンクのセルがアクセスされながら、そのセルとデータ入出力パッドとの間のデータ伝達がなされるようになる。

図１は、従来の技術に係るグラフィックＤＤＲＳ ＤＲＡＭの構造を示す図であって、Ｘ３２データ幅を有するチップ構造である。

図１に示されているように、４バンクから構成されたメモリブロックをＸ８データ入出力Ｄａｔａ ＩＯパッドに接続する構造を単位ブロックとし、このような単位ブロックが平面的にチップに４つ配置した形態からなる。

さらに具体的に、平面的にチップの１四分面、２四分面、３四分面及び４四分面にそれぞれ単位ブロックが配置される構造を有しており、各単位ブロックは、４バンクから構成されている。

各単位ブロックは、第１バンクＢａｎｋ０、第２バンクＢａｎｋ１、第３バンクＢａｎｋ２及び第４バングＢａｎｋ３で構成され、第１バンクＢａｎｋ０及び第３バンクＢａｎｋ２がチップの長軸端に近接して配置されながらＸ８データ入出力Ｄａｔａ ＩＯパッドに隣接して構成される。第２バンクＢａｎｋ１及び第４バンクＢａｎｋ３は、チップの中央領域グローバル領域Ｇｌｏｂａｌに近接して配置される。

第１バンクＢａｎｋ０と第２バンクＢａｎｋ１との間には、各バンクを駆動するための入出力センスアンプＩ／Ｏ Ｓ／Ａ、Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｓeｎｓe Ａｍｐ.及びライトドライバーＷＤＲＶ（Write Driver）と、カラムデコーダＹ−ｄｅｃが配置される。すなわち、入出力センスアンプ、ライトドライバー及びカラムデコーダが２つずつ配置される。

第３バンクＢａｎｋ３と第４バンクＢａｎｋ３との間にも同じように、２つずつの入出力センスアンプ、ライトドライバー及びカラムデコーダが配置される。

一方、第１バンクＢａｎｋ０と第３バンクＢａｎｋ３との間には、各バンクを駆動するためのロウデコーダＸ−ｄｅｃが配置され、２つのロウデコーダが構成され、第２バンクＢａｎｋ１と第４バンクＢａｎｋ３との間にも同じように、２つのロウデコーダが配置される。

命令語及びアドレスＣｏｍ ＆ Ａｄｄパッドは、チップの短軸端に配置されてグローバル領域に備えられた回路を介して、各単位ブロック等のコントロール回路Ｘ、Ｙ−ｃｔｒｌに信号を伝達する。コントロール回路Ｘ、Ｙ−ｃｔｒｌは、チップの各四分面に位置している各単位ブロック等の中央に位置し、各バンク別に１つずつ（図面にＢ−０、１、２、３と示す）備えられるため、１つの単位ブロックに総計４つのコントロール回路Ｘ、Ｙ−ｃｔｒｌが備えられる。コントロール回路ブロックＸ、Ｙ＿ｃｏｎｔｒｏｌは、各バンクのロウデコーダ及びカラムデコーダをコントロールするための一回路である。

このような構造は、４バンクの単位ブロックでセルのデータ入出力回路である入出力センスアンプＩ/Ｏ Ｓ／Ａ、Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｓｅｎｓｅ Ａｍｐ及びライトドライバーＷＤＲＶと隣接した８つのデータ入出力パッドＤＱが接続するため、グローバル入出力ラインｇｉｏの長さが短くなる。したがって、各バンクで入出力されるグローバル入出力ラインのデータフライトｆｌｉｇｈ時間の差が小さいので高周波数動作に有利であり、アドレスアクセスタイムｔＡＡ特性が改善されるという長所がある。

しかし、上述されたように、４バンクから構成された各単位ブロックにそれぞれ４つの入出力センスアンプ、ワードラインドライバー、ロウデコーダＸ−ｄｅｃ、カラムデコーダＹ−ｄｅｃ及びコントロール回路が必要であるため、電流消費が増加してスピードに影響を及ぼし、回路ブロックサイズが増加することによって、ダイサイズが増加し量産性を阻害する。

したがって、高速動作が可能ながらウェーハ当たりの取得可能なダイの個数を増加させ、量産性を改善するためのチップ構造が必要な実情である。
特開２００４−２２１３７４号公報

本発明は、上述した従来の問題点を解決するためになされたものであって、その目的は、さらに向上したハイテクノロジーの開発及び適用なしにダイサイズの減少が可能であり、ウェーハ当たりの取得可能なダイ数を増加させ、量産性が改善されたチップ構造を有するメモリ装置を提供することである。

本発明の他の目的は、周辺回路で消費される電流を減少させ、高速動作に有利なメモリ装置を提供する。

本発明の異なる目的は、カットダウン製品の開発が容易なメモリ装置を提供する。

本発明の異なる目的は、チップ中央から対称的にバンクが配置されており、チップの短軸一端に命令語及びアドレスパッドが位置するチップ構造であり、前記命令語及びアドレスパッドから伝達される信号により、前記各バンクのアクセスタイムが実質的に同一になるようにするためのメモリチップを提供する。

上記の目的を達成するために、本発明は、平面的に正方形をなして、チップの短軸を２等分し、上部の第１領域と下部の第２領域とに区分され、チップの短軸を２等分する仮想線を基準に上側に配置される第１領域と、前記仮想線を基準に下側に配置される第２領域と、前記第１領域からチップの長軸方向に配列される複数のトップバンクと、前記第２領域からチップの長軸方向に配列される複数のボトムバンクと、前記第１領域からチップのトップ端に配置された複数の第１データ入出力パッドと、前記第１データ入出力パッドに対向し、前記第２領域からチップのボトム端に配置された複数の第２データ入出力パッドを備え、前記複数のトップバンクのいずれか１つのトップバンクからデータ帯域幅の半分に該当するデータを前記複数の第１データ入出力パッドを介して出力し、前記複数のボトムバンクのいずれか１つのボトムバンクからデータ帯域幅の残りの半分に該当するデータを前記複数の第２データ入出力パッドを介して出力することをメモリチップを提供する。

また、本発明は、チップ中央から対称的にバンクが配置されており、チップの短軸一端に命令語及びアドレスパッドが位置するメモリチップにおいて、前記命令語及びアドレスパッドから伝達される信号により前記各バンクのアクセスタイムが実質的に同じようにするために、前記命令語及びアドレスパッドから出力される信号をチップの中央地点に伝達した後、前記チップの中央地点から前記各バンク等のコントロール回路に信号を伝達するメモリチップを提供する。

具体的には、第一の発明においては、チップの短軸を２等分する仮想線を基準に上側に配置される第１領域と、前記仮想線を基準に下側に配置される第２領域と、前記第１領域においてチップの長軸方向に配列される複数のトップバンクと、前記第２領域においてチップの長軸方向に配列される複数のボトムバンクと、前記第１領域においてチップのトップ端に配置された複数の第１データ入出力パッドと、前記第１データ入出力パッドに対向し、前記第２領域においてチップのボトム端に配置された複数の第２データ入出力パッドとを備え、前記複数のトップバンクのいずれか１つのトップバンクからデータ帯域幅の半分に該当するデータを前記複数の第１データ入出力パッドを介して出力し、前記複数のボトムバンクのいずれか１つのボトムバンクからデータ帯域幅の残りの半分に該当するデータを前記複数の第２データ入出力パッドを介して出力することを特徴とするメモリチップが提供される。

第二の発明においては、第一の発明のメモリチップであって、前記複数のトップバンクと前記複数の第１データ入出力パッドとが形成された領域間に、各バンク別に１つずつの第１入出力センスアンプ／ライトドライバーが配置されることを特徴とするメモリチップが提供される。

第三の発明においては、第二の発明のメモリチップであって、前記複数のボトムバンクと前記複数の第２データ入出力パッドとが形成された領域間に、各バンク別に１つずつの第２入出力センスアンプ／ライトドライバーが配置されることを特徴とするメモリチップが提供される。

第四の発明においては、第一の発明のメモリチップであって、前記複数のトップバンクと、前記グローバル領域は、トップブロックとボトムブロックとの間のチップ領域であるグローバル領域との間に各バンク別に１つずつのカラムデコーダが配置されることを特徴とするメモリチップが提供される。

第五の発明においては、第一の発明のメモリチップであって、前記複数のボトムバンクと、前記グローバル領域は、トップブロックとボトムブロックとの間のチップ領域であるグローバル領域との間に各バンク別に１つずつのカラムデコーダが配置されることを特徴とするメモリチップが提供される。

第六の発明においては、第一の発明のメモリチップであって、前記複数のトップバンク間に、各バンクに１つずつのロウデコーダが配置されることを特徴とするメモリチップが提供される。

第七の発明においては、第一の発明のメモリチップであって、前記複数のボトムバンク間に、各バンクに１つずつのロウデコーダが配置されることを特徴とするメモリチップが提供される。

第八の発明においては、第一の発明のメモリチップであって、チップの短軸端に形成された命令語及びアドレスパッドをさらに含むことを特徴とするメモリチップが提供される。

第九の発明においては、第八の発明のメモリチップであって、前記命令語及びアドレスパッドから信号を伝達され、前記トップバンク及び前記ボトムバンクのロウデコーダ及びカラムデコーダをコントロールするためのコントロール回路をさらに含むことを特徴とするメモリチップが提供される。

第十の発明においては、第九の発明のメモリチップであって、前記コントロール回路は、前記複数のトップバンクと、前記複数のボトムバンクとに１つずつある２つのバンクを同時にコントロールすることを特徴とするメモリチップが提供される。

第十一の発明においては、第三の発明のメモリチップであって、前記トップバンク及び前記ボトムバンクのそれぞれは、上部メモリーセルアレイ部と下部メモリーセルアレイ部とに区分され、複数のロウアドレスアクセス時、上部メモリーセルアレイ部と下部メモリーセルアレイ部とのワードラインが同時にイネーブルされ、前記入出力センスアンプ及びライトドライバーを接続するローカル入出力ラインは、前記上部メモリーセルアレイ部にデータ幅の１／４個セルが接続され、前記下部メモリーセルアレイ部にデータ幅の１／４個セルが接続され、ロウアクセス時、データ幅の１／２個のセルデータが前記データ入出力パッドに入出力されることを特徴とするメモリチップが提供される。

第十二の発明においては、第十の発明のメモリチップであって、前記命令語及びアドレスパッドから出力される信号をチップの中央地点に伝達する第１リピータと、前記チップの中央地点から前記バンク別の該当コントロール回路に前記信号を伝達する第２リピータとを備えることを特徴とするメモリチップが提供される。

第十三の発明においては、平面的にチップ中央地点で対称的にバンクが配置されており、チップの短軸一端に命令語及びアドレスパッドが位置するメモリチップにおいて、前記命令語及びアドレスパッドから出力される信号をチップの中央地点に伝達する第１リピータと、前記チップの中央地点から前記バンクの該当コントロール回路に前記信号を伝達する第２リピータとを備えることを特徴とするメモリチップが提供される

第十四の発明においては、第十三の発明のメモリチップであって、前記バンクコントロール回路は、前記チップの中央地点から対称的に配置されることを特徴とするメモリチップが提供される。

第十五の発明においては、第十三の発明のメモリチップであって、前記バンクは、チップの短軸を２等分する仮想線を基準に上側に配置される第１領域からチップの長軸方向に配列される複数のトップバンクと、前記仮想線を基準に下側に配置される第２領域からチップの長軸方向に配列される複数のボトムバンクで構成されることを特徴とするメモリチップが提供される。

第十六の発明においては、第十五の発明のメモリチップであって、前記第１領域からチップのトップ端に配置された複数の第１データ入出力パッドと、前記第１データ入出力パッドに対向し、前記第２領域からチップのボトム端に配置された複数の第２データ入出力パッドとをさらに備え、前記複数のトップバンクのいずれか１つのトップバンクからデータ帯域幅の半分に該当するデータを前記複数の第１データ入出力パッドを介して出力し、前記複数のボトムバンクのいずれか１つのボトムバンクからデータ帯域幅の残りの半分に該当するデータを前記複数の第２データ入出力パッドを介して出力することを特徴とするメモリチップが提供される。

第十七の発明においては、第十六の発明のメモリチップであって、前記複数のトップバンクと前記複数の第１データ入出力パッドとの間に、各バンク別に１つずつの第１入出力センスアンプ／ライトドライバーが配置され、前記複数のボトムバンクと前記複数の第２データ入出力パッドとの間に、各バンク別に１つずつの第２入出力センスアンプ／ライトドライバーが配置されることを特徴とするメモリチップが提供される。

本発明に係るメモリチップにおいては、チップサイズを小さくし、量産性を改善すると同時に高速動作特性を確保する効果が具現される。また、チップ動作に必要な周辺回路をカットダウンが容易になるように、配置することによって、同じ特性であっても他よりもセル密度（cell density）を向上させ、また、製品開発期間を短縮できる長所がある。

以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。

図２は本発明に係るメモリチップ構造を示し、２５６Ｍｂｉｔの８ＭＸ３２グラフィックＤＤＲＳ ＤＲＡＭ構造を例として示した。

図２に示されているように、チップの長軸が４つに分割され、短軸が２つに分割され、４Ｘ２配列される総８つのバンクから構成される。

このうち、４つのバンクＢａｎｋ０＿Ｔ、Ｂａｎｋ１＿Ｔ、Ｂａｎｋ２＿Ｔ、Ｂａｎｋ３＿Ｔがチップのトップ部位に配置され、トップブロックの各バンクは、チップのトップ端に位置した１６個のデータ入出力パッドＤａｔａ（Ｘ）＿Ｔによってチップ外部とデータとを入出力する。

残りの４つのバンクＢａｎｋ０＿Ｂ、Ｂａｎｋ１＿Ｂ、Ｂａｎｋ２＿Ｂ、Ｂａｎｋ３＿Ｂは、チップの短軸上に、ボトム部位に配置され、ボトムブロックの各バンクは、チップのボトム端に位置した１６個のデータ入出力パッドＤａｔａ（Ｘ）＿Ｂによってチップ外部とデータとを入出力する。

トップブロックを具体的に説明すると、４つのバンクＢａｎｋ０＿Ｔ、Ｂａｎｋ１＿Ｔ、Ｂａｎｋ２＿Ｔ、Ｂａｎｋ３＿Ｔとデータ入出力パッドＤａｔａ（Ｘ）＿Ｔ領域との間には、各バンク別に１つずつの入出力センスアンプ及びライトドライバーＩ／Ｏ Ｓ／Ａ ＆ ＷＤＲＶが配置される。

また、トップブロックの４つのバンクＢａｎｋ０＿Ｔ、Ｂａｎｋ１＿Ｔ、Ｂａｎｋ２＿Ｔ、Ｂａｎｋ３＿Ｔとグローバル領域（トップブロックとボトムブロックとの間に存在する領域）との間には、各バンク別に１つずつのカラムデコーダＹ−Ｄｅｃが配置される。

トップブロックのバンクＢａｎｋ０＿ＴとバンクＢａｎｋ１＿Ｔとの間には、各バンクを駆動するためのロウデコーダＸ−ｄｅｃが配置され、２つのロウデコーダが構成される。バンクＢａｎｋ２＿ＴとバンクＢａｎｋ３＿Ｔとの間にも同じように２つのロウデコーダが配置される。

ボトムブロックもまたトップブロックと類似した配置関係を有する。具体的に、４つのバンクＢａｎｋ０＿Ｂ、Ｂａｎｋ１＿Ｂ、Ｂａｎｋ２＿Ｂ、Ｂａｎｋ３＿Ｂとデータ入出力パッドＤａｔａ（Ｘ）＿Ｂ領域との間には、各バンク別に１つずつの入出力センスアンプ及びライトドライバーI／Ｏ Ｓ／Ａ ＆ ＷＤＲＶが配置され、ボトムブロックの４つのバンクＢａｎｋ０＿Ｂ、Ｂａｎｋ１＿Ｂ、Ｂａｎｋ２＿Ｂ、Ｂａｎｋ３＿Ｂとグローバル領域Ｇｌｏｂａｌとの間には、各バンク別に１つずつのカラムデコーダＹ−Ｄｅｃが配置される。ボトムブロックのバンクＢａｎｋ０＿ＢとバンクＢａｎｋ１＿Ｂとの間には、各バンクを駆動するためのロウデコーダＸ−ｄｅｃが配置され、２つのロウデコーダが構成される。バンクＢａｎｋ２＿ＢとバンクＢａｎｋ３＿Ｂとの間にも同じように２つのロウデコーダが配置される。

命令語及びアドレスＣｏｍ ＆ Ａｄｄパッドは、チップの短軸端に配置されてグローバル領域に備えられた回路を介して、コントロール回路Ｘ、Ｙ−ｃｔｒｌに信号を伝達する。各バンクのロウデコーダ及びカラムデコーダをコントロールするための回路であるコントロール回路Ｘ＿ｃｔｒｌ、Ｙ＿ｃｔｒｌは、トップブロック及びボトムブロックの各バンクとの間に４つ配置され、トップブロック及びボトムブロックで各１つずつの２つのバンク（図面にＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３と表記される）を１つのコントロール回路ＢＫ０が同時にコントロールする。

上述されたように、本実施の形態に係るＸ３２グラフィックＤＤＲＳ ＤＲＡＭ製品は、チップ構造側面で４つのバンクからなるトップブロックとボトムブロックとをそれぞれデータ入出力パット１６個と接続して配置する。これにより、従来のＸ３２グラフィックＤＤＲＳ ＤＲＡＭの構造（図１参照）に比べ、ダイサイズを小さくする。また、従来の構造に比べ、入出力センスアンプ及びライトドライバーＩＯＳＡ ＆ ＷＤＲＶと、カラムデコーダＹ−ＤＥＣブロックがそれぞれ８個必要ではなくなり、各バンクのローアドレス及びカラムアドレスを制御するためのコントロール回路Ｘ＿ｃｔｒｌ、Ｙ＿ｃｔｒｌブロック１２個が必要ではなくなるため、チップサイズを小さくして量産性を改善する。

そして、高周波数動作側面では、コントロール回路で消費される電流ｃｕｒｒｅｎｔを減らすことができるため、高速動作に有利であり、カラムデコーダＹ＿ｄｅｃを命令語及びアドレスＣｏｍ ＆ Ａｄｄパッドと近い所に配置して、カラムイネーブルを最大限速くすることによって、アドレスアクセスタイムｔＡＡを改善し、セルデータ入出力回路である入出力センスアンプ及びライトドライバーＩ／Ｏ Ｓ／Ａ ＆ ＷＤＲＶは、データ入出力Ｄａｔａ（Ｘ）＿Ｔ、Ｄａｔａ（Ｘ）＿Ｂパッドと近い所に配置し、データ入出力時間（データアクセスタイム）を改善できる。

図２に示す各バンクに対する構造を図３に詳細に示した。

バンク内のメモリーセルアレイは、左右にイーブンブロックＥＶＥＮと奇数ブロックＯＤＤに区分され、イーブンブロックＥＶＥＮと奇数ブロックＯＤＤそれぞれは、アップブロック及びダウンブロックに区分され、アップブロック及びダウンブロックがそれぞれロウデコーダＸ−ＤＥＣ＿ＵＰ、Ｘ−ＤＥＣ＿ＤＯＷＮを備える。

そして、ロウアドレスアクセス時、アップＵＰ、ダウンＤＯＷＮに２つのワードラインｗｏｒｄ ｌｉｎｅが同時にイネーブルされ、セルと入出力センスアンプ及びライトドライバーＩＯＳＡ ＆ ＷＤＲＶを接続するローカル入出力ラインＬｉｏ ｌｉｎｅは、アップブロックに８個が接続し、ダウンブロックに８個が接続することによって、ロウアクセス時１６個のセルデータがデータ入出力パッドに入出力される構造である。メモリセルアレイは、ユニットセルからローカル入出力ラインへデータを送信するための複数のセグメントラインｓｉｏをさらに有する。。

また、本発明のチップ構造は、図４に示されているように１２８Ｍｂｉｔメモリ４ＭＸ３２を構成でき、周辺回路のレイアウト修正を最小化してコアブロック（セルアレイ及びビットライン駆動回路のブロック）を簡単に修正することによって、簡単に同じ特性の相違した製品を開発できる長所がある。すなわち、本発明の構造は、カットダウン製品の開発が容易であり、図５に示されているように、周辺回路は、２５６Ｍｂｉｔメモリチップと同一であり、ロウアクセス時、１つのワードラインがイネーブルされるようにし、ローカル入出力ラインｌｉｏ１６個がデータ入出力パッドと接続する構造にチップを構成して同じ特性の製品を確保することができる長所がある。

図６は、命令語及びアドレスＣｏｍ ＆ Ａｄｄパッドから各バンクのコントロール回路Ｘ、Ｙ−ｃｔｒｌまで伝達されるコントロール信号及びアドレス信号の経路を示したものである。

通常、グラフィックメモリは、命令語及びアドレスＣｏｍ ＆ Ａｄｄパッドがチップの左側または右側のいずれかに位置した構造であって、このために各バンクをアクセス下記のためのコントロール信号のイネーブル時点が異なる問題点がある。すなわち、命令語及びアドレスＣｏｍ ＆ Ａｄｄパッドと近接したチップ右側にあるバンクＢａｎｋ３＿Ｔ、Ｂａｎｋ３＿Ｂは、コントロール信号が最も早くイネーブルされ、最も遠く離れたチップ左側バンクＢａｎｋ０＿Ｔ、Ｂａｎｋ０＿Ｂは、最も遅くイネーブルされる。

このようなバンクアクセスタイムの差は、高速動作時、１ｔＣＫ（クロックサイクルタイム）別にトランジション（transition）されるグローバル入出力ラインのデータｇｉｏ ｇａｔａに対するトランジションタイミングに差が発生する。グローバル入出力ラインデータのトランジションタイミング差は、高速動作時、データをラッチするためのタイミングマージンを減少させるようになり、したがって、各バンクで入出力されるグローバル入出力ラインのデータのタイミングを合せるための、例えば、インバータチェーンのような遅延手段を用いなければならない。しかし、このようなスキーム（scheme）は、ＰＶＴ （Process Voltage Temperature）変化によって、インバータチェーンの遅延値が変化するようになるため、高速周波数（High Frequency）動作を制限するようになる。

したがって、本発明のようにチップ中央から対称的にバンクが配置されており、チップの右側に命令語及びアドレスＣｏｍ ＆ Ａｄｄパッドが位置するチップ構造の場合、図６に示されいるように、命令語及びアドレスＣｏｍ ＆ Ａｄｄパッドから出力される信号をチップの中央まで第１リピータI１、I２を介して伝達し、チップ中央から左右に対称的な構造されている第２リピータＩ３、Ｉ４、I５、Ｉ６を介して各バンクＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３のコントロール回路Ｘ＿ｃｔｒｌ、Ｙ＿ｃｔｒｌに信号が伝達されるようにする。

そして、チップ中央から第２リピータＩ３、Ｉ４を介して、信号を伝達を受けるＢａｎｋ０及びＢａｎｋ１のコントロール回路ＢＫ０Ｘ＿ｃｔｒｌ、ＢＫ１Ｙ＿ｃｔｒｌは、図６に示されているように、互いにできるだけ近く配置し、これらバンクＢａｎｋ０及びＢａｎｋ１との間のアクセスタイムを同じようにすることができる。Ｂａｎｋ２及びＢａｎｋ３のコントロール回路ＢＫ２Ｘ＿ｃｔｒｌ、ＢＫ３Ｙ＿ｃｔｒｌの配置も同じである。

このため、各バンクで入出力されるグローバル入出力ラインデータは、実質的に同じタイミングにトランジションされる。

したがって、従来の技術で適用されたインバータチェーンのような遅延手段を用いる必要がなく、各バンクのアクセスタイミングが同一であるため、ＰＶＴ 変化に係るｔＣＫ特性変化を最大限抑制できる。

図７は、図６のような構成を有する本発明で高周波数動作特性であるライト動作時のｗｔ＿ｔＣＫｍｉｎ及びリード動作時のｒｄ＿ｔＣＫｍｉｎ特性を測定した結果値（以下、ｓｈｍｏｏという）である。

バンクＢａｎｋ２のコントロール及びアドレス信号のアクセスタイムを最も小さくし、残りのマージバンクＢａｎｋ１、Ｂａｎｋ２、Ｂａｎｋ３については、コントロール及びアドレス信号のアクセスタイムを同程度になるように構成した場合、バンク別のライト及びリード時の高周波数動作特性を測定した結果、バンクアクセスが最も速いＢａｎｋ２は、リード時、ｒｄ＿ｔＣＫｍｉｎは最小１．９ｎｓまで動作するが、ライト時のｗｔ＿ｔＣＫｍｉｎは、最小１．８ｎｓまで動作して他のバンクであるＢａｎｋ１、Ｂａｎｋ２、Ｂａｎｋ３より０．１ｎｓ小さい高周波数動作特性を示した。したがって、バンクアクセスタイム差にともなう高速動作特性の変化が発生することを確認することができる。

結局、図２の本発明のようなグラフィックメモリチップで図６のように、本発明に係るＳＴＢＡ（Same Time Bank Access）スキームを適用すると、安定した高速動作特性を確保することができる。グラフィックメモリでなくてもチップ中央から対称にバンクが配置されており、チップの右側に命令語及びアドレスＣｏｍ ＆ Ａｄｄパッドが位置するその他のメモリチップにおいても、図６に示されているように、本発明に係るＳＴＢＡスキームは、適用することができる。

尚、本発明は、上記の本実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

従来の技術に係るメモリチップ構造を示す図である。 本発明の一実施の形態に係るメモリチップ構造を示す図である。 図２のバンクを具体的に示す図である。 本発明の他の実施の形態に係るメモリチップ構造を示す図である。 図４のバンクを具体的に示す図である。 命令語及びアドレスパッドから各バンクのコントロール回路まで伝達される本発明に係る信号伝達経路を示す概念図である。 図６と同じ構成を有する本発明で高周波数動作特性であるライト動作時のｗｔ＿ｔＣＫｍｉｎ及びリード動作時のｒｄ＿ｔＣＫｍｉｎ特性を測定した結果値。

Claims (9)

1. チップの短軸を２等分する仮想線を基準に上側に配置される第１領域と、
   前記仮想線を基準に下側に配置される第２領域と、
   前記第１領域においてチップの長軸方向に配列される複数のトップバンクと、
   前記第２領域においてチップの長軸方向に配列される複数のボトムバンクと、
   前記第１領域においてチップのトップ端に配置された複数の第１データ入出力パッドと、
   前記第１データ入出力パッドに対向し、前記第２領域においてチップのボトム端に配置された複数の第２データ入出力パッドと、
   前記複数のトップバンクと前記複数の第１データ入出力パッドとが形成された領域間に、各バンク別に１つずつ配置される第１入出力センスアンプ／ライトドライバーと、
   前記複数のボトムバンクと前記複数の第２データ入出力パッドとが形成された領域間に、各バンク別に１つずつ配置される第２入出力センスアンプ／ライトドライバーと、を備え、
   前記複数のトップバンクのいずれか１つのトップバンクからデータ帯域幅の半分に該当するデータを前記複数の第１データ入出力パッドを介して出力し、前記複数のボトムバンクのいずれか１つのボトムバンクからデータ帯域幅の残りの半分に該当するデータを前記複数の第２データ入出力パッドを介して出力し、
   前記トップバンク及び前記ボトムバンクのそれぞれは、
   上部メモリーセルアレイ部と下部メモリーセルアレイ部とに区分され、複数のロウアドレスアクセス時、上部メモリーセルアレイ部と下部メモリーセルアレイ部とのワードラインが同時にイネーブルされ、
   前記入出力センスアンプ及びライトドライバーを接続するローカル入出力ラインは、前記上部メモリーセルアレイ部にデータ幅の１／４個セルが接続され、前記下部メモリーセルアレイ部にデータ幅の１／４個セルが接続され、
   ロウアクセス時、データ幅の１／２個のセルデータが前記データ入出力パッドに入出力されることを特徴とするメモリチップ。
2. 前記複数のトップバンクと、トップブロックとボトムブロックとの間のチップ領域であるグローバル領域との間に各バンク別に１つずつのカラムデコーダが配置されることを特徴とする請求項１に記載のメモリチップ。
3. 前記複数のボトムバンクと、トップブロックとボトムブロックとの間のチップ領域であるグローバル領域との間に各バンク別に１つずつのカラムデコーダが配置されることを特徴とする請求項１に記載のメモリチップ。
4. 前記複数のトップバンク間に、各バンクに１つずつのロウデコーダが配置されることを特徴とする請求項１に記載のメモリチップ。
5. 前記複数のボトムバンク間に、各バンクに１つずつのロウデコーダが配置されることを特徴とする請求項１に記載のメモリチップ。
6. チップの短軸端に形成された命令語及びアドレスパッドをさらに含むことを特徴とする請求項１に記載のメモリチップ。
7. 前記命令語及びアドレスパッドから信号を伝達され、前記トップバンク及び前記ボトムバンクのロウデコーダ及びカラムデコーダをコントロールするためのコントロール回路をさらに含むことを特徴とする請求項６に記載のメモリチップ。
8. 前記コントロール回路は、前記複数のトップバンクと、前記複数のボトムバンクとに１つずつある２つのバンクを同時にコントロールすることを特徴とする請求項７に記載のメモリチップ。
9. 前記命令語及びアドレスパッドから出力される信号をチップの中央地点に伝達する第１リピータと、
   前記チップの中央地点から前記バンク別の該当コントロール回路に前記信号を伝達する第２リピータとを備えることを特徴とする請求項８に記載のメモリチップ。