JPH1050958A - 半導体記憶装置、半導体記憶装置のレイアウト方法、半導体記憶装置の動作方法および半導体記憶装置の回路配置パターン - Google Patents

Abstract

(57)【要約】 【課題】 機能の高度化、および記憶容量の大規模化に
適した半導体記憶装置を提供すること。 【解決手段】 ３×３の９個の等しい面積の領域Ｂ１〜
Ｂ９に分割された半導体チップ１と、９個の領域のう
ち、少なくとも中央の１つの領域Ｂ９に配置されたメイ
ン制御ブロック１０と、メイン制御ブロック１０により
制御され、９個の領域のうち、周縁の８つの領域Ｂ１〜
Ｂ８各々に配置された、メモリセルアレイ、データ入出
力回路およびメモリ制御回路とを含むメモリブロック２
０とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にメモリブロックおよび外部パッドの配置、
配線、より高速化を目指すデータの流れに関するもので
ある。

【０００２】

【従来の技術】図２９は、従来のダイナミック型ＲＡＭ
を示す図で、（Ａ）図は平面図、（Ｂ）図はパッケージ
の中を示した平面図である。

【０００３】図２９（Ａ）に示すように、ダイナミック
型ＲＡＭ（以下、ＤＲＡＭ）チップ１００は、短辺と長
辺との比率が、ほぼ１：２の矩形である。パッド群１０
２は、チップ１００の入出力端子である。パッド群１０
２は、チップ１００の縁に沿って並べる従来からのパッ
ド配置と、短辺の中心線に沿って長辺方向に並べる、い
わゆるセンターパッド配置との２方式が主流である。

【０００４】図２９（Ｂ）に示すように、センターパッ
ド配置のチップ１００においても、樹脂封止パッケージ
２００に収容する際には、チップ１００のパッド群１０
２と、パッケージ２００のリード群２０２とを、ボンデ
ィングワイヤ３００によって互いに接続する。これによ
り、従来同様、パッケージ２００の長辺方向に沿った両
側面から、ＤＲＡＭの外部入出力端子を得られるように
なっている。

【０００５】現在、ＤＲＡＭは、機能の高度化および記
憶容量の大規模化という、２つの技術に基いて、改良／
開発が進んでいる。

【０００６】機能の高度化の一例としては、多ビット製
品の進展が挙げられる。現在の多ビット製品は、４ビッ
ト、８ビット、１６ビット、あるいは３２ビットなどが
ある。今後、ＤＲＡＭの多ビット化は、さらに進む。Ｄ
ＲＡＭの多ビット化が、さらに進むと、データ入出力用
パッドの数は、加速度的に増加する。このため、図２９
（Ａ）および（Ｂ）に示すセンターパッド配置では、多
数のパッドを、チップ１００上に、効率良く配置できな
い可能性も強くなってきた。

【０００７】また、記憶容量の大規模化に伴なって、メ
モリセル、あるいはトランジスタなどの回路素子の微細
化が進展している。しかし、回路素子微細化の進展の度
合いは、回路素子の集積数に追従できなくなってきてお
り、少しずつチップ１００のサイズが大きくなりつつあ
る。チップ１００のサイズが大きくなると、Ｉ／Ｏパッ
ドとデータを格納するためのメモリセルとを接続するデ
ータ転送系回路の配線長、およびこのデータ転送系回路
を制御する制御回路からデータ転送系回路までの制御信
号線の長さが、ともに長くなってくる。制御信号線やデ
ータ転送系回路の配線長がともに、長くなると配線容量
が増え、制御信号およびデータ信号の伝送速度は、とも
に緩慢になる。

【０００８】図３０は、従来のＤＲＡＭのデータ線の配
置を示した平面図である。

【０００９】図３０に示すように、データ線は、セルア
レイ１０４内に形成されるビット線（ＢＬ）、センスア
ンプ領域１０６内にビット線と直交して形成され、図示
せぬカラムゲートを介してビット線に接続されるＤＱ線
（ＤＱ）、１６Ｍコアブロックの中心線に沿って設定さ
れたバス領域１０８内にビット線と並行する方向に形成
され、図示せぬＤＱバッファを介してＤＱ線に接続され
るＲＷＤ線（ＲＷＤ）、周辺回路領域１１０内に形成さ
れ、ＲＷＤ線と周辺回路領域１１０内に配置されている
Ｉ／Ｏバッファとを、図示せぬマルチプレクス回路を介
して接続するＲＤ／ＷＤ線（ＲＤ／ＷＤ）とからなる。

【００１０】現在、周辺回路領域１１０は、４つの１６
Ｍコアブロックを互いに離すことによって得られてお
り、平面から見てほぼ十字形となっている。十字形の周
辺回路領域１１０内には、制御回路（ＣＮＴ．）、内部
電源発生回路（ＶＰＰ、ＶＲＥＦ、ＳＳＢ）、アドレス
バッファ、Ｉ／Ｏバッファがそれぞれ配置される。制御
回路は周辺回路領域１１０の交点領域に、内部電源発生
回路は１６Ｍコアブロック間の周辺回路領域１１０の短
辺方向に沿った上下の領域（UPPER, LOWER）などに、ア
ドレスバッファは１６Ｍコアブロック間の周辺回路領域
１１０の長辺方向に沿った右の領域（RIGHT ）に、Ｉ／
Ｏバッファは１６Ｍコアブロック間の周辺回路領域１１
０の長辺方向に沿った左の領域（LEFT）に配置される。

【００１１】なお、図２９（Ａ）および図３０中の、Ｒ
／Ｄはロウデコーダ、Ｃ／Ｄはカラムデコーダを示して
いる。

【００１２】図３０に示すようなデータ線の配置では、
メモリセルからＩ／Ｏバッファまでのデータ線の長さ
は、最長のもので、チップ１００の長辺の長さに、ほぼ
匹敵する。

【００１３】

【発明が解決しようとする課題】ＤＲＡＭを代表とする
半導体記憶装置では、機能の高度化、記憶容量の大規模
化に伴なって、例えば多ビット化が進展し、また、チッ
プサイズも増加してきている。多ビット化はパッド数の
増加を招き、チップサイズの増加は制御信号線やデータ
線の長大化を招く。これらの事情は、現在、無視できる
範囲にある。しかしながら、今後は、無視することはで
きない問題に発展する、と予想される。例えばパッド数
の著しい増加は、パッドの配置を困難とする。また、制
御信号線やデータ線の長大化は、アクセス時間、あるい
は単位時間当たりのデータ出力数など、現在の半導体記
憶装置が持っている実力の維持を困難とする。

【００１４】この発明は、上記の事情に鑑み為されたも
ので、その目的は、機能の高度化、および記憶容量の大
規模化に適した半導体記憶装置、そのレイアウト方法、
その動作方法、その回路配置パターンとを提供すること
にある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明では、外部端子として、アドレ
ス信号端子、クロック信号端子、コマンド信号端子およ
び電源端子を有し、前記アドレス信号端子に供給される
外部アドレス信号を受け、内部アドレス信号を生成する
アドレス信号生成部と、前記コマンド信号端子に供給さ
れる外部コマンド信号を受け、内部コマンド信号を生成
するコマンド信号生成部と、前記クロック信号端子に供
給される外部クロック信号を受け、内部クロック信号を
生成するクロック信号生成部と、前記電源端子に供給さ
れる外部電源電位を受け、内部電源電位を生成する内部
電源生成部とを含むメイン制御ブロックと、外部端子と
して、データ入出力端子およびデータ入出力用電源端子
を有し、データを格納するための複数のメモリセルと、
前記内部コマンド信号に応じて、前記内部クロック信号
と同期してデータを前記データ入出力端子に入出力し、
前記データ入出力用電源端子に供給されるデータ入出力
用電源により動作されるデータ入出力部と、前記内部コ
マンド信号および前記内部アドレス信号に応じて、前記
内部クロック信号と同期して前記複数のメモリセルのな
かから、特定のメモリセルにデータを書き込みおよび特
定のメモリセルからデータを読み出し、前記内部電源電
位により動作されるメモリ制御部とを含む少なくとも１
つ以上のメモリブロックとを具備することを特徴とす
る。

【００１６】請求項１に係る発明であると、メイン制御
ブロックに、外部端子として、アドレス信号端子、クロ
ック信号端子、コマンド信号端子および電源端子を有
し、前記少なくとも１つ以上のメモリブロックに、外部
端子として、データ入出力端子およびデータ入出力用電
源端子を有しているので、パッドがチップに全体的に配
置される。このため、チップの縁に沿ってパッドを並べ
る、あるいはチップの中心線に沿ってパッドを並べる従
来のパッド配置方式に比べて、パッドを配置できる領域
を増やすことができる。したがって、パッド数の増加に
対応できるパッド配置が実現され、機能の高度化、およ
び記憶容量の大規模化に適する半導体記憶装置を提供で
きる。

【００１７】また、請求項２に係る発明では、請求項１
に係る発明において、前記アドレス信号生成部は、内部
アドレスを出力するロウアドレスバッファ、およびカラ
ムアドレスバッファを含み、コマンド信号生成部は、バ
ンク毎に独立してデータを書き込みおよび読み出しする
ためのバンク切り替え制御回路と、ワード線を制御する
ためのワード線制御回路と、センスアンプを制御するた
めのセンスアンプ制御回路と、読み出しモードか書き込
みモードかを判定するためのリード／ライト判定回路と
を含み、クロック信号生成部は、前記内部クロックを発
生させる内部クロック発生回路を含み、前記内部電源生
成部は、複数の内部電源電位を生成するＤＣ電源生成回
路とを含み、前記少なくとも１つ以上のメモリブロック
は各々、前記内部アドレス信号にしたがって特定のメモ
リセルを選択するためのロウデコーダ、およびカラムデ
コーダと、メモリセルのデータを増幅するためのセンス
アンプと、前記センスアンプおよびビット線プリチャー
ジをそれぞれ制御するビット線制御回路と、前記センス
アンプと前記データ入出力部との間でデータの転送を行
うデータ線回路と、前記データ線を制御するデータ線回
路制御回路と、前記データ入出力部に含まれている出力
バッファと、前記データ入出力部に含まれている入力バ
ッファと、前記出力バッファおよび入力バッファを制御
するデータ入出力制御回路とを含むことを特徴とする。

【００１８】請求項２に係る発明であると、メモリセル
だけでなく、各メモリブロックのデータ入出力部に、出
力バッファと入力バッファとが各々含まれているので、
メモリセルと出力バッファおよび入力バッファとを互い
に結合するデータ線が、各メモリブロック毎に分散され
るようになる。データ線は、各メモリブロック内で閉じ
ているため、データ線を、メモリセルから、従来、セル
アレイ間に存在していた周辺回路用領域まで延長する方
式に比べて、データ線の長さを、チップの大きさに対し
て相対的に短くすることができる。データ線の長さを、
チップの大きさに対して相対的に短くなることで、入出
力バッファとメモリセルとの距離は短くなる。このた
め、コマンド信号およびアドレス信号を、装置内に取り
込んだ状態でデータを連続して出力する動作、例えばバ
ーストモードのときなどを、より高速に行うことができ
る。よって、現在の半導体記憶装置が持つ実力の維持、
ひいては実力の飛躍を達成できるデータ線の配置が実現
され、機能の高度化、および記憶容量の大規模化に適す
る半導体記憶装置を提供できる。

【００１９】また、請求項３に係る発明では、請求項１
および請求項２いずれかに係る発明において、前記内部
クロック信号、前記内部アドレス信号、前記内部コマン
ド信号、前記内部電源電位は、前記少なくとも１つ以上
のメモリブロックで使用される配線よりも上層の配線を
使用して、前記メイン制御ブロックから、前記少なくと
も１つ以上のメモリブロックの各々に供給することを特
徴とする。

【００２０】請求項３に係る発明であると、メイン制御
ブロックからメモリブロック各々への配線を構成する層
が、各メモリブロックで使用する配線を構成する層より
も上層にあるので、互いに分離される。このため、メモ
リブロックのレイアウトの変更、およびメモリ制御ブロ
ックのレイアウトの変更を互いに独立して行うことがで
きる。これは、機能の高度化、および記憶容量の大規模
化が図られた半導体記憶装置の開発期間を短期化できる
効果がある。

【００２１】また、請求項４に係る発明では、請求項３
に係る発明において、前記少なくとも１つ以上のメモリ
ブロック各々で使用されている配線は、第１層、第２
層、第３層めまでの金属層を使用して形成され、前記メ
イン制御ブロックと前記少なくとも１つ以上のメモリブ
ロック各々とを接続する配線層は、第４層めの金属層を
使用して形成されていることを特徴とする。

【００２２】請求項４に係る発明であると、メイン制御
ブロックと少なくとも１つ以上のメモリブロック各々と
を接続する配線層を、第４層めの金属配線の１層のみと
することで、メイン制御ブロックと少なくとも１つ以上
のメモリブロック各々とを接続する配線パターンの単純
化を図ることができる。これは、上記開発期間の短期
化、という効果を、さらに促進させる。

【００２３】また、請求項５に係る発明では、請求項２
乃至請求項４いずれか一項に係る発明において、前記少
なくとも１つ以上のメモリブロックは各々、前記内部コ
マンド信号により、独立してデータの書き込み、読み出
しができる複数のバンクに分かれていることを特徴とす
る。

【００２４】請求項５に係る発明であると、少なくとも
１つ以上のメモリブロックは各々、内部コマンド信号に
よって、独立してデータの書き込み、読み出しができる
複数のバンクに分かれているので、データのプリチャー
ジ期間を見掛け上、無くすことができ、外部から、デー
タを連続して出力するように動作できる。これは、単位
時間当たりのデータ出力数を増やせる効果がある。

【００２５】上記目的を達成するために、請求項６に係
る発明では、３×３の９個の等しい面積の領域に分割さ
れた半導体チップと、前記９個の領域のうち、少なくと
も中央の１つの領域に配置されたメイン制御ブロック
と、前記メイン制御ブロックにより制御され、前記９個
の領域のうち、周縁の８つの領域各々に配置された、メ
モリセルアレイ、データ入出力回路およびメモリ制御回
路とを含むメモリブロックとを具備することを特徴とす
る。

【００２６】請求項６に係る発明であると、メイン制御
ブロックを、少なくとも中央の１つの領域に配置し、メ
モリブロックを、周縁の８つの領域各々に配置するの
で、メイン制御ブロックからメモリブロックまでの距離
を最短とすることができる。このため、メイン制御ブロ
ックからの信号がメモリブロックまで、より短い時間で
到達するようになる。これは、大容量化に伴なってチッ
プサイズが大きくなってきても、装置動作の速度の低下
を抑制する。

【００２７】また、請求項７に係る発明では、請求項６
に係る発明において、外部への接続端子が、２次元的に
配置されているパッケージに封止されていることを特徴
とする。

【００２８】請求項７に係る発明であると、外部への接
続端子が、２次元的に配置されているので、パッド数の
増加に対応できる。

【００２９】上記目的を達成するために、請求項８に係
る発明では、複数のメモリブロックに分割された半導体
チップと、前記複数のメモリブロック各々に設けられた
入出力端子、および入出力用電源端子と、前記複数のメ
モリブロックから読み出される、または前記複数のメモ
リブロックに書き込まれるデータは、同一メモリブロッ
クに設けられている前記入出力端子を経由することを特
徴とする。

【００３０】請求項８に係る発明であると、複数のメモ
リブロックから読み出される、または複数のメモリブロ
ックに書き込まれるデータが、同一メモリブロックに設
けられている入出力端子を経由するので、メモリブロッ
クからその他の領域までデータを転送する方式に比べ、
データの転送距離を短くすることができる。

【００３１】請求項９に係る発明では、請求項８に係る
発明において、前記半導体チップは、３×３の９個の等
しい面積の領域に分割され、前記９個の領域のうち、少
なくとも中央の１つの領域にメイン制御ブロックを配置
し、前記メイン制御ブロックにより制御され、前記９個
の領域のうち、周縁の８つの領域各々に、メモリセルア
レイ、データ入出力回路およびメモリ制御回路とを含む
メモリブロックを配置したことを特徴とする。

【００３２】請求項９に係る発明であると、メイン制御
ブロックを、少なくとも中央の１つの領域に配置し、メ
モリブロックを、周縁の８つの領域各々に配置するの
で、メイン制御ブロックからメモリブロックまでの距離
を最短とすることができる。

【００３３】上記目的を達成するために、請求項１０に
係る発明では、メモリセルアレイ、データ入出力回路お
よびメモリ制御回路をそれぞれ含むメモリブロックの回
路パターンおよび前記メモリブロックを制御するメイン
制御ブロックの回路パターンをそれぞれ用意し、前記メ
モリブロックの回路パターンおよび前記メイン制御ブロ
ックの回路パターンのいずれか大きい方のパターンと同
じ大きさを持つ領域を３×３で９個並べ、前記９個の領
域のうち、周縁の８つの領域に、前記メモリブロックの
回路パターンをそれぞれ配置し、少なくとも中央の１つ
の領域に、前記メイン制御ブロックの回路パターンを配
置することを特徴とする。

【００３４】請求項１０に係る発明であると、いずれか
の大きい方の回路パターンと同じ大きさを持つ領域を３
×３で９個並べるので、レイアウトの自由度が高まる。
例えばメモリブロックの回路パターンの方が大きくなれ
ば、メイン制御ブロックの回路パターンに余裕が生ず
る。この余裕を利用して、メイン制御ブロックの設計変
更、例えばトランジスタ、あるいは昇圧用キャパシタの
寸法の拡大などの変更が可能となる。また、メイン制御
ブロックに生ずる余裕を利用して、テストモード用の回
路、例えばビルトインセルフテスト用の回路などを配置
することもできる。さらにメイン制御ブロックにスペー
スを残しておけば、このスペースに、将来、他の回路を
追加して配置することもできる。例えば新しい機能が装
置に追加されるとき、この新しい機能を達成するための
回路が必要となるが、この回路を、上記のスペースに配
置すれば良い。このように、請求項１０に係る発明であ
ると、特にメモリブロックの配置位置の変更など、装置
の全体に及ぶような設計変更をせずに済み、新しい機能
が装置に追加されるときなどに有効である。

【００３５】反対に、メイン制御ブロックの回路パター
ンの方が大きくなれば、メモリブロックの回路パターン
に余裕が生ずる。この余裕を利用して、メモリブロック
の設計変更、例えばメモリセルの寸法の拡大、センスア
ンプやデコーダの寸法の拡大などの変更が可能となる。

【００３６】上記目的を達成するために、請求項１１に
係る発明では、外部アドレス信号、外部コマンド信号、
外部クロック信号および外部電源電位を受け、内部アド
レス信号、内部コマンド信号、内部クロック信号および
内部電源電位をそれぞれ出力するメイン制御ブロック
と、前記メイン制御ブロックにより制御され、前記内部
アドレス信号、内部コマンド信号、内部クロック信号お
よび内部電源電位を受け、前記内部クロック信号に同期
して外部からの入力データを、書き込み選択したメモリ
セルに書き込む、および読み出し選択したメモリセルか
ら出力データを、前記内部クロック信号に同期して外部
へ出力する、複数のメモリブロックと、前記メイン制御
ブロックに配置された、前記外部アドレス信号、外部コ
マンド信号、外部クロック信号および外部電源電位を受
ける外部パッド群と、前記複数のメモリブロックの各々
に配置された、前記入力データおよび前記出力データを
受ける外部パッド群とを具備することを特徴とする。

【００３７】請求項１１に係る発明であると、外部アド
レス信号、外部コマンド信号、外部クロック信号および
外部電源電位を受ける外部パッド群を、メイン制御ブロ
ックに配置し、入力データおよび出力データを受ける外
部パッド群を、メモリブロックに配置する。これによ
り、従来、外部アドレス信号、外部コマンド信号、外部
クロック信号、外部電源電位、入力データ、出力データ
を受けるパッド群を、メモリセルアレイ間、あるいはチ
ップの縁に設定された周辺回路ブロックにまとめて配置
していた方式に比べ、チップ上に、パッドを配置できる
領域を増やすことができる。よって、多数のパッドを、
チップ上に配置できる。

【００３８】上記目的を達成するために、請求項１２に
係る発明では、外部アドレス信号、外部コマンド信号、
外部クロック信号および外部電源電位を受け、内部アド
レス信号、内部コマンド信号、内部クロック信号および
内部電源電位をそれぞれ出力するメイン制御ブロック
と、前記メイン制御ブロックにより制御され、前記内部
アドレス信号、内部コマンド信号、内部クロック信号お
よび内部電源電位を受け、前記内部クロック信号に同期
して外部からの入力データを、書き込み選択したメモリ
セルに書き込む、および読み出し選択したメモリセルか
ら出力データを、前記内部クロック信号に同期して外部
へ出力する、複数のメモリブロックと、前記複数のメモ
リブロック各々の内部に形成される配線群よりも、上層
の配線層を使用して形成された、前記メイン制御ブロッ
クと前記複数のメモリブロックの各々とを互いに接続
し、前記複数のメモリブロックを制御するための信号が
供給される配線群とを具備することを特徴とする。

【００３９】請求項１２に係る発明であると、メイン制
御ブロックと複数のメモリブロックの各々とを互いに接
続し、複数のメモリブロックを制御するための信号が供
給される配線群を、複数のメモリブロック各々の内部に
形成される配線群よりも、上層の配線層を使用して形成
する。これにより、メモリブロックと、メイン制御ブロ
ックとを、互いに独立して設計することができ、メモリ
ブロックおよび制御回路とを、互いに融合させながら設
計していた従来に比べ、開発効率を高めることができ
る。よって、開発期間が短縮される。また、メイン制御
ブロックには、主としてロジック回路が集まり、ロジッ
クＩＣを基本的に構成する。これに対し、メモリブロッ
クには、主としてメモリ回路が集まり、メモリＩＣを基
本的に構成する。したがって、メイン制御ブロックとメ
モリブロックとを互いに独立して設計できる請求項１２
に係る発明であると、上記ブロックごとに設計者の専門
化を図ることができ、機能の高度化を、さらに加速でき
る。例えば、メイン制御ブロックがロジックＩＣである
ために、装置を、ロジックＩＣ搭載型の大規模容量半導
体記憶装置、例えばプロセサ搭載型の大規模容量半導体
記憶装置などの製品に派生させることが、容易になる。

【００４０】上記目的を達成するために、請求項１３に
係る発明では、外部アドレス信号、外部コマンド信号、
外部クロック信号および外部電源電位を受け、内部アド
レス信号、内部コマンド信号、内部クロック信号および
内部電源電位をそれぞれ出力するメイン制御ブロック
と、前記メイン制御ブロックにより制御され、前記内部
アドレス信号、内部コマンド信号、内部クロック信号お
よび内部電源電位を受け、前記内部クロック信号に同期
して外部からの入力データを、書き込み選択したメモリ
セルに書き込む、および読み出し選択したメモリセルか
ら出力データを、前記内部クロック信号に同期して外部
へ出力する、複数のメモリブロックと、前記メイン制御
ブロックと前記複数のメモリブロック各々とを互いに接
続し、前記メイン制御ブロックにより発生された前記内
部アドレス信号、内部コマンド信号、内部クロック信号
および内部電源電位を、前記複数のメモリブロック各々
に供給する供給配線と、前記複数のメモリブロック各々
に分散して配置された、前記入力データおよび前記出力
データを受ける外部パッドと前記メモリセルとを互いに
電気的に結合するデータ転送系回路とを具備することを
特徴とする。

【００４１】請求項１３に係る発明であると、入力デー
タおよび出力データを受ける外部パッドとメモリセルと
を互いに電気的に結合するデータ転送系回路を、複数の
メモリブロック各々に分散して配置する。データ転送系
回路は、各メモリブロック内で閉じており、これによ
り、チップサイズ当りのデータ転送系回路の長さを、メ
モリセルアレイ間、あるいはチップの縁に設定された周
辺回路ブロックまで延長していた従来に比べて、短縮で
き、データ転送を、より高速に行うことができる。

【００４２】上記目的を達成するために、請求項１４に
係る発明では、３×３の９個の等しい面積の領域に分割
された半導体チップと、前記９個の領域のうち、少なく
とも中央の１つの領域に配置され、外部アドレス信号、
外部コマンド信号、外部クロック信号および外部電源電
位を受け、内部アドレス信号、内部コマンド信号、内部
クロック信号および内部電源電位をそれぞれ出力するメ
イン制御ブロックと、前記９個の領域のうち、周縁の８
つの領域各々に配置され、前記メイン制御ブロックによ
り制御される、前記内部アドレス信号、内部コマンド信
号、内部クロック信号および内部電源電位を受け、前記
内部クロック信号に同期して外部からの入力データを、
書き込み選択したメモリセルに書き込む、および読み出
し選択したメモリセルから出力データを、前記内部クロ
ック信号に同期して外部へ出力するメモリブロックとを
具備することを特徴とする。

【００４３】請求項１４に係る発明であると、半導体チ
ップを、３×３の９個の等しい面積の領域に分割し、中
央の１つの領域にメイン制御ブロックを配置し、周辺の
８つの領域各々にメモリブロックを配置する。これによ
り、メイン制御ブロックから、各メモリブロックまでの
距離をほぼ均等にでき、メイン制御ブロックから発生さ
れ、各メモリブロックに供給される制御信号、および内
部電源電位の、各メモリブロックに到達するまでのディ
レイ差を最小限にできる。これにより、メイン制御ブロ
ックは、より高速に各メモリブロックを制御することが
できる。

【００４４】上記目的を達成するために、請求項１５に
係る発明では、３×３の９個の等しい面積の領域に分割
された半導体チップと、前記９個の領域のうち、少なく
とも中央の１つの領域に配置され、外部アドレス信号、
外部コマンド信号、外部クロック信号および外部電源電
位を受け、内部アドレス信号、内部コマンド信号、内部
クロック信号および内部電源電位をそれぞれ出力するメ
イン制御ブロックと、前記９個の領域のうち、周縁の８
つの領域各々に配置され、前記メイン制御ブロックによ
り制御される、前記内部アドレス信号、内部コマンド信
号、内部クロック信号および内部電源電位を受け、前記
内部クロック信号に同期して外部からの入力データを、
書き込み選択したメモリセルに書き込む、および読み出
し選択したメモリセルから出力データを、前記内部クロ
ック信号に同期して外部へ出力するメモリブロックと、
前記メイン制御ブロックに配置された、前記外部アドレ
ス信号、外部コマンド信号、外部クロック信号および外
部電源電位を受ける外部パッド群と、前記複数のメモリ
ブロックの各々に配置された、前記入力データおよび前
記出力データを受ける外部パッド群と、前記メイン制御
ブロックと前記複数のメモリブロック各々とを互いに接
続し、前記メイン制御ブロックにより発生された前記内
部アドレス信号、内部コマンド信号、内部クロック信号
および内部電源電位を、前記複数のメモリブロック各々
に供給する供給配線と、前記供給配線を形成する配線群
よりも下層にある配線層のみを使用して形成され、前記
複数のメモリブロック各々に分散して配置された、前記
入力データおよび前記出力データを受ける外部パッドと
前記メモリセルとを互いに電気的に結合するデータ転送
系回路とを具備することを特徴とする。

【００４５】請求項１５に係る発明であると、まず半導
体チップを、３×３の９個の等しい面積の領域に分割
し、中央の１つの領域にメイン制御ブロックを配置し、
周辺の８つの領域各々にメモリブロックを配置する。こ
れにより、メイン制御ブロックから、各メモリブロック
までの距離をほぼ均等にでき、メイン制御ブロックから
発生され、各メモリブロックに供給される制御信号、お
よび内部電源電位の、各メモリブロックに到達するまで
のディレイ差を最小限にできる。これにより、メモリ制
御ブロックは、より高速に各メモリブロックを制御する
ことができる。

【００４６】さらに、外部アドレス信号、外部コマンド
信号、外部クロック信号および外部電源電位を受ける外
部パッド群を、メイン制御ブロックに配置し、入力デー
タおよび出力データを受ける外部パッド群を、メモリブ
ロックに配置する。これにより、従来、外部アドレス信
号、外部コマンド信号、外部クロック信号、外部電源電
位、入力データ、出力データを受けるパッド群を、メモ
リセルアレイ間、あるいはチップの縁に設定された周辺
回路ブロックにまとめて配置していた方式に比べ、チッ
プ上に、パッドを配置できる領域を増やすことができ
る。

【００４７】さらに、入力データおよび出力データを受
ける外部パッドとメモリセルとを互いに電気的に結合す
るデータ転送系回路を、複数のメモリブロック各々に分
散して配置する。データ転送系回路は各メモリブロック
内で閉じており、これにより、チップサイズ当りのデー
タ転送系回路の長さを、メモリセルアレイ間、あるいは
チップの縁に設定された周辺回路ブロックまで延長して
いた従来に比べて、短縮でき、データ転送を、より高速
に行うことができる。

【００４８】さらに、データ転送系回路は、メイン制御
ブロックと複数のメモリブロックの各々とを互いに接続
し、複数のメモリブロックを制御するための信号が供給
される供給配線を形成する配線層よりも、下層の配線層
のみを使用して形成される。これにより、メモリブロッ
クと、メイン制御ブロックとを、互いに独立して設計す
ることができ、メモリブロックおよび制御回路とを、同
時に設計していた従来に比べ、開発効率を高めることが
できる。

【００４９】上記目的を達成するために、請求項１６に
係る発明では、３×３の９個の、互いに等しい形の領域
を有する半導体チップと、前記９個の領域のうち、中央
の１つの領域に配置されたロジック集積回路と、前記９
個の領域のうち、中央の１つの領域を除く、周辺の８つ
の領域それぞれに配置された、メモリセルアレイを含む
メモリ集積回路とを具備することを特徴とする。

【００５０】請求項１６に係る発明であると、３×３の
９個の、互いに等しい形の領域を持つ半導体チップを持
ち、これら９個の領域のうち、中央の１つの領域にロジ
ック集積回路を配置し、前記９個の領域のうち、中央の
１つの領域を除く、周辺の８つの領域それぞれにメモリ
セルアレイを含むメモリ集積回路を配置することで、ロ
ジック集積回路から、各メモリ集積回路までの距離のバ
ラツキを、最も小さくすることができる。これは、１つ
のロジック集積回路が、８つのメモリ集積回路を同時に
制御するとき、８つのメモリ集積回路それぞれへの信号
到達時間のバラツキを、最も小さくできる。したがっ
て、８つのメモリ集積回路を持つ半導体記憶装置におい
て、その動作を、最も高速にできるメモリ集積回路の配
置となる。

【００５１】上記目的を達成するために、請求項１７に
係る発明では、３×３の９個の、互いに等しい形の領域
を有する半導体チップと、前記９個の領域のうち、中央
の１つの領域を除く、周辺の８つの領域それぞれに配置
された、メモリセルアレイ、前記メモリセルアレイから
の出力データを前記半導体チップ外部に出力するととも
に、前記半導体チップ外部から入力データを前記メモリ
セルアレイに入力するデータ入出力回路、前記データ入
出力回路のデータ入出力動作を制御する制御回路とを含
むメモリ集積回路と、前記９個の領域のうち、中央の１
つの領域に配置された、メモリセルアレイのアドレス
を、前記８つメモリ集積回路に含まれた前記メモリセル
アレイそれぞれに対して、同時に指定する回路、および
動作モードを、前記８つメモリ集積回路に含まれた少な
くとも前記制御回路に対して、同時に指定する回路とを
具備することを特徴とする。

【００５２】請求項１７に係る発明であると、３×３の
９個の、互いに等しい形の領域を持つ半導体チップを持
ち、これら９個の領域のうち、中央の１つの領域にロジ
ック集積回路を配置し、前記９個の領域のうち、中央の
１つの領域を除く、周辺の８つの領域それぞれにメモリ
セルアレイを含むメモリ集積回路を配置することで、ロ
ジック集積回路から、各メモリ集積回路までの距離のバ
ラツキを、最も小さくすることができる。このような配
置を有しつつ、ロジック集積回路は、８つのメモリ集積
回路をそれぞれ同時に制御する。さらに、８つのメモリ
集積回路はそれぞれ、データ入出力回路を有する。この
ため、メモリセルアレイからデータ入出力回路までの距
離も小さくなる。したがって、８つのメモリ集積回路を
持つ半導体記憶装置において、その制御動作が、最も高
速となる。また、メモリセルアレイからデータ入出力回
路までの距離も短くなるので、データ入出力動作も、速
くなる。

【００５３】上記目的を達成するために、請求項１８に
係る発明では、３×３の９個の、互いに等しい形の領域
に区切られた半導体チップと、前記９個の領域のうち、
中央の１つの領域を除く、周辺の８つの領域それぞれに
配置されたメモリ集積回路と、前記９個の領域のうち、
前記中央の１つの領域に配置されたロジック集積回路と
を具備し、前記９個の領域のうち、中央の１つの領域を
除く、周辺の８つの領域は、さらに互いに等しい形の第
１、第２の領域、これら第１、第２の領域の間の第３の
領域に区切られ、前記第１、第２の領域それぞれにメモ
リセルアレイが配置され、前記第３の領域に前記メモリ
セルアレイからの出力データを前記半導体チップ外部に
出力するとともに、前記半導体チップ外部から入力デー
タを前記メモリセルアレイに入力するデータ入出力回
路、および前記データ入出力回路のデータ入出力動作を
制御する制御回路がそれぞれ配置され、前記９個の領域
のうち、中央の１つの領域に、メモリセルアレイのアド
レスを、前記８つメモリ集積回路に含まれた前記メモリ
セルアレイそれぞれに対して、同時に指定する回路、お
よび動作モードを、前記８つメモリ集積回路に含まれた
少なくとも前記制御回路に対して、同時に指定する回路
がそれぞれ配置されていることを特徴とする。

【００５４】請求項１８に係る発明であると、３×３の
９個の、互いに等しい形の領域を持つ半導体チップを持
ち、これら９個の領域のうち、中央の１つの領域にロジ
ック集積回路を配置し、前記９個の領域のうち、中央の
１つの領域を除く、周辺の８つの領域それぞれにメモリ
セルアレイを含むメモリ集積回路を配置することで、ロ
ジック集積回路から、各メモリ集積回路までの距離のバ
ラツキを、最も小さくすることができる。このような配
置を有しつつ、ロジック集積回路は、８つのメモリ集積
回路をそれぞれ同時に制御する。さらに、８つのメモリ
集積回路はそれぞれ、第１、第２の領域の間の第３の領
域に区切られている。そして、前記第１、第２の領域そ
れぞれにメモリセルアレイを配置し、前記第３の領域に
データ入出力回路、および前記データ入出力回路のデー
タ入出力動作を制御する制御回路をそれぞれを配置す
る。これにより、第１、第２の領域にそれぞれ配置され
ているメモリセルアレイからデータ入出力回路までの距
離を、最も小さくすることができる。したがって、８つ
のメモリ集積回路を持つ半導体記憶装置において、その
制御動作、およびデータ入出力動作を、最も高速とでき
る。

【００５５】上記目的を達成するために、請求項１９に
係る発明では、外部アドレス信号、外部コマンド信号、
外部クロック信号および外部電源電位を受け、内部アド
レス信号、内部コマンド信号、内部クロック信号および
内部電源電位をそれぞれ出力するメイン制御ブロック
と、前記メイン制御ブロックにより制御され、前記内部
アドレス信号、内部コマンド信号、内部クロック信号お
よび内部電源電位を受け、前記内部クロック信号に同期
して外部からの入力データを、書き込み選択したメモリ
セルに書き込む、および読み出し選択したメモリセルか
ら出力データを、前記内部クロック信号に同期して外部
へ出力する、複数のメモリブロックとを具備する半導体
記憶装置の動作方法であって、前記半導体記憶装置から
データを読み出すとき、前記複数のメモリブロックの全
てから、少なくとも１つのデータを読み出し、外部へ同
時に出力することを特徴とする。

【００５６】請求項１９に係る発明であると、データを
読み出すときに、複数のメモリブロック全てから、少な
くとも１つのデータを読み出し、外部へ出力するので、
全てのメモリブロックを同時に活性状態となる。これ
は、メイン制御ブロック、およびメイン制御ブロックに
より制御される複数のメモリブロックとを有する半導体
記憶装置の動作方法において、その能力を最大限に引き
出せる効果がある。

【００５７】上記目的を達成するために、請求項２０に
係る発明では、外部アドレス信号、外部コマンド信号、
外部クロック信号および外部電源電位を受け、内部アド
レス信号、内部コマンド信号、内部クロック信号および
内部電源電位をそれぞれ出力するメイン制御ブロック
と、前記メイン制御ブロックにより制御され、前記内部
アドレス信号、内部コマンド信号、内部クロック信号お
よび内部電源電位を受け、前記内部クロック信号に同期
して外部からの入力データを、書き込み選択したメモリ
セルに書き込む、および読み出し選択したメモリセルか
ら出力データを、前記内部クロック信号に同期して外部
へ出力する、複数のメモリブロックとを具備する半導体
記憶装置の回路配置パターンであって、前記複数のメモ
リブロックの各々が、第１の回路領域、第２の回路領
域、前記第１の回路領域と第２の回路領域との間の第３
の回路領域の３つの領域に分けられていて、前記第１の
回路領域の回路配置パターンと、前記第２の回路領域の
回路配置パターンとが互いに鏡像関係となっていて、前
記第３の回路領域に配置される回路が、前記第１の領域
に配置される回路および前記第２の領域に配置される回
路で共有される回路となっていることを特徴とする。

【００５８】請求項２０に係る発明であると、メモリブ
ロックの回路の、特に配線パターンを、第３の回路領域
から、互いに鏡像関係である第１の回路領域と第２の回
路領域とに向かって放射状に延ばすことができ、かつ放
射状に延びた配線パターンをそれぞれメモリブロック内
で終端させることができる。このような回路配置パター
ンを持つメモリブロックを、コピーにより、複数のメモ
リブロックを得ていくと、メモリブロック間に、無駄な
領域が発生しなくなる効果がある。

【００５９】

【発明の実施の形態】以下、この発明の一実施の形態
を、シンクロナスＤＲＡＭを例にとり、図面を参照しな
がら説明する。

【００６０】図１は、この発明の一実施の形態に係るシ
ンクロナスＤＲＡＭの基本構成を示す構成図である。

【００６１】図１に示すように、この発明に係るシンク
ロナスＤＲＡＭは、１つのチップ１を、メイン制御ブロ
ック１０と、複数のメモリブロック２０とに分割してい
る。メイン制御ブロック１０は、複数のメモリブロック
２０を制御するように構成され、複数のメモリブロック
２０は、メイン制御ブロック１０によって制御されるよ
うに構成されている。

【００６２】メイン制御ブロック１０には、外部端子と
してのパッド群３０と、メイン制御回路１１とが含まれ
ている。パッド群３０は、外部アドレス信号、外部コマ
ンド信号、外部クロック信号および外部電源電位を受け
る。メイン制御回路１１は、外部アドレス信号、外部コ
マンド信号、外部クロック信号および外部電源電位か
ら、内部アドレス信号、内部コマンド信号、内部クロッ
ク信号および内部電源電位をそれぞれ生成する。

【００６３】パッド群３０には、外部アドレス信号の入
力端子となるアドレス信号パッド群３０-ADD、外部コマ
ンド信号の入力端子となるコマンド信号パッド群３０-C
MD、外部クロック信号の入力端子となるクロック信号パ
ッド３０-CLK、および外部電源電位の入力端子となる電
源パッド群３０-Vが含まれている。

【００６４】メイン制御回路１１には、入力された外部
アドレス信号から内部アドレス信号を生成するアドレス
ジェネレータ（アドレス信号生成回路）１２、入力され
た外部コマンド信号から内部コマンド信号を生成するコ
マンドジェネレータ（コマンド信号生成回路）１４、入
力された外部クロック信号から内部クロック信号を生成
するクロックジェネレータ（クロック信号生成回路）１
６、および入力された外部電源電位から内部電源電位を
生成するＤＣ電圧ジェネレータ（内部電源電位生成回
路）１８が含まれている。

【００６５】一方、複数のメモリブロック２０それぞれ
には、外部端子としてのパッド群３０と、メモリセルア
レイ２１と、ローカル制御回路２３とが含まれている。
パッド群３０は、入出力データ、およびデータ入出力用
外部電源電位を受ける。メモリセルアレイ２１は、デー
タを格納するための、複数のメモリセルＭＣを有する。
ローカル制御回路２３は、内部アドレス信号、内部コマ
ンド信号、内部クロック信号および内部電源電位をそれ
ぞれ受け、内部クロック信号に同期して、外部から入力
されたデータを、複数のメモリセルＭＣのうち、選択さ
れたメモリセルＭＣに書き込む、および複数のメモリセ
ルＭＣのうち、選択されたメモリセルＭＣからデータを
読み出し、内部クロック信号に同期して、外部へデータ
を出力する。

【００６６】パッド群３０には、データの入出力端子と
なるＩ／Ｏパッド群３０-I/O、およびデータ入出力用の
外部電源電位の入力端子となる電源パッド群３０-VI/O
が含まれている。

【００６７】メモリセルアレイ２１には、図示せぬデー
タ線を介してローカル制御回路２３に接続されるダイナ
ミック型の、複数のメモリセルＭＣが含まれている。

【００６８】ローカル制御回路２３には、内部コマンド
信号に応じて、内部クロック信号と同期してデータをデ
ータ入出力端子に入出力するデータ入出力回路２４と、
内部コマンド信号および内部アドレス信号に応じて、内
部クロック信号と同期して複数のメモリセルＭＣのなか
から、特定のメモリセルＭＣにデータを書き込みおよび
特定のメモリセルＭＣからデータを読み出す、メモリ制
御回路２６とが含まれている。

【００６９】データ入出力回路２４には、図示せぬＩ／
Ｏバッファ、およびＩ／Ｏバッファを制御する図示せぬ
Ｉ／Ｏ制御回路などが含まれている。Ｉ／Ｏ制御回路
は、ＤＣ電圧ジェネレータ１８で発生された内部電源電
位によって動作され、Ｉ／Ｏバッファは、電源パッド群
３０-VI/O に入力されたデータ入出力用の外部電源電位
によって動作される。

【００７０】メモリ制御回路２６には、メモリセルアレ
イのアドレスを指定するための図示せぬロウデコーダお
よび図示せぬカラムデコーダ、ＤＱバッファなどを含む
図示せぬデータ転送系回路、データ転送系回路を制御す
る図示せぬデータ転送系回路制御回路、ビット線センス
アンプおよびビット線イコライザを制御する図示せぬビ
ット線制御回路などが含まれている。メモリ制御回路２
６は、ＤＣ電圧ジェネレータ１８で発生された内部電源
電位によって動作される。

【００７１】図２は、この発明の一実施の形態に係るシ
ンクロナスＤＲＡＭの外観を示す斜視図である。

【００７２】図２に示すように、一実施の形態に係るＤ
ＲＡＭは、チップ１の全体が、縦３ブロック、横３ブロ
ック（３×３）で９個の、互いに等しい面積（互いに等
しい形）の領域Ｂ１〜Ｂ９に分割されている。

【００７３】中央の１つの領域Ｂ９はメイン制御ブロッ
ク１０とされ、メイン制御回路１１が配置される。

【００７４】また、領域Ｂ９の周辺にある８つの領域Ｂ
１〜Ｂ８はそれぞれメモリブロック２０とされ、領域Ｂ
１〜Ｂ８それぞれには、１２８Ｍの記憶容量を有するメ
モリセルアレイ２１およびローカル制御回路２３が配置
される。

【００７５】領域Ｂ１〜Ｂ９それぞれには、パッド群３
０が配置されている。

【００７６】まず、領域Ｂ９に配置されたパッド群３０
-B9 には、アドレス信号パッド群３０-ADD、コマンド信
号パッド群３０-CMD、クロック信号パッド３０-CLK、お
よび電源パッド群３０-Vが含まれている。

【００７７】また、領域Ｂ１〜Ｂ８それぞれに配置され
たパッド群３０-B1 〜３０-B8 には、Ｉ／Ｏパッド群３
０-I/O、および電源パッド群３０-VI/O が含まれてい
る。パッド群３０-B1 〜３０-B8 はそれぞれ、同一領域
のみで使用される。

【００７８】次に、メイン制御ブロックの、より詳細な
構成の一つを説明する。

【００７９】図３は、メイン制御ブロック１０のブロッ
ク図である。

【００８０】図３に示すように、ＤＣ電圧ジェネレータ
１８は、外部ＤＣ電圧（ＶＣＣ，ＶＳＳ）を受け、外部
ＤＣ電圧から内部ＤＣ電圧を発生させ、発生させた内部
ＤＣ電圧を、領域Ｂ１〜Ｂ８、Ｂ９それぞれに対して出
力する。

【００８１】ＤＣ電圧ジェネレータ１８は、外部高電位
ＶＣＣ（もしくは外部接地電位ＶＳＳ）から基板電位Ｓ
ＳＢを発生させるＳＳＢ発生回路、外部高電位ＶＣＣか
ら内部高電位ＶＤＤを発生させるＶＤＤ発生回路、外部
高電位ＶＣＣ（もしくは内部高電位ＶＤＤ）から昇圧電
位ＶＰＰを発生させるＶＰＰ発生回路、外部高電位ＶＣ
Ｃ（もしくは内部高電位ＶＤＤ）から基準電位ＶＲＥＦ
を発生させるＶＲＥＦ発生回路、外部高電位ＶＣＣ（も
しくは内部高電位ＶＤＤ）からプレート電位ＶＰＬを発
生させるＶＰＬ発生回路、外部高電位ＶＣＣ（もしくは
内部高電位ＶＤＤ）からプリチャージ電位ＶＢＬを発生
させるＶＢＬ発生回路を含んでいる。

【００８２】クロックジェネレータ１６は、外部クロッ
ク入力（ＣＬＫ）を受け、外部クロック入力から内部ク
ロックＣＬＫ_INT.を発生させ、発生させた内部クロック
ＣＬＫ_INT.を、領域Ｂ１〜Ｂ８、Ｂ９それぞれに対して
出力する。

【００８３】コマンドジェネレータ１４は、外部コマン
ド信号（ /ＲＡＳ， /ＣＡＳ， /ＷＥ，ＤＱＭ，ＢＳ，
/ＣＳ）を内部クロックＣＬＫ_INT.に同期して取り込
み、取り込まれた外部コマンド信号から内部コマンド信
号を発生させ、領域Ｂ１〜Ｂ８、Ｂ９それぞれに対して
出力する。

【００８４】コマンドジェネレータ１４は、ＲＡＳバッ
ファ、ＣＡＳバッファ、ＷＥバッファ、バンクをセレク
トするバンクセレクト制御回路、ワード線を制御するワ
ード線制御回路、センスアンプを制御するセンスアンプ
制御回路、および書き込みモードか読み出しモードかを
判定するリードライト判定回路を含んでいる。

【００８５】アドレスジェネレータ１２は、アドレス入
力（Ａ０〜Ａ１４）を内部クロックＣＬＫ_INT.に同期し
て取り込み、取り込まれたアドレス入力から内部コマン
ド信号の状態に応じて内部アドレスを発生させ、領域Ｂ
１〜Ｂ８それぞれに対して出力する。アドレスジェネレ
ータ１２は、ロウアドレスバッファ、カラムアドレスバ
ッファを含んでいる。

【００８６】また、パッド群３０（３０-B9 ）の一つの
構成例は、図３に示すように、外部アドレス用パッドを
１５個、外部コマンド用パッドを６個、外部クロック用
パッドを２個、外部電源用パッドを２個の合計２５個で
ある。

【００８７】なお、この明細書では、クロックジェネレ
ータに入力される“ＣＬＫ”、“ＣＫＥ”の２種類をク
ロック信号群、コマンドジェネレータに入力される“Ｂ
Ｓ”、“ /ＣＳ”、“ＤＱＭ”、“ /ＲＡＳ”、“ /Ｃ
ＡＳ”、“ /ＷＥ”の６種類を外部コマンド信号群、ア
ドレスジェネレータに入力される“Ａ０〜Ａ１４”をア
ドレス信号群、とそれぞれ定義する。

【００８８】“ＣＬＫ”はクロック入力であり、動作基
準クロックである。全てのファンクションは、クロック
入力ＣＬＫの立ち上がりエッジに同期して実行される。

【００８９】“ＣＫＥ”はクロックイネーブルであり、
クロック入力ＣＬＫを内部でサスペンドする目的で使用
される。クロックイネーブルが“Ｌ”レベルのとき、ク
ロック入力ＣＬＫはサスペンドされ、ＤＲＡＭは、その
時の状態を保つ。

【００９０】“ＢＳ”はバンクセレクトであり、バンク
＃０、バンク＃１の２つのバンクのうち、どちらのバン
クに対するオペレーションかを指定する。バンクセレク
トＢＳが“Ｌ”レベルでバンク＃０、バンクセレクトＢ
Ｓが“Ｈ”レベルでバンク＃１で指定される。

【００９１】“ /ＣＳ”はチップセレクトで、コマンド
の取り込みを制御する。チップセレクト /ＣＳが“Ｌ”
レベルのとき、クロック入力ＣＬＫの立ち上がりエッジ
でコマンドが取り込まれる。一方、チップセレクト /Ｃ
Ｓが“Ｈ”レベルのとき、コマンドは取り込まれない。

【００９２】“ＤＱＭ”はアウトプットディセーブル／
ライトマスクである。“ＤＱＭ”は、リードサイクルの
とき、出力制御信号として働く。クロック入力ＣＬＫの
立ち上がりエッジで“ＤＱＭ”が“Ｈ”レベルのとき、
その次のクロック入力ＣＬＫの立ち上がりエッジで出力
されるデータがディセーブルされる。一方、ライトサイ
クルのとき、入力データマスクとして働く。クロック入
力ＣＬＫの立ち上がりエッジで“ＤＱＭ”が“Ｈ”レベ
ルのとき、ライトデータがマスクされる。

【００９３】“ /ＲＡＳ”はロウアドレスストローブ、
“ /ＣＡＳ”はカラムアドレスストローブ、“ /ＷＥは
ライトイネーブルである。これら３つの信号は、オペレ
ーションコマンドを構成し、クロック入力ＣＬＫの立ち
上がりエッジで取り込まれる。

【００９４】“ /ＲＡＳ， /ＣＡＳ”がそれぞれ“Ｌ，
Ｈ”のとき、 /ＲＡＳコマンドとなる。このとき、ライ
トイネーブル /ＷＥが“Ｈ”レベルで、バンクアクティ
ベートコマンドとなり、バンクセレクトＢＳで指定され
たバンクがアクティブとなる。一方、ライトイネーブル
/ＷＥが“Ｌ”レベルで、プリチャージコマンドとな
り、バンクがアイドル状態となる。

【００９５】また、“ /ＲＡＳ， /ＣＡＳ”がそれぞ
れ、“Ｈ，Ｌ”のとき、 /ＣＡＳコマンドとなり、カラ
ムサイクルが開始される。このとき、ライトイネーブル
/ＷＥが“Ｈ”レベルで、リードサイクル、ライトイネ
ーブル /ＷＥが“Ｌ”レベルで、ライトサイクルとな
る。

【００９６】なお、これらの外部クロック信号群、外部
コマンド信号群は一例である。例えば外部コマンド信号
群については、上記６種類の信号の他、別の信号を付加
したり、あるいは上記外部コマンド信号群のうちのいく
つかを、別の信号に置き換えても良い。

【００９７】次に、メモリブロックの、より詳細な構成
の一つを説明する。

【００９８】図４は、メモリブロック２０のブロック図
である。

【００９９】図４に示すように、メモリブロック２０に
は、メモリセルＭＣと、データ入出力回路２４と、内部
アドレス信号にしたがってメモリセルＭＣを選択し、選
択されたメモリセルＭＣのデータを、内部コマンドにし
たがってデータ入出力回路２４へ転送していくメモリ制
御回路２６と、メモリ制御回路２６により制御され、メ
モリセルＭＣとデータ入出力回路２４とを互いに接続す
るデータ転送系回路２８とが含まれている。

【０１００】データ転送系回路２８には、ビット線対
（ＢＬ対）に接続された、ビット線センスアンプ／ビッ
ト線イコライザ３６と、ビット線対をＤＱ線対に接続す
るカラムゲート３８、ＤＱ線対をファイナルデータ線対
に接続するデータ線回路４０とが含まれている。

【０１０１】データ入出力回路２４には、フィナルデー
タ線対をＩ／Ｏパッド３０-I/Oに接続するＩ／Ｏバッフ
ァ３２と、内部コマンド信号および内部クロックＣＬＫ
_INT.にしたがって、Ｉ／Ｏバッファ３２を制御するＩ／
Ｏ制御回路３４とが含まれている。Ｉ／Ｏバッファ３２
は、データ転送系回路２８からの出力データを、Ｉ／Ｏ
パッド３０-I/Oに供給する出力バッファと、Ｉ／Ｏパッ
ドからの入力データを、データ転送系回路２８に供給す
る入力バッファとを含んでいる。出力バッファは、外部
から供給される出力用電源端子に供給される外部電位Ｖ
ＣＣＱと外部電位ＶＳＳＱとの電位差により、動作され
る。また、入力バッファおよびＩ／Ｏ制御回路３４はそ
れぞれ、ＤＣ電圧ジェネレータ１８から供給される内部
電位ＶＤＤと内部電位ＶＳＳとの電位差により、動作さ
れる。

【０１０２】メモリ制御回路２６は、内部ロウアドレス
信号にしたがって、メモリセルアレイのロウを選択し、
選択されたロウに属するワード線（ＷＬ）を活性化させ
るロウデコーダ４２と、内部コマンド信号および内部ク
ロックＣＬＫ_INT.にしたがって、ビット線センスアンプ
／ビット線イコライザ３６を制御するビット線制御回路
４４と、内部カラムアドレス信号にしたがってメモリセ
ルアレイのカラムを選択し、選択されたカラムに属する
カラムゲート３８を活性化させるカラムデコーダ４６
と、内部コマンド信号および内部クロックＣＬＫ_INT.に
したがって、データ線回路４０を制御するデータ線回路
制御回路４８とを含んでいる。

【０１０３】次に、メモリブロック２０のレイアウトに
ついて説明する。

【０１０４】図５は、領域Ｂ１〜Ｂ８の平面図である。

【０１０５】領域Ｂ１〜Ｂ８各々に配置されるメモリブ
ロック２０はそれぞれ、図５に示すレイアウトを有し、
それぞれ共通である。

【０１０６】図５に示すように、メモリブロック２０の
レイアウトは、LEFT領域、RIGHT 領域、LEFT領域とRIGH
T 領域との間のCENTER領域の大きく３つに分かれてい
る。LEFT領域の回路配置パターンと、RIGHT 領域の回路
配置のパターンとは、互いに互いに鏡像関係となってい
る。さらにLEFT領域およびRIGHT 領域はそれぞれ、UPPE
R 領域およびLOWER 領域にそれぞれ分かれている。

【０１０７】メモリブロック２０には、１６ＭアレイＡ
１〜Ａ８が設けられる。LEFT領域には、１６ＭアレイＡ
１、Ａ２、Ａ５、Ａ６が一列に配置され、RIGHT 領域に
は、１６ＭアレイＡ３、Ａ４、Ａ７、Ａ８が一列に配置
される。

【０１０８】１６ＭアレイＡ１〜Ａ８のそれぞれと、CE
NTER領域との間には、カラムデコーダ（Ｃ／Ｄ）４６が
配置されている。また、ロウデコーダ（Ｒ／Ｄ）４２
は、UPPER 領域、LOWER 領域それぞれに２つずつ、合計
４つ設けられていて、１６Ｍアレイと１６Ｍアレイとの
間に配置されている。

【０１０９】図６は、１６Ｍアレイの平面図である。

【０１１０】図６に示すように、１６ＭアレイＡ１は、
１６個の１Ｍブロック５０と、１Ｍブロック５０の両端
それぞれに配置されるセンスアンプアレイ領域５２とに
分かれている。さらに、１Ｍブロック５０は、１６個の
６４ｋセグメント５４に分かれている。他の１６Ｍアレ
イＡ２〜Ａ８も同様の構成である。ビット線対（ＢＬ
対）は、一つの６４ｋセグメント５４から、一つのセン
スアンプアレイ領域５２にかけて配置される。ＤＱ線対
（ＤＱ対）は、１６Ｍアレイの最も端のセンスアンプア
レイ領域５２から、６４ｋセグメント５４間およびカラ
ムデコーダ（Ｃ／Ｄ）４６の上を通り、図示せぬCENTER
領域にかけて配置される。カラム選択線（ＣＳＬ）は、
カラムデコーダ４６から、６４ｋセグメント５４上を通
り、１６Ｍアレイの最も端のセンスアンプアレイ領域５
２にかけて配置される。ワード線（ＷＬ）は、ロウデコ
ーダ（Ｒ／Ｄ）４２から、６４ｋセグメント５４上を通
り、第１列めの６４ｋセグメント５４にかけて配置され
る。

【０１１１】図７は、６４ｋセグメント５４のブロック
図である。

【０１１２】図７に示すように、６４ｋセグメント５４
には、メモリセルＭＣが配置されている。センスアンプ
アレイ領域５２には、センスアンプ／イコライザ３６
と、カラムゲート３８と、ＤＱスイッチとが配置され
る。ビット線対は、メモリセルＭＣのドレインとカラム
ゲート３８とを、センスアンプ／イコライザ３６を介し
て接続する。ＤＱ線対は、カラムゲート３８とデータ線
回路４０とを、ＤＱスイッチを介して接続する。ここ
で、カラムゲート３８からＤＱスイッチまでをローカル
ＤＱ線対と呼び、ＤＱスイッチからデータ線回路４０ま
でをメインＤＱ線対と呼ぶ。ローカルＤＱ線対は１Ｍブ
ロック毎に設けられるものである。また、メインＤＱ線
対は各ローカルＤＱ線対にＤＱスイッチを介して接続さ
れるものである。ＤＱスイッチは、どのローカルＤＱ線
対をメインＤＱ線対に接続するか、すなわち、１６個の
１Ｍブロックのうち、どの１Ｍブロックをデータ線回路
に接続するかを決定するスイッチである。カラム選択線
ＣＳＬは、カラムデコーダ４６とカラムゲート３８とを
接続し、カラムデコーダ４６からのカラム選択信号をカ
ラムゲート３８に与えるものである。これら、カラム選
択線ＣＳＬ、メインＤＱ線対、ＢＬ線対はそれぞれ、１
６Ｍアレイ上において互いに並行する。また、ワード線
は、メモリセルＭＣのゲートとロウデコーダ４２とを接
続する。

【０１１３】１つの６４ｋセグメント５４は、５１２本
のワード線と、１２８対のビット線とを有し、65,536ワ
ードのアドレスを構成する。１２８対のビット線は、３
２本のカラム選択信号を使って、４対のＤＱ線までマル
チプレクスされる。

【０１１４】図８は、メモリブロック２０のCENTER領域
のブロック図である。

【０１１５】図８に示すように、CENTER領域には、パッ
ド群３０、Ｉ／Ｏバッファ３２、Ｉ／Ｏ制御回路３４、
データ線回路４０、ビット線制御回路４４、およびデー
タ線制御回路４８がそれぞれ配置される。

【０１１６】また、一実施の形態に係るＤＲＡＭでは、
データ線回路４０が１６ＭアレイＡ１〜Ａ８毎に設けら
れ（４０-A1 〜４０-A8 ）、Ｉ／Ｏバッファ３２がデー
タ線回路４０-A1 〜４０-A8 毎に設けられている（３２
-A1 〜３２-A8 ）。Ｉ／Ｏバッファ３２-A1 〜３２-A8
はそれぞれ、Ｉ／Ｏバッファ用電源を有する。Ｉ／Ｏバ
ッファ用電源は、外部電位ＶＣＣＱ、ＶＳＳＱにより得
られる。また、Ｉ／Ｏバッファ３２-A1 〜３２-A8 はそ
れぞれ、４つのＩ／Ｏパッドを含むＩ／Ｏパッド３０-I
/OA1〜３０-I/OA8に接続されている。このような一実施
の形態に係るＤＲＡＭでは、一つのパッド群３０に形成
されるパッドは、Ｉ／Ｏパッドが３２個、ＶＣＣＱパッ
ドが８個、ＶＳＳＱパッドが８個の合計４８個となる。
このようなパッド構成のときには、一つのＩ／Ｏバッフ
ァ３２-Aに、入力バッファ／出力バッファのセットが４
個ずつ、全てＩ／Ｏバッファ３２-A1 〜３２-A8 では、
入力バッファ／出力バッファのセットが、合計３２個形
成される。そして、Ｉ／Ｏバッファ用電源ＶＣＣＱ、Ｖ
ＳＳＱはそれぞれ出力バッファに接続され、出力バッフ
ァが、Ｉ／Ｏバッファ用電源ＶＣＣＱ、ＶＳＳＱによっ
て動作される。Ｉ／Ｏバッファ用電源ＶＣＣＱ、ＶＳＳ
Ｑは、出力バッファの電源として、直接に出力バッファ
に入力されるが、Ｉ／Ｏバッファ用電源ＶＣＣＱを、一
度、内部電源発生回路に入力し、内部電源発生回路によ
って、Ｉ／Ｏバッファ用電源ＶＤＤＱに変換してから、
出力バッファに入力されるようにしても良い。このとき
には、Ｉ／Ｏバッファ用電源ＶＤＤＱを発生させる内部
電源発生回路は、メイン制御ブロック１０に配置せず、
各メモリブロック２０毎に配置される。また、図２に
は、パッド群３０-B1 〜３０-B8 をそれぞれ、一列に形
成した例が示されていたが、図８に示すように、パッド
群３０-B1 〜３０-B8 をそれぞれ、二列に形成するよう
にしても良い。同様に、図２に示したパッド群３０-B9
についても、パッド群３０-B1 〜３０-B8 に合わせ二列
に形成されても良い。

【０１１７】次に、一実施の形態に係るＤＲＡＭのビッ
ト構成について説明する。

【０１１８】図３に示す“Ａ０〜Ａ１４”は外部アドレ
ス入力である。

【０１１９】一実施の形態に係るＤＲＡＭは、上記した
通り、１２８Ｍの記憶容量を有するメモリブロック２０
を８個有することによって、１Ｇの記憶容量を達成す
る。さらに１つのメモリブロック２０は１６ＭアレイＡ
（Ａ１〜Ａ８）を８個有することによって、１２８Ｍの
記憶容量を達成する。さらに１つの１６Ｍアレイは１Ｍ
の記憶容量を有する１Ｍブロック５０を１６個有するこ
とによって、１６Ｍの記憶容量を達成する。さらに１つ
の１Ｍブロック５０は６４ｋの記憶容量を有する６４ｋ
セグメント５４を１６個有することによって、１Ｍの記
憶容量を達成する。

【０１２０】１６ＭアレイＡ１〜Ａ８のそれぞれは、1
6,777,216ワードのアドレスを有し、16,777,216ワード
のアドレスは、例えば８１９２本（５１２×１６）のワ
ード線と２０４８対（１２８×１６）のビット線とによ
って得られている。

【０１２１】８１９２本のワード線、つまり８１９２本
のロウは、１３ビットのロウアドレス（Ａ０_R 〜Ａ１２
_R ）を使って選択される。また、２０４８対のビット線
は、５ビットのカラムアドレス（Ａ０_C 〜Ａ４_C ）をカ
ラムデコーダ４６でデコードすることにより、６４対の
ＤＱ線にマルチプレクスされる。

【０１２２】図８に示すように、６４対のＤＱ線は、デ
ータ線回路４０-A1 〜４０-A8 それぞれの中で、４対の
ファイナルデータ線（ＦＤＬ）までマルチプレクスされ
る。これは、さらに４ビットのカラムアドレス（Ａ５_C
〜Ａ８_C ）を使い、合計９ビット（Ａ０_C 〜Ａ８_C ）の
カラムアドレスにより行われる。各１６ＭアレイＡ１〜
Ａ８毎に、４対得られたファイナルデータ線（ＦＤＬ）
は、Ｉ／Ｏバッファ３２-A1 〜３２-A8 それぞれを介し
て、Ｉ／Ｏパッド群３０-I/OA1〜３０-I/OA8にそれぞれ
接続される。

【０１２３】一実施の形態に係るＤＲＡＭチップを、１
３ビットのロウアドレスと，９ビットのカラムアドレス
とによってアクセスすると、１つのメモリブロック当た
り３２個、合計２５６個のデータを同時に、入力および
出力することができる。これにより、一実施の形態に係
るＤＲＡＭは、“×２５６ビット構成”となる。

【０１２４】また、一実施の形態に係るＤＲＡＭのビッ
ト構成は、さらに下記のように変更することもできる。

【０１２５】６４対のＤＱ線を、各データ線回路４０-A
1 〜４０-A8 中で、さらに５ビット（Ａ５_C 〜Ａ９_C ）
を使い、合計１０ビットのカラムアドレス（Ａ０_C 〜Ａ
９_C）によって２対のファイナルデータ線（ＦＤＬ）ま
でマルチプレクスすると、一実施の形態に係るＤＲＡＭ
は、“×１２８ビット構成”となる。

【０１２６】また、６４対のＤＱ線を、各データ線回路
４０-A1 〜４０-A8 中で、さらに６ビットのカラムアド
レス（Ａ５_C 〜Ａ１０_C ）を使い、１対のファイナルデ
ータ線（ＦＤＬ）までマルチプレクスすると、一実施の
形態に係るＤＲＡＭは、“×６４ビット構成”となる。

【０１２７】さらに、“×６４ビット構成”以下とする
ときには、次にように工夫されると良い。

【０１２８】まず、データ線回路４０-A1 と４０-A2 、
データ線回路４０-A3 と４０-A4 、データ線回路４０-A
5 と４０-A6 、データ線回路４０-A7 と４０-A8 をそれ
ぞれ、互いリンクさせる。これにより、２つの１６Ｍア
レイからのＤＱ線、合計１２８対のＤＱ線を、互いにリ
ンクされたデータ線回路４０の中で、さらに７ビットの
カラムアドレス（Ａ５_C 〜Ａ１１_C ）を使い、１対のフ
ァイナルデータ線（ＦＤＬ）までマルチプレクスする。
これにより、１つのメモリブロック２０からは、４つの
データを取り出すことができる。これにより、一実施の
形態に係るＤＲＡＭは、“×３２ビット構成”となる。

【０１２９】また、データ線回路４０-A1 、４０-A2 、
４０-A5 、および４０-A6 を互いにリンクさせ、データ
線回路４０-A3 、４０-A4 、４０-A7 、４０-A8 を互い
にリンクさせる。これにより、４つの１６Ｍアレイから
のＤＱ線、合計２５６対のＤＱ線を、互いにリンクされ
たデータ線回路４０の中で、さらに８ビットのカラムア
ドレス（Ａ５_C 〜Ａ１２_C ）を使い、１対のファイナル
データ線（ＦＤＬ）までマルチプレクスする。これによ
り、１つのメモリブロック２０からは、２つのデータを
取り出すことができる。これにより、一実施の形態に係
るＤＲＡＭは、“×１６ビット構成”となる。

【０１３０】また、データ線回路４０-A1 〜４０-A8 の
全てをリンクさせる。これにより、メモリブロック２０
中の全ての１６ＭアレイからのＤＱ線、合計５１２対の
ＤＱ線を、互いにリンクされたデータ線回路４０の中
で、さらに９ビットのカラムアドレス（Ａ５_C 〜Ａ１３
_C ）を使い、１対のファイナルデータ線（ＦＤＬ）まで
マルチプレクスする。これにより、１つのメモリブロッ
ク２０からは、１つのデータのみが取り出されるように
なって、一実施の形態に係るＤＲＡＭは、“×８ビット
構成”となる。

【０１３１】さらに、８つのメモリブロック２０のう
ち、選ばれたメモリブロック２０のみを活性化させるこ
ともできる。活性化させるメモリブロック２０を選ぶた
めには、２ビットのロウアドレス（Ａ１３_R 、Ａ１
４_R ）と、１ビットのカラムアドレス（Ａ１４_C ）を使
えば良い。また、メモリブロックを選択するようにする
と、“×４ビット構成”や“×１ビット構成”とするこ
ともできる。

【０１３２】上記のビット構成は、切り換え可能にして
おくと、１つの製造工程で製造される製品を、各ビット
構成様毎に仕様を変更でき、便利である。

【０１３３】また、ビット構成の変更は、“×８ビット
構成”〜“×２５６ビット構成”の間で、行うのが実用
的で良い。なぜならば“×４ビット構成”や“×１ビッ
ト構成”の間では、非活性になるメモリブロック２０が
出現し、メモリブロック２０を、１つのチップ中に、８
個形成する、という効果が薄れるためである。

【０１３４】また、各メモリブロック２０は各々、内部
コマンド信号により、互いに独立してデータの書き込
み、読み出しができる複数のバンクに分かれている。複
数のバンクは、例えば図５に示した１６Ｍアレイを、バ
ンク＃０とバンク＃１とに分けることによって得られ
る。また、１６Ｍアレイのバンク分けの一つの例は、バ
ンク＃０を１Ｍブロック５０の偶数番、バンク＃１を１
Ｍブロック５０の奇数番というように分けることであ
る。１６Ｍアレイのバンク分けは、他の分け方でももち
ろん良い。

【０１３５】次に、メモリブロック２０内に形成される
データ線群の配置を説明する。

【０１３６】図９は、この発明の一実施の形態に係るシ
ンクロナスＤＲＡＭのデータ線群の配置を、概略的に示
した平面図である。

【０１３７】図９に示すように、メモリセルとＩ／Ｏパ
ッド群３０-I/Oとを互いに接続するデータ線群７０は、
領域Ｂ１〜Ｂ８のCENTER領域から、領域Ｂ１〜Ｂ８のLE
FT領域およびRIGHT 領域それぞれにかけて配置されてい
る。データ線群７０は、領域Ｂ１〜Ｂ８それぞれに分散
されて配置される配線群であり、例えば他の領域には延
長されない。各領域Ｂ１〜Ｂ８ごとに設けられたＩ／Ｏ
パッド群３０-I/Oに入力される入力データは、データ線
群７０を介して、同一領域内のメモリセルに入力され
る。また、各領域Ｂ１〜Ｂ８ごとに設けられたメモリセ
ルから出力される出力データは、データ線群７０を介し
て、同一領域内のＩ／Ｏパッド群３０-I/Oへと出力され
る。

【０１３８】また、Ｉ／Ｏパッド群３０-I/Oは、１６Ｍ
アレイＡ１、Ａ２、Ａ５、Ａ６が配置されるLEFT領域
と、１６ＭアレイＡ３、Ａ４、Ａ７、Ａ８が配置される
RIGHT領域とに挟まれたCENTER領域に配置される。このC
ENTER領域はチップ１の短辺（SHORT ）に沿っており、
この領域は、従来のＤＲＡＭでは、制御回路を形成する
ための領域となっていたものである。しかし、一実施の
形態に係るＤＲＡＭでは、チップ１の短辺（SHORT ）に
沿ったCENTER領域に、Ｉ／Ｏパッド群３０-I/Oを設ける
ようにしたことで、メモリセルとＩ／Ｏパッドとの間の
距離が、より短くされる。したがって、データ線群７０
の配線長Ｌを、従来のＤＲＡＭに比べて、より短くでき
る。しかも、１つのメモリブロックを、チップ１に、３
×３で配置するので、配線長Ｌは、チップの長辺（LON
G）に対して約６分の１程度まで短くなる。

【０１３９】以上のように、図９に示すデータ線群７０
の配置は、チップ１内におけるデータの転送距離を短く
でき、装置の動作の高速化、特にデータの入力動作およ
び出力動作を、より高速化することができる。

【０１４０】なお、図９に示すデータ線群７０は、ビッ
ト線、ローカルＤＱ線およびメインＤＱ線（これらビッ
ト線、ローカルＤＱ線およびメインＤＱ線は、図６、図
７に示されている）を総称したものである。

【０１４１】次に、メイン制御ブロック１０とメモリブ
ロック２０とを互いに接続するブロック間配線の配置例
を説明する。

【０１４２】図１０は、この発明の一実施の形態に係る
シンクロナスＤＲＡＭの内部コマンド信号線群および内
部クロック線群の配置を、概略的に示した平面図であ
る。

【０１４３】図１０に示すように、内部コマンド信号お
よび内部クロック信号が供給される配線群６０は、領域
Ｂ９から、領域Ｂ１〜Ｂ８それぞれのCENTER領域へと配
置される。コマンドジェネレータ１４およびクロックジ
ェネレータ１６で発生された内部コマンド信号および内
部クロック信号はそれぞれ、配線群６０を介して、各領
域Ｂ１〜Ｂ８のCENTER領域に配置されているＩ／Ｏ制御
回路３４、ビット線制御回路４４およびデータ線回路制
御回路４８それぞれに供給される。

【０１４４】配線群６０の、短辺（SHORT ）に沿う部分
は、互いに隣接するブロック間、すなわち、RIGHT 領域
とLEFT領域との間に配置される。この配置によって、配
線群６０は、中央のブロックＢ９から、周辺のブロック
Ｂ１〜Ｂ８へと延長される。また、配線群６０の、長辺
（LONG）に沿う部分は、UPPER 領域とLOWER 領域との間
に配置される。この配置によって、配線群６０は、周辺
のブロックＢ１〜Ｂ８の内部へと延長される。

【０１４５】図１１は、この発明の一実施の形態に係る
シンクロナスＤＲＡＭの内部アドレス信号線群の配置
を、概略的に示した平面図である。

【０１４６】図１１に示すように、内部アドレス信号が
供給される配線群６２は、領域Ｂ９から、領域Ｂ１〜Ｂ
８それぞれのロウデコーダ４２およびカラムデコーダ４
６へと配置される。アドレスジェネレータ１２で発生さ
れた内部アドレス信号は、配線群６２を介して、各領域
Ｂ１〜Ｂ８に配置されているロウデコーダ４２およびカ
ラムデコーダ４６それぞれに供給される。

【０１４７】配線群６２の、短辺（SHORT ）に沿う部分
は、互いに隣接するブロック間、すなわち、RIGHT 領域
とLEFT領域との間に配置される。この配置によって、配
線群６２は、中央のブロックＢ９から、周辺のブロック
Ｂ１〜Ｂ８へと延長される。また、配線群６２の、長辺
（LONG）に沿う部分は、UPPER 領域の１６Ｍアレイ間お
よびLOWER 領域の１６Ｍアレイ間それぞれ、ロウデコー
ダ４２が形成されている領域上に配置される。この配置
によって、配線群６２は、周辺のブロックＢ１〜Ｂ８の
内部へと延長される。

【０１４８】次に、メモリブロック２０内に形成される
ブロック内配線の配置例を説明する。

【０１４９】図１２は、この発明の一実施の形態に係る
シンクロナスＤＲＡＭのビット線制御信号線群の配置
を、概略的に示した平面図である。

【０１５０】図１２に示すように、ビット線制御信号が
供給される配線群７２は、領域Ｂ１〜Ｂ８のCENTER領域
から、領域Ｂ１〜Ｂ８のLEFT領域およびRIGHT 領域それ
ぞれにかけて配置されている。配線群７２は、領域Ｂ１
〜Ｂ８それぞれに分散されて配置される配線群であり、
例えば他の領域には延長されない。各領域Ｂ１〜Ｂ８ご
とに設けられたビット線制御回路４４で発生されたビッ
ト線制御信号は、配線群７２を介して、同一領域内のビ
ット線センスアンプ／ビット線イコライザ３６に供給さ
れる。

【０１５１】配線群７２の、短辺（SHORT ）に沿う部分
は、CENTER領域に配置される。この配置によって、配線
群７２は、CENTER領域から、両サイドの１６ＭアレイＡ
１〜Ａ８へと延長される。また、配線群７２の、長辺
（LONG）に沿う部分は、カラムデコーダ（Ｃ／Ｄ）４６
が形成されている領域上を介して１６Ｍアレイ上に配置
されている。１６Ｍアレイの中では、配線群７２は、図
６に示したような６４ｋセグメント間に配置される。こ
の配置によって、配線群７２は、１６ＭアレイＡ１〜Ａ
８の内部へと延長される。

【０１５２】図１３は、この発明の一実施の形態に係る
シンクロナスＤＲＡＭのＩ／Ｏ制御信号線群の配置を、
概略的に示した平面図である。

【０１５３】図１３に示すように、Ｉ／Ｏバッファを制
御するためのＩ／Ｏ制御信号が供給される配線群７４
は、領域Ｂ１〜Ｂ８のCENTER領域に配置されている。配
線群７４は、領域Ｂ１〜Ｂ８それぞれ分散されて配置さ
れる配線であり、例えば他の領域には延長されない。各
領域Ｂ１〜Ｂ８ごとに設けられたＩ／Ｏ制御回路３４で
発生されたＩ／Ｏ制御信号は、配線群７４を介して、同
一領域内のＩ／Ｏバッファ３２に供給される。

【０１５４】配線群７４の、短辺（SHORT ）に沿う部分
は、CENTER領域に配置される。この配置によって、配線
群７４は、CENTER領域内のＩ／Ｏバッファ３２へと延長
される。

【０１５５】一実施の形態に係るＤＲＡＭでは、データ
の転送に使用されるデータ線（図９参照）が各メモリブ
ロック２０毎に閉じた構成となる。このため、入力デー
タ（書き込みデータ）、出力データ（読み出しデータ）
はともに、同一のメモリブロック内のみを転送されるこ
となる。また、データの転送を制御するためのＢＬ制御
信号線（図１２参照）、およびデータの入出力を制御す
るためのＩ／Ｏ制御信号線（図１３参照）もそれぞれ、
各メモリブロック２０毎に閉じた構成となる。このた
め、データの入力、およびデータの出力の制御について
も、同一のメモリブロック内のみで行われることにな
る。したがって、記憶容量の増加に伴なって、チップ１
のサイズが大きくなったとしても、データ入出力の速度
の低下を抑制、あるいは、さらに向上させることが可能
になる。

【０１５６】次に、ブロック間配線およびブロック内配
線の層構造を説明する。

【０１５７】図９〜図１３それぞれに示したように、一
実施の形態に係るＤＲＡＭでは、領域Ｂ９から、領域Ｂ
１〜Ｂ８それぞれにかけて配置されるブロック間配線
（内部コマンド信号線、内部クロック線、内部アドレス
信号線など）と、各領域内のみに配置されるブロック内
配線（ビット線、メイン／ローカルＤＱ線、ＣＳＬ線、
ＷＬ線、ＢＬ制御信号線、Ｉ／Ｏ制御信号線など）との
２種類の配線が存在している。これらブロック間配線
と、ブロック内配線とは、それぞれ形成する配線層を分
けるのが好ましい。

【０１５８】図１４は、この発明の一実施の形態に係る
シンクロナスＤＲＡＭに含まれているブロック間配線お
よびブロック内配線の層構造を、概略的に示した断面図
である。

【０１５９】図１４に示すように、例えば４層の金属層
を用いる場合には、最上層の第４層めの金属層を使っ
て、領域Ｂ９から、領域Ｂ１〜Ｂ８それぞれにかけて配
置されるブロック間配線を形成する。そして、第１層め
から第３層めの金属層を使って、ブロック内配線を形成
する。また、パッドは、第４層めの金属層を使って形成
する。

【０１６０】次に、この発明の一実施の形態に係るシン
クロナスＤＲＡＭのパッドと、外部端子とのボンディン
グの形態を説明する。

【０１６１】一実施の形態に係るＤＲＡＭでは、パッド
群３０が、チップ１の全体に配置されるので、ワイヤボ
ンディングは難しくなる。そこで、外部端子と、チップ
のパッドとのボンディングには、ワイヤボンディングに
代えて、フリップチップ接続とするのが良い。

【０１６２】図１５は、この発明の一実施の形態に係る
シンクロナスＤＲＡＭの接続電極を示す斜視図である。

【０１６３】図１５に示すように、各パッドの上にはそ
れぞれ、ハンダボール８０が形成されている。ハンダボ
ール８０はそれぞれ、パッケージの外部端子と、チップ
のパッドとを互い接続するための接続電極である。これ
により、一実施の形態に係るＤＲＡＭのチップ１は、フ
リップチップ接続型になる。

【０１６４】図１６は、この発明の一実施の形態に係る
シンクロナスＤＲＡＭのチップを接続するための接続基
板の第１の例を示した斜視図である。

【０１６５】図１６に示すように、第１の例に係る接続
基板８２は、表面に、外部端子としてのハンダボールが
二次元的に配置されているボールグリッドアレイ型であ
る。チップ１のハンダボール８０はそれぞれ、接続基板
８２の裏面に形成されている内部接続用電極（図示せ
ず）に接続される。

【０１６６】図１７は、この発明の一実施の形態に係る
シンクロナスＤＲＡＭのチップを接続するための接続基
板の第２の例を示した斜視図である。

【０１６７】図１７に示すように、第２の例に係る接続
基板８４は、表面に、外部端子としてのピンが二次元的
に配置されているピングリッドアレイ型である。

【０１６８】チップ１のハンダボール８０はそれぞれ、
ボールグリッドアレイ型接続基板８２と同様に、接続基
板８４の裏面に形成されている内部接続用電極（図示せ
ず）に接続される。

【０１６９】ハンダボール８０が、接続基板８２、８４
に接続された後、チップ１を、例えば樹脂により封止す
る。これにより、この発明の一実施の形態に係るシンク
ロナスＤＲＡＭのパッケージングが終了し、完成する。

【０１７０】上記したシンクロナスＤＲＡＭでは、以下
に説明するような、有用な構成を含んでいる。

【０１７１】まず、従来一つであった制御回路を、メイ
ン制御回路と、メイン制御回路により制御されるローカ
ル制御回路とに分け、さらにＤＲＡＭを構成するブロッ
クを、メイン制御回路を含むメイン制御ブロックと、ロ
ーカル制御回路とメモリセルアレイとを含む複数のメモ
リブロックとに分割したことである。

【０１７２】このような分割方式において、第１に、パ
ッドを、上記分割されたブロック毎に配置する。これに
より、パッドを配置する領域を、チップの全体に拡大で
きる。したがって、従来のチップの縁に沿ってパッドを
配置する方式、あるいはチップの中心に沿ってパッドを
配置する方式に比べて、より多くのパッドを、チップに
配置することが可能となる。

【０１７３】図１８は、この発明の一実施の形態に係る
シンクロナスＤＲＡＭのパッドの配置領域を示した平面
図で、図１９は、比較例に係るＤＲＡＭのパッドの配置
領域を示した平面図である。

【０１７４】図１９に示すように、比較例に係るＤＲＡ
Ｍは、４つの領域Ｃ１〜Ｃ４と、４つの領域を互いに離
すことによって得た十字形状の領域Ｃ５とに分割されて
いる。領域Ｃ１〜Ｃ４には、メモリコアが配置され、領
域Ｃ５には制御回路、アドレスバッファ、Ｉ／Ｏバッフ
ァ配置される。また、この比較においては、短辺と長辺
との比率が、４：５と仮定する。

【０１７５】図１８に示すように、一実施の形態に係る
ＤＲＡＭでは、チップ１の短辺方向に沿って、パッド群
３０-B1 〜パッド群３０-B9 からなる３列のパッド群を
有している。これにより、パッドを配置できる領域の長
さは、短辺の、ほぼ３倍となる。

【０１７６】これに対して、図１９に示すように、比較
例に係るＤＲＡＭでは、チップ１の長辺方向に沿って、
一列のパッド群３０-C5 を有している。これによりパッ
ドを配置できる領域の長さは、長辺と、ほぼ同じとな
る。したがって、図１８に示すＤＲＡＭの方が、図１９
に示すＤＲＡＭよりも、パッドを配置できる領域を大き
くすることができる。

【０１７７】また、外部アドレス信号、外部コマンド信
号、外部クロック信号および外部電源電位を受ける外部
パッド群（３０-B9 ）を、中心の領域Ｂ９のメイン制御
ブロックに配置し、入力データおよび出力データを受け
る外部パッド、つまりＩ／Ｏパッド群（３０-B1 〜３０
-B8 ）を、チップ１の周辺の領域Ｂ１〜Ｂ８のメモリブ
ロックそれぞれに配置する。この構成によれば、Ｉ／Ｏ
パッド群を、チップ１の全体に、特に分散でき、機能の
高度化に伴なうＩ／Ｏパッドの増加に対応しやすくな
る。

【０１７８】第２に、上記分割された複数のメモリブロ
ック毎に、Ｉ／Ｏパッドとメモリセルとを互いに電気的
に結合するデータ転送系回路を分散させて配置する。こ
れにより、データ転送系回路が各メモリブロック毎に閉
じ、データの転送距離を、チップサイズに比較して、相
対的に短くすることができる。したがって、データ転送
系回路を、メモリセルからチップの縁のＩ／Ｏパッドま
で延長する方式、あるいはデータ転送系回路を、メモリ
セルからチップのセンターのＩ／Ｏパッドまで延長する
方式に比べて、データの転送距離を、より短くすること
が可能となる。データの転送距離が、より短くなること
で、データの移動量を、従来のＤＲＡＭにおけるデータ
移動量よりも、小さくできる。これは、バーストリード
／ライトのように、データ線系回路を高速に動作させる
必要がある場合に、特に有効である。

【０１７９】まず、データの書き込みを説明する。

【０１８０】図２０は、この発明の一実施の形態に係る
シンクロナスＤＲＡＭのデータ書き込みの様子を示す図
で、（Ａ）〜（Ｃ）図はそれぞれ信号の流れを、順に示
した図、図２１は、比較例に係るＤＲＡＭのデータ書き
込みの様子を示す図で、（Ａ）〜（Ｃ）図はそれぞれ信
号の流れを、順に示した図である。

【０１８１】図２０（Ａ）に示すように、一実施の形態
に係るＤＲＡＭでは、Ｉ／Ｏパッドに入力データＤＩＮ
が、アドレスパッドに外部アドレスＡＤＤがそれぞれ供
給される。続いて、図２０（Ｂ）に示すように、メモリ
セルアレイに、内部アドレスが入力される。最後に、図
２０（Ｃ）に示すように、内部アドレスにしたがって選
択されたメモリセルに、入力データＤＩＮが入力され
る。

【０１８２】図２１（Ａ）〜（Ｃ）に示すように、比較
例に係るＤＲＡＭにおいても、書き込み手順は同じであ
る。しかしながら、図２１（Ａ）〜（Ｃ）に示すよう
に、比較例に係るＤＲＡＭでは、入力データＤＩＮが、
図中、領域Ｃ５から領域Ｃ１へ移動する。これに対し
て、図２０（Ａ）〜（Ｃ）に示すように、一実施の形態
に係るＤＲＡＭでは、入力データＤＩＮが、同一の領域
（図中では領域Ｂ１）のみを移動する。したがって、一
実施の形態に係るＤＲＡＭの方が、比較例に係るＤＲＡ
Ｍよりも、入力データＤＩＮの移動量が小さくなる。

【０１８３】次に、データの読み出しを説明する。

【０１８４】図２２は、この発明の一実施の形態に係る
シンクロナスＤＲＡＭのデータ読み出しの様子を示す図
で、（Ａ）〜（Ｄ）図はそれぞれ信号の流れを、順に示
した図、図２３は、比較例に係るＤＲＡＭのデータ読み
出しの様子を示す図で、（Ａ）〜（Ｄ）図はそれぞれ信
号の流れを、順に示した図である。

【０１８５】図２２（Ａ）に示すように、一実施の形態
に係るＤＲＡＭでは、アドレスパッドに外部アドレスＡ
ＤＤが供給される。続いて、図２２（Ｂ）に示すよう
に、メモリセルアレイに、内部アドレスが入力される。
続いて、図２２（Ｃ）に示すように、内部アドレスにし
たがって選択されたメモリセルから、出力データＤＯＵ
Ｔが出力される。最後に、図２２（Ｄ）に示すように、
Ｉ／Ｏパッドから、出力データＤＯＵＴが出力される。

【０１８６】図２３（Ａ）〜（Ｄ）に示すように、比較
例に係るＤＲＡＭにおいても、読み出し手順は同じであ
る。しかしながら、図２３（Ａ）〜（Ｄ）に示すよう
に、比較例に係るＤＲＡＭでは、出力データＤＯＵＴ
が、図中、領域Ｃ１から領域Ｃ５へ移動する。これに対
して、図２２（Ａ）〜（Ｄ）に示すように、一実施の形
態に係るＤＲＡＭでは、出力データＤＯＵＴが、同一の
領域（図中では領域Ｂ１）のみを移動する。したがっ
て、一実施の形態に係るＤＲＡＭの方が、比較例に係る
ＤＲＡＭよりも、出力データＤＯＵＴの移動量が小さく
なる。

【０１８７】第３に、メイン制御ブロック１０と、複数
のメモリブロック２０とを互いに接続するブロック間配
線を、各ブロック内のみに配置されるブロック内配線と
互いに異なる配線層により形成する。これにより、メイ
ン制御ブロック１０と、メモリブロック２０とを互いに
独立して設計することが可能となる。両者を設計した
後、これらブロックどうしを接続する配線を、別に設計
すれば良いためである。今後、メイン制御ブロック１０
およびメモリブロック２０とも、機能の高度化に伴なっ
て、より複雑になると予想される。従来のように、制御
回路とメモリブロックとを、その接続を含めた状態で、
一度に設計する思想では、開発期間が長期化する。この
ような設計思想に比べ、両者を互いに独立して設計し、
設計完成後、両者を接続する、という設計思想であれ
ば、開発期間をより短期化できる。

【０１８８】また、上記ブロック間配線を、上記ブロッ
ク内配線より、上層にある配線層によって形成すれば、
メイン制御ブロック１０と複数のメモリブロック２０と
を、メモリブロック２０の、例えばメモリセルアレイの
上を介して、互いに接続することも可能である。これに
よれば、ブロック間配線の配置の自由度が増す、という
効果が得られる。

【０１８９】第４に、チップ１を、３×３の９個の等し
い形および等しい面積の領域Ｂ１〜Ｂ９に分割する。そ
して、中央の１つの領域Ｂ９に、メイン制御ブロック１
０を配置し、周辺の８つの領域Ｂ１〜Ｂ８それぞれに、
メモリブロック２０を配置する。これにより、１つのメ
イン制御ブロック１０から、８つのメモリブロック２０
までの距離を最も小さくでき、しかも、１つのメイン制
御ブロック１０から、８つのメモリブロック２０までの
距離も、それぞれほぼ等しくなる。このため、距離のバ
ラツキが最小限となり、内部コマンド信号が、メイン制
御ブロック１０から、各メモリブロック２０に到達する
時間の差を最小限にできる。したがって、メイン制御ブ
ロック１０を、中央の１つの領域Ｂ１に配置し、メモリ
ブロック２０を、周辺の８つの領域Ｂ１〜Ｂ８それぞれ
に配置する構成は、メイン制御ブロック１０が、各メモ
リブロック２０を、最も高速に制御できる構成となる。

【０１９０】以上の４つが、主要な構成である。上記一
実施の形態に係るＤＲＡＭでは、これら主要な構成をそ
れぞれ具備しているが、これら４つの主要な構成が一つ
だけでも、あるいは上記４つの主要な構成が様々に組み
合わせられても良いことはもちろんである。

【０１９１】さらに、上記一実施の形態に係るＤＲＡＭ
が有する、３×３の９個の等しい形および等しい面積の
領域Ｂ１〜Ｂ９という構成では、次のようなレイアウト
方法が可能となる。

【０１９２】まず、メモリブロック２０の回路パターン
と、メイン制御ブロック１０の回路パターンとを、それ
ぞれ一つずつ完成させる。そして、完成されたいずれか
の大きい方の回路パターンと同じ大きさを持つ領域を３
×３で９個並べる。３×３で９個並べられた領域のう
ち、周辺の８つの領域それぞれに、上記メモリブロック
２０の回路パターンを一つ一つ配置し、中央の１つの領
域に、上記メイン制御ブロック１０の回路パターンを配
置する。

【０１９３】このようなレイアウト方法であると、メモ
リブロック２０の回路パターンを一つ設計するだけで済
む。また、いずれかの大きい方の回路パターンと同じ大
きさを持つ領域を３×３で９個並べるので、レイアウト
の自由度が高まる。

【０１９４】例えばメモリブロック２０の回路パターン
の方が大きくなれば、メイン制御ブロック１０の回路パ
ターンに、余裕がでてくる。この余裕を利用して、例え
ば昇圧用キャパシタの寸法を拡大し、より高い昇圧電位
を生成できるようにすることができる。また、上記余裕
を利用して、内部コマンド信号を出力するトランジス
タ、つまり、メイン制御ブロック１０とメモリブロック
２０とを接続する、より長いブロック間配線をドライブ
するトランジスタの寸法を大きくし、より高いドライブ
能力を得るようにすることもできる。

【０１９５】また、メイン制御ブロック１０に生ずる余
裕を利用して、テストモード用の回路、例えばビルトイ
ンセルフテスト用の回路などを配置することもできる。
さらにメイン制御ブロック１０に、あらかじめスペース
を残しておけば、このスペースに、将来、他の回路を追
加して配置することもできる。例えば新しい機能が装置
に追加されるとき、この新しい機能を達成するための回
路が必要となるが、この回路を、上記のスペースに配置
すれば良い。

【０１９６】このようなレイアウト方法であると、新し
い機能が装置に追加されるときなどに、メモリブロック
２０の配置位置の変更、つまり、装置の全体に及ぶよう
な設計変更をせずに済み、有効である。

【０１９７】反対に、メイン制御ブロック１０の回路パ
ターンの方が大きくなれば、メモリブロック２０の回路
パターンに、余裕がでてくる。この余裕を利用して、例
えばメモリブロック２０の回路パターンをそのまま拡大
し、例えばメモリセルの寸法を、拡大することもでき
る。これにより、データ保持用のキャパシタの容量が大
きくなり、データ保持特性の向上、および歩留りの向上
を期待できる。

【０１９８】さらに、上記一実施の形態に係るＤＲＡＭ
では、次の構成を有する。

【０１９９】まず、メイン制御ブロック１０と、複数の
メモリブロック２０とを互いに接続するブロック間配線
を、第４層めの金属配線の１層のみで形成する。これ
は、メイン制御ブロック１０と、複数のメモリブロック
２０とを互いに接続する配線のパターンの単純化を促進
する。また、現在のところ、メモリＩＣは、金属層を３
層積層することで、内部配線を構成する。これに対し、
ロジックＩＣは、金属層を４層積層することで、内部配
線を構成する。メモリブロック２０は、基本的にメモリ
ＩＣであり、メイン制御ブロック１０は、基本的にロジ
ックＩＣである。つまり、メモリブロック２０の内部配
線は、メイン制御ブロック１０の内部配線よりも、少な
い数の金属層で構成することができる。したがって、メ
イン制御ブロック１０の内部配線に使用される金属層
で、かつメモリブロック２０の内部配線に使用されない
金属層、上記一実施の形態に係るＤＲＡＭでは、第４層
めの金属層が、ブロック間配線に使用できる。また、第
４層めの金属層は、最も上にある金属層（トップレイヤ
ー）であるので、この第４層めの金属層を使用してパッ
ドを形成すれば、金属層の積層数を、最も少なくするこ
とができる。

【０２００】上記一実施の形態に係るＤＲＡＭからデー
タを読み出すときには、複数のメモリブロック２０全て
から、少なくとも１つのデータを読み出し、外部へ出力
するのが良い。これは、全てのメモリブロック２０を同
時に活性状態とし、メイン制御ブロック１０、およびメ
イン制御ブロック１０により制御される複数のメモリブ
ロック２０とを有するＤＲＡＭの動作方法において、そ
の能力を最大限に引き出すことができる動作方法とな
る。

【０２０１】一方、ＤＲＡＭにデータを書き込むときに
も、複数のメモリブロック２０全てに、少なくとも１つ
のデータを書き込むようにすることで、メイン制御ブロ
ック１０、およびメイン制御ブロック１０により制御さ
れる複数のメモリブロック２０とを有するＤＲＡＭにお
いて、その能力を最大限に引き出すことができる動作方
法となる。

【０２０２】また、複数のメモリブロック２０は各々、
内部コマンド信号により、互いに独立してデータの書き
込み、読み出しができる複数のバンクに分かれている。
互いに独立してデータの書き込み、読み出しができる複
数のバンクに分かれていることで、データのプリチャー
ジ期間を見掛け上、無くすことができる。このため、外
部に、データを、連続して出力するように動作できる。
これは、単位時間当たりのデータ出力数を増やす効果が
ある。

【０２０３】また、メモリブロック２０内のレイアウト
については、LEFT領域、RIGHT 領域、LEFT領域とRIGHT
領域との間のCENTER領域の３つの領域に分ける。そし
て、LEFT領域の回路配置パターンとRIGHT 領域の回路配
置パターンとを互いに鏡像関係のパターンとする。この
ようにすると、CENTER領域を、LEFT領域、RIGHT 領域と
で互いに共有できる回路配置パターンとしやすい。

【０２０４】LEFT領域およびRIGHT 領域それぞれには、
メモリセルアレイ、カラムデコーダ、ロウデコーダなど
が配置される。これらの配置パターンを、互いに鏡像関
係のパターンとする。CENTER領域には、Ｉ／Ｏバッフ
ァ、Ｉ／Ｏバッファを制御するＩ／Ｏ制御回路、データ
線回路、データ線回路を制御するデータ線回路制御回
路、ビット線制御回路などが配置される。そして、これ
らの回路は、LEFT領域およびRIGHT 領域それぞれで共有
される。

【０２０５】このような構成であると、メモリブロック
２０の回路の、特に配線パターンを、CENTER領域から、
互いに鏡像関係であるLEFT領域とRIGHT 領域とに向かっ
て放射状に延ばすことができ、かつ放射状に延びた配線
パターンをそれぞれメモリブロック内で終端させること
ができる。

【０２０６】次に、上記のレイアウトを有するメモリブ
ロックの形成方法を説明する。

【０２０７】図２４は、メモリブロック２０の形成方法
を示す図で、（Ａ）図〜（Ｇ）図はそれぞれ、メモリブ
ロック２０の形成を、順に示した図である。

【０２０８】まず、図２４（Ａ）に示すように、回路パ
ターン９０を形成する。この回路パターンには、１６Ｍ
アレイＡ１と、１６ＭアレイＡ１のロウを選択するロウ
デコーダＲ／Ｄと、１６ＭアレイＡ１のカラムを指定す
るカラムデコーダＣ／Ｄとが含まれている。

【０２０９】次に、図２４（Ｂ）に示すように、回路パ
ターン９０を、ロウデコーダＲ／Ｄに沿って折り返し、
回路パターン９１を形成する。このとき、回路パターン
９０と回路パターン９１とは、互いに鏡像関係になる。
これにより、図２４（Ｃ）に示すように、１６Ｍアレイ
Ａ２と、１６ＭアレイＡ２のロウを選択するロウデコー
ダＲ／Ｄと、１６ＭアレイＡ２のカラムを指定するカラ
ムデコーダＣ／Ｄとが形成される。

【０２１０】次に、図２４（Ｄ）に示すように、回路パ
ターン９０および回路パターン９１からなる回路パター
ン９２を、将来、CENTER領域となる部分に沿って折り返
し、回路パターン９３を形成する。このとき、回路パタ
ーン９２と回路パターン９３とは、互いに鏡像関係にな
る。これにより、図２４（Ｅ）に示すように、１６Ｍア
レイＡ３と、１６ＭアレイＡ３のロウを選択するロウデ
コーダＲ／Ｄと、１６ＭアレイＡ３のカラムを指定する
カラムデコーダＣ／Ｄとが形成される。同時に、１６Ｍ
アレイＡ４と、１６ＭアレイＡ４のロウを選択するロウ
デコーダＲ／Ｄと、１６ＭアレイＡ４のカラムを指定す
るカラムデコーダＣ／Ｄとが形成される。

【０２１１】次に、図２４（Ｆ）に示すように、回路パ
ターン９２および回路パターン９３からなる回路パター
ン９４を、将来、UPPER 領域とLOWER 領域との境界とな
る部分に沿って折り返し、回路パターン９５を形成す
る。このとき、回路パターン９４と回路パターン９５と
は、互いに鏡像関係になる。これにより、図２４（Ｇ）
に示すように、１６ＭアレイＡ５〜Ａ８と、１６Ｍアレ
イＡ５〜Ａ８のロウを選択するロウデコーダＲ／Ｄと、
１６ＭアレイＡ５〜Ａ８のカラムを指定するカラムデコ
ーダＣ／Ｄとが形成される。このようにして、一実施の
形態に係るＤＲＡＭのメモリブロック２０の一つを形成
することができる。

【０２１２】次に、チップ１へのメモリブロック２０の
第１の配置方法を説明する。

【０２１３】図２５は、メモリブロック２０の第１の配
置方法を示す図である。

【０２１４】まず、図２５に示すように、図２４（Ｇ）
に示されたメモリブロック２０を、チップ１の領域Ｂ１
に配置する。

【０２１５】次いで、領域Ｂ１に配置されたメモリブロ
ック２０を、領域Ｂ１と領域Ｂ２との境界の部分に沿っ
て折り返す。これにより、メモリブロック２０が、領域
Ｂ２に配置される。このとき、領域Ｂ１に配置されたメ
モリブロック２０と領域Ｂ２に配置されたメモリブロッ
ク２０とは、互いに鏡像関係となる。

【０２１６】次いで、領域Ｂ２に配置されたメモリブロ
ック２０を、領域Ｂ２と領域Ｂ３との境界の部分に沿っ
て折り返す。これにより、メモリブロック２０が、領域
Ｂ３に配置される。このとき、領域Ｂ２に配置されたメ
モリブロック２０と領域Ｂ３に配置されたメモリブロッ
ク２０とは、互いに鏡像関係となる。

【０２１７】以下、同様な配置を領域Ｂ８まで順次行う
ことによって、メモリブロック２０を、チップ１の領域
１〜領域８の全てに配置する。

【０２１８】次に、チップ１へのメモリブロック２０の
第２の配置方法を説明する。

【０２１９】図２６は、メモリブロック２０の第２の配
置方法を示す図である。

【０２２０】まず、図２６に示すように、図２４（Ｇ）
に示されたメモリブロック２０を、チップ１の領域Ｂ１
に配置する。

【０２２１】次いで、領域Ｂ１に配置されたメモリブロ
ック２０を、領域Ｂ２にコピーする。これにより、メモ
リブロック２０が、領域Ｂ２に配置される。このとき、
領域Ｂ１に配置されたメモリブロック２０と領域Ｂ２に
配置されたメモリブロック２０とは、全く同一のパター
ンとなる。

【０２２２】次いで、領域Ｂ２に配置されたメモリブロ
ック２０を、領域Ｂ３にコピーする。このとき、領域Ｂ
２に配置されたメモリブロック２０と領域Ｂ３に配置さ
れたメモリブロック２０とは、全く同一のパターンとな
る。

【０２２３】以下、同様な配置を領域Ｂ８まで順次行う
ことによって、メモリブロック２０を、チップ１の領域
１〜領域８の全てに配置する。

【０２２４】上記の第１、第２の配置方法にしたがっ
て、メモリブロック２０を、領域Ｂ１〜Ｂ８のそれぞれ
に配置していくと、領域Ｂ１〜Ｂ８が、３×３のように
奇数×奇数でチップ１に設定されていても、各メモリブ
ロック２０間に、無駄な領域を発生させずに済む、とい
う効果がある。

【０２２５】図２７は、メモリブロックを、第１の配置
方法にしたがって配置したときの、データの読み出し動
作／書き込み動作を示す図である。また、図２８は、メ
モリブロックを、第１の配置方法にしたがって配置した
ときの、データの読み出し動作／書き込み動作を示す図
である。なお、図２７および図２８には、ＤＲＡＭを、
“×８ビット”としたときのものである。

【０２２６】図２７および図２８に示すように、アドレ
ス信号は、８個の１６ＭアレイＡ１〜Ａ８のうち、１６
ＭアレイＡ１を指定している。指定された１６Ｍアレイ
Ａ１に含まれ、アドレス信号により指定されたアドレス
にあるメモリセルは、領域Ｂ１〜Ｂ８の全てにおいて、
Ｉ／Ｏパッドに接続される。

【０２２７】第１の配置方法にしたがって、メモリブロ
ック２０を配置したときには、同時に活性状態となるデ
ータ線の分布が均一でなくなる（図２７）。これに対
し、第２の配置方法にしたがって、メモリブロック２０
を配置したときには、同時に活性状態となるデータ線の
分布が均一になる（図２８）。第１の配置方法、第２の
配置方法のどちらにおいても、ＤＲＡＭは動作すること
ができる。しかし、同時に活性状態となるデータ線の分
布が均一となる第２の配置方法のほうが好ましい。同時
に活性状態となるデータ線の分布が均一でないと、微細
化されたとき、予測できない悪い影響がチップ１に生ず
ることが考えられるためである。反対に、同時に活性状
態となるデータ線の分布が均一であれば、そのような悪
い影響が生ずる確率は低くなる、と考えられる。

【０２２８】

【発明の効果】以上説明したように、この発明によれ
ば、例えばパッド数が著しく増加しても、充分にパッド
を配置でき、また、制御信号線やデータ線の長大化を抑
制でき、アクセス時間、あるいは単位時間当たりのデー
タ出力数など、現在の半導体記憶装置が持っている実力
の維持できる、さらには飛躍させることも可能となる、
機能の高度化、および記憶容量の大規模化に適した半導
体記憶装置と、そのレイアウト方法、その動作方法、そ
の回路配置パターンをそれぞれ提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の一実施の形態に係るシンクロ
ナスＤＲＡＭの基本構成を示したブロック図。

【図２】図２はこの発明の一実施の形態に係るシンクロ
ナスＤＲＡＭの外観を示した斜視図。

【図３】図３はメイン制御ブロック１０のブロック図。

【図４】図４はメモリブロック２０のブロック図。

【図５】図５は領域Ｂ１〜Ｂ８の平面図。

【図６】図６は１６Ｍアレイの平面図。

【図７】図７は６４ｋセグメントのブロック図。

【図８】図８はメモリブロック２０のCENTER領域のブロ
ック図。

【図９】図９はこの発明の一実施の形態に係るシンクロ
ナスＤＲＡＭのデータ線群の配置を示した平面図。

【図１０】図１０はこの発明の一実施の形態に係るシン
クロナスＤＲＡＭの内部コマンド信号線群および内部ク
ロック線群の配置を示した平面図。

【図１１】図１１はこの発明の一実施の形態に係るシン
クロナスＤＲＡＭの内部アドレス信号線群の配置を示し
た平面図。

【図１２】図１２はこの発明の一実施の形態に係るシン
クロナスＤＲＡＭのビット線制御信号線群の配置を示し
た平面図。

【図１３】図１３はこの発明の一実施の形態に係るシン
クロナスＤＲＡＭのＩ／Ｏ制御信号線群の配置を示した
平面図。

【図１４】図１４はこの発明の一実施の形態に係るシン
クロナスＤＲＡＭのブロック間配線およびブロック内配
線の層構造を示した断面図。

【図１５】図１５はこの発明の一実施の形態に係るシン
クロナスＤＲＡＭの接続電極を示した斜視図。

【図１６】図１６はこの発明の一実施の形態に係るシン
クロナスＤＲＡＭのチップを接続するための接続基板の
第１の例を示した斜視図。

【図１７】図１７はこの発明の一実施の形態に係るシン
クロナスＤＲＡＭのチップを接続するための接続基板の
第２の例を示した斜視図。

【図１８】図１８はこの発明の一実施の形態に係るシン
クロナスＤＲＡＭのパッドの配置領域を示した平面図。

【図１９】図１９は比較例に係るＤＲＡＭのパッドの配
置領域を示した平面図。

【図２０】図２０はこの発明の一実施の形態に係るシン
クロナスＤＲＡＭのデータ書き込みの様子を示す図で
（Ａ）〜（Ｃ）図はそれぞれ信号の流れを順に示した
図。

【図２１】図２１は比較例に係るＤＲＡＭのデータ書き
込みの様子を示す図で（Ａ）〜（Ｃ）図はそれぞれ信号
の流れを順に示した図。

【図２２】図２２はこの発明の一実施の形態に係るシン
クロナスＤＲＡＭのデータ読み出しの様子を示す図で
（Ａ）〜（Ｄ）図はそれぞれ信号の流れを順に示した
図。

【図２３】図２３は比較例に係るＤＲＡＭのデータ読み
出しの様子を示す図で（Ａ）〜（Ｄ）図はそれぞれ信号
の流れを順に示した図。

【図２４】図２４はメモリブロック２０の形成方法を示
す図で（Ａ）図〜（Ｇ）図はそれぞれメモリブロック２
０の形成を順に示した図。

【図２５】図２５はメモリブロック２０の第１の配置方
法を示す図。

【図２６】図２６はメモリブロック２０の第２の配置方
法を示す図。

【図２７】図２７はメモリブロック２０を第１の配置方
法にしたがって配置したときのデータの読み出し動作／
書き込み動作を示す図。

【図２８】図２８はメモリブロック２０を第２の配置方
法にしたがって配置したときのデータの読み出し動作／
書き込み動作を示す図。

【図２９】図２９は従来のＤＲＡＭを示す図で（Ａ）図
は平面図、（Ｂ）図はパッケージの中を示した平面図。

【図３０】図２２は従来のＤＲＡＭのデータ線の配置を
示した平面図。

【符号の説明】

１…半導体チップ、 １０…メイン制御ブロック、 １１…メイン制御回路、 １２…アドレスジェネレータ、 １４…コマンドジェネレータ、 １６…クロックジェネレータ、 １８…ＤＣ電圧ジェネレータ、 ２０…メモリブロック、 ２１…メモリセルアレイ、 ２３…ローカル制御ブロック、 ２４…データ入出力回路、 ２６…メモリ制御回路、 ２８…データ線転送系回路、 ３０…パッド群、 ３２…Ｉ／Ｏバッファ、 ３４…Ｉ／Ｏ制御回路、 ３６…ビット線センスアンプおよびイコライザ、 ３８…カラムゲート、 ４０…データ線回路、 ４２…ロウデコーダ、 ４４…ビット線制御回路、 ４６…カラムデコーダ、 ４８…データ線回路制御回路、 ５０…セルアレイ、 ５２…センスアンプアレイ、 ５４…セグメント、 ６０、６２…配線群（ブロック間配線）、 ７０…データ線群（ブロック内配線）、 ７２、７４…配線群（ブロック内配線）、 ８０…ハンダボール、 ８２…ボールグリッドアレイ型基板、 ８４…ピングリッドアレイ型基板。

Claims (20)

【特許請求の範囲】
1. 【請求項１】 外部端子として、アドレス信号端子、ク
   ロック信号端子、コマンド信号端子および電源端子を有
   し、前記アドレス信号端子に供給される外部アドレス信
   号を受け、内部アドレス信号を生成するアドレス信号生
   成部と、前記コマンド信号端子に供給される外部コマン
   ド信号を受け、内部コマンド信号を生成するコマンド信
   号生成部と、前記クロック信号端子に供給される外部ク
   ロック信号を受け、内部クロック信号を生成するクロッ
   ク信号生成部と、前記電源端子に供給される外部電源電
   位を受け、内部電源電位を生成する内部電源生成部とを
   含むメイン制御ブロックと、 外部端子として、データ入出力端子およびデータ入出力
   用電源端子を有し、データを格納するための複数のメモ
   リセルと、前記内部コマンド信号に応じて、前記内部ク
   ロック信号と同期してデータを前記データ入出力端子に
   入出力し、前記データ入出力用電源端子に供給されるデ
   ータ入出力用電源により動作されるデータ入出力部と、
   前記内部コマンド信号および前記内部アドレス信号に応
   じて、前記内部クロック信号と同期して前記複数のメモ
   リセルのなかから、特定のメモリセルにデータを書き込
   みおよび特定のメモリセルからデータを読み出し、前記
   内部電源電位により動作されるメモリ制御部とを含む少
   なくとも１つ以上のメモリブロックとを具備することを
   特徴とする半導体記憶装置。
2. 【請求項２】 前記アドレス信号生成部は、内部アドレ
   スを出力するロウアドレスバッファ、およびカラムアド
   レスバッファを含み、 コマンド信号生成部は、バンク毎に独立してデータを書
   き込みおよび読み出しするためのバンク切り替え制御回
   路と、ワード線を制御するためのワード線制御回路と、
   センスアンプを制御するためのセンスアンプ制御回路
   と、読み出しモードか書き込みモードかを判定するため
   のリード／ライト判定回路とを含み、 クロック信号生成部は、前記内部クロックを発生させる
   内部クロック発生回路を含み、 前記内部電源生成部は、複数の内部電源電位を生成する
   ＤＣ電源生成回路とを含み、 前記少なくとも１つ以上のメモリブロックは各々、前記
   内部アドレス信号にしたがって特定のメモリセルを選択
   するためのロウデコーダ、およびカラムデコーダと、メ
   モリセルのデータを増幅するためのセンスアンプと、前
   記センスアンプおよびビット線プリチャージをそれぞれ
   制御するビット線制御回路と、前記センスアンプと前記
   データ入出力部との間でデータの転送を行うデータ線回
   路と、前記データ線を制御するデータ線回路制御回路
   と、前記データ入出力部に含まれている出力バッファ
   と、前記データ入出力部に含まれている入力バッファ
   と、前記出力バッファおよび入力バッファを制御するデ
   ータ入出力制御回路とを含むことを特徴とする請求項１
   に記載の半導体記憶装置。
3. 【請求項３】 前記内部クロック信号、前記内部アドレ
   ス信号、前記内部コマンド信号、前記内部電源電位は、
   前記少なくとも１つ以上のメモリブロックで使用される
   配線よりも上層の配線を使用して、前記メイン制御ブロ
   ックから、前記少なくとも１つ以上のメモリブロックの
   各々に供給することを特徴とする請求項１および請求項
   ２いずれかに記載の半導体記憶装置。
4. 【請求項４】 前記少なくとも１つ以上のメモリブロッ
   ク各々で使用されている配線は、第１層、第２層、第３
   層めまでの金属層を使用して形成され、 前記メイン制御ブロックと前記少なくとも１つ以上のメ
   モリブロック各々とを接続する配線層は、第４層めの金
   属層を使用して形成されていることを特徴とする請求項
   ３に記載の半導体記憶装置。
5. 【請求項５】 前記少なくとも１つ以上のメモリブロッ
   クは各々、前記内部コマンド信号により、独立してデー
   タの書き込み、読み出しができる複数のバンクに分かれ
   ていることを特徴とする請求項２乃至請求項４いずれか
   一項に記載の半導体記憶装置。
6. 【請求項６】 ３×３の９個の等しい面積の領域に分割
   された半導体チップと、 前記９個の領域のうち、少なくとも中央の１つの領域に
   配置されたメイン制御ブロックと、 前記メイン制御ブロックにより制御され、前記９個の領
   域のうち、周縁の８つの領域各々に配置された、メモリ
   セルアレイ、データ入出力回路およびメモリ制御回路と
   を含むメモリブロックとを具備することを特徴とする半
   導体記憶装置。
7. 【請求項７】 外部への接続端子が、２次元的に配置さ
   れているパッケージに封止されていることを特徴とする
   請求項６に記載の半導体記憶装置。
8. 【請求項８】 複数のメモリブロックに分割された半導
   体チップと、 前記複数のメモリブロック各々に設けられた入出力端
   子、および入出力用電源端子と、 前記複数のメモリブロックから読み出される、または前
   記複数のメモリブロックに書き込まれるデータは、同一
   メモリブロックに設けられている前記入出力端子を経由
   することを特徴とする半導体記憶装置。
9. 【請求項９】 前記半導体チップは、３×３の９個の等
   しい面積の領域に分割され、前記９個の領域のうち、少
   なくとも中央の１つの領域にメイン制御ブロックを配置
   し、前記メイン制御ブロックにより制御され、前記９個
   の領域のうち、周縁の８つの領域各々に、メモリセルア
   レイ、データ入出力回路およびメモリ制御回路とを含む
   メモリブロックを配置したことを特徴とする請求項８に
   記載の半導体記憶装置。
10. 【請求項１０】 メモリセルアレイ、データ入出力回路
    およびメモリ制御回路をそれぞれ含むメモリブロックの
    回路パターンおよび前記メモリブロックを制御するメイ
    ン制御ブロックの回路パターンをそれぞれ用意し、 前記メモリブロックの回路パターンおよび前記メイン制
    御ブロックの回路パターンのいずれか大きい方のパター
    ンと同じ大きさを持つ領域を３×３で９個並べ、 前記９個の領域のうち、周縁の８つの領域に前記メモリ
    ブロックの回路パターンをそれぞれ配置し、少なくとも
    中央の１つの領域に前記メイン制御ブロックの回路パタ
    ーンを配置することを特徴とする半導体記憶装置のレイ
    アウト方法。
11. 【請求項１１】 外部アドレス信号、外部コマンド信
    号、外部クロック信号および外部電源電位を受け、内部
    アドレス信号、内部コマンド信号、内部クロック信号お
    よび内部電源電位をそれぞれ出力するメイン制御ブロッ
    クと、 前記メイン制御ブロックにより制御され、前記内部アド
    レス信号、内部コマンド信号、内部クロック信号および
    内部電源電位を受け、前記内部クロック信号に同期して
    外部からの入力データを、書き込み選択したメモリセル
    に書き込む、および読み出し選択したメモリセルから出
    力データを、前記内部クロック信号に同期して外部へ出
    力する、複数のメモリブロックと、 前記メイン制御ブロックに配置された、前記外部アドレ
    ス信号、外部コマンド信号、外部クロック信号および外
    部電源電位を受ける外部パッド群と、 前記複数のメモリブロックの各々に配置された、前記入
    力データおよび前記出力データを受ける外部パッド群と
    を具備することを特徴とする半導体記憶装置。
12. 【請求項１２】 外部アドレス信号、外部コマンド信
    号、外部クロック信号および外部電源電位を受け、内部
    アドレス信号、内部コマンド信号、内部クロック信号お
    よび内部電源電位をそれぞれ出力するメイン制御ブロッ
    クと、 前記メイン制御ブロックにより制御され、前記内部アド
    レス信号、内部コマンド信号、内部クロック信号および
    内部電源電位を受け、前記内部クロック信号に同期して
    外部からの入力データを、書き込み選択したメモリセル
    に書き込む、および読み出し選択したメモリセルから出
    力データを、前記内部クロック信号に同期して外部へ出
    力する、複数のメモリブロックと、 前記複数のメモリブロック各々の内部に形成される配線
    群よりも、上層の配線層を使用して形成された、前記メ
    イン制御ブロックと前記複数のメモリブロックの各々と
    を互いに接続し、前記複数のメモリブロックを制御する
    ための信号が供給される配線群とを具備することを特徴
    とする半導体記憶装置。
13. 【請求項１３】 外部アドレス信号、外部コマンド信
    号、外部クロック信号および外部電源電位を受け、内部
    アドレス信号、内部コマンド信号、内部クロック信号お
    よび内部電源電位をそれぞれ出力するメイン制御ブロッ
    クと、 前記メイン制御ブロックにより制御され、前記内部アド
    レス信号、内部コマンド信号、内部クロック信号および
    内部電源電位を受け、前記内部クロック信号に同期して
    外部からの入力データを、書き込み選択したメモリセル
    に書き込む、および読み出し選択したメモリセルから出
    力データを、前記内部クロック信号に同期して外部へ出
    力する、複数のメモリブロックと、 前記メイン制御ブロックと前記複数のメモリブロック各
    々とを互いに接続し、前記メイン制御ブロックにより発
    生された前記内部アドレス信号、内部コマンド信号、内
    部クロック信号および内部電源電位を、前記複数のメモ
    リブロック各々に供給する供給配線と、 前記複数のメモリブロック各々に分散して配置された、
    前記入力データおよび前記出力データを受ける外部パッ
    ドと前記メモリセルとを互いに電気的に結合するデータ
    転送系回路とを具備することを特徴とする半導体記憶装
    置。
14. 【請求項１４】 ３×３の９個の等しい面積の領域に分
    割された半導体チップと、 前記９個の領域のうち、少なくとも中央の１つの領域に
    配置され、外部アドレス信号、外部コマンド信号、外部
    クロック信号および外部電源電位を受け、内部アドレス
    信号、内部コマンド信号、内部クロック信号および内部
    電源電位をそれぞれ出力するメイン制御ブロックと、 前記９個の領域のうち、周縁の８つの領域各々に配置さ
    れ、前記メイン制御ブロックにより制御される、前記内
    部アドレス信号、内部コマンド信号、内部クロック信号
    および内部電源電位を受け、前記内部クロック信号に同
    期して外部からの入力データを、書き込み選択したメモ
    リセルに書き込む、および読み出し選択したメモリセル
    から出力データを、前記内部クロック信号に同期して外
    部へ出力するメモリブロックとを具備することを特徴と
    する半導体記憶装置。
15. 【請求項１５】 ３×３の９個の等しい面積の領域に分
    割された半導体チップと、 前記９個の領域のうち、少なくとも中央の１つの領域に
    配置され、外部アドレス信号、外部コマンド信号、外部
    クロック信号および外部電源電位を受け、内部アドレス
    信号、内部コマンド信号、内部クロック信号および内部
    電源電位をそれぞれ出力するメイン制御ブロックと、 前記９個の領域のうち、周縁の８つの領域各々に配置さ
    れ、前記メイン制御ブロックにより制御される、前記内
    部アドレス信号、内部コマンド信号、内部クロック信号
    および内部電源電位を受け、前記内部クロック信号に同
    期して外部からの入力データを、書き込み選択したメモ
    リセルに書き込む、および読み出し選択したメモリセル
    から出力データを、前記内部クロック信号に同期して外
    部へ出力するメモリブロックと、 前記メイン制御ブロックに配置された、前記外部アドレ
    ス信号、外部コマンド信号、外部クロック信号および外
    部電源電位を受ける外部パッド群と、 前記複数のメモリブロックの各々に配置された、前記入
    力データおよび前記出力データを受ける外部パッド群
    と、 前記メイン制御ブロックと前記複数のメモリブロック各
    々とを互いに接続し、前記メイン制御ブロックにより発
    生された前記内部アドレス信号、内部コマンド信号、内
    部クロック信号および内部電源電位を、前記複数のメモ
    リブロック各々に供給する供給配線と、 前記供給配線を形成する配線群よりも下層にある配線層
    のみを使用して形成され、前記複数のメモリブロック各
    々に分散して配置された、前記入力データおよび前記出
    力データを受ける外部パッドと前記メモリセルとを互い
    に電気的に結合するデータ転送系回路とを具備すること
    を特徴とする半導体記憶装置。
16. 【請求項１６】 ３×３の９個の、互いに等しい形の領
    域を有する半導体チップと、 前記９個の領域のうち、中央の１つの領域に配置された
    ロジック集積回路と、 前記９個の領域のうち、中央の１つの領域を除く、周辺
    の８つの領域それぞれに配置された、メモリセルアレイ
    を含むメモリ集積回路とを具備することを特徴とする半
    導体記憶装置。
17. 【請求項１７】 ３×３の９個の、互いに等しい形の領
    域を有する半導体チップと、 前記９個の領域のうち、中央の１つの領域を除く、周辺
    の８つの領域それぞれに配置された、メモリセルアレ
    イ、前記メモリセルアレイからの出力データを前記半導
    体チップ外部に出力するとともに、前記半導体チップ外
    部から入力データを前記メモリセルアレイに入力するデ
    ータ入出力回路、前記データ入出力回路のデータ入出力
    動作を制御する制御回路とを含むメモリ集積回路と、 前記９個の領域のうち、中央の１つの領域に配置され
    た、メモリセルアレイのアドレスを、前記８つメモリ集
    積回路に含まれた前記メモリセルアレイそれぞれに対し
    て、同時に指定する回路、および動作モードを、前記８
    つメモリ集積回路に含まれた少なくとも前記制御回路に
    対して、同時に指定する回路とを具備することを特徴と
    する半導体記憶装置。
18. 【請求項１８】 ３×３の９個の、互いに等しい形の領
    域に区切られた半導体チップと、 前記９個の領域のうち、中央の１つの領域を除く、周辺
    の８つの領域それぞれに配置されたメモリ集積回路と、 前記９個の領域のうち、前記中央の１つの領域に配置さ
    れたロジック集積回路とを具備し、 前記９個の領域のうち、中央の１つの領域を除く、周辺
    の８つの領域は、さらに互いに等しい形の第１、第２の
    領域、これら第１、第２の領域の間の第３の領域に区切
    られ、前記第１、第２の領域それぞれにメモリセルアレ
    イが配置され、前記第３の領域に前記メモリセルアレイ
    からの出力データを前記半導体チップ外部に出力すると
    ともに、前記半導体チップ外部から入力データを前記メ
    モリセルアレイに入力するデータ入出力回路、および前
    記データ入出力回路のデータ入出力動作を制御する制御
    回路がそれぞれ配置され、 前記９個の領域のうち、中央の１つの領域に、メモリセ
    ルアレイのアドレスを、前記８つメモリ集積回路に含ま
    れた前記メモリセルアレイそれぞれに対して、同時に指
    定する回路、および動作モードを、前記８つメモリ集積
    回路に含まれた少なくとも前記制御回路に対して、同時
    に指定する回路がそれぞれ配置されていることを特徴と
    する半導体記憶装置。
19. 【請求項１９】 外部アドレス信号、外部コマンド信
    号、外部クロック信号および外部電源電位を受け、内部
    アドレス信号、内部コマンド信号、内部クロック信号お
    よび内部電源電位をそれぞれ出力するメイン制御ブロッ
    クと、 前記メイン制御ブロックにより制御され、前記内部アド
    レス信号、内部コマンド信号、内部クロック信号および
    内部電源電位を受け、前記内部クロック信号に同期して
    外部からの入力データを、書き込み選択したメモリセル
    に書き込む、および読み出し選択したメモリセルから出
    力データを、前記内部クロック信号に同期して外部へ出
    力する、複数のメモリブロックとを具備する半導体記憶
    装置の動作方法であって、 前記半導体記憶装置からデータを読み出すとき、前記複
    数のメモリブロックの全てから、少なくとも１つのデー
    タを読み出し、外部へ同時に出力することを特徴とする
    半導体記憶装置の動作方法。
20. 【請求項２０】 外部アドレス信号、外部コマンド信
    号、外部クロック信号および外部電源電位を受け、内部
    アドレス信号、内部コマンド信号、内部クロック信号お
    よび内部電源電位をそれぞれ出力するメイン制御ブロッ
    クと、 前記メイン制御ブロックにより制御され、前記内部アド
    レス信号、内部コマンド信号、内部クロック信号および
    内部電源電位を受け、前記内部クロック信号に同期して
    外部からの入力データを、書き込み選択したメモリセル
    に書き込む、および読み出し選択したメモリセルから出
    力データを、前記内部クロック信号に同期して外部へ出
    力する、複数のメモリブロックとを具備する半導体記憶
    装置の回路配置パターンであって、 前記複数のメモリブロックの各々が、第１の回路領域、
    第２の回路領域、前記第１の回路領域と第２の回路領域
    との間の第３の回路領域の３つの領域に分けられてい
    て、前記第１の回路領域の回路配置パターンと、前記第
    ２の回路領域の回路配置パターンとが互いに鏡像関係と
    なっていて、前記第３の回路領域に配置される回路が、
    前記第１の領域に配置される回路および前記第２の領域
    に配置される回路で共有される回路となっていることを
    特徴とする半導体記憶装置の回路配置パターン。