JP4984579B2 - 高耐圧半導体集積回路装置 - Google Patents

Description

本発明は、ＳＯＩ（Silicon On InsulatorまたはSemiconductor On Insulator）基板を用いて、トレンチにより素子間分離を行う半導体集積回路装置に関し、特に、インテリジェント・パワー・デバイスに使用されるものである。

絶縁膜上に半導体層が形成されたＳＯＩ基板にトランジスタ、抵抗等の素子を形成した半導体集積回路装置は、寄生容量の低減によるμｓオーダー以下で高速のスイッチング動作や１００Ｖ以上の高耐圧化の実現が可能で、ラッチアップを生じない等の高い信頼性がある。ＳＯＩ基板に関しては、特許文献１に記載があり、トレンチ型の素子分離構造に関しても、詳述されている。

図２に、特許文献１に開示されているトレンチ型の素子分離構造を示す。図２で符号１はシリコン支持基板、２は埋込酸化膜、３は素子領域、４は埋込多結晶シリコン膜、５、６は側面酸化膜、７はトレンチ、８は埋込ｎ⁺領域を示し、トレンチ７が素子領域を分離した構造となっている。また、側面酸化膜５の間には埋込多結晶シリコン膜４が配置されている。

特開平５−２５９２６６号公報（図２（ｅ）、図６（ｄ）の記載。）

上記特許文献１では、トレンチ７形成後に基板表面に形成する酸化膜については殆ど触れられていなかった。基板表面に形成する酸化膜の形状によっては、トレンチ上部に形成されるポリシリコン配線の電位の影響により、トレンチ内部に形成された酸化膜にかかる電圧が変動を受ける可能性がある。実際、表面に形成する酸化膜上に多結晶シリコンの配線、素子領域上の電極に電位を付与すると、トレンチの両端に形成された側面酸化膜５、６に均等に電圧がかからないという問題が生じる。

この点について、具体例に説明する。酸化膜の絶縁耐圧が３００Ｖであった時、トレンチ両端の側面酸化膜５、６に対して均等に電圧が印加されれば、絶縁耐圧は合計で６００Ｖとなる。しかし、側面酸化膜５に、側面酸化膜６よりも１０％多く電圧が印加される場合は、側面酸化膜５に対して３００Ｖ、側面酸化膜６に対して２７０Ｖと不均一に電圧が加わった時点で素子が絶縁破壊するので、素子の全体の絶縁耐圧が６００Ｖから５７０Ｖへと低下する。

本発明の目的は、トレンチ内の両端に形成された側面酸化膜に対して均等に電圧が加わる構成の集積回路装置を提供することである。

本発明の半導体集積回路装置は、素子形成領域下に第１の絶縁膜を有する基板と、前記第１の絶縁膜に達するように前記素子領域に形成されるシリコンのトレンチと、前記トレンチの側壁に形成される第２の絶縁膜と、前記トレンチに埋め込んだ多結晶シリコン上に形成される第３の絶縁膜とを具備し、第３の絶縁膜の膜厚を第１の絶縁膜の膜厚で除した値を特定の範囲にして、前記トレンチの深さが５０μｍ以上にすることにより、トレンチ内の両端に形成された酸化絶縁膜に対して均等に電圧が加わる。

本発明の半導体集積回路装置は、トレンチ内両端に形成された側面絶縁膜に対して均一に電圧が加わり、絶縁耐圧が向上する。この為、信頼性の高い高耐圧の集積回路装置を提供できる。

本発明の半導体集積回路装置は、トレンチ側面に形成された両端の酸化膜に均等に電圧を印加するために、トレンチ底面、側面、上面に熱酸化して形成される酸化膜厚の半導体集積回路装置の定格仕様に沿った最適化により実現した。以下、詳細を図面を用いて説明する。

以下、本発明の実施例について、図面を参照しながら説明する。図１に、本実施例の半導体集積回路装置の断面図を示す。図１で符号１０１はシリコン支持基板、１０２は埋込酸化膜、１０３は素子領域、１０４は埋込多結晶シリコン膜、１０５は側面酸化膜、１０６は表面酸化膜、１０７はトレンチ、１０８はｎ⁺ドープ領域、１０９はｐドープ領域、１１０は埋込ｎ⁺ドープ領域、１１１は側面ｎ⁺ドープ領域、１１２は多結晶シリコン配線、１１３はｐ⁺ ドープ領域を示す。また、図３に、本実施例の半導体集積回路装置の平面図を示す。２つの素子形成領域１０３ａ、１０３ｂが隣接して形成されている。多結晶シリコン配線１１２がトレンチ１０７を跨ぐようにして形成されている。図３で符号１１４はトレンチ１辺を示す。本実施例では、トレンチに埋め込んだ埋込多結晶シリコン膜１０４表面を熱酸化することにより、トレンチ１０７上面に表面酸化膜１０６を厚く形成し、トレンチ内両端に形成された側面酸化膜１０５に対して均一に電圧が加わる構造となっていることである。

トレンチの表面酸化膜１０６の膜厚と、埋込酸化膜１０２の膜厚とを、０.１μｍ から３μｍまで変化させて、絶縁耐圧を測定した。この結果を図４に示す。トレンチの表面酸化膜１０６の膜厚を埋込酸化膜１０２の膜厚で除した値が０.２５ 以上となると、絶縁耐圧が６００Ｖ以上となっていた。この結果は、トレンチ１辺１１４の長さが２００μｍ〜２０００μｍ、トレンチ深さが５０μｍから１００μｍの範囲では長さや深さによる絶縁耐圧の依存性はなかった。なお、トレンチ深さが５０μｍ以下では、トレンチの表面酸化膜１０６の膜厚、埋込酸化膜１０２の膜厚によらず、絶縁耐圧は大幅に低下していた。この結果から、トレンチの表面酸化膜１０６の膜厚を埋込酸化膜１０２の膜厚で除した値を０.２５以上とすると、絶縁耐圧が向上することが分かる。

ここで、トレンチの表面酸化膜１０６の膜厚を埋込酸化膜１０２の膜厚で割った値が０.１、０.２の場合と０.５、０.７の場合について、ウエハの断面観察により、絶縁破壊場所を調べた。分布を調べるため、同種のウエハを１００枚程度用意した。その結果、トレンチの表面酸化膜１０６の膜厚を埋込酸化膜１０２の膜厚で割った値が０.１、０.２の場合は、どのウエハでも、トレンチ１０７内に形成された両端の側面酸化膜１０５の一方からのみ破壊箇所が検出された。一方、トレンチの表面酸化膜１０６の膜厚を埋込酸化膜１０２の膜厚で割った値が０.５の場合は、ウエハごとに、トレンチ１０７内に形成された両端の側面酸化膜１０５のどちらからも破壊箇所が検出された。

絶縁破壊箇所の観察から、トレンチの表面酸化膜１０６の膜厚を埋込酸化膜１０２の膜厚で割った値が０.２５ 以下の場合は、一方の酸化膜に対してより電圧が印加されており、トレンチの表面酸化膜１０６の膜厚を埋込酸化膜１０２の膜厚で割った値が０.２５ 以上の場合は、トレンチ１０７の両端に形成された側面酸化膜１０５に対して電圧が均等に印加されていたものと推測される。

以上の結果から、埋込酸化膜１０２の膜厚を表面酸化膜１０６の膜厚で除した値が０.２５を超えるとトレンチ側壁に形成された両端の側面酸化膜１０５に対して均等に電圧が印加されることから、高耐圧の半導体集積回路装置が得られるものと推測される。

図５〜図７に、本実施例の誘電体分離基板の製造方法を示す。図５で（ａ）はトレンチ加工工程、（ｂ）は溝内酸化工程、（ｃ）は多結晶シリコン埋込工程、図６で（ｄ）は分離研磨工程、（ｅ）はトレンチ上部を含む分離領域のみ以外の表面酸化膜を除去する工程、（ｆ）は表面酸化工程、図７の（ｇ）は素子活性領域作製工程である。図５で符号１１５はフォトレジストである。

埋込酸化膜１０２上に埋込ｎ⁺ ドープ領域１１０を有するＳＯＩ基板を用意した。この埋込ｎ⁺ ドープ領域１１０はヒ素又はアンチモンで形成した。次に、図５（ａ）に示すように、フォトレジスト１１５をマスクとしてドライエッチングし、埋込酸化膜１０２に到達する深さまでトレンチ１０７を形成した。トレンチ１０７を形成後、図５（ｂ）に示すように、レンチ１０７側壁にアンチモン又はリンをデポして側面ｎ⁺ ドープ領域１１１を形成した後、基板全体を酸化した。この工程でトレンチ１０７内にも側面酸化膜１０５が形成される。この後、図５（ｃ）に示すようにトレンチ１０７を含む基板表面に多結晶シリコンよりなる埋込多結晶シリコン膜１０４を形成した。次いで、図６（ｄ）に示すように、基板表面全体を機械研磨して、トレンチ１０７内にのみ埋込多結晶シリコン膜１０４を残した。機械研磨後、図６（ｅ）に示すように、トレンチ上部を含む分離領域以外の側面酸化膜１０５をエッチングにより除去した。次いで、図６（ｆ）に示すように、シリコンナイトライド膜を用いた通常の局所酸化法を用いてトレンチ上部を含む分離領域に表面酸化膜１０６を形成した。さらに、図７（ｇ）に示すように、素子領域上の一部にボロン又はリンをインプラして、ｎ⁺ドープ領域１０８、ｐドープ領域１０９、ｐ⁺ドープ領域１１３等の素子活性領域を形成した。

なお、本実施例において、トレンチ形成時に、エッチングマスクとしてフォトレジストを用いているが、これに限ることはなく、例えば酸化珪素層あるいは窒化珪素層あるいは酸化シリコン層と窒化珪素層を積層したものをエッチングマスクとして使用してもよい。さらに、埋込層は、埋込多結晶シリコン膜１０４で形成される必要はなく、例えば非晶質シリコン膜等を使用してもよい。

図８に、本実施例の半導体集積回路装置の断面図を示す。本実施例では、分離領域内にトレンチ１０７を複数本形成した。図８では、２本のトレンチで囲んだ場合を例に示す。通常、トレンチ１本で定格の絶縁耐圧が得られるように設計するが、トレンチ１０７を複数本とすると、プロセス工程中にトレンチ１０７内部で生じた不具合に対する不良率を大幅に低減させることができる。

図９に、トレンチの本数を変えた時の不良率の変化を示す。不良率は、異なる集積回路装置２０００点の絶縁耐圧を測定した時に、平均値を基準にして３０％以上絶縁耐圧が低下した測定点数の割合である。この結果から、本実施例の半導体集積回路装置のようにトレンチを複数本とすると、絶縁耐圧の不良率を低減できることが分かる。

本実施例の半導体集積回路装置は、トレンチ内に形成した側面酸化膜１０５の膜厚を薄くした。側面酸化膜１０５の膜厚を薄くすると、側面酸化膜形成時に酸化シリコンとシリコン界面で発生する応力を低減することができるので、欠陥に起因する不良率を低減することができる。

図１０に、絶縁耐圧不良率と、埋込酸化膜１０２の膜厚をトレンチ内側面酸化膜１０５の膜厚で割った値の関係を示す。不良率は、異なる集積回路装置１０００点の絶縁耐圧を測定した時に、平均値を基準にして３０％以上絶縁耐圧が低下した測定点数の割合である。この結果から、埋込酸化膜１０２の膜厚を側面酸化膜１０５の膜厚で割った値が４以上となると、不良率が低減されることが分かる。

不良率が大きかったものについて、絶縁耐圧不良の原因を調べたところ、素子領域１０３内で欠陥が生じていたことが分かった。この結果から、埋込酸化膜１０２の膜厚を側面酸化膜１０５の膜厚で割った値が小さいものでは欠陥が生じ、絶縁耐圧不良増加の原因になったものと推測される。

以上の結果から、本実施例の半導体集積回路装置では、埋込酸化膜１０２の膜厚をトレンチ内側面酸化膜１０５の膜厚で割った値を４以上としたので、信頼性が高い半導体集積回路装置を作製することができる。

図１１に、本実施例の半導体集積回路装置の断面図を示す。図１１において、符号３０１はＣＶＤ法により形成した酸化膜である。本実施例の構造の特徴は、トレンチ表面に形成した表面酸化膜１０６とＣＶＤ法により形成した酸化膜３０１の組み合わせによって、トレンチ表面に形成する酸化膜の膜厚を厚くすることによって、トレンチ内両端に形成された側面酸化膜１０５に対して均一に電圧が加わる構造となっていることである。

この手法により、表面酸化膜１０６の膜厚を薄くすることができるので、表面酸化膜１０６が形成する時に、酸化シリコンとシリコン界面で発生する応力を低減することができるので、欠陥に起因する不良率を低減することができる。

図１２にトレンチの表面酸化膜１０６の膜厚と絶縁耐圧の結果を示す。トレンチの表面酸化膜１０６の膜厚とＣＶＤ法により形成した酸化膜３０１の膜厚の和を埋込酸化膜１０２の膜厚で割った値が０.２５ 以上の時、絶縁耐圧が６００Ｖ以上となった。この結果から、トレンチ表面酸化膜の膜厚とＣＶＤ酸化膜の膜厚の和を埋込酸化膜の膜厚で除した値を０.２５以上とすると、絶縁耐圧が向上することが分かる。

ここで、実施例１と同様に、トレンチの表面酸化膜１０６の膜厚とＣＶＤ法で形成した酸化膜３０１の膜厚の和を埋込酸化膜１０２の膜厚で割った値が０.１、０.２の場合と０.５、０.７の場合について、ウエハの断面観察により、絶縁破壊場所を調べた。分布を調べるため、同種のウエハを１００枚程度用意した。その結果、トレンチの表面酸化膜１０６の膜厚を埋込酸化膜１０２の膜厚で割った値が０.１、０.２の場合は、どのウエハにおいても、トレンチ１０７内に形成された両端の側面酸化膜１０５の一方にのみ破壊箇所が検出された。一方、トレンチの表面酸化膜１０６の膜厚を埋込酸化膜１０２の膜厚で割った値が０.５、０.７の場合は、ウエハごとに、トレンチ１０７内に形成された両端の側面酸化膜１０５のどちらからも絶縁破壊箇所が検出された。

絶縁破壊箇所の観察から、トレンチの表面酸化膜１０６の膜厚とＣＶＤ法により形成した酸化膜３０１の膜厚の和を埋込酸化膜１０２の膜厚で割った値が０.１、０.２の場合は、一方の側面酸化膜１０５に対してより電圧が印加されており、トレンチの表面酸化膜１０６の膜厚とＣＶＤ法により形成した酸化膜３０１の膜厚の和を埋込酸化膜１０２の膜厚で割った値が０.３、０.４の場合は、トレンチ両端の側面酸化膜１０５に対して電圧が均等に印加されていたものと推測される。

以上の結果から、埋込酸化膜１０２の膜厚を、トレンチの表面酸化膜１０６とＣＶＤ法により形成した酸化膜３０１の膜厚の和で除した値が０.２５ 以上とすることにより高耐圧の半導体集積回路装置が得られることが分かる。

図１３に、本実施例の半導体集積回路装置の断面図を示す。図１３において、符号４０２はトレンチに埋め込んだ多結晶シリコン上の表面酸化膜１０６の凹凸部である。本実施例の構造の特徴は、トレンチ埋込多結晶シリコン上の表面酸化膜１０６の凹凸を小さくし、凹凸部４０２により生じる配線の断線の割合を低減させたことである。

図１４に、表面の凹凸とショート率の関係を示す。図１４で、横軸の「表面酸化膜上に形成される凹凸」は凹凸部４０２の高さであり、縦軸の「ショート率」は、表面酸化膜１０６上に配線した多結晶シリコン配線１１２の断線率（断線した多結晶シリコン配線数／調べた多結晶シリコン配線数）である。図１４から、図１３に示した凹凸部４０２の高さが０.２μｍ以下とすると、ショート率を０.０２％以下に低下できることが分かる。なお、本実施例では、凹凸部４０２の高さは図１４に示すように凸部が１つの場合は、凸部先端と両脇の凹部（あるいは平坦部）との段差が大きな値のことを意味し、凸部が複数ある場合は最も上に突き出した凸部から、最も凹んでいる凹部との高さ方向の距離とした。

図１５に、異方性ドライエッチング法によるエッチバック工程後の断面図について示す。図１５で符号４０１はエッチバック工程後に形成された凹凸部である。エッチバック工程は、図６に示す（ｄ）の分離研磨工程と（ｅ）のトレンチ上部を含む分離領域のみ以外の表面酸化膜を除去する工程の間に入れて、トレンチ内表面の埋込多結晶シリコン膜１０４のみをエッチバックさせた。

本実施例では、表面酸化膜の膜厚が異なる素子領域を有する集積回路装置について検討した。図１６に、本実施例の半導体集積回路装置の断面図を示す。図１６では、ｎ⁺ ドープ領域１０８、ｐドープ領域１０９、多結晶シリコン配線１１２、ｐ⁺ ドープ領域１１３を省略した。本実施例では、表面酸化膜１０６の膜厚が異なる素子領域を形成することによって、６００Ｖ以上の高圧が必要な半導体素子と、低電圧で駆動する半導体素子を、限られた素子領域の中で共存できる。

本実施例の誘電体分離基板の製造方法は、表面酸化工程以外は実施例１と同じ工程を経る。図１７と図１８に、本実施例の誘電体分離基板の製造方法のうち、表面酸化工程のみ示す。図１７の符号５０１は高圧の半導体素子が形成される素子領域、符号５０２は低圧の半導体素子が形成される素子領域、符号５０３は高圧の半導体素子が形成される領域を囲むトレンチ上面に形成される厚い表面酸化膜、符号５０４は低圧の半導体素子が形成される領域を囲むトレンチ上面に形成される表面酸化膜、符号５０５はシリコンナイトライド膜である。図１７の（ｆ０）〜（ｆ２）は、表面酸化工程のうち、高圧の半導体素子が形成される素子領域５０１を囲むトレンチ上面を含む分離領域を酸化する工程、図１８の（ｆ３）〜（ｆ５）は表面酸化工程のうち、素子領域５０１を囲むトレンチを含む分離領域並びに、低圧の半導体素子が形成される素子領域５０２を囲むトレンチ上面を含む分離領域を酸化する工程である。以下、本実施例の表面酸化工程を詳しく説明する。

図１７（ｆ１）に示すように、素子領域５０１を囲むトレンチ１０７上面を含む分離領域以外にシリコンナイトライド膜５０５を形成した。次に、図１７（ｆ２）に示すように、素子領域５０１を囲むトレンチ２０７上面を含む分離領域のみ厚い表面酸化膜５０３を形成した。厚い表面酸化膜５０３を形成した後で、図１８（ｆ３）に示すように、素子領域５０２を囲むトレンチ１０７上面を含む分離領域上のみ、シリコンナイトライド膜５０５を除去した。この後、図１８（ｆ４）に示すように、素子領域５０１を囲むトレンチを含む分離領域並びに素子領域５０２を囲むトレンチ上面を含む分離領域に厚い表面酸化膜５０３並びに表面酸化膜５０４を形成し、最後に、図１８（ｆ５）に示すように、シリコンナイトライド膜５０５を全面除去した。

実施例１の半導体集積回路装置の断面図。 従来技術の半導体集積回路装置の断面図の例。 実施例１の半導体集積回路装置の平面図。 実施例１の半導体集積回路装置の絶縁耐圧の測定結果を示す図。 実施例１の半導体集積回路装置の製造工程の説明図。 実施例１の半導体集積回路装置の製造工程の説明図。 実施例１の半導体集積回路装置の製造工程の説明図。 実施例２の半導体集積回路装置の断面図。 実施例２の半導体集積回路の絶縁耐圧とトレンチ本数の関係の説明図。 実施例３の半導体集積回路装置の絶縁耐圧と酸化膜の膜厚の比の関係の説明図。 実施例４の半導体集積回路装置の断面図。 実施例４の半導体集積回路装置の絶縁耐圧の測定結果を示す図。 実施例５の半導体集積回路装置の断面図。 表面の凹凸とショート率の結果の説明図。 実施例５の半導体集積回路装置の製造方法で、エッチバック後の断面を示した図。 実施例６の半導体集積回路装置の断面図。 実施例６の半導体集積回路装置の製造法の説明図。 実施例６の半導体集積回路装置の製造法の説明図。

符号の説明

１、１０１…シリコン支持基板、２、１０２…埋込酸化膜、３、１０３、１０３ａ、１０３ｂ、５０１、５０２…素子領域、４、１０４…埋込多結晶シリコン膜、５、６、１０５…側面酸化膜、７、１０７…トレンチ、８…埋込ｎ⁺ 領域、１０６…表面酸化膜、１０８…ｎ⁺ドープ領域、１０９…ｐドープ領域、１１０…埋込ｎ⁺ドープ領域、１１１…側面ｎ⁺ドープ領域、１１２、４０３…多結晶シリコン配線、１１３…ｐ⁺ドープ領域、１１４…トレンチ１辺、１１５…フォトレジスト、３０１…ＣＶＤ法により形成した酸化膜、４０１、４０２…凹凸部、５０３…厚い表面酸化膜、５０４…形成される表面酸化膜、５０５…シリコンナイトライド膜。

Claims (9)

1. シリコン基板と、該シリコン基板表面に形成される素子領域と、該素子領域と前記シリコン基板の間に形成される第１の絶縁膜と、前記素子領域を取り囲み前記第１の絶縁膜に達するトレンチと、該トレンチの側壁に形成される第２の絶縁膜と、前記トレンチに埋め込んだ多結晶シリコンと、該トレンチに埋め込んだ多結晶シリコン上に形成される第３の絶縁膜とを具備する半導体集積回路装置において、
   該第３の絶縁膜の膜厚を前記第１の絶縁膜の膜厚で除した値が、０.２５以上であり、
   前記トレンチの深さが５０μｍ以上であることを特徴とする半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置において、前記第３の絶縁膜上にＣＶＤ法で形成した第４の絶縁膜が形成されており、前記第３の絶縁膜の膜厚と第４絶縁膜の膜厚との和を、前記第１の絶縁膜の膜厚で除した値が０.２５以上であることを特徴とする半導体集積回路装置。
3. 請求項１に記載の半導体集積回路装置において、前記第３の絶縁膜の上に形成される多結晶シリコン層を具備し、該多結晶シリコン層の直下に形成されている前記第３の絶縁膜の膜厚を、前記第１の絶縁膜の膜厚で除した値が０.２５以上であることを特徴とする半導体集積回路装置。
4. 請求項３に記載の半導体集積回路装置において、前記多結晶シリコン層の直下に形成される第３の絶縁膜の凹凸が０.２μｍ以下であることを特徴とする半導体集積回路装置。
5. 請求項１〜４のいずれか１項に記載の半導体集積回路装置において、前記第３の絶縁膜が熱酸化膜であることを特徴とする半導体集積回路装置。
6. 請求項１〜５に記載の半導体集積回路装置において、前記素子領域を取り囲むトレンチが少なくとも２本以上の閉ループであることを特徴とする半導体集積回路装置。
7. 請求項１〜６に記載の半導体集積回路装置において、前記第１の絶縁膜の膜厚を前記第２の絶縁膜の膜厚で除した値が４以上であることを特徴とする半導体集積回路装置。
8. 請求項３に記載の半導体集積回路装置において、前記第３の絶縁膜と前記多結晶シリコン層との間にＣＶＤ法で形成した第４の絶縁膜が形成されており、前記第３の絶縁膜の膜厚と第４絶縁膜の膜厚との和を、前記第１の絶縁膜の膜厚で除した値が０.２５以上であることを特徴とする半導体集積回路装置。
9. 請求項１〜８に記載の半導体集積回路装置において、前記第３の絶縁膜の膜厚が異なる複数の素子領域を備えていることを特徴とする半導体集積回路装置。

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