JPH07326663A - ウエハの誘電体分離方法 - Google Patents

ウエハの誘電体分離方法

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JPH07326663A
JPH07326663A JP6117295A JP11729594A JPH07326663A JP H07326663 A JPH07326663 A JP H07326663A JP 6117295 A JP6117295 A JP 6117295A JP 11729594 A JP11729594 A JP 11729594A JP H07326663 A JPH07326663 A JP H07326663A
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groove
film
wafer
semiconductor
dielectric
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Masato Nishizawa
正人 西澤
Shinichi Hashimoto
真一 橋本
Noriyuki Sugahara
紀之 須ケ原
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Fuji Electric Co Ltd
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Abstract

(57)【要約】 【目的】一対の半導体基板11と13を絶縁膜12を介して接
合した基板接合形のウエハを簡単な工程で誘電体分離す
る。 【構成】半導体基板13の表面から誘電体分離用の溝20を
ドライエッチングにより絶縁膜12に達するようにトレン
チ状に深く掘り込む際に溝幅を１μｍ程度かそれ以下に
狭く設定しておき、半導体基板13の溝20内を含む表面に
誘電体膜30を被覆した後に多結晶シリコン40を溝20をち
ょうど充填するに足る 0.5μｍ程度のごく薄い膜厚でＣ
ＶＤ法によって成長させる際に、溝20内の誘電体膜30の
上には容易に成長するが, 半導体領域14の単結晶性表面
には成長し得ないようにすることにより、溝充填用に多
結晶シリコン40を成長させるためのＣＶＤのプロセス時
間を短縮し、かつ従来は必要であった余分な個所に付い
た多結晶シリコン40を除去するためのプロセスを不要に
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路装置用の基板接
合形のウエハ，すなわち一対の半導体基板を絶縁膜を介
して接合したウエハの半導体基板を相互に絶縁された複
数個の半導体領域に分離するための誘電体分離方法に関
する。
【０００２】
【従来の技術】周知のように集積回路装置では、それを
構成する半導体素子や回路部分を作り込むべき範囲を電
位的に相互に分離する必要があり、このためには接合分
離形のウエハを用いるのが通例であるが、トランジスタ
やダイオードの寄生効果によるトラブル発生のおそれが
あり，回路部分の相互間に動作干渉が起きやすいため、
高周波用や高信頼性が要求される集積回路装置には内部
を誘電体膜により互いに絶縁された複数個の半導体領域
に分離した誘電体分離ウエハ，とくに上述の基板接合形
のものを採用する例が多くなっている。図３はかかる誘
電体分離ウエハの従来の代表例を，図４はこれに集積回
路を作り込んだ状態をそれぞれ要部の拡大断面図により
示すものである。
【０００３】図３に示すように基板接合形のウエハ10は
図の下側の半導体基板11の上に酸化シリコン等の絶縁膜
12を介しこの例ではｎ形の半導体基板13を高温下で接合
し，かつ研磨により所望の厚みに，例えば10〜数十μｍ
に鏡面仕上げしてなる。このウエハ10に対する誘電体分
離は、半導体基板13の方にその表面からエッチングによ
り溝20を絶縁膜12に達するよう深く掘り込んでこれを複
数個の半導体領域14に分割し、次に溝20の表面に誘電体
膜30を熱酸化法等により被覆し、さらに多結晶シリコン
40を通例のＣＶＤ法により成長させて溝20の中を完全に
充填することによって行なう。
【０００４】もちろん、上述の誘電体膜30の被覆および
多結晶シリコン40の成長は実際にはウエハ10の全面に亘
って行なう必要があるので、その後にまず多結晶シリコ
ンをバックエッチングと呼ばれるドライエッチングによ
ってウエハ10の溝20の内部を除く表面から除去し、かつ
誘電体膜30をフォトレジストをマスクとする化学エッチ
ングによりウエハ10の上面から溝20の付近だけを残して
除去することにより、この図３に示す誘電体分離ウエハ
60の完成状態とする。
【０００５】図４に上述のように誘電体分離されたウエ
ハ60の１個の半導体領域14に２個のＭＯＳトランジスタ
を作り込んだ状態を示す。両トランジスタは半導体領域
14の表面のいわゆる L0COS膜である素子分離膜61により
分離され、その左側にｐ形のウエル71がｎチャネルトラ
ンジスタ用に拡散される。両トランジスタ用にゲート酸
化膜72とゲート73が設けられ、図の右側のｐチャネルト
ランジスタ用にｐ形のソース・ドレイン層74とｎ形のウ
エル接続層77が，図の左側のｎチャネルトランジスタ用
にｎ形のソース・ドレイン層76とｐ形のウエル接続層75
がそれぞれ設けられている。通例のように、これらトラ
ンジスタは層間絶縁膜81により覆われ、その要所に明け
られた窓を介して配線膜82によりソースＳ，ドレイン
Ｄ，およびゲートＧの端子が導出されている。
【０００６】
【発明が解決しようとする課題】上述のような従来の誘
電体分離ウエハは、寄生効果や動作干渉を低減する分離
性能の点では優れるが、コスト面では接合分離ウエハに
比べてまだかなり高価に付く点が本格的な実用化上の障
害になっているのが実情である。その主な原因は誘電体
分離のためのプロセスに長時間を要する点にあり、とく
に溝充填のために多結晶シリコンを成長させ、かつ余分
な個所に付いた分を除去するためにかなり長いプロセス
時間を要する。
【０００７】従来の誘電体分離ウエハの別の問題は分離
溝のためウエハがもつ貴重な面積のかなりの部分を割く
必要がある点である。分離溝の幅は数〜十数μｍと狭い
ようではあるが、各半導体領域を取り囲むよういわば枠
状ないし格子状のパターンで掘り込む必要があるので全
体では相当な面積になる。このために、図３の半導体基
体13を半導体素子ごとの半導体領域14に分割するかわり
に図４のように複数の半導体素子からなる回路部分ごと
に分割するのがふつうなので、誘電体分離ではあるが寄
生効果を完全には防止できない矛盾を招きやすい。
【０００８】また、従来の誘電体分離ウエハでは半導体
領域の相互間の耐圧が不充分になりやすい。これは、図
３の半導体領域14の表面の溝20に接する周縁部分に僅か
でも残すべき誘電体膜30がパターンニング時にオーバエ
ッチングされてしまうことがあるからである。さらに
は、高温プロセス中に曲がりが非常に発生しやすい点も
従来の誘電体分離ウエハがもつもう一つの問題点であ
る。
【０００９】本発明の目的は従来の誘電体分離ウエハが
もつ上述のような問題を解決ないし軽減しながら誘電体
分離に要するコストを低減することにある。
【００１０】
【課題を解決するための手段】本発明の誘電体分離方法
によれば上記の目的は、一対の半導体基板を絶縁膜を介
し接合した基板接合形のウエハに対し、半導体基板の表
面から誘電体分離用の溝をドライエッチング法により狭
い溝幅で絶縁膜に達するように掘り込む溝切り工程と，
半導体基板の溝の内側を含む表面に誘電体膜を被覆する
溝絶縁工程と，ＣＶＤ法により多結晶シリコンを溝面の
誘電体膜の上にのみ選択的に成長させる溝充填工程とを
経て誘電体分離を施すことによって達成される。
【００１１】なお、上述の溝切り工程でのドライエッチ
ングには異方性がとくに強いリアクティブイオンエッチ
ング法を利用して狭い幅のトレンチ溝を掘り込むのが有
利であるが、この際に溝絶縁工程の後の溝幅が１μｍ程
度かないしはそれ以下になるように溝を掘り込んでおく
のが、溝充填工程で多結晶シリコンを溝の内部にだけ選
択的に成長させる上で非常に有利である。
【００１２】溝絶縁工程で被覆すべき誘電体膜は通例の
ように酸化シリコン膜とすることでよいが、溝充填工程
で多結晶シリコンを溝の内部にだけ選択的に成長させる
ためには、この工程の後に誘電体膜を溝部以外の半導体
領域の表面から除去しておくのが有利であり、さらには
これに引き続いて半導体領域の表面部に対し真空中の輻
射加熱によるアニールを施してその結晶性を高めておく
のがよい。
【００１３】さらに本発明方法では、誘電体分離用の溝
の幅が上述のようにごく狭いので、溝切り工程において
基板接合形ウエハの半導体基板を集積回路を構成するト
ランジスタ等の半導体素子ごとの半導体領域に分割する
のが有利である。すなわち、誘電体分離用の溝を従来の
素子分離膜のかわりに利用すれば半導体素子相互間の分
離に要する面積をかなりの程度まで節約できる。このよ
うに半導体素子ごとの半導体領域に分割する場合，ある
いは従来と同様に複数個の半導体素子からなる回路部分
ごとの半導体領域に分割する場合のいずれでも、上述の
溝充填工程後にまず溝内の多結晶シリコンの表面に不純
物を選択的にドープした上で、ウエハの全面に対し熱酸
化を施すことにより、誘電体分離用の各溝の上側に酸化
シリコンからなる小面積かつ高耐圧の分離膜を形成する
のが望ましい。
【００１４】
【作用】本発明は誘電体分離用の溝を充填する多結晶シ
リコンの成長速度が表面の結晶状態により異なる点に着
目して、多結晶シリコンを溝の内部だけに選択的に成長
させて余分な個所には成長させないようにすることによ
り、半導体領域の表面に付いた多結晶シリコンを除去す
るための工程を省くことに成功したものである。すなわ
ち、多結晶シリコンは溝面を覆う多結晶性の誘電体膜の
上にはＣＶＤ法によって高速で成長するが、溝部分以外
のウエハ面である半導体領域の単結晶性の表面に対する
成長速度はこれに比べて非常に遅く、とくに誘電体膜の
上に多結晶シリコンが 0.5μｍ程度かないしはそれ以下
の膜厚に成長する間は半導体領域の単結晶表面への成長
速度は実際上０である。
【００１５】かかる多結晶シリコンの成長特性を利用し
て本発明方法では前項の構成にいうように、まず溝切り
工程で誘電体分離すべき基板接合形のウエハの半導体基
板の表面から溝を狭い溝幅で掘り込み、溝絶縁工程でこ
の溝の表面に誘電体膜を被覆した後、次の溝充填工程で
ＣＶＤ法によって多結晶シリコンを溝内の誘電体膜の上
に選択的に成長させるだけで誘電体分離を実質上完了さ
せる。従って、本発明方法では誘電体分離溝の幅が従来
よりも狭いので溝充填に要するプロセス時間がずっと短
くて済み、かつ半導体領域の表面に余分な多結晶シリコ
ンが成長しないので従来のようなその除去プロセス用の
時間が不要になる。
【００１６】
【実施例】以下、図を参照して本発明の実施例を説明す
る。図１は本発明によるウエハの誘電体分離方法を主な
工程ごとの状態を, 図２は本発明により誘電体分離され
たウエハに集積回路を作り込んだ状態をそれぞれ例示す
る要部拡大断面図であり、これらの実施例では誘電体分
離用の溝は半導体素子ごとに設けられ, その上側に分離
膜が配設されるものとする。
【００１７】図１(a) に誘電体分離を施す前の基板接合
形のウエハ10を示す。図示のようにこのウエハ10は適宜
な半導体基板11にふつう１μｍ程度の膜厚の酸化シリコ
ンの絶縁膜12を介して例えば比抵抗が10〜20Ωcmである
ｎ形の半導体基板13を1000℃程度の高温下で接合した後
に、半導体基板13の方を所望の, 例えば10μｍ程度の厚
みになるように研磨しかつその表面を鏡面仕上げしてな
る。
【００１８】図１(b) に溝切り工程後の状態を示す。こ
の工程では誘電体分離のため溝20をドライエッチング法
により狭い溝幅で絶縁膜12に達するまで図のように深く
掘り込んで半導体基板13を複数の半導体領域14に分割す
る。このための準備としてはまずウエハ10の表面を熱酸
化により例えば0.05μｍの薄い汚染防止用の酸化膜で覆
い、かつ望ましくはB11 を例えば80 keVの加速電圧と
1.2ｘ1013原子／cm2 のドーズ量でイオン注入し、次に
その上にフォトレジスト膜を回転塗布してフォトプロセ
スにより窓を溝切り用のパターンで開口した上で、窓内
の酸化膜をドライエッチングして除去するのがよい。こ
のフォトレジスト膜をマスクとして溝20をドライエッチ
ングによりごく狭い溝幅で深くトレンチ状に正確に掘り
込むには、異方性エッチングに極力有利なよう例えば S
F6をエッチングガスとするいわゆるリアクティブイオン
エッチング法を利用するのが望ましい。
【００１９】本発明方法ではこの溝20は次の図１(c) の
溝絶縁工程の後に１μｍ程度ないしそれ以下の溝幅にな
るよう掘り込むのが有利なので、エッチングマスクとし
てのフォトレジスト膜に開口する窓の幅は１〜1.5 μｍ
に設定するのがよい。なお、この図１(b) 以降では溝20
の幅が図示を容易にするためその深さに比べてかなり広
く示されていることを了承されたい。溝20の掘り込み後
はフォトレジスト膜をまず除去した上で、半導体領域14
の表面から薄い酸化膜を例えば希ふっ酸により除去して
図示の状態とする。
【００２０】図１(c) に溝絶縁工程後の状態を示す。こ
の工程では溝20の溝面および半導体領域14の表面を含む
ウエハ10の全面に誘電体膜30を図示のように被覆する。
この誘電体膜30は通例の酸化シリコン膜とすることで充
分であり、その膜厚は半導体領域14の相互間に必要な耐
圧値に応じて例えば 0.3μｍ程度とすることでよい。良
好な膜質の誘電体膜30を得るには、H2とO2を用いるパイ
ロジェニック法により常圧下の例えば 800〜850 ℃, ３
hrの条件で酸化膜を被覆するのがよい。
【００２１】図１(d) に溝充填工程後の状態を示す。こ
の工程ではＣＶＤ法によって多結晶シリコン40を溝20内
の誘電体膜30の上に選択的に成長させて溝20を充填する
が、この際に多結晶シリコン40を図のように溝20の内部
だけに成長させてウエハ10のそれ以外の不要な個所に成
長させないようにするため半導体領域14の単結晶性の表
面をあらかじめ露出させておくのが有利である。
【００２２】このためには、まず半導体領域14の表面か
ら誘電体膜30を除去するため例えばC2ClF5と02の混合ガ
スふん囲気内の１〜数ｍTorrの減圧下のリアクティブイ
オンエッチング法により異方性の条件下で半導体領域14
の表面上の誘電体膜30だけをエッチングし、かつランプ
加熱による例えば1000℃, ２分の真空中の焼鈍により半
導体領域14の表面の結晶性の乱れを直しておくのがよ
い。多結晶シリコン40は通例のようにシランを反応ガス
とする減圧ＣＶＤ法を利用して例えば 0.3Torr,620 ℃
の条件下で成長させることでよいが、本発明ではその膜
厚が 0.5μｍ程度ないしそれ以下になるよう成長時間を
例えば２hrに設定する。かかる成長膜厚の条件では、多
結晶シリコン40は半導体領域14の表面, とくに単結晶性
の表面には成長せず、溝20内の誘電体膜30からのみ成長
して溝20を両側から完全に充填して図示の状態になる。
【００２３】以上によりウエハ10の誘電体分離は実質上
完了するが、この図１の実施例では図１(f) に示すよう
に酸化シリコンからなる分離膜50を溝20の上側に形成す
る。図１(e) にその準備のための不純物導入工程の状態
を示す。この工程では多結晶シリコン40にイオン注入法
によりｎ形やｐ形の不純物Ｉを導入する。この準備とし
ては、図１(d) の状態のウエハ10の全面にまず 800℃程
度の熱酸化により薄い酸化膜を約0.02μｍの膜厚で付
け、図１(e) のマスクＭ用にフォトレジスト膜を薄く
0.7μｍ程度に塗布して溝20に対応する窓を明けた後、0
2ガスや CF4と02の混合ガス中のエッチバックにより多
結晶シリコン40の上から酸化膜を除去する。ｎ形不純物
ＩとしてはAs75を用いるのがよく、これを例えば70 keV
の加速電圧,３ｘ1015原子／cm2 のドーズ量で多結晶シ
リコン40の表面部に浅くかつ高不純物濃度でイオン注入
する。不純物Ｉにはもちろん必要に応じてｎ形のP31 や
ｐ形のB11 等を用いてもよい。不純物Ｉの導入後はアッ
シングによりマスクＭを除去しかつエッチバックにより
酸化膜を除去する。
【００２４】図１(f) の分離膜付け工程では、例えばパ
イロジェニック酸化法により例えば800℃, ２hrの条件
下で多結晶シリコン40と半導体領域14の表面を熱酸化す
る。これによる酸化膜は不純物Ｉが導入された多結晶シ
リコン40の方には分離膜50として 0.3μｍ程度の厚みに
成長するが、半導体領域14の上には図で符号51で示すよ
う0.05μｍ程度以下とごく薄くしか付かない。
【００２５】図１(g) にこの実施例による誘電体分離ウ
エハ60の完成状態を示す。この完成状態にするには、図
１(f) の状態から半導体領域14の表面のごく薄い酸化膜
51を例えば希ふっ酸によるエッチングで除去して分離膜
50の方を残すことでよいが、このウエハ60にＭＯＳトラ
ンジスタを作り込む場合は、酸化膜51を除去する前に半
導体領域14の表面の不純物濃度を調整しておくのが望ま
しい。このためには、例えばBF2 を65 keVの加速電圧,
2.8ｘ1012原子／cm2 のドーズ量で浅くイオン注入する
ことでよい。
【００２６】以上の本発明方法によって誘電体分離され
たウエハ60にＭＯＳトランジスタを作り込んだ例を図２
に示す。図示の例ではこのウエハ60の半導体領域14は半
導体素子ごとに誘電体分離されており、図の右側の半導
体領域14にはｐチャネル形,左側の方にはｎチャネル形
のＭＯＳトランジスタがそれぞれ作り込まれており、以
下これらを作り込む要領を簡単に説明する。
【００２７】まず、ｎチャネル形のＭＯＳトランジスタ
を作り込むべき図では左側の半導体領域14にｐ形のウエ
ル71を４μｍ程度の深さに拡散する。次にゲート酸化膜
72を例えば 0.025μｍの膜厚に付け、かつゲート73用に
燐ドープの多結晶シリコンを例えば 0.3μｍの厚みに成
長させて 900℃, 20分程度のアニールを施す。フォトエ
ッチングによりこの多結晶シリコンからゲート73を形成
した後にN2中の例えば900℃, 10分のアニールでエッチ
ングダメージを除去し、望ましくは引き続いて耐圧向上
のためゲートを酸化してその端面の下側角部に0.02μｍ
程度のいわゆるシャドウ酸化膜を付ける。
【００２８】次に、ｐチャネルトランジスタのソース・
ドレイン層74およびサブストレート接続層77や, ｎチャ
ネルトランジスタのソース・ドレイン層76およびのサブ
ストレート接続層75をそれぞれｎ形やｐ形の不純物のフ
ォトレジスト膜等をマスクとするイオン注入で作り込ん
だ後、層間絶縁膜81として例えば0.12μｍの酸化膜と0.
65μｍのボロフォスフォシリケートガラス膜を800 ℃の
ＣＶＤ法により付けて要所に窓を明け、さらに配線膜82
として例えば0.02μｍのチタン膜と 0.1μｍの窒化チタ
ン膜と 0.5μｍの１％のSiと 0.3％のCuを含むアルミ膜
とを成膜しかつ所定のパターンニングを施してソース
Ｓ, ドレインＤ, ゲートＧ用の端子とすることによって
図示の状態とする。
【００２９】本発明方法による誘電体分離ウエハ60に作
り込まれた図２の集積回路を従来の図４と比較すると、
誘電体分離用の溝20の溝幅が従来の数分の１程度に過ぎ
ないのでまず集積回路の作り込みに要する面積を節約で
きる。また、この溝20により半導体領域14を半導体素子
ごとに分割することにより、前述のような寄生効果や回
路部分相互間の動作干渉をほぼ完全に防止でき, 半導体
素子間の分離に要する面積を図４の素子分離膜61より縮
小でき, かつ素子分離膜61用の工程を一切省くことがで
きる。なお、素子分離膜61はいわゆる選択酸化法によっ
て作り込むのが通例であり、周知のようにこれにはマス
ク用の窒化膜の被覆とパターンニング,チャネルストッ
パ用の不純物拡散, 素子分離膜用の高温熱酸化, 窒化膜
のドライエッチングによる除去等の工程が必要である
が、本発明方法によればウエハ60の誘電体分離と同時に
素子分離を済ませてしまうことができる。
【００３０】なお、図２では省略したが、実際には配線
膜82の上をさらに保護膜で覆うのが通例である。このた
めには、プラズマＣＶＤ法により例えば 0.1μｍの酸化
膜と0.3μｍの燐シリケートガラス膜と１μｍの窒化シ
リコン膜とを順次に成膜し、ドライエッチングによりそ
の要所に接続パッド等の端子用に窓を開口することでよ
い。また、図２では集積回路の構成要素をＭＯＳトラン
ジスタとしたが、このほかにＤＭＯＳトランジスタ, バ
イポーラトランジスタ, 絶縁ゲートバイポーラトランジ
スタ等を誘電体分離ウエハ60に適宜に作り込むことがで
きる。
【００３１】さらに本発明方法による誘電体分離ウエハ
はいわゆるＬＤＤ (Lightly DopedDrain)構造のＭＯＳ
トランジスタに適するので、以下その概要をｎチャネル
形の場合について説明する。この場合はまず図１(a) の
基板接合形のウエハ10として半導体基板13の厚みがそれ
に適するものを用い、これを前述の要領で誘電体分離ウ
エハ60とし、図２のゲート73を配設した後にソース・ド
レイン層76用のフォトレジスト膜をマスクとしてｎ形不
純物として例えば P31を 30keVの加速電圧下で３ｘ1013
原子／cm2 のドーズ量でイオン注入する。フォトレジス
ト膜を除去した後に 800℃のＣＶＤ法により酸化膜を所
定の膜厚で付け、これをエッチバックにより除去する際
にゲート73の側壁にスペース酸化膜を例えば 0.2μｍ程
度の幅で残し、これをマスクの一部に利用してソース・
ドレイン層76用にｎ形の不純物をイオン注入する。以降
の要領は図２の場合と同じでよい。
【００３２】
【発明の効果】以上のとおり本発明では、ＣＶＤ法によ
る多結晶シリコンの成長速度が表面の結晶状態により異
なる点に着目して基板接合形ウエハを誘電体分離するに
際し、まず溝切り工程でウエハの表面から溝をドライエ
ッチング法によって狭い溝幅で絶縁膜に達するようにト
レンチ状に深く掘り込み、次の溝絶縁工程で溝内を含む
ウエハの表面に誘電体膜を被覆した上で、溝充填工程で
ＣＶＤ法によって多結晶シリコンを溝面の誘電体膜の上
にだけ選択的に成長させることにより、(a) 多結晶シリ
コンを狭い溝幅を充填するに足るだけ成長させればよい
ので、溝充填工程のＣＶＤプロセスに要する時間を従来
の数分の１程度に短縮し、(b) 溝充填用の多結晶シリコ
ンが溝部以外の個所に成長することがないので、従来の
ように余分な多結晶シリコンを除去する工程が不要にな
って、ウエハの誘電体分離に要するコストを従来より格
段に低減することができる。
【００３３】このほか、(1) 誘電体分離に必要な面積を
従来より減少させて集積回路装置のチップサイズを縮小
し、(2) 溝充填用の多結晶シリコンの量が従来の数分の
１と少ないので、集積回路を作り込む際の高温のプロセ
ス中にウエハが曲がりやすいトラブルも減少する副次効
果が得られる。なお、溝切り工程で溝絶縁工程の後の溝
幅が１μｍ程度ないしそれ以下になるように溝を掘り込
む本発明の実施態様, および溝絶縁工程の後に誘電体膜
を溝部以外の半導体領域の表面から除去し, さらには半
導体領域の露出表面に真空中の輻射加熱により焼鈍を施
す実施態様は、いずれも多結晶シリコンの成長の溝への
選択性を確実にして上述の効果を一層高めることができ
る。
【００３４】また、誘電体分離用の溝によりウエハ内を
集積回路の半導体素子ごとの半導体領域に分割する本発
明の実施態様では、素子間の分離に要する面積を従来の
素子分離膜によるよりも減少させて集積回路装置のチッ
プサイズを縮小できる効果が得られ、さらに溝内の多結
晶シリコンの表面に対し不純物を選択的にドープした上
で熱酸化を施して溝の上側に酸化シリコンの分離膜を形
成する実施態様では、半導体領域の相互間の耐圧値を従
来より向上させて集積回路の動作性能を高め,あるいは
誘電体分離と同時に半導体素子間の分離も済ませて従来
の素子分離膜のための工程を省いて集積回路装置の製造
コストを低減できる。
【図面の簡単な説明】
【図１】本発明の誘電体分離方法の実施例を主な工程ご
とのウエハの要部の拡大断面により示し、同図(a) は基
板接合形ウエハの断面図、同図(b) は溝切り工程を示す
断面図、同図(c) は溝絶縁工程を示す断面図、同図(d)
は溝充填工程を示す断面図、同図(e) は不純物導入工程
を示す断面図、同図(f) は分離膜付け工程を示す断面
図、同図(g) は誘電体分離ウエハの完成状態を示す断面
図である。
【図２】本発明により誘電体分離されたウエハに集積回
路を作り込んだ状態を例示する要部拡大断面図である。
【図３】従来の誘電体分離ウエハの要部拡大断面図であ
る。
【図４】図３のウエハに作り込まれた集積回路装置の要
部拡大断面図である。
【符号の説明】
10 基板接合形のウエハ 11 下側の半導体基板 12 絶縁膜 13 誘電体分離すべき半導体基板 14 半導体領域 20 誘電体分離用の溝 30 誘電体膜 40 溝充填用の多結晶シリコン 50 半導体領域相互間の分離膜 60 誘電体分離ウエハ Ｉ イオン注入される不純物

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】一対の半導体基板を絶縁膜を介して接合し
    てなる集積回路用の基板接合形ウエハの半導体基板を相
    互に絶縁された複数の半導体領域に分離する方法であっ
    て、半導体基板の表面から誘電体分離用の溝をドライエ
    ッチング法により狭い溝幅で絶縁膜に達するまで掘り込
    む溝切り工程と、半導体基板の溝内を含む表面に誘電体
    膜を被覆する溝絶縁工程と、溝充填用にＣＶＤ法による
    多結晶シリコンを溝面の誘電体膜の上に選択的に成長さ
    せる溝充填工程とを含むことを特徴とするウエハの誘電
    体分離方法。
  2. 【請求項２】請求項１に記載の方法において、溝切り工
    程では溝絶縁工程の後の溝幅が１μｍ程度ないしはそれ
    以下になるように溝を掘り込むことを特徴とするウエハ
    の誘電体分離方法。
  3. 【請求項３】請求項１に記載の方法において、溝絶縁工
    程による誘電体膜が酸化シリコン膜であることを特徴と
    するウエハの誘電体分離方法。
  4. 【請求項４】請求項１に記載の方法において、溝絶縁工
    程の後に誘電体膜を半導体基板の溝部以外の半導体領域
    の表面から除去した上で溝充填工程で多結晶シリコンを
    溝の内部に選択的に成長させるようにしたことを特徴と
    するウエハの誘電体分離方法。
  5. 【請求項５】請求項４に記載の方法において、誘電体膜
    の除去に引き続いて半導体領域の表面に対し真空中の輻
    射加熱によって焼鈍を施すようにしたことを特徴とする
    ウエハの誘電体分離方法。
  6. 【請求項６】請求項１に記載の方法において、溝切り工
    程では半導体基板を集積回路の半導体素子ごとの半導体
    領域に分離するようにしたことを特徴とするウエハの誘
    電体分離方法。
  7. 【請求項７】請求項１または６に記載の方法において、
    溝を充填する多結晶シリコンの表面に対し不純物を選択
    的にドープした上で熱酸化を施すことにより溝の上側に
    酸化シリコンからなる分離膜を形成するようにしたこと
    を特徴とするウエハの誘電体分離方法。
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