JP4987230B2 - 表示システムのための駆動方法、駆動回路、及び駆動装置 - Google Patents

Description

本発明は、表示システムのための駆動回路を動作させる方法であって、ビデオデータをメモリに書き込む及び／又はメモリから読み出すシーケンスがアドレスシーケンサによって制御され、上記アドレスシーケンサにおいて発生する上記ビデオデータ用のメモリアドレスの各々が、ピクチャラインアドレス部又はラインポインタと上記ピクチャライン上の画素用のアドレス部からなる方法に関する。

この方法は、陰極線管（ＣＲＴ）、プラズマディスチャージパネル（ＰＤＰ）、液晶ディスプレイ（ＬＣＤ）、及びワンパネル液晶オンシリコン（ＬＣＯＳ）のようなディスプレイシステムに適用されている。それらの全てが異なるアドレッシングシーケンスを必要とする。フレームメモリがこれらの表示システムのための駆動回路として広く使われている。外部又は埋め込みのスタティック又はダイナミックランダムアクセスメモリ（ＳＲＡＭ又はＤＲＡＭ）が、ビデオ情報を並び替えるためのフレームメモリとしてしばしば使用される。シーケンサは、通常、読み書きするシーケンスを制御する。駆動回路が異なる解像度で動作するとされている（例えば、拡大又は分割画面モニタリング）、又は上記のディスプレイの異なる種類のものを駆動することができるものである場合、画素データを並び替えるためにフレームメモリのフレキシブルなアドレスが必要である。特に、駆動回路は、シーケンス（例えばインタレースシーケンス及び色順次シーケンス）を発生させるのに十分フレキシブルでなければならず、例えばＬＣＯＳシステムのレイアウトにおいてデザイン変更を取り扱うのに十分フレキシブルでなければならない。

可能な解決策は、ロジックと組み合わせられる多くのカウンタの形でシーケンサの設計において見つけることができる。しかしながら、その難しさは、これが基本的には非フレキシブルな解決策ということである。生成されるべき異なるシーケンスは、全ての必要な解決の範囲を保証するために、予め知られていなければならない。

別の可能な解決策はシーケンステーブル法であり、これは、全シーケンスがシーケンサの一部であるランダムアクセスメモリに記憶されている。この解決策は、原則として、全ての必要なフレキシビリティを提供する。斯かる解決策は、米国特許５，５８７，９６２号から既知である。この特許明細書は、限られたランダムアクセスを可能とし多様な特殊効果ビデオアプリケーションを実行するために使われるフレームメモリ回路を伴なう装置を開示している。この装置のフレームメモリ回路は、データのストリームを記憶及び供給し、シリアルアクセスとランダムアクセスとの両方をサポートする。ランダムアクセスメモリのデータ入力部は、データバッファに結合し、このため、データバッファはメモリアレイの作動をデータのストリームに同期させることができる。ランダムアクセスメモリのアドレス入力部は１つのアドレスシーケンサに結合し、これは、メモリアレイに連続的に印加されるメモリアドレスのシーケンスを発生する。アドレスバッファレジスターもアドレスシーケンサに結合する。米国特許５，５８７，９６２号は、フレームメモリとしての役割を果たし、拡大又は分割画面のような特別な効果及び効率的に実行されるべき他の効果を可能にするメモリ回路を提供する。このために、メモリ回路は、特別な書込み及び読込みアクセス装置で２６２１４４個の４ビット幅のワードとして構成される２^２０ビットのメモリストレージを含む単一チップ集積回路を表す。メモリ回路は書込み動作と読出し動作との両方に対して一般的にシリアルアクセスモードで作動するが、限られたスケールでのメモリ回路の書込み及び読出しのためのランダムアクセスを可能にする特別の特徴を有する。デジタル画素に変換されるアナログビデオ信号を受け取るために、メモリ回路はシリアル画素データ入力部を含み、それは画素毎に４ビットのデータを供給する。シリアル画素データ入力部は書込みシリアルラッチの入力ポートに結合し、書込みシリアルラッチの出力ポートは書込みレジスタの入力ポートに結合する。書込みレジスタの出力ポートはメモリアレイのデータ入力ポートに結合する。メモリアレイは、２^１８個の４ビットメモリ位置を含む動的ランダムアクセスメモリアレイである。メモリアレイのデータ入力ポートは、読出しレジスタのデータ入力ポートに結合し、読出しレジスタのデータ出力ポートは、読出しシリアルラッチのデータ入力ポートに結合する。決定・制御回路は、データがメモリアレイに書き込まれるようにアドレス発生器によって発生したアドレスをメモリアレイに渡すが、リフレッシュ動作又はメモリアレイへの読出しアクセスのために遅延が発生する。従って、決定・制御回路は、メモリアレイへの即時アクセスが阻止されるときアドレス発生器によって発生するアドレスが失われないように、記憶装置を付加的に含むことができる。米国特許５，５８７，９６２号は、テーブルベース解決策を開示している。全シーケンスがフレームメモリ回路の一部であるＤＲＡＭメモリアレイ上に記憶されるので、この解決策はテーブルベースである。上に示したように、この解決策は、原則として、全ての必要なフレキシビリティを提供する。しかし、この解決策は、テーブルのサイズが比較的大きくなければならないという不利を有する。例えば、ＵＸＧＡベースのＬＣＯＳデザインは１２００本のラインを有し、テーブルは、実際、各々が２１ビットである１２００のエントリを有しなければならず、およそ２５ｋｂｉｔのテーブルになる。

本発明の目的は、上記のテーブルベースシーケンサのフレキシビリティを有するが、高価ではない冒頭の段落に記載されているようなシーケンサで駆動回路を作動する方法を提供する。

従って、本発明によれば、この方法は、切替手段が、上記アドレスシーケンサがアドレステーブルレジスタ手段のラインポインタのブロックからのラインポインタを画素カウント手段の出力に結合することによって上記メモリの上記ビデオデータ用のアドレスを発生する第１のモードと、上記メモリのラインポインタのフルテーブルからのラインポインタのブロックが上記アドレステーブルレジスタ手段にダウンロードされる第２のモードとで、交互に上記駆動回路を動作させることを特徴とする。

既に述べたように、本発明は、更に、本発明による方法が適用されるディスプレイシステムのための駆動回路に関する。この駆動回路は、表示されるべきビデオデータのためのメモリと上記ビデオデータを上記メモリに書き込む及び／又は上記メモリから読み出すシーケンスを制御するためのアドレスシーケンサとを有し、上記ビデオデータは上記メモリに結合され、上記メモリは、各々がビデオデータのメモリアドレスの一部である複数のラインポインタのフルテーブルを含み、上記アドレスシーケンサは、上記ラインポインタのテーブルからのラインポインタのブロックのためのアドレステーブルレジスタ手段と、上記アドレステーブルレジスタ手段をラインポインタの次のブロックで連続的に更新する手段と、画素カウント手段とが備えられ、上記画素カウント手段の出力は、上記アドレステーブルレジスタ手段からの連続するラインポインタと協働して、上記ビデオデータ用のアドレスを決定することを特徴とする。特に、切替手段が備えられ、それによって、交互に、第１のモードにおいてビデオデータ用のメモリアドレスが上記アドレスシーケンサで発生し、第２のモードにおいて上記アドレステーブルレジスタがラインポインタの次のブロックで更新される。実用的な実施例では、表示されるべきビデオデータの異なるシーケンスに対するラインポインタのフルテーブルがメモリに内蔵される。

本発明は、表示システムと上記のような駆動回路とを有する、画像を表示する装置にも関する。

本発明は、更に、駆動回路及び上記装置でアドレスを処理するアルゴリズムに関する。本発明は、上記駆動回路において信号処理手段上で動くことが可能なコンピュータプログラム、及びそのコンピュータプログラムを含む情報担体にも関する。

本発明のこれら及び他の態様は、以下に記載される実施例から明らかでありその実施例を基準にして説明されるだろう。

図１は、メインメモリ１とアドレスシーケンサ２とを有する、通常動作におけるディスプレイ用の駆動回路のシステム構成を示す。メインメモリ１はフレームメモリ３を含む。ビデオデータは、第１のシーケンスでフレームメモリ３に記憶され、第２のシーケンスでそこから読み出される。従って、フレームメモリアドレスは、アドレスシーケンサ２によって発生する。本実施例では、ビデオデータは、１つの成分（輝度（Ｙ）成分）を伴なうプログレッシブビデオ信号によって形成され、この信号は、簡単のため順に書き込まれ、インタレース又は色順次の方式で読み出される。あるいは、インタレース信号は、本発明を適用することによってプログレッシブ信号に変換することができるだろう。

アドレスシーケンサ２は、ラインポインタのテーブルを含むアドレステーブルレジスタ４を備えている。これらのラインポインタはラインアドレスを示すフレームメモリアドレスの一部を形成する。通常動作の間、連続するラインポインタは、ラインカウンタ５によってアドレステーブルレジスタ４から読み出され、加算器６の第１の入力部に供給される。画素カウンタ７は加算器６の第２の入力部に結合されている。加算器６の連続出力信号は、フレームメモリ３用のフレームメモリアドレスを表す。連続するフレームメモリアドレスは、フレームメモリ３に記憶されるビデオ信号がそこから読み出されるシーケンス、又はフレームメモリ３に供給されるビデオ信号がそこに記憶されるシーケンスを決定する。

例えば、システムが４８０本のラインを有するディスプレイと協働して使用される場合、ラインカウンタ５は０から４７９まで動作し、１本のラインが７２０個の画素を含む場合、画素カウンタ７は０から７１９まで動作する。アドレステーブルレジスタ４が通常２１ビットの４８０個のラインアドレスを含む場合、約１０ｋｂｉｔのテーブルが必要であり、それは比較的高価である。１２００本のラインのディスプレイ及び２１ビットの１２００個のラインアドレスを含むアドレステーブルレジスタ４に対しては、約２５ｋｂｉｔｓのテーブルが必要である。本発明によれば、アドレステーブルレジスタ４のラインポインタの数は、例えば３２に抑えられ、これは約０．７Ｋｂｉｔのアドレステーブルという結果になる。それで、アドレステーブルレジスタ４は、ラインポインタのブロックのみを含むことができる。しかしながら、これは、アドレステーブルレジスタ４の常時更新を必要とし、４８０本のラインのフレームを読み出すためには、アドレステーブルレジスタ４は１５回更新されなければならない。これを可能にするために、全てのラインポインタはメインメモリ１に記憶される。ラインポインタのブロックがアドレステーブルレジスタ４から連続して読み出されるたびに、ラインポインタの次のブロックはメインメモリ１からアドレステーブルレジスタ４に転送される。このプロセス（（ライン）アドレス転送のためのシステムセットアップ）は、図２を基準にして明らかにされる。通常動作でのシステムセットアップとアドレス転送のためのシステムセットアップとの両方が、アドレスシーケンサ２の一部を形成する制御プロセッサ８の制御の下で生じる。

図２は、アドレス転送のためのシステムセットアップを示す。アドレステーブルレジスタ４のラインポインタのブロックの最後のラインポインタが読み出されると、アドレスシーケンサ２はメインメモリ１からラインポインタの新たなブロックを読む、即ち、ラインポインタの次のブロックがアドレステーブルレジスタ４にダウンロードされる。これは、メインメモリ１のラインポインタのブロックのためのベースアドレス又はスタートアドレスを含むベースアドレスレジスタ９と、アドレスカウンタ１０をと必要とする。加算器１１は、メインメモリ１のラインポインタのためのアドレスを形成し、フレームメモリ３の読出モード（図２において、read＝１）においてそのアドレスをメインメモリ１に供給する。これらのアドレスは、フレームメモリ３のラインポインタのためのインデックスを表す。このインデックスは、ディスプレイのラインの数と同じ数だけある。書込モード（read＝０）では、アドレス指定されたラインポインタが、アドレステーブルレジスタ４へ転送される。システム全体は、テーブル更新モードとアドレスシーケンスモード（通常のモード）との間で絶えず切り替わっている。

図３は、通常動作の間に使用される方法に対する流れ図を示す。初期化の間、ラインカウンタ５は、ｉ＝０にリセットされる。次のステップは、最初のライン用の連続するフレームメモリアドレス又は画素アドレス（ｋ＝０．．．Ｎ−１、ここで、Ｎは１本のラインの画素の数）の発生及びこれらアドレスによって実現されるビデオデータ転送である。その後、ラインカウンタ６は１（ｉ：＝ｉ＋１）だけ増加し、次のライン用のフレームメモリアドレス又は画素アドレスが発生し、対応するビデオデータ転送が実現される。このプロセスは、最後のライン用のフレームメモリアドレス又は画素アドレスが生成されるまで続く。最後のラインに到達すると、ループが終了する。

図４は、メインメモリ１からアドレステーブルレジスタ４へのラインポインタのブロックの読出しを示す。初期化の間、ラインポインタのブロック用のベースアドレスレジスタ９のベースアドレスが、ｊ＝０にリセットされる。次に、（ライン）アドレス転送の間、ベースアドレスｊ＝０に対応するラインポインタは、フレームメモリ１からアドレステーブルレジスタ４に読み出される。その後、ベースアドレスは連続的に１だけ増加し（ｊ：＝ｊ＋１）、対応するラインポインタはメインメモリ１からアドレステーブルレジスタ４に読み出される。このループは、ラインポインタのブロックの最後のラインポインタがアドレステーブルレジスタ４にダウンロードされるまで、続く。

図５は、使用される方法に対する流れ図を示し、繰り返し実行されるアドレステーブルブロック転送を示す。初期化の間、アドレステーブルレジスタ４のラインポインタのブロックはメインメモリ１に移動し、ラインカウンタ５はｉ＝０にリセットされる。次に、ビデオデータ転送のためのループが始まる。第１のブロックｌは、メインメモリ１からアドレステーブルレジスタ４に読み出される。次に、ブロックｌに対応するビデオデータはディスプレイに転送される。その後、続いて、ラインポインタの次のブロックがダウンロードされ、これらのブロックに対応するビデオデータが転送される。ラインポインタの最後のブロックがダウンロードされ、対応するビデオデータが転送された後、ループが終了する。

図６は、本発明による駆動回路を有する、画像を表示するための装置１００を示す。装置１００は、ディスプレイ１０１、フレームメモリ３を伴なうメインメモリ１、及びアドレスシーケンサ２を有する。例えば、ディスプレイ１０１はＣＲＴ、ＰＤＰ及び１パネルＬＣＯＳからなるグループから選択される。アドレスシーケンサ２及びフレームメモリ３は、例えば標準インターフェース１０２を用いて、双方向性のデータ転送のために結合される。メインメモリ１は、ビデオデータの転送のためにディスプレイ１０１にも結合される。

本発明は、図に示される好適実施例には制限されない。修正が可能である。上記のように、アドレスシーケンサは、ピクチャラインアドレス部又はラインポインタとピクチャライン上の画素のためのアドレス部から成る。記述された実施例では、ラインポインタはフルアドレスラインに関係し、ピクセルアドレス部はピクチャラインの全ての画素に関係する。しかしながら、ラインポインタがピクチャラインの一部（例えばピクチャラインの半分）に関係することが可能であり、この場合、画素アドレス部は、ピクチャラインの半分の画素のみに関係することも可能である。また、ラインポインタは１つ以上、例えば２つのピクチャラインに関係していてもよく、その場合には、画素アドレス部は２つのピクチャラインの画素に関係する。

通常動作における本発明によるディスプレイ用の駆動回路のシステムセットアップを示す。 アドレス転送用の駆動回路のシステムセットアップを示す。 通常動作の間に使用される方法の流れ図を示す。 メインメモリからアドレステーブルレジスタへのテーブルブロックの読出しの間に使用される方法の流れ図を示す。 使用される方法に対する流れ図を示し、繰り返し実行されるアドレステーブルブロック転送を示す。 本発明による駆動回路が備えられた装置を示す。

Claims (4)

1. ディスプレイシステムのための駆動回路であって、前記ディスプレイシステムは各々が複数の画素を含む複数のピクチャラインを有し、前記駆動回路は、表示されるべきビデオデータのためのメモリであって、前記ビデオデータ用のメモリアドレスの各々が前記ピクチャラインの各々のラインアドレスを示すラインポインタを有するメモリと、前記ビデオデータを前記メモリに書き込む及び／又は前記メモリから読み出すシーケンスを制御するためのアドレスシーケンサであって、前記メモリに接続されるアドレスシーケンサとを有し、前記メモリは、複数のラインポインタのテーブルを含み、前記アドレスシーケンサは、アドレステーブルレジスタ手段と、前記メモリの前記ラインポインタのテーブルから前記アドレスレジスタテーブル手段に転送されるラインポインタのブロックと、ラインポインタのブロックの最後のラインポインタがアドレステーブルレジスタから読み出されたときに前記アドレステーブルレジスタ手段をラインポインタの次のブロックで連続的に更新する手段と、ピクチャライン内における画素の数を提供する画素カウント手段とが備えられ、前記画素カウント手段の出力は、前記アドレステーブルレジスタ手段からのラインポインタと協働して、前記ビデオデータ用のアドレスを決定する、駆動回路。
2. 切替手段が備えられ、それによって、交互に、第１のモードにおいてビデオデータ用のメモリアドレスが前記アドレスシーケンサで発生し、第２のモードにおいて前記アドレステーブルレジスタがラインポインタの次のブロックで更新される、請求項１に記載の駆動回路。
3. 前記メモリが、表示されるべきビデオデータの異なるシーケンスに対するラインポインタのフルテーブルを有する、請求項１又は２に記載の駆動回路。
4. 表示システムと請求項１乃至３のうちのいずれか１項による駆動回路とを有する、画像を表示する装置。

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