JPH1195728A

JPH1195728A - 液晶表示制御装置

Info

Publication number: JPH1195728A
Application number: JP26053097A
Authority: JP
Inventors: Tsutomu Furuhashi; 勉古橋; Takeshi Maeda; 武前田; Yasuyuki Kudo; 泰幸工藤; Satoshi Konuma; 智小沼; Tatsuhiro Inuzuka; 達裕犬塚; Shinji Uchida; 真嗣内田
Original assignee: Hitachi Ltd; Hitachi Video and Information System Inc
Current assignee: Hitachi Ltd; Hitachi Industry and Control Solutions Co Ltd
Priority date: 1997-09-25
Filing date: 1997-09-25
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】高解像度の映像信号を、高周波動作部分を多
く含まない構成により変換して、良好な画質で表示する
装置を提供する。【解決手段】隣接して配置される単純マトリクス方式
の２つの液晶パネルと、該各液晶パネルを個別に駆動す
る２組の駆動回路群と、取り込んだ映像信号を変換し
て、駆動回路群に供給するインタフェース・コントロー
ラと、取り込んだ画像信号をフレーム・レート・コント
ロール（ＦＲＣ制御）により階調制御したデータを順次
に書き込むフレームメモリとを備え、インタフェース・
コントローラは、取り込んだ垂直同期信号を、Ｎ倍の周
波数を有する垂直同期信号に変換する手段と、フレーム
メモリに格納された映像信号のデータを、変換した垂直
同期信号の１周期に１フレーム分読み出し可能な速度
で、各液晶パネル毎に読み出し、対応するデータ駆動回
路に供給する手段とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号および同
期信号を取り込み、変換して液晶パネルに表示する液晶
表示制御装置に係り、特に、単純マトリクス方式の液晶
パネルに、該液晶表示部に対応していない映像信号の表
示を行わせる液晶表示制御装置に関する。

【０００２】

【従来の技術】単純マトリクス方式の液晶パネルに、該
液晶表示部に対応していない映像信号の表示を行わせる
技術としては、例えば、特開平８−８７２４７号公報に
開示されているものがある。この公報記載の画像表示装
置は、図１７に示すように、単純マトリクス方式の液晶
パネルおよびその駆動回路を有する液晶表示部１７０９
と、電子機器１７０３から供給される同期信号Ｓ１およ
び表示データＳ２を変換して、液晶表示部１７０９に出
力する周波数変換回路１７０２とを備える。

【０００３】周波数変換回路１７０２は、ＦＩＦＯメモ
リ１７０４、書き込み制御回路１７０５、クロック発生
回路１７０６、表示タイミング発生回路１７０７、およ
び、読み出し制御回路１７０８からなる。入力される同
期信号Ｓ１に従い、書き込み制御回路１７０５は、入力
される表示データＳ２をＦＩＦＯメモリ１７０４に書き
込んでいく。これと並行して、表示タイミング発生回路
１７０７が、図１８に示すように、入力される同期信号
Ｓ１（４０〜７０Ｈｚの垂直同期信号を含む）よりも周
波数の高い同期信号Ｓ５（１００〜３００Ｈｚ）を生成
し、読み出し制御回路１７０８も、同期信号Ｓ５に対応
して、ＦＩＦＯメモリ１７０４の表示データを、書き込
み時の速度よりも高い周波数で順次に読み出し、表示デ
ータＳ７として出力していく。

【０００４】液晶表示部１７０９の駆動回路は、周波数
変換回路１７０２より出力される同期信号Ｓ５および表
示データＳ７に従い、単純マトリクス方式の液晶パネル
に表示を行う。この際、駆動回路は、同期信号Ｓ５に含
まれる水平同期信号に従い、液晶パネルの各走査ライン
に順次に選択パルスを印加し、映像信号Ｓ７に対応する
階調電圧をデータラインに印加する。そして、同期信号
Ｓ５に含まれる垂直同期信号の周期で１画面分の表示を
行う。これにより、液晶パネルには、ハイコントラスト
の画像表示を行うことができる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来技術では、単純マトリクス方式の液晶パネルを１画面
構成で用い、高速化した垂直同期信号の１周期で、液晶
パネルの全ての走査ラインを選択する。このため、高解
像度（大容量）の表示に対応させるために、液晶パネル
の走査ライン数を増加させると、各走査ラインの選択時
間を充分に確保できなくなり、画質が劣化するという問
題が生じる。

【０００６】また、データクロックを含む全ての同期信
号を高速化するため、周波数変回路および駆動回路で
は、高い周波数で動作する部分が多くなり、複雑な遅延
設計が必要となる。このため、実現コストは高くなる。

【０００７】そこで、本発明は、液晶表示部に対応して
いない高解像度の映像信号を、高周波動作部分を多く含
まない構成により変換して、良好な画質で表示する液晶
表示制御装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、垂直同期信号、水平同期信号、データ同
期信号を含む同期信号群と、画像信号とからなる映像信
号を取り込み、画像を表示する液晶表示制御装置であっ
て、隣接して配置される単純マトリクス方式の２つの液
晶パネルと、該各液晶パネルを個別に駆動する２組の走
査駆動回路およびデータ駆動回路と、取り込んだ映像信
号を変換して、前記走査駆動回路およびデータ駆動回路
に供給するインタフェース・コントローラと、取り込ん
だ画像信号のデータが順次に書き込まれるフレームメモ
リとを備え、前記インタフェース・コントローラは、取
り込んだ垂直同期信号を、該垂直同期信号のＮ倍（Ｎは
２以上の実数）の周波数を有する垂直同期信号に変換
し、変換した垂直同期信号を前記２つの走査駆動回路に
共通に供給する手段と、前記フレームメモリに格納され
た映像信号のデータを、前記変換した垂直同期信号の１
周期に１フレーム分読み出し可能な速度で、各液晶パネ
ル毎に読み出し、対応するデータ駆動回路に供給する手
段とを有することを特徴とする液晶表示制御装置を提供
する。

【０００９】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を用いて詳細に説明する。

【００１０】図１は、本発明の実施形態に係る液晶表示
システムの全体構成を示すブロック図である。この液晶
表示システムは、アクティブ・マトリクス方式のデジタ
ル映像信号０１０２を変換して、２画面構成のＳＴＮ液
晶パネル０１０９に表示する例である。表示時のフレー
ムレイト（１画面分の表示を繰り返す速度）を映像信号
０１０２の２倍以上とすることで、画質の向上を図って
いる。

【００１１】図１において、０１０１はコンピュータ等
であるシステム本体、０１０３はデジタル映像信号の変
換を行うＳＴＮインターフェース・コントローラ、０１
０６は階調制御用の階調データが格納されているＦＲＣ
設定メモリ、０１０８はデジタル映像信号に含まれる表
示データが格納されるフレームメモリ、０１０９は２画
面構成（上画面、下画面）のＳＴＮ液晶パネルである。

【００１２】システム本体０１０１を除く上記の構成要
素は、液晶表示制御装置を構成する。この内、ＳＴＮイ
ンターフェース・コントローラ０１０１は、１チップの
ＬＳＩ（大規模集積回路）で実現される。また、ＦＲＣ
設定メモリ０１０６はフラッシュメモリにより実現され
る。もちろん、システム本体０１０１を含む以上の全て
の構成要素を一つの筐体内に配置させてもよい。

【００１３】システム本体０１０１は、アクティブ・マ
トリクス方式のＴＦＴデジタル映像信号０１０２を出力
する。このＴＦＴデジタル映像信号０１０２には、表示
データの他に、入力同期信号（垂直同期信号、水平同期
信号、および、データ同期信号）が含まれている。

【００１４】ＳＴＮインターフェース・コントローラ０
１０３は、ＴＦＴデジタル映像信号０１０２を取り込
み、これを２画面構成のＳＴＮ液晶パネル０１０９に適
合したたＳＴＮデジタル映像信号０１０４に変換して出
力する。ＳＴＮデジタル映像信号０１０４には、出力同
期信号（垂直同期信号、水平同期信号、データ同期信
号）と、液晶パネル０１０９の各画面に対応する表示デ
ータおよび表示期間信号とが含まれる。また、ＳＴＮイ
ンターフェース・コントローラ０１０３は、図２に示す
ように、ＴＦＴデジタル映像信号０１０２として、解像
度の異なる、ＸＧＡモードの映像信号（１０２４×７６
８画素）と、ＳＶＧＡモードの映像信号（８００×６０
０画素）の両方を表示できる。

【００１５】図１９に示すように、ＳＴＮ液晶パネル０
１０９の上画面１９００は、走査ドライバ１９０２およ
びデータドライバ１９０４により駆動される。下画面１
９０１は、走査ドライバ１９０３およびデータドライバ
１９０５により駆動される。各データドライバは、図示
しない電源回路から複数レベルの階調電圧の供給を受
け、取り込んだ表示データに対応するレベルの階調電圧
をデータラインに印加する。各走査ドライバは、表示対
象の走査ラインに選択パルスを印加する。

【００１６】ＳＴＮインターフェース・コントローラ０
１０３は、図１９に示すように、主要な機能ブロックと
して、モード設定を行うためのモード設定回路１９１０
と、垂直同期信号を生成するための垂直同期制御回路１
９２０と、水平同期信号を生成するための水平同期制御
回路１９３０と、フレームメモリにアクセスするための
表示アクセス制御回路１９４０と、ＦＲＣ設定メモリに
アクセスするためのＦＲＣアクセス制御回路１９５０
と、表示データの階調表示制御を行うためのＦＲＣ制御
回路１９６０と、表示データのライン数の変化に対応す
るための表示分割制御回路１９７０とを含んでいる。

【００１７】垂直同期制御回路１９２０は、システム本
体０１０３より受け付けた入力同期信号を基に、受け付
けた垂直同期信号よりも高い速度の垂直同期信号を生成
し、出力する。そして、この垂直同期信号は液晶パネル
０１０９の各種ドライバに共通に供給される。本実施形
態では、モード設定回路１９１０が取り込んだモード設
定データ等によって、生成した垂直同期信号の速度は、
受け付けた垂直同期信号の２倍、２．５倍、３倍のいず
れかとなる。従って、液晶パネル０１０９の表示でも、
フレームレイトが、２倍、２．５倍、３倍のいずれかと
なり、高画質の表示がなされる。

【００１８】水平同期制御回路１９３０は、システム本
体０１０３より受け付けた入力同期信号を基に、受け付
けた水平同期信号の速度以上の速度の水平同期信号を生
成し、出力する。そして、この水平同期信号も液晶パネ
ル０１０９の各種ドライバに共通に供給される。生成さ
れた水平同期信号の速度は、モード設定回路１９１０が
取り込んだモード設定データ等により、受け付けた水平
同期信号の１倍以上の速度となる。フレームレイトが２
倍の場合、水平同期信号の速度は１倍となる。フレーム
レイトが２．５倍、３倍となる場合には、水平同期信号
の速度は１倍よりも高くなる。この水平同期信号の高速
化は、帰線期間（有効表示データが出力されていない期
間）の短縮により実現される。

【００１９】ここで、システム本体０１０３より受け付
けたデータ同期信号は、ＳＴＮインターフェース・コン
トローラ０１０３内の回路駆動用の基準クロックとして
使用される。液晶パネル０１０９の各データドライバに
も、これと同じ速度のデータ同期信号がデータ転送用の
タイミング信号として供給される。水平同期信号が高速
化された場合にも、帰線期間の短縮するため、データ同
期信号を高速化することなく、１フレーム期間に全ての
有効表示データを表示させることができる。

【００２０】ＦＲＣ制御回路１９６０は、ＦＲＣアクセ
ス制御回路１９５０がＦＲＣ設定メモリ０１０６から読
み出した階調パターンデータを内部のレジスタで保持
し、該階調パターンデータの指定するパターンに従い、
システム本体０１０３より受け付けた表示データの値を
変化させることにより、中間階調の表示が行われるよう
にする。具体的には、入力された１つの表示データの表
示を複数フレームで行い、該表示データに対応した少な
くとも２つの表示データを選択的に出力する。これによ
り、例えば、入力される表示データの階調レベル数が、
液晶パネル０１０９の通常の駆動で表示可能な階調レベ
ル数（階調電圧のレベル数）よりも大きい場合にも、入
力される表示データに対応する中間階調の表示を行うこ
とができる。なお、この機能は、液晶パネル０１０９の
表示特性を補正するための機能としても用いることもで
きる。

【００２１】表示アクセス制御回路１９４０は、ＦＲＣ
制御回路１９６０で階調制御をなされた表示データを走
査ライン単位に１フレーム分、順次にフレームメモリ０
１０８に書き込む。そして、この動作と並行して、上画
面の表示データと、下画面の表示データとを、上記の出
力同期信号に従い、フレームメモリ０１０８から個別に
読み出し、対応するデータドライバ１９０４と１９０５
に出力する。ここで、上画面および下画面の各表示デー
タの読み出しは、上画面および下画面のそれぞれについ
て予め定めた先頭アドレスから開始される。下画面の先
頭アドレスは、上画面の先頭アドレスに上画面の全表示
データの容量を加えたものである。表示期間制御回路１
９７０は、入力同期信号からＴＦＴディジタル映像信号
０１０２の有効表示ライン数を検出し、有効表示ライン
数が変化した場合には、１フレームにおける上画面と下
画面の各表示期間を演算により求める。そして、上画面
および下画面の各データドライバに、それぞれの表示期
間を指定するための表示期間信号を出力する。

【００２２】モード設定回路１９１０は、フレームメモ
リ０１０８のアドレス端子にアドレス信号を提供するＬ
ＳＩ０１０３の端子に接続され、システムの起動時に、
該端子から各種設定データを取り込み、内部のレジスタ
で保持する。そして、以降、該端子をアドレス信号の出
力のために開放する。レジスタで保持されたモード設定
データは、対応する構成要素に供給される。モード設定
データには、表示モード（ＸＧＡ、ＳＶＧＡ）や、フレ
ームレイトを何倍にするかを指定する倍速モードが含ま
れる。

【００２３】次に、液晶表示制御装置の動作について説
明する。

【００２４】システムの起動時、ＳＴＮインターフェー
ス・コントローラ０１０３では、モード設定回路１９１
０によりモード設定データが取り込まれる。これによ
り、ＦＲＣアクセス制御回路１９５０により、ＦＲＣ設
定メモリ０１０６ｌから階調パターンデータが読み出さ
れ、ＦＲＣ制御回路１９６０内のテーブルに書き込まれ
る。

【００２５】この後、ＴＦＴデジタル映像信号０１０２
の供給が開始されると、垂直同期制御回路１９２０およ
び水平同期制御回路１９３０は、ＴＦＴデジタル映像信
号０１０２の入力同期信号を基に、出力同期信号を構成
する垂直同期信号および水平同期信号を生成し、ＳＴＮ
液晶パネル０１０９の各種ドライバに出力する。ここ
で、モード設定により２倍速モードが指定された場合、
垂直同期信号の速度は２倍とされ、水平同期信号の速度
はそのままとされる。供給された出力同期信号に従い、
上画面および下画面の各走査ドライバ１９０２および１
９０３は、それぞれ、同じタイミングで走査ラインを上
から下に順次走査していき、これを繰り返す。

【００２６】一方、ＴＦＴデジタル映像信号０１０２に
含まれる表示データは、ＦＲＣ制御回路１９６０で階調
表示制御をなされた後、表示アクセス制御回路１９４０
により順次にフレームメモリ０１０８に書き込まれてい
く。これと並行して、表示アクセス制御回路１９４０
は、出力同期信号に従い、フレームメモリ０１０８か
ら、ＳＴＮ液晶パネル０１０９の上画面表示データと下
画面表示データを個別に読み出す。この表示データは、
対応する画面のデータドライバ１９０４および１９０５
に出力される。

【００２７】この表示データを、データドライバ１９０
４および１９０５は、供給される出力同期信号に従い取
り込み、ライン単位で保持する。そして、走査ドライバ
が選択する走査ラインの表示データに対応する階調電圧
をデータラインに一斉に印加する。これにより、液晶パ
ネルの上画面１９００と下画面１９０１の各１走査ライ
ンに同時に表示がなされる。そして、表示がなされるラ
インが順次にシフトすることで、出力垂直同期信号の１
周期に、図９の（ａ）に示すように、液晶パネル０１０
９の全面に表示がなされる。

【００２８】ここで、ＴＦＴ映像信号０１０２が、例え
ばＳＶＧＡモードからＸＧＡモードに変更された場合、
表示期間制御回路１９７０は、有効表示ライン数の変化
（７６８→６００ライン）を検出し、その有効表示ライ
ン数から上画面の全表示ライン数を引いたものを、下画
面の表示ライン数とする。そして、表示期間信号により
各表示ライン数に対応する表示期間をデータドライバに
指定する。これにより、図９の（ｂ）のように上画面と
下画面とで画像の分離を起すことなく、また、フレーム
メモリ０１０８の無効表示データを表示することもな
く、図９の（ｃ）のように連続的な表示を行うことがで
きる。以上のように、本実施形態の液晶表示制御装置で
は、データ同期信号を速度の変更なしに基準クロックと
して利用して、良好な画質の表示を行うことができる。
データ同期信号を高速化しなくても済むため、フレーム
レイトに対応して内部回路および各種ドライバを高速に
動作させる必要がなく、煩雑な遅延設計も必要がない。
これにより、液晶表示制御装置は安価に実現できるよう
になる。

【００２９】また、入力映像信号０１０２のライン数が
変化した場合に、上画面および下画面の各表示期間を演
算により求め、画面毎に個別に表示制御を行うことで、
入力映像信号のライン数の変化に対応して正常な表示を
行うことができる。

【００３０】また、ＳＴＮインターフェース・コントロ
ーラ（ＬＳＩ）０１０３では、アドレス信号の出力と、
モード設定データの取り込みとを、共通の端子で行える
ため、端子の総数を抑えることができる。これは、ＬＳ
Ｉ０１０３の小型化を可能とする。

【００３１】さらに、ＳＴＮインターフェース・コント
ローラ０１０３は、上述の全ての機能を純粋なハードウ
ェア回路の動作により実現している。このため、プログ
ラム制御により上述の各種機能を実現する場合よりも、
処理遅延を少なくでき、容易かつ安価に実現することが
できる。

【００３２】以下、主要部分のより具体的な実現方法に
ついて説明する。

【００３３】まず、本実施形態における出力同期信号の
高速化の原理について説明する。

【００３４】液晶表示装置用の映像信号としては、ＸＧ
Ａモードと、ＳＶＧＡモードが主流となっている。入力
同期信号の期間は、水平総クロック数（水平同期信号１
周期当りのデータ同期信号の総クロック数）と垂直総ラ
イン数（垂直同期信号１周期当りの水平同期信号の総ク
ロック数）の積であり、図２に示すように、ＸＧＡモー
ドが１３２８×８０６ドット期間で、ＳＶＧＡモードが
１０４０×６６６ドット期間である。しかし、有効表示
データの数は、ＸＧＡモードが１０２４×７６８ドット
で、ＳＶＧＡモードが８００×６００ドットである。そ
れぞれの余りの期間は、帰線期間となる。なお、図中の
カッコ内は表示データを２つ１組のパラレル転送を行っ
た場合のクロック数を示す。

【００３５】ここで、例えば、水平同期信号の１周期当
り２ドット期間（クロック）を減少せると、ＸＧＡ、Ｓ
ＶＧＡの各モードにおいては、下式に示すように、［垂
直方向１ライン期間＋約３００クロック期間］を空き期
間とすることができる。本実施形態では、このような空
き期間を、次のフレームを前倒しで表示する期間として
利用する。

【００３６】ＸＧＡモード：（８０６×２）÷１３２６≒１．２６→１水平ライン期間＋２８６クロック期間・・・（式１）ＳＶＧＡモード：（６６６×２）÷１０３８≒１．２８→１水平ライン期間＋２９４クロック期間・・・（式２）しかし、上記式の演算を回路で実現することは、回路規
模が膨大となり現実的ではない。そこで、本実施形態で
は、次の等価式で出力水平周期（出力同期信号の水平同
期信号の周期）を求め、求めた出力水平周期を基に出力
同期信号を生成している。

【００３７】出力水平周期＝［（入力水平総クロック数−α）＋（入力総ライン数−入力表示ライン数−β）］÷倍速モードγ ・・・（式３）上式により求めた出力水平周期は、入力水平周期が変動
しても常に安定するように、入力１フレーム中のライン
数が変動した場合にのみ、再演算するようにする。これ
は出力水平周期が変動することにより、ＳＴＮ液晶ドラ
イバーの選択／非選択期間がばらつくことによる表示む
らを防ぐためである。また、上式中のαおよびβは、帰
線期間の確保と回路動作制約による固定値であり、本実
施形態ではαを１０、βを４としている。また、上式内
の（入力総ライン数−入力表示ライン数）の減算によ
り、入力帰線期間を出力水平クロック数に変換すること
になり、出力同期信号の帰線期間が圧縮される。さら
に、上式の倍速モードγは、モード設定により指定され
た２倍速モード、２．５倍速モード、３倍速モードに対
応して、それぞれ、１、１．２５、１．５の値をとる。
各倍速モードの半分の値とする理由は、ＳＴＮインター
フェースは上下２画面同時走査であるため、これにより
既に２倍速化が行われるためである。

【００３８】図３に、水平同期制御回路１９３０の概略
構成を示す。

【００３９】図３において、０３０１は入力１フレーム
期間毎のライン数不一致検出機能部、０３０２は入力１
水平期間中のクロック数検出機能部、０３０３は入力１
フレーム期間中の垂直帰線期間検出機能部、０３０４は
出力水平周期演算用クロック生成機能部、０３０５は出
力水平周期演算回路１機能部、０３０６は同じく演算回
路２機能部、０３０７は上記の出力水平演算回路１機能
部０３０５および演算回路２機能部０３０６の演算結果
を基に水平同期信号を生成する出力水平同期信号生成機
能部を各々示す。

【００４０】水平同期制御回路１９３０の動作概要を、
図４のタイミングチャートを用いて説明する。まず、ラ
イン数不一致検出機能部０３０１は、毎フレーム入力さ
れる入力１フレーム中ライン数（ＩＶＴＩＭＥ）と、１
つ前のフレームライン数（Ａ）を比較し、その比較結果
（Ｂ）が不一致の場合には、現行フレームのライン数を
ラッチすると同時に、入力水平周期検出機能部０３０２
にライン数不一致信号を１フレーム期間出力する。この
不一致信号により、入力水平周期検出部０３０２では、
不一致信号が有効な１フレーム期間、入力水平カウンタ
からの入力水平クロック数をラッチ（Ｄ）し、保持す
る。このラッチした入力水平クロック数（Ｄ）を基に、
上述の式３に従った演算処理をハードウェアで行う。

【００４１】この演算処理では、まず、入力水平クロッ
ク数（Ｄ）より、出力帰線期間を確保するためのクロッ
ク数α（本例では１０）を減算し、垂直帰線期間検出機
能部０３０３に出力する。垂直帰線期間検出機能部０３
０３では、入力１フレーム中ライン数（ＩＶＴＩＭＥ）
から入力表示ライン数（ＬＩＶＤＳＰＣＮＴ）を減算し
た結果（すなわち垂直帰線期間）から、回路動作制約に
よる固定値β（本例では４）を減算した結果に、入力水
平周期検出機能部０３０２からの減算値を加算し、その
値を２倍もしくは４倍した結果を出力水平周期演算回路
１機能部０３０５に出力する。ここで２倍もしくは４倍
いずれの結果を選択するかは、システム起動時の倍速モ
ード設定により決る。２．５倍速モードでは４倍、３倍
速モードでは２倍を選択する。このデータを使用して、
以降、演算処理を行うが、本実施形態では、減算を利用
した引き戻し法による演算方式を用いた。つまり、出力
水平周期演算回路１機能部０３０５では、２倍もしくは
４倍化した入力データを水平周期と同じタイミングでラ
ッチし、以降、出力水平演算用クロック生成機能部０３
０４から出力される水平演算クロック（Ｊ）のタイミン
グでデータをシフトするシフト回路を構成する。出力水
平周期演算回路２機能部０３０６では、出力水平演算回
路１機能部０３０５からの上位４ビットデータ（Ｋ）を
“５”もしくは“３”で減算処理を行う。この減算処理
には、２の補数を用いた加算回路を用い、加算回路のキ
ャリー出力（Ｌ）が“１”の場合には減算結果が正であ
り、“０”の場合には負であることを示す。“５”もし
くは“３”のいずれで減算処理を行うかは、システム起
動時の倍速モード設定により決まり、２．５倍速モード
では“５”、３倍速モードでは“３”による減算処理を
行う。前記加算回路のキャリー出力（Ｌ）が“１”の場
合には、減算後の余りデータを前記出力水平演算回路１
機能部０３０５のシフタ回路に戻し、次の演算に反映さ
せ、前記キャリー出力（Ｌ）が“０”の場合にはデータ
は戻さず、前記出力水平演算回路１機能部０３０５のシ
フタ回路はデータシフトのみを行う。このシフトが終了
した時点での前記出力水平周期演算回路２機能部０３０
６のラッチデータ（Ｍ）が最終的な出力水平周期設定値
となり、これを出力水平同期信号生成機能部０３０７に
出力する。出力水平同期信号生成機能部０３０７では、
前記ラッチデータ（Ｍ）と、出力水平カウンタの出力
（Ｎ）を比較し、一致したタイミング信号（Ｏ）で前記
出力水平カウンタをクリアすることにより出力水平同期
信号（ＯＵＴＨＳＹＮＣＰ）を生成する。

【００４２】このように、２．５倍速モードでは、γ
（＝１．２５）による除算を、４倍化と”５”による除
算とにより実施している。また、３倍速モードでは、γ
（＝１．５）による除算を、２倍化と”３”による除算
とにより実施している。

【００４３】倍速モードが２倍速モードの場合には、上
下画面の同時走査のみで２倍速化が実現されるため、上
記演算回路は使用せずに、入力水平周期をそのまま出力
水平周期として用いる。すなわち、入力水平カウンタ・
クリア信号（ＩＮＨＣＮＴＣＬＲＰ）で、出力水平同期
信号生成機能部０３０７の出力水平カウンタのクリア制
御を行う。

【００４４】次に、垂直同期制御回路１９２０について
説明する。

【００４５】表１に、本実施形態における、出力１フレ
ーム中のライン数と、余りラインの処理方法とを、各倍
速モード毎に示す。

【００４６】

【表１】

【００４７】表１に示すように、２倍速モードでは、入
力水平周期と出力水平周期を等しくするため、出力１フ
レーム中のライン数は、入力１フレーム中の入力ライン
数を２分割した値に設定し、余りラインは出力第２フレ
ームに割り付け、入出力は毎フレーム完結動作となる。
従って、入力１フレーム中のライン数が奇数の場合に出
力第２フレームが、出力第１フレームより１ライン多く
なる。

【００４８】３倍速モードでも、２倍速モードと同様、
入出力は毎フレーム完結動作となり、余りラインは出力
最終フレームである第３フレームに割り付ける。但し、
出力１フレーム中のライン数設定は、前記出力水平周期
演算結果による出力水平周期が、入力１フレーム中に何
ラインあるかを求め、求めたライン数を“３”で除算し
た結果を出力１フレーム中のライン数とする。

【００４９】２．５倍速モードについては、毎フレーム
完結制御を行う場合、”２．５”での除算が必要となる
ため、入力２フレーム完結動作とし、“５”での除算を
行う。この場合、入力２フレームに対し出力５フレーム
を生成することになるが、余りラインを、最終フレーム
である第５フレームに割り付けると、余りラインの割り
付けられた第５フレームの発生周期が入力２フレーム毎
と周期が大きく、加えて、余りライン数が最大４ライン
と大きくなるため、表示画質に悪影響を及ぼす。この問
題を回避するために、２．５倍速モードでは、余りライ
ンの分散処理を行う。すなわち、表１に示すように、余
りライン数によってそれを割り付ける出力フレームを切
り替え、余りが１ラインの場合には最終フレームである
第５フレーム、余りが２ラインの場合には第２および第
５フレーム、余りが３ラインの場合には第２フレームに
１ライン、第５フレームに残り２ライン、また、余りが
４ラインの場合には第２および第５フレームに各々２ラ
インを割り付けることで、２．５倍速モード時の余りラ
インによる表示画質への悪影響を抑制するものである。

【００５０】図５に、垂直同期制御回路１９２０の概要
構成を示す。図５において、０５０１は図３で述べたラ
イン数不一致検出機能部０３０１と同一回路であるライ
ン数不一致検出機能部、０５０２は入力１フレーム中の
出力水平周期ライン数検出を行うライン数検出機能部、
０５０３は出力垂直演算用クロック生成機能部、０５０
４は出力垂直周期演算回路１機能部、０５０５は同じく
出力垂直周期演算回路２機能部、０５０６は２．５倍速
モード設定時に機能する余りライン分配回路機能部、０
５０７は出力垂直同期信号生成機能部を各々示す。

【００５１】垂直同期制御回路１９２０では、まず、上
述の出力水平同期信号生成機能部と同様、ライン数不一
致検出機能部０５０１が、入力ライン数が不一致（Ｂ）
＝”Ｌ”となった場合に、ライン数検出機能部０５０２
にライン数取り込み信号（Ｃ）を出力する。この信号を
トリガにして出力ライン数カウンタより出力される入力
１フレーム中の出力ライン数カウント値（Ｅ）を新たに
取り込む（Ｇ）。取り込んだ、入力１フレーム中の出力
ライン数カウント値（Ｇ）は、２．５倍速および３倍速
モード設定時に選択し、入力１フレーム中の入力ライン
数カウント値（ＩＶＴＩＭＥ）は２倍速モード設定時に
選択する。倍速モード設定に従って選択したライン数カ
ウント値は＋１加算して、毎フレーム完結となる２倍速
および３倍速モード設定時はそのまま、２フレーム完結
となる２．５倍速モード設定時は２倍にし、各々演算デ
ータ（Ｈ）として出力垂直周期演算回路１機能部０５０
４に出力する。以下の演算については、前記出力水平同
期信号生成機能部と同様引き戻し方による手法を用い、
出力垂直演算用クロック生成機能部０５０３より出力す
る演算クロック（Ｏ）のタイミングで行う。加えて余り
ラインの分割制御を行うが、これには余りライン数を示
す演算終了時の、前記出力垂直周期演算回路１機能部０
５０４のラッチデータ（Ｐ）を、余りライン分配回路機
能部０５０６に出力することで行う。この余りライン分
配回路機能部０５０６は２．５倍速モード設定時の出力
第２フレームに対する余りラインの分配制御を行う。従
って、表１に示した全ての倍速モードでの最終フレーム
に対する余りラインの分配は、出力垂直演算用クロック
生成機能部０５０３から出力される出力同期信号選択切
り替え信号（Ｙ）により、次の入力垂直同期信号（Ｗ）
を出力垂直同期信号（ＯＵＴＶＳＹＮＣＰ）として出力
する（入出力の同期化）ことで実現する。２．５倍速モ
ード設定時の出力第２フレームに対する余りラインの分
配制御は、前記ラッチデータ（Ｐ）を“２”、“３”お
よび“４”と比較し、一致した値が余り総ライン数とな
るため、“２”もしくは“３”と一致した場合には、出
力第２フレームのタイミングで、出力垂直周期演算回路
２機能部０５０５より出力する出力垂直周期演算値
（Ｓ）に“１”を前記出力垂直同期信号生成機能部０５
０７で加算し、更に“１”加算した値と、出力垂直カウ
ンタのカウント値（Ｔ）と比較し、一致したタイミング
で出力垂直同期信号（ＯＵＴＶＳＹＮＣＰ）を出力す
る。また、総余りライン数が“４”と一致した場合に
は、出力第２フレームのタイミングで、前記出力垂直周
期演算値（Ｓ）に“２”を加算する。このようにして、
出力垂直周期演算回路１機能部０５０４および、出力垂
直周期演算回路２機能部０５０５により求めた出力垂直
周期（Ｓ）に、倍速設定モード毎の余りライン分配値を
加算した、出力垂直周期設定値により生成する出力垂直
同期信号（ＯＵＴＶＳＹＮＣＰ）によって、入力フレー
ム周波数を高速化した出力フレーム周波数を生成でき、
単純マトリクス方式液晶パネルの高画質表示を実現可能
とした。

【００５２】次に、表示期間制御回路１９７０について
説明する。

【００５３】図１０に、表示期間制御回路１９７０の概
略構成を示す。図１０において、１００１は入力１フレ
ーム中の映像データ有効表示ライン数をカウントする入
力有効表示ライン数カウンタ、１００２は前記入力有効
表示ライン数カウンタ１００１のカウント値（ＬＩＶＤ
ＳＰＣＮＴ）と、表示モード毎の規定ライン数（ＸＧＡ
モードの場合７６８ライン、ＳＶＧＡモードの場合６０
０ラインを各々設定）との比較器、１００３はライン不
足による表示画面分離防止回路イネーブル信号、１００
４は出力水平周期でカウントを行う出力垂直カウンタ、
１００５は通常表示モード時の上下画面表示パルス幅お
よび、ライン不足モード時の上画面表示パルス幅生成機
能部（以下、画面表示パルス幅生成機能部１とする）、
１００６はライン不足モード時の下画面表示パルス幅生
成機能部（以下、画面表示パルス幅生成機能部２とす
る）、１００７は下画面表示パルス幅生成信号セレクタ
機能部、１００８、１００９は各々上下画面表示パルス
・ラッチ機能部を各々示す。

【００５４】まず、システム起動時のモード設定によ
り、入力ライン不足による表示画面分離防止回路を有効
状態に設定する（ＬＣＨＫＭＯＤＥＮ＝”Ｌ”）。これ
により、入力表示ライン信号（ＤＳＰＴＭＧ）による入
力表示ライン数カウンタ１００１のカウント値（ＬＩＶ
ＤＳＰＣＮＴ）と“７６８（ＸＧＡモード）”もしく
は、“６００（ＳＶＧＡモード）”のいずれかを比較器
１００２で比較し、前記カウント値の方が小さい場合
に、ライン不足モードであることを示す信号（ＬＩＮＥ
ＥＭＰＰ＝”Ｈ”）が有効となる。また、表示モードが
ＸＧＡもしくは、ＳＶＧＡのいずれであるかについて
も、システム起動時のモード設定による。ここでは、Ｘ
ＧＡモードを例に（ＸＧＡＭＯＤＥＰ＝”Ｈ”）、７６
８ラインに満たない場合を想定する。従って、上画面表
示パルス（ＯＵＴＶＤＳＰＰ）および、下画面表示パル
ス（ＯＵＴＬＶＤＳＰＰ）のアサートは、出力垂直カウ
ンタ１００４クリアのタイミングで等しい。次に、上画
面表示パルスのクリアタイミングは、前記画面表示パル
ス幅生成機能部１１００５によって制御され、前記出力
垂直カウンタ１００４のカウンタ値が３８４となっった
タイミングで行い、下画面表示パルスのクリアタイミン
グは、セレクタ回路１００７が選択する前記画面表示パ
ルス幅生成機能部２１００６によって制御され、前記出
力垂直カウンタ１００４のカウンタ値が、前記入力表示
ライン数カウンタ１００１のカウンタ値（ＬＩＶＤＳＰ
ＣＮＴ）から３８４を引いた値（入力表示総ライン数よ
り上画面表示ライン数を引いた値）となったタイミング
で行う。これにより、上画面に対しては全表示ラインで
ある３８４ライン分のデータを、下画面に対しては、入
力総ラインデータより、前記上画面表示ラインデータを
引いた残りのデータを下画面最上部より表示するため、
上下画面分離のない映像を提供することができる。ま
た、システム起動時に、前記入力ライン不足による表示
画面分離防止回路を無効状態に設定（ＬＣＨＫＭＯＤＥ
Ｎ＝”Ｈ”）した場合、上下画面表示パルスの制御は共
通となり、前記前記画面表示パルス幅生成機能部２１０
０６は未使用となる。前記画面表示パルス幅生成機能部
１１００５において、固定値（３８４）と、前記出力垂
直カウンタ１００４のカウンタ値を比較していたが、本
モードでは、前記入力表示ライン数カウンタ１００１に
よる入力表示総ライン数（ＬＩＶＤＳＰＣＮＴ）を２分
化した値（ＬＳＩＶＤＳＰＣＮＴ）と、前記出力垂直カ
ウンタ１００４のカウンタ値が一致したタイミングで、
上下画面双方の表示パルス（ＯＵＴＶＤＳＰＰ）、（Ｏ
ＵＴＬＶＤＳＰＰ）をクリアする。従って、入力される
映像データの表示ライン数が規定値であれば（７６８ラ
インであれば）、その半分の３８４ラインのパルスを上
下画面表示パルスとして生成するため、図９（ａ）に示
す正常な表示を行う。また、入力される映像データの表
示ライン数が規定値に満たない場合、その半分値は３８
４に満たないため、上下画面表示パルス幅は共に３８４
ライン未満となり、前記図（ｂ）上下画面分離表示のよ
うな表示となる。

【００５５】本実施形態では、さらに、入力ライン不足
時に出力側のライン数を強制的に増加させる機能を備え
る。

【００５６】表２に、本機能を示す入力ライン不足時の
ＸＧＡモードを例にした動作モード一覧を示す。つま
り、前記入力ライン不足による表示画面分離防止回路が
有効状態に設定（ＬＣＨＫＭＯＤＥＮ＝”Ｌ”）された
場合に、入力有効表示ライン数が７６８に満たない場
合、２倍速モードでは出力水平同期信号生成制御を１ラ
ンク速い２．５倍速モードとし、２．５倍速、３倍速モ
ードでは各々出力水平同期信号生成制御を１ランク遅い
モードにすることで、出力１フレーム期間中の出力ライ
ン数を増加するものである。これにより、液晶パネルの
最小入力ライン数の規定値を満足することができ、接続
可能な液晶パネルの範囲を広げることが可能となる。

【００５７】

【表２】

【００５８】次に、ＦＲＣアクセス制御回路１９５０に
ついて説明する。

【００５９】本実施形態においては、ＦＲＣ制御データ
設定用レジスタとして、８ビット構成のレジスタを１１
６個内臓するものとし、この全てのレジスタに対する設
定データを格納するメモリとして、６４ワード×１６ビ
ット構成のシリアルメモリを備える。シリアルメモリを
用いることにより、ＬＳＩ化した際の端子数の低減が可
能であり、高密度実装に寄与することができる。

【００６０】図１２に、ＦＲＣアクセス制御回路の概略
構成を示す。図１２において、１２０１はシステム起動
時に外部シリアルメモリからのデータを、ＦＲＣ制御部
に設定するか否かを制御するモード設定機能部、１２０
２は外部シリアルメモリを有効とした場合のシリアルメ
モリに対するリード・イネーブル信号およびチップ・セ
レクト信号生成機能部、１２０３は同じくシリアルメモ
リに対するステータス信号およびアドレス生成機能部、
１２０４はシリアルメモリからリードしたシリアルデー
タをパラレル変換するデータ変換機能部および変換終了
のタイミングでＦＲＣ制御部レジスタに取り込むための
レジスタライトパルス生成機能部を各々示す。

【００６１】まず、システム起動時のモード設定におい
て、外部シリアルメモリのリードモードを有効（ＳＭＥ
ＭＲＤＥＮＰ）とすることにより、モード設定機能部１
２０１のシリアルメモリ・リード・フラグが有効となる
（ＳＭＲＦＬＧＰ＝”Ｈ”）。このフラグ信号の有効状
態により、リード・イネーブル信号およびチップ・セレ
クト信号生成機能部１２０２では、８ビットカウンタ１
が起動する。外部シリアルメモリ制御クロック（ＲＯＭ
ＣＫＰ）も兼ねる、入力水平同期信号（ＩＨＳＹＮＣ
Ｐ）によりカウントされる前記カウンタ１のカウント値
（Ａ）が３０（１Ｄｈ）をカウントする毎に、前記カウ
ンタ１をクリアする。つまりこの入力水平同期信号（Ｉ
ＨＳＹＮＣＰ）３０サイクルが、１回の外部シリアルメ
モリ・アクセスに要するサイクル数となると同時に、こ
の３０サイクルを２６と４サイクル期間に分けること
で、プリチャージ４サイクル期間（４ＩＨＳＹＮＣＰ）
のチップセレクト信号（ＲＯＭＣＳＰ）を生成する。さ
らに、このデコード値３０（１Ｄｈ）毎のクロック
（Ｂ）によりカウントアップする８ビットカウンタ２の
カウント値（Ｃ）のデコード結果により、リード・イネ
ーブル信号（ＲＯＭＲＤＥＮＰ）を生成する。つまり、
このリード・イネーブル信号（ＲＯＭＲＤＥＮＰ）は、
前記モード設定機能部１２０１によるシリアルメモリ・
リード・フラグが有効（ＳＭＲＦＬＧＰ＝”Ｈ”）とな
ったタイミングでアサートし、前記８ビットカウンタ２
のカウント値（Ｃ）が、シリアルメモリからのデータ設
定終了を示す５９（３Ｂｈ）となったタイミングでネゲ
ートする。加えて、このネゲートタイミングにおいて、
前記８ビットカウンタ２のカウント停止を行うカウンタ
・マスク信号（Ｄ）を有効にする。このマスク信号
（Ｄ）が有効となることで、以後本制御回路は動作を停
止するため、システム動作中の誤動作を防ぐことができ
る。また、前記リード・イネーブル信号（ＲＯＭＲＤＥ
ＮＰ）が有効な期間が外部シリアルメモリに対する制御
が行われていることを示すため、この制御信号を利用す
ることで、システム起動時の外部シリアルメモリ制御期
間と、それ以後の通常動作期間の識別が可能となるた
め、端子の共有化を実現できる。次に、ステータス信号
および、アドレス生成機能部１２０３においては、前記
シリアルメモリ・チップセレクト信号（ＲＯＭＣＳＰ）
をトリガにして、リード動作を示すステータス信号（１
１０）に続き、シリアルメモリ・アドレスを出力する
（ＲＯＭＤＩ）と同時に、ＦＲＣ制御部のレジスタ・ア
ドレス（ＩＬＡ［５：０］）を生成する。パラレル／シ
リアル変換回路より構成される本制御部において、前記
チップセレクト信号（ＲＯＭＣＳＰ）によるクロック
（Ｅ）によりカウントアップする８ビットカウンタ３の
カウント値（Ｆ）を、パラレル／シリアル変換回路に取
り込み、以後、シリアルメモリ制御クロック（ＲＯＭＣ
ＫＰ）のタイミングでステータス信号（１１０）、シリ
アルメモリ・アドレスの順にシリアル出力（ＲＯＭＤ
Ｉ）する。これと同時に、ＦＲＣ制御部レジスタ用アド
レス（ＩＬＡ［５：０］）として、前記８ビットカウン
タ３のカウンタ値（Ｆ）から１減算した信号を出力す
る。ここまでの制御により、外部シリアルメモリから出
力されるＦＲＣ制御部設定データ（ＲＯＭＤＯ）は、前
記入力データ変換機能部および、レジスタライトパルス
生成機能部１２０４において、シリアル／パラレル変換
をシフトクロック（Ｇ）に従って行い、１６ビットのパ
ラレルデータに変換する。ここでの１６ビットパラレル
データとは、ＦＲＣ制御部レジスタの構成が８ビット構
成であるため、２つのレジスタに対するデータを意味
し、つまり、２つのレジスタに対し、同一のアドレスを
割り振るようにする。また、１６ビットのパラレルデー
タに変換した時点で、対応する２つのレジスタにデータ
をライトするために、レジスタライトパルス（ＭＲＥＧ
ＣＳＮ）を出力する。以上の制御により、システム起動
時に外部シリアルメモリからの任意ＦＲＣ制御部設定デ
ータを提供することができ、入力される映像データの状
態に合わせた階調表示制御が可能となる。また、システ
ム起動時に本設定モードを無効とした場合には、ハード
ウェアの有する初期データにより動作する。

【００６２】次に、モード設定回路１９１０によるモー
ド設定について説明する。

【００６３】モード設定回路１９１０は、フレームメモ
リ０１０８に供給するアドレス信号の各端子にそれぞれ
１つ接続される。表３に、ＬＳＩ０１０３の各端子にお
けるモード設定の内容を示す。表３に示すように、アド
レス信号Ａ［０〜５］の各端子は、各１ビットのモード
設定データＭＯＤＥ［０〜５］の取り込にも利用され
る。なお、外部シリアルメモリ・リードモードが指定さ
れた場合には、ＦＲＣアクセス制御回路１９５０のリー
ド動作が行われる。

【００６４】

【表３】

【００６５】図１４に、モード設定回路１９１０の構成
を示す。図１４において、１４０１はＨレベルのモード
設定を行うためのプルアップ抵抗、１４０２はＬレベル
のモード設定を行うためのプルダウン抵抗、１４０３は
双方向バッファ、１４０４は８ビットカウンタ、１４０
５〜１４０７はデコーダ、１４０８〜１４１０はラッ
チ、１４１１は表示アクセス制御回路１９４０に含まれ
る外部フレームメモリアドレス制御部を各々示す。な
お、実際には、プルアップ抵抗１４０１およびプルダウ
ン抵抗１４０２のいずれか一方が接続される。

【００６６】モード設定回路１９１０の動作を、図１５
のタイミングチャートを用いて説明する。システム起動
時には、ラッチ１４０９の出力（ＯＵＴＥＮＰ）がＬレ
ベルとなり、双方向バッファ１４０３は入力状態とな
る。これにより、ラッチ１１４０８には、接続されてい
るプルアップ抵抗１４０１もしくはプルダウン抵抗１４
０２による電圧レベルが入力される。データ同期信号Ｉ
ＤＣＬＫの供給が開始され、それをカウントする８ビッ
トカウンタ１４０４のカウント値が”３２”（十進数）
となった時点で、デコーダ１４０５が、上記ラッチ１４
０８にラッチクロックを出力し、モード設定データを保
持させる。その後、カウンタ値が”６４”となると、デ
コーダ１４０６がラッチ１４０９の出力をＨレベルと
し、以降、双方向バッファ１４０３は出力状態とされ
る。さらに、カウンタ値が”１２８”となると、デコー
ダ１４０７が、ラッチ１４１０の出力（ＩＮＲＳＴＮ）
をＨレベルに変え、ＳＴＮインターフェース・コントロ
ーラ１００３内の各部のリセット状態を解除する。これ
により、外部フレームメモリアドレス制御部１４１１
は、アドレス信号の出力を開始し、モード設定データを
取り込んだ端子は、アドレス信号の出力端子となる。な
お、モード設定回路は、アドレス信号の端子以外の出力
端子に接続するようにしてもよい。

【００６７】このように、モード設定回路１９１０を利
用することで、ＬＳＩ０１０３の１つの端子を、モード
設定データの取り込みと、他のデータの出力とに併用で
きるようになり、ＬＳＩ端子数の削減、しいては、ＬＳ
Ｉの小形化を実現することができる。

【００６８】図１６は、本発明の第２の実施形態に係る
液晶表示制御装置の全体構成を示す図である。

【００６９】本実施形態の液晶表示制御装置は、図１で
説明した構成に、Ａ／Ｄコンバータ１６０２と、ＴＦＴ
インターフェース・コントローラ１６０４とを追加する
ことで、アナログ映像信号１６０１を取り込んで表示で
きるようにしたものである。アナログ映像データ１６０
１は、例えばＣＲＴ用の映像信号である。

【００７０】システム本体１００１から出力されたアナ
ログ映像データ１６０１は、Ａ／Ｄコンバータ１６０２
でデジタルデータ１６０３に変換された後、ＴＦＴイン
ターフェース・コントローラ１６０４に出力される。Ｔ
ＦＴインターフェース・コントローラ１６０４は、入力
されたデジタルデータ１６０３を、図１でＳＴＮインタ
フェース・コントローラ０１０３が取り込むのと同じ信
号形式のＴＦＴデジタル映像信号０１０２に変換する。
変換により得られたＴＦＴデジタル映像信号０１０２
は、ＳＴＮインタフェース・コントローラ０１０３に出
力され、第１の実施形態で説明したのと同じ処理を施さ
れる。

【００７１】第１の実施形態の構成が、システム本体と
ＳＴＮ液晶パネルが一体化されたノートパソコンなどの
表示システムに好適であるのに対し、第２の実施形態の
構成は、液晶表示制御装置を液晶モニターとして、シス
テム本体から分離して実現する場合に適している。つま
り、本実施形態は、アナログ映像信号のみを出力する例
えばデスクトップ型のパーソナルコンピュータ（システ
ム本体）と組み合せて、大容量で高画質の表示を行うこ
とができる。

【００７２】

【発明の効果】以上で説明したように、本発明によれ
ば、液晶表示部に対応していない高解像度の映像信号
を、高周波動作部分を多く含まない構成により変換し
て、良好な画質で表示する液晶表示制御装置を提供する
ことができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る液晶表示システムの
全体構成図である。

【図２】ＸＧＡおよびＳＶＧＡモードの画面に対する
水平総クロック数と、垂直総ライン数の関係概略図であ
る。

【図３】水平同期制御回路の概略構成図である。

【図４】水平同期制御回路の動作タイミングチャート
である。

【図５】垂直同期制御回路の概略構成図である。

【図６】垂直同期制御回路の２倍速モード時の動作タ
イミングを示す図である。

【図７】垂直同期制御回路の２．５倍速モード時の動
作タイミングを示す図である。

【図８】垂直同期制御回路の３倍速モード時の動作タ
イミングを示す図である。

【図９】入力映像信号の表示ライン数に対する単純マ
トリクス方式液晶パネルでの表示イメージ図である。

【図１０】上下画面表示分離防止制御回路の概略構成
図である。

【図１１】表示分割制御回路の動作タイミングを示す
図である。

【図１２】ＦＲＣ制御部レジスタ設定用シリアルメモ
リ制御回路の概略構成図である。

【図１３】ＦＲＣ制御部レジスタ設定用シリアルメモ
リ制御回路の動作タイミングチャートである。

【図１４】ＬＳＩ内部各種モード設定機能制御回路の
概略構成図である。

【図１５】ＬＳＩ内部各種モード設定機能回路の動作
タイミングチャートである。

【図１６】本発明の他の実施形態を示す全体構成図で
ある。

【図１７】従来の液晶表示システムの一概略構成図で
ある。

【図１８】従来の液晶表示システムの動作タイミング
チャートである。

【図１９】図１のＳＴＮインタフェース・コントロー
ラの構成図である。

【符号の説明】

０１０１…システム本体、０１０２…ＴＦＴデジタル映
像信号、０１０３…ＳＴＮインターフェース・コントロ
ーラ、０１０４…ＳＴＮデジタル映像信号、０１０６…
ＦＲＣ設定メモリ、０１０８…フレームメモリ、０１０
９…ＳＴＮ液晶パネル、１９１０…モード設定回路、１
９２０…垂直同期制御回路、１９３０…水平同期制御回
路、１９４０…表示アクセス制御回路、１９５０…ＦＲ
Ｃアクセス制御回路、１９６０…ＦＲＣ制御回路、１９
７０…表示期間制御回路、１９００，１９０１…液晶パ
ネル（上画面、下画面）、１９０２，１９０３…走査ド
ライバ、１９０４，１９０５…データドライバ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者工藤泰幸神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者小沼智神奈川県横浜市戸塚区吉田町292番地株式会社日立画像情報システム内 (72)発明者犬塚達裕神奈川県横浜市戸塚区吉田町292番地株式会社日立画像情報システム内 (72)発明者内田真嗣千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内

Claims

【特許請求の範囲】

【請求項１】垂直同期信号、水平同期信号、データ同期
信号を含む同期信号群と、画像信号とからなる映像信号
を取り込み、画像を表示する液晶表示制御装置であっ
て、隣接して配置される単純マトリクス方式の２つの液晶パ
ネルと、該各液晶パネルを個別に駆動する２組の走査駆
動回路およびデータ駆動回路と、取り込んだ映像信号を
変換して、前記走査駆動回路およびデータ駆動回路に供
給するインタフェース・コントローラと、取り込んだ画
像信号のデータが順次に書き込まれるフレームメモリと
を備え、前記インタフェース・コントローラは、取り込んだ垂直同期信号を、該垂直同期信号のＮ倍（Ｎ
は２以上の実数）の周波数を有する垂直同期信号に変換
し、変換した垂直同期信号を前記２つの走査駆動回路に
共通に供給する手段と、前記フレームメモリに格納された映像信号のデータを、
前記変換した垂直同期信号の１周期に１フレーム分読み
出し可能な速度で、各液晶パネル毎に読み出し、対応す
るデータ駆動回路に供給する手段とを有することを特徴
とする液晶表示制御装置。
【請求項２】請求項１記載の液晶表示制御装置であっ
て、前記インタフェース・コントローラは、取り込んだ水平同期信号を、帰線期間を短縮した、より
周波数の高い水平同期信号に変換する手段をさらに有す
ることを特徴とする液晶表示制御方式。
【請求項３】請求項１または２記載の液晶表示制御装置
であって、前記インタフェース・コントローラは、さらに、取り込んだデータ同期信号を、内部の基準クロック、お
よび、前記データ駆動回路への画像信号のデータの転送
タイミング信号として用いることを特徴とする液晶表示
制御方式。
【請求項４】請求項１記載の液晶表示制御装置であっ
て、前記インタフェース・コントローラは、取り込んだ同期信号を基に、取り込んだ画像信号の表示
ライン数を検出し、該ライン数を基に、前記各液晶パネ
ルに割り当てる表示ライン数を決定して、前記２つの液
晶パネル間で連続的で正常な表示がなされるように、各
液晶パネル毎の表示期間の制御を行う手段とを、さらに
有することを特徴とする液晶表示制御装置。
【請求項５】請求項１記載の液晶表示制御装置であっ
て、階調表示制御のための各種設定データが格納されている
外部メモリを、さらに備え、前記インタフェース・コントローラは、格納部と、電源
投入時に自律で、前記外部メモリの各種データを読み出
して前記格納手段に書き込む手段と、前記格納部の各種
設定データに従い、前記フレームメモリに格納されるデ
ータに対し複数のフレームにおいて値を変更する処理を
施すＦＲＣ手段とを、さらに有することを特徴とする液
晶表示制御装置。
【請求項６】垂直同期信号、水平同期信号、データ同期
信号を含む同期信号群と、画像信号とからなる映像信号
を取り込む一方、隣接して配置される単純マトリクス方
式の２個の液晶パネルを個別に駆動する２組の走査駆動
回路およびデータ駆動回路と、取り込んだ画像信号のデ
ータが格納されるフレームメモリとに接続されて、取り
込んだ映像信号を変換して、前記走査駆動回路およびデ
ータ駆動回路に供給するインタフェース・コントローラ
であって、取り込んだ垂直同期信号を、該垂直同期信号のＮ倍（Ｎ
は２以上の実数）の周波数を有する垂直同期信号に変換
する手段と、前記フレームメモリの格納データを、前記
変換した垂直同期信号の１周期に１フレーム分読み出す
速度で、各液晶パネル別に読み出し、対応するデータ駆
動回路に振り分ける手段とを有し、かつ、１チップの集
積回路により実現されることを特徴とするインタフェー
ス・コントローラ。
【請求項７】請求項６記載のインタフェース・コントロ
ーラであって、前記集積回路の双方向端子に接続され、電源投入時に、
該端子からモード設定用のデータを取り込み、保持し、
以降、該端子をデータ出力のために開放する手段を、さ
らに有することを特徴とするインタフェース・コントロ
ーラ。