JP5024162B2

JP5024162B2 - 半導体装置の製造方法及び半導体試験装置

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Publication number: JP5024162B2
Application number: JP2008092962A
Authority: JP
Inventors: 孝一永井
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-03-31
Filing date: 2008-03-31
Publication date: 2012-09-12
Anticipated expiration: 2028-03-31
Also published as: JP2009246244A

Description

本発明は、半導体装置の製造方法及び半導体試験装置に関する。

LSI等の半導体装置の製造工程では、半導体ウエハに複数のチップを形成した後、各チップに対してウエハレベルで電気的試験が行われ、良品チップと不良チップとの選別が行われる。その電気的試験で不良と判断されたチップは、良品と誤認しないようにインクでマーキングが施された後、廃棄処分される。

一方、良品と判断されたチップは、パッケージ工程等の後工程を経て市場に出荷されることになる。

ところが、このような良品チップの中には、上記の電気的試験をぎりぎり通過したことで、後工程や市場に出回った後に不良になる潜在的な不良チップ存在する。このようなチップを市場に出さないために、電気的試験において合格基準を更に厳しくするということも考えられるが、これでは一枚の半導体ウエハから得られる良品チップの数が減少し、半導体装置の歩留まりが低下してしまう。

また、良品チップが潜在的に不良であるかどうかは、ウエハ面内における不良チップの分布（AUF: Area Usage of Factor）の仕方によってある程度把握することができる（特許文献１）。

例えば、特許文献１が開示するように、電気的試験で良品チップと判断されたとしても、その良品チップの隣に不良チップが存在する場合は、この良品チップは潜在的に不良である可能性がある。不良になる可能性が高いかどうかは、不良チップの分布の仕方に依存する。

しかしながら、その可能性の判定は、不良チップの分布に基づいて作業者が自身の感覚に基づいて行われるので、作業者によっては異なる判定結果になる場合もあり、潜在的に不良になり得るチップが市場に出荷されるおそれがある。また、作業者によっては、その判定に長時間を費やす場合もあり、製品出荷の流れを遅延させることもある。

その他に、本願に関連する技術が特許文献２〜５にも開示されている。
特開２００６−１２８２５１号公報特開昭５９−２３１８３０号公報特開２００３−５９９８４号公報特開２００１−３０８１５７号公報特開２００４−９６１２１号公報

半導体装置の製造方法と半導体試験装置において、潜在的に不良になる可能性のあるチップを後の工程に出す危険性を低減することを目的とする。

本発明の一観点によれば、所定の試験に基づいて不良と判断された半導体ウエハ上の不良チップを第１の不良モードと第２の不良モードとに分類し、前記所定の試験に基づいて良品と判断された前記半導体ウエハ上の良品チップに隣接する前記第１の不良モードに属する不良チップの分布を調査し、前記分布に基づいて、前記良品チップを第１タイプの良品チップとするか第２タイプの良品チップとするかの判定を行い、前記第１タイプと判定された前記良品チップに対し、前記所定の試験よりも合格条件が厳しい追加試験を行い、前記追加試験で合格と判定された前記良品チップを真の良品チップと判定し、前記追加試験で不合格と判定された前記良品チップを不良チップと判定することを特徴とする半導体装置の製造方法が提供される。

また、本発明の別の観点によれば、半導体ウエハに形成された半導体チップに、所定の試験における試験信号を入力して、該半導体チップの合否判断を行う計算部を有し、前記計算部が、前記合否判断において不良と判断された不良チップを第１の不良モードと第２の不良モードとに分類し、
前記合否判断において良品と判断された良品チップに隣接する前記第１の不良モードに属する不良チップの分布を調査し、前記分布に基づいて、前記良品チップを第１タイプの良品チップとするか第２タイプの良品チップとするかの判定を行い、前記第１タイプと判定された前記良品チップに対し、前記所定の試験よりも合格条件が厳しい追加試験を行い、前記追加試験で合格と判定された前記良品チップを真の良品チップと判定し、前記追加試験で不合格と判定された前記良品チップを不良チップと判定することを特徴とする半導体試験装置が提供される。

本発明によれば、良品チップの周囲に存在する第１の不良モードに属する不良チップの分布に基づき、その良品チップを第１タイプの良品チップとするか第２タイプの良品チップとするかの判定を行う。

第１タイプの良品チップとしては、例えば、周囲に多くのマージン系の不良チップが存在することにより潜在的に不良になる可能性の高い良品チップがある。その場合、不良チップのモードに応じて良品チップのタイプ分けをすることで、例えば第１タイプの良品については出荷を留保する等の対応をとり、潜在的に不良になる可能性のある良品チップが市場に出回るのを防止できる。

以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。

（１）第１実施形態
図１は、本実施形態に係る半導体試験装置の構成図である。

この半導体試験装置１は、半導体ウエハWが載置されて水平方向に移動可能なステージ２と、半導体ウエハWに対向したプローブカード３と、パーソナルコンピュータ等の計算部５とを有する。

このうち、プローブカード３には、半導体ウエハWの端子Eに対応して複数のプローブ４が設けられており、試験に際してはそのプローブ４から試験信号S_inが端子Eに入力される。

また、ステージ２には不図示のヒータが内蔵されており、計算部５の制御によって半導体ウエハWを所望の試験温度に加熱することができる。

そして、水平面内でのステージ２の移動量等や試験信号S_in等は計算部５により制御される。試験信号S_inの入力により半導体ウエハWから出力される出力信号S_outは計算部５に入力され、その出力信号S_outに基づいて計算部５が半導体ウエハWに形成されたチップの良否判定を行う。

計算部５は、記憶部７を有しており、良否判定の結果が試験結果データとしてその記憶部７に格納される。

試験結果データは、半導体ウエハWにおける不良チップの位置と、後述する不良のモードとを含み、ウエハマップの形でCRT等の表示部８に表示される。

次に、この半導体試験装置１を用いた半導体装置の製造方法について説明する。

図２は、本実施形態に係る半導体装置の製造方法について示すフローチャートである。

なお、特に断らない限り、このフローチャートは計算部５が実行するものである。

最初のステップＳ１では、ステージ２により半導体ウエハWを９０℃程度に加熱し、試験中に半導体チップに熱負荷を加えるようにする。

次に、ステップＳ２に移り、プローブ４と端子Eとが正しく導通しているかどうかの確認を行う。

そして、ステップＳ３に移り、複数の端子E同士が電気的にショートしていないかどうかの確認を行う。

これらステップＳ２、Ｓ３は、試験前の基礎的な確認事項であって、これらの確認をした後に次のようにして実体的な試験が行われる。

まず、ステップＳ４では、チップに形成された回路のマージン測定を行う。

マージン測定とは、チップの入出力信号の変動が許容範囲内にあるかどうかを測定することをいう。

そして、入出力信号が許容範囲内にない場合にはそのチップを不良と判定し、そうでない場合には良品と判定する。

測定の対象となる回路のマージンとしては種々あるが、そのうちの幾つかを図３に示す。

また、図３に示す以外にも、動作電圧や動作電流等の動作パラメータを様々に振ることにより、チップが正常に動作することが可能な動作パラメータの範囲を探ることともマージン測定に含まれる。この場合、その範囲が、製品が保証する保証範囲よりも狭い場合にはそのチップを不良と判定し、そうでない場合には良品と判定する。例えば、電源電圧の保証範囲が２．７〜３．３Ｖであるときに、チップが正常に動作することが可能な電源電圧の範囲が２．９〜３．１Ｖである場合、そのチップは不良と判定される。

このような回路のマージンの広狭は、ゲート電極等のデバイスパターンの幅の広狭に依存する。デバイスパターンの幅は、ウエハ面内でのエッチング速度等のプロセスパラメータに依存するものであって、そのプロセスパラメータはウエハ面内において連続的に変動し、あるチップにおいてのみ特異な値を取ることは稀である。従って、あるチップでマージンが狭いと判定された場合には、そのチップに隣接するチップでもマージンが狭いと判定される傾向が強い。

本実施形態では、図３の回路マージンの試験項目いずれかで不良と判定されたものを「マージン系の不良」と呼ぶ。

また、チップが正常に動作することが可能な動作電圧や動作電流等の動作パラメータの範囲を探った結果、その範囲が製品の保証範囲よりも狭いことが明らかになった場合も、そのチップは「マージン系の不良」と判定される。

次に、ステップＳ５に移り、半導体チップに対して機能試験を行う。

この機能試験では、半導体チップに電源電圧を供給し、そのチップ内の回路が行った論理演算によって出力端子から出力されるHIGHレベル電圧若しくはLOWレベル電圧等の出力電圧を測定する。そして、その出力電圧のレベルが所定の値になっている場合には、とのチップを良品と判定し、そうでない場合には不良と判定する。

機能試験における試験結果は、製造途中でチップにたまたま付着したパーティクル等の異物に依存し、デバイスパターンの形状にはあまり依存しない。したがって、あるチップが機能試験において不良となっても、その隣のチップでは機能試験で不良になることは稀である。以下では、異物の付着により機能試験において不良となるものを「突発系の不良」と呼ぶことにする。

次いで、ステップＳ６に移り、試験対象の半導体チップについての合否判断を行う。この判断は、ステップＳ４とステップＳ５のいずれかで不良と判定されたチップを不合格とし、これらのステップＳ４、Ｓ５の両方で良品と判定されたものを合格とすることで行われる。

続いて、ステップＳ７に移行し、ステップＳ６の合否判断の結果をウエハマップの形で表示する。

図４は、そのウエハマップの一例を示す図である。

ウエハマップでは、良品チップと不良チップとが色の濃淡で区別して表示される。なお、図４では、色の濃淡をハッチングによって示している。

次に、ステップＳ８に移り、不良チップと判定されたチップをマージン系の不良と突発系の不良とに分類し、それらをウエハマップ上で別々の色により再表示する。このような不良の分類は、不良チップがステップＳ４のマージン測定とステップＳ５の機能試験のどちらで不良になったかに基づいて、計算部５が自動で行う。

図５は、試験対象の５個の良品チップ２０を中心にしたこのウエハマップの拡大図である。但し、図５と後述の図６及び図７では、色の違いをハッチングで表している。

このように色分け表示をすることで、マージン系の不良チップ２２と突発系の不良チップ２３の面内分布を把握することができる。

なお、色分けに代えて、アルファベットや数字等の記号によりマージン系の不良チップ２２と突発系の不良チップとを表示するようにしてもよい。

次に、ステップＳ９に移り、良品チップ２０の周囲に存在するマージン系の不良チップ２２の分布を調査する。

本実施形態では、対象の良品チップ２０と隣接して存在するマージン系の不良チップ２２の個数が所定個数以上かどうか、例えば２個以上かどうかを調査する。

なお、良品チップ２０に隣接するチップとは、該チップ２０の四辺に隣接する四個のチップと、該チップ２０の対角線方向に隣接する四個のチップの計八個のチップである。

既述のように、あるチップで回路マージンが狭い場合には、そのチップに隣接するチップでも回路マージンが狭くなる傾向がある。したがって、良品チップ２０の周囲に所定個数（この例では２個）以上のマージン系の不良チップ２２が存在する場合には、その不良チップ２２に隣接する良品チップ２０も回路マージンが狭く、良品チップ２０が潜在的に不良になる可能性が高い。

そこで、次のステップＳ１０では、良品チップ２０に隣接するマージン系の不良チップ２２の個数が所定個数以上の場合に、その良品チップ２０を潜在的に不良になる可能性が高い準良品チップ（第１タイプの良品チップ）と判定する。

一方、良品チップ２０に隣接するマージン系の不良チップ２２の個数が所定個数未満の場合には、その良品チップを潜在的に不良になる可能性が低い真の良品チップ（第２タイプの良品チップ）と判定する。

そして、本ステップにより準良品チップである（ＹＥＳ）と判定された場合にはステップＳ１１に移り、半導体試験装置１が備える記憶部７にその良品チップ２０の種別を準良品として記憶させる。

一方、ステップＳ１０において準良品チップではなく（ＮＯ）、真の良品チップであると判定された場合には、ステップＳ１２に移り、上記の記憶部７に良品チップ２０の種別を真の良品として記憶させる。

そして、半導体試験装置の表示部８には、図６に示すように、準良品と判断された良品チップ２０が他のチップとは異なる色で表示される。

なお、このように色で表示するのではなく、アルファベットや数字等の記号によって準良品のチップ２０を表示するようにしてもよい。

図６は、図５と同一の５個の良品チップ２０を中心にしたウエハマップの拡大図である。この例では、右から２番目と３番目の良品チップ２０が、２個以上のマージン系の不良チップと隣接しているので、他の良品チップとは異なる色で表示されている。

続いて、ステップＳ１３に移り、計算部５が記憶部７を参照し、良品チップ２０の種別が準良品かどうかを判断する。

そして、準良品である（ＹＥＳ）と判断された場合には、ステップＳ１４に移り、準良品と判定された良品チップ２０に対してステップＳ４におけるよりも合格条件を厳しくしたマージン系の追加試験を行う。

この場合の追加試験の項目としては、図３に示した試験がある。そして、合格条件を厳しくするには、図３に示されるマージンの幅を、ステップＳ４におけるよりも狭くすればよい。

なお、マージンの幅をあまり狭くし過ぎると、殆ど全ての良品チップ２０が不良になるおそれがある。したがって、追加試験では、ステップＳ４におけるマージンから５％以内の範囲でマージンを狭くするのが好ましい。

また、動作電圧や動作電流等の動作パラメータの保証範囲をステップＳ４におけるよりも広くすることで、この追加試験の合格条件を厳しくしてもよい。この場合、広げられた保証範囲でチップが動作する場合には合格となり、そうでない場合には不合格となる。

例えば、ステップＳ４における電源電圧の保証範囲が２．７〜３．３Ｖであるとき、保証範囲をさらに２．６〜３．４Ｖに広げ、この範囲で動作すればそのチップは合格となる。

或いは、試験温度をステップＳ４よりも高い温度してもよい。このようにすると、準良品と判定されたチップに印加される熱負荷がステップＳ４よりも大きくなるので、ステップＳ４で合格になったものが不合格と判断され易くなり、ステップＳ４におけるよりも合格条件を厳しくすることができる。

この場合、ステップＳ４と比較して温度上昇が僅かだと、チップに印加される熱負荷が不十分となり、合格条件があまり厳しくならない場合がある。したがって、ステップＳ４の温度と比較して３％以上温度を高くし、チップに十分に熱負荷を加えるのが好ましい。

準良品と判断されていた良品チップ２０は、このようにステップＳ４よりも厳しい合格条件で合格となった場合には、市場に出してもマージン系の不良が発生し難いと考えられ、真の良品チップとして扱ってもよい。

そこで、次のステップＳ１５では、準良品と判定された良品チップ２０が追加試験において合格かどうかを判断し、合格（ＹＥＳ）と判断された場合には、ステップＳ１７においてその良品チップ２０を真の良品チップとして出荷する。

なお、既述のステップＳ１３において準良品チップでない（ＮＯ）と判断されている場合には、このステップＳ１５において自動的に合格（ＹＥＳ）と判断し、ステップＳ１７に移行する。

一方、ステップＳ１５において合格でない（ＮＯ）と判断された場合には、ステップＳ１６において良品チップ２０を不良品として取り扱う。そして、このように不良品と扱われる良品チップ２０にはインクでマーキングが施され、良品と誤認されないようにする。なお、インクによるマーキングに代えて、半導体試験装置１がウエハマップの形で保持する試験結果データに、良品チップ２０を不良品として取り扱うべき旨のデータを付加し、ウエハマップ上でそのチップを他のチップと異なる色で表示するようにしてもよい。このような処理はデータマーキング処理とも呼ばれる。

そして、半導体試験装置の表示部８には、図７に示すように、不良品として取り扱うべき良品チップ２０が他のチップとは異なる色で表示される。なお、このように色で表示するのではなく、アルファベットや数字等の記号で表示するようにしてもよい。

図７は、図５と同一の５個の良品チップ２０を中心にしたウエハマップの拡大図である。この例では、右から３番目の準良品と判定されたチップ２０が、上記の追加試験で不合格となったため、データマーキング処理によって他のチップと異なる色で表示されている。

以上により、本実施形態に係る半導体装置の製造工程の主要工程を終了する。

上記した本実施形態によれば、図５に示したように、良品チップ２０の周りの不良チップをマージン系の不良チップ２２と突発系の不良チップ２３とに分類する。そして、図６に示したように、良品チップ２０に隣接するマージン系の不良チップ２２の個数が所定個数以上の場合に、その良品チップ２０を準良品チップと判定する。

潜在的に不良になる可能性のある準良品チップをこのように認識しておくことで、準良品チップを後工程や市場に出すのを留保でき、後工程や市場に出てから不良になるチップの数を低減することができる。

しかも、準良品であるかどうかの判定は、計算部５が自動で行うので、その判定に作業者の個人差が入り込む余地がないうえ、極めて短時間に判定を行うことができ、半導体装置の出荷を遅滞なく進めることができる。

更に、図７に示したように、準良品と判定された良品チップ２０に対し、ステップＳ４におけるよりも合格条件が厳しいマージン系の追加試験を行い、この試験で不合格となったものを不良品として扱うと共に、合格となったものを真の良品チップとして扱う。

これにより、潜在的に不良になるチップを不良品として選別し、真の良品チップのみを後工程や市場に出すことができ、不良になる可能性のあるチップを後工程等に出す危険性を更に低減できる。

ところで、一般的には、ある半導体ウエハにおいて不良チップが多数存在する場合には、ウエハ中に良品チップが存在したとしても、その良品チップが後工程等において不良になる危険性があるため、その半導体ウエハは廃棄処分するのが普通である。

このような半導体ウエハに対し、本実施形態を適用すると、廃棄処分をせずにその中から潜在的に不良になる可能性の低い良品チップを取り出すことができる。これについて以下に説明する。

図８は、ある品種における半導体ウエハWの歩留まりを示すグラフである。このグラフの横軸は半導体ウエハWの番号を示し、縦軸はその半導体ウエハにおける良品チップの歩留まりを示す。

これに示されるように、同じ品種であっても、半導体ウエハWによって歩留まりにはばらつきがある。

この例では、歩留まりの高低を示す指標として、ウエハグレードWG1〜WG3を用いている。

全ウエハの歩留まりの標準偏差をσとする場合、ウエハグレードWG1のウエハは、その歩留まりが、全ウエハの平均歩留まりYと２σとの和（Y＋２σ）よりも高いウエハとして定義される。

また、ウエハグレードWG2のウエハは、その歩留まりが、全ウエハの平均歩留まりYと２σとの差（Y−２σ）よりも高く、且つY＋２σよりも低いウエハとして定義される。

そして、ウエハグレードWG3のウエハは、その歩留まりが、全ウエハの平均歩留まりYと２σとの差（Y−２σ）よりも低いウエハとして定義される。

図９は、ウエハグレードWG2の不良チップの分布を示すウエハマップである。また、図１０は、ウエハグレードWG3の不良チップの分布を示すウエハマップである。これらの図に示されるように、不良チップが多数存在するウエハでは、その中にたとえ良品チップが存在しても、それが本当に良品チップかどうか疑わしい。

図１１は、図１０に示したウエハグレードWG3のウエハに対し、本実施形態を適用して準良品チップに対して追加試験（ステップＳ１４）を行い、その準良品チップの中で不良チップと再判定されたチップの分布を示すウエハマップである。

これに示すように、本実施形態の追加試験（ステップＳ１４）を行うことで、元々は良品と判断されていたチップの中に不良と再判定されるものがある。その不良チップは、良品と判断されたものの潜在的に不良になる可能性が高いものである。したがって、このような不良チップを除けば、残りの良品チップは市場等において不良になる可能性が低く、半導体ウエハを廃棄せずに良品チップを取り出すことができるようになる。

このように、本実施形態を適用することでウエハから後発的に不良になる可能性の低い良品チップを取り出すことができ、ウエハを廃棄処分する必要がなく、コスト効率が高くなる。

（２）第２実施形態
本実施形態は、第１実施形態と比較してステップＳ９とステップＳ１０の処理内容が異なる。

図１２及び図１３は、本実施形態におけるステップＳ９とステップＳ１０の処理内容を説明するための模式図である。

本実施形態では、図１２に示すように、良品チップ２０に隣接するチップ２７に予め係数を付与しておく。

係数の付与の仕方は特に限定されない。但し、良品チップ２０の四辺に隣接するチップ２７については、良品チップ２０の対角線方向に隣接するチップ２７よりも良品チップ２０の良・不良に与える影響が大きいため、図示のように対角線方向に隣接するチップ２７よりも高い値であるのが好ましい。

図１４に、係数の付与の仕方の別の例を示す。

そして、第１実施形態のステップＳ８で説明したように、チップ２７のうち不良チップと判定されたものをマージン系の不良と突発系の不良とに分類し、それらをウエハマップ上で図１３のように色分けして表示する。

なお、図１３では、図を見易くするためにマージン系の不良のみを示している。また、このような色分けに代えて、アルファベットや数字等の記号によってマージン系と突発系の不良とを分けて表示してもよい。

そして、ステップＳ９におけるマージン系の不良チップの分布の調査では、良品チップ２０に隣接するチップ２７のうち、マージン系の不良チップであるものの係数の総和Sを求め、該総和が所定値D₁以上かどうかを調査する。

所定値D₁を３とした場合、図１３の例では、総和Sが３．５（＝１．０＋１．０＋１．０＋０．５）であるため、総和Sは所定値D₁以上となる。

その後、ステップＳ１０において、総和Sが所定値D₁以上の場合に良品チップ２０を準良品と判定し、総和Sが所定値D₁未満の場合に良品チップ２０を真の良品チップと判定する。

この例では、総和S（＝３．５）が所定値D₁（＝３）以上なので、良品チップ２０は準良品と判定される。

これ以降のステップは第１実施形態と同様である。

以上説明した本実施形態によれば、良品チップ２０に隣接するチップ２７に予め係数を付与しておく。そのチップ２７のうちマージン系の不良チップの係数の総和Sが所定値D₁以上の場合には、良品チップ２０の周囲に多数のマージン系の不良チップが存在することになり、良品チップ２０が潜在的に不良になる可能性がある。よって、その場合には良品チップ２０を準良品として扱うことで、良品チップ２０を市場等に出すのを留保でき、市場において後発的に不良となるチップの数を低減できる。

なお、図１２に示したチップへの係数の付与については、マージン系の不良を更に複数のカテゴリに分け、そのカテゴリに応じて係数の値を変えるようにしてもよい。この場合のカテゴリとしては、図３に示した試験項目がある。

図３の試験項目のうち、電源端子を試験対象とするものは、それ以外の端子を対象とするものと比較して、不良となった場合に隣接するチップを潜在的に不良にする可能性が高い。

したがって、電源端子を試験対象とする試験項目で不良となったマージン系の不良チップについては、電源端子以外の端子を試験対象とする試験項目で不良となったものよりも係数を高くするのが好ましい。このように試験項目毎に係数を変えることにより、マージン系の不良チップが隣接する良品チップに与える影響を、試験項目を加味しながら判断することができ、良品チップが準良品チップであるかどうかの判断をより正確に行うことができる。

（３）第３実施形態
本実施形態では、第２実施形態で説明したチップの係数（図１２）を利用して、次のようにステップＳ９とステップＳ１０を行う。

図１５は、本実施形態におけるステップＳ９とステップＳ１０の処理内容を説明するための模式図である。

本実施形態では、ステップＳ９において、良品チップ２０に隣接するチップ２７のうち、マージン系の不良であるものの中心同士を線分で結び、良品チップ２０を横切る線分の数と重み係数Fとの積Pを求める。重み係数Fは特に限定されないが、本実施形態では例えば０．２とする。

更に、良品チップ２０に隣接するチップ２７のうち、マージン系の不良であるものの係数の総和Sを求め、その総和Sと上記の積Pとの和が所定値D₂以上かどうかを調査する。

図示の例では、良品チップを横切る線分の数が２であるから、重み係数Fとその線分の数との積Pは０．４（＝２×０．２）である。また、上記の総和Sは３．５（＝１．０＋１．０＋１．０＋０．５）であるから、総和Sと積Pとの和は３．９となる。

また、所定値D₂は、第２実施形態における所定値D₁と同一であっても異なってもよいが、本実施形態では例えば３とする。その場合、総和Sと積Pとの和（＝３．９）は、所定値D₂（＝３）以上ということになる。

その後、ステップＳ１０において、総和Sと積Pとの和が所定値D₂以上の場合に良品チップ２０を準良品と判定し、総和Sと積Pとの和が所定値D₂未満の場合に良品チップ２０を真の良品チップと判定する。

この例では、上記のように総和Sと積Pとの和（＝３．９）が所定値D₂（＝３）以上なので、良品チップ２０は準良品と判定される。

これ以降のステップは第１実施形態と同様である。

以上説明した本実施形態によれば、図１５に示したように、マージン系の不良チップの中心同士を線分で結ぶ。このとき、良品チップ２０を横切る線分の数が多いほど、良品チップ２０は、その電気的特性が周囲のマージン系の不良チップと同様の傾向を呈すると予測されるので、潜在的な不良チップであると推測できる。

よって、このように良品チップ２０を横切る線分の数を加味することにより、良品チップ２０が準良品であるかどうかの判断を行うことができる。そして、準良品であると判断された良品チップ２０については、市場等に出すのを留保でき、市場等において後発的に不良となるチップの数を低減できる。

（４）第４実施形態
本実施形態では、第１〜第３実施形態と比較して、ステップＳ１５以降の工程のみが異なる。

図１６は、本実施形態に係る半導体装置の製造方法について示すフローチャートである。

本実施形態では、図１６に示すように、ステップＳ１５において良品チップが追加試験で合格でない（ＮＯ）と判断された場合、ステップＳ２０に移る。

そのステップＳ２０では、チップに要求される品質が、ハイグレード（第１の品質）かそれよりも低いローグレード（第２の品質）のどちらであるかの判断を行う。

ここで、ハイグレードのチップは、例えば車載用等の人命に関わる機器に使用されるものである。一方、ローグレードのチップは、音響機器や玩具等のように、故障しても人命に影響の出ないものである。

追加試験で合格でないと判断されたチップにハイグレードな品質が要求されている場合、そのチップを市場に出したのでは後発的にそのチップが不良になり、重大な事故を起こす危険がある。

そこで、ステップＳ２０においてハイグレードであると判断された場合には、そのチップを市場に出さずに廃棄処分する。

一方、ステップＳ２０においてローグレードであると判断された場合は、チップが後発的に不良となっても重大な事故を起こす危険性が低いので、ローグレード品としてそのチップを出荷する。

以上により、本実施形態に係る半導体装置の基本ステップを終了する。

上記した本実施形態によれば、追加試験で合格でないと判断されたチップについて、ステップＳ２０においてハイグレードかローグレードかを判断する。そして、ハイグレードと判断された場合にはステップＳ２２でそのチップを廃棄するので、そのチップが市場に出回って重大な事故を起こす危険性を低減できる。また、ローグレードと判断された場合には、ステップＳ２１でローグレード品として出荷するので、追加試験で合格でないと判断されたチップを有効活用することができる。

以下に、本発明の特徴を付記する。

（付記１）所定の試験に基づいて不良と判断された半導体ウエハ上の不良チップを第１の不良モードと第２の不良モードとに分類し、
前記所定の試験に基づいて良品と判断された前記半導体ウエハ上の良品チップの周囲に存在する前記第１の不良モードに属する不良チップの分布を調査し、
前記分布に基づいて、前記良品チップを第１タイプの良品チップとするか第２タイプの良品チップとするかの判定を行うこと
を特徴とする半導体装置の製造方法。

（付記２）前記調査において、前記良品チップと隣接して存在する前記第１の不良モードの前記不良チップの個数が所定個数以上かどうかを調査し、
前記判定において、前記不良チップの前記個数が前記所定個数以上の場合に前記良品チップを前記第１タイプの良品チップと判定し、前記不良チップの前記個数が前記所定個数未満の場合に前記良品チップを前記第２タイプの良品チップと判定することを特徴とする付記１に記載の半導体装置の製造方法。

（付記３）前記良品チップに隣接するチップに予め係数を付与し、
前記調査において、前記良品チップに隣接するチップのうち、前記第１の不良モードに属する不良チップの前記係数の総和を求め、該総和が所定値以上かどうかを調査し、
前記判定において、前記総和が前記所定値以上の場合に前記良品チップを前記第１タイプの良品チップと判定し、前記総和が前記所定値未満の場合に前記良品チップを第２タイプの良品チップと判定することを特徴とする付記１に記載の半導体装置の製造方法。

（付記４）前記調査において、前記良品チップに隣接するチップのうち、前記第１の不良モードに属する不良チップの中心同士を線分で結び、前記良品チップを横切る前記線分の数と重み係数との積を求め、該積と前記総和との和が前記所定値以上かどうかを調査し、
前記判定において、前記和が前記所定値以上の場合に前記良品チップを前記第１タイプの良品チップと判定し、前記和が前記所定値未満の場合に前記良品チップを第２タイプの良品チップと判定することを特徴とする付記３に記載の半導体装置の製造方法。

（付記５）前記不良チップを前記第１の不良モードと前記第２の不良モードとに分類するときに、前記第１の不良モードを更に複数のカテゴリに分け、
前記カテゴリに応じて、前記係数の値を変えることを特徴とする付記３に記載の半導体装置の製造方法。

（付記６）前記良品チップの四辺に隣接するチップの係数を、前記良品チップの対角線方向に隣接するチップの係数よりも高くすることを特徴とする付記３に記載の半導体装置の製造方法。

（付記７）前記第１タイプと判定された前記良品チップに対し、前記所定の試験よりも合格条件が厳しい追加試験を行い、
前記追加試験で合格と判定された前記良品チップを真の良品チップと判定し、前記追加試験で不合格と判定された前記良品チップを不良チップと判定することを特徴とする付記１〜６のいずれかに記載の半導体装置の製造方法。

（付記８）前記追加試験において、前記所定の試験におけるよりも試験温度を高くすることにより、前記合格条件を厳しくすることを特徴とする付記７に記載の半導体装置の製造方法。

（付記９）前記追加試験において、前記所定の試験におけるよりも、動作電圧又は動作電流の保証範囲を広くすることにより、前記合格条件を厳しくすることを特徴とする付記７に記載の半導体装置の製造方法。

（付記１０）前記追加試験で不合格と判定された前記良品チップに要求される品質が、第１の品質とそれよりも低い第２の品質のどちらであるかの判断を行い、前記第１の品質であると判断された場合には前記不合格と判定された前記良品チップを廃棄処分し、前記第２の品質であると判断された場合には前記不合格と判定された前記良品チップを出荷することを特徴とする付記７〜付記９のいずれかに記載の半導体装置の製造方法。

（付記１１）前記第１の不良モードには、
電源の電流測定、
電源の静止電流測定、
出力端子のHIGHレベル測定、
出力端子のLOWレベル測定、
入力端子のリーク電流測定、
入力端子からGND端子へのリーク電流測定、
電源端子から入力端子へのリーク電流測定、
BUS回路の入力端子及び出力端子のリーク電流測定、
被測定端子からGND端子へのリーク電流測定、及び
電源端子から被測定端子へのリーク電流測定
のいずれかの試験において不良チップと判断される不良チップが含まれること
を特徴とする付記１〜１０のいずれかに記載の半導体装置の製造方法。

（付記１２）前記第２の不良モードには、異物の付着により不良チップと判断される不良チップが含まれること
を特徴とする付記１〜１１のいずれかに記載の半導体装置の製造方法。

（付記１３）半導体ウエハに形成された半導体チップに、所定の試験における試験信号を入力して、該半導体チップの合否判断を行う計算部を有し、
前記計算部が、
前記合否判断において不良と判断された不良チップを第１の不良モードと第２の不良モードとに分類し、
前記合否判断において良品と判断された良品チップの周囲に存在する前記第１の不良モードに属する不良チップの分布を調査し、
前記分布に基づいて、前記良品チップを第１タイプの良品チップとするか第２タイプの良品チップとするかの判定を行うこと
を特徴とする半導体試験装置。

（付記１４）前記計算部は、
前記第１タイプと判定された前記良品チップに対し、前記所定の試験よりも合格条件が厳しい追加試験を行い、
前記追加試験で合格と判定された前記良品チップを真の良品チップと判定し、前記追加試験で不合格と判定された前記良品チップを不良チップと判定することを特徴とする付記１３に記載の半導体試験装置。

（付記１５）前記ステージは前記半導体ウエハを加熱する機能を有し、
前記計算部は、前記追加試験において、前記ステージを制御して前記所定の試験におけるよりも試験温度を高くすることにより、前記合格条件を厳しくすることを特徴とする付記１４に記載の半導体試験装置。

（付記１６）前記計算部は、前記追加試験において、前記所定の試験におけるよりも動作電圧又は動作電流の保証範囲を広くすることにより、前記合格条件を厳しくすることを特徴とする付記１４に記載の半導体装置試験装置。

図１は、本発明の第１実施形態に係る半導体試験装置の構成図である。図２は、本発明の第１実施形態に係る半導体装置の製造方法について示すフローチャートである。図３は、回路のマージンについて示す図である。図４は、本発明の第１実施形態におけるウエハマップの一例を示す図である。図５は、本発明の第１実施形態において、試験対象の５個の良品チップを中心にしたウエハマップの拡大図（その１）である。図６は、本発明の第１実施形態において、試験対象の５個の良品チップを中心にしたウエハマップの拡大図（その２）である。図７は、本発明の第１実施形態において、試験対象の５個の良品チップを中心にしたウエハマップの拡大図（その３）である。図８は、ある品種における半導体ウエハの歩留まりを示すグラフである。図９は、ウエハグレードWG2の不良チップの分布を示すウエハマップである。図１０は、ウエハグレードWG3の不良チップの分布を示すウエハマップである。図１１は、図１１は、図１０のウエハグレードWG3のウエハに対し、本発明の第１実施形態を適用して得られたウエハマップである。図１２は、本発明の第２実施形態に係る半導体装置の製造方法について示す模式図（その１）である。図１３は、本発明の第２実施形態に係る半導体装置の製造方法について示す模式図（その２）である。図１４は、本発明の第２実施形態において、係数の付与の仕方の別の例を示す図である。図１５は、本発明の第３実施形態に係る半導体装置の製造方法について示す模式図である。図１６は、本発明の第４実施形態に係る半導体装置の製造方法について示すフローチャートである。

符号の説明

１…半導体試験装置、２…ステージ、３…プローブカード、４…プローブ、５…計算部、７…記憶部、８…表示部、２０…良品チップ、２２…マージン系の不良チップ、２３…突発系の不良チップ、２７…良品チップの隣接チップ、W…半導体ウエハ、E…端子。

Claims

所定の試験に基づいて不良と判断された半導体ウエハ上の不良チップを第１の不良モードと第２の不良モードとに分類し、
前記所定の試験に基づいて良品と判断された前記半導体ウエハ上の良品チップに隣接する前記第１の不良モードに属する不良チップの分布を調査し、
前記分布に基づいて、前記良品チップを第１タイプの良品チップとするか第２タイプの良品チップとするかの判定を行い、
前記第１タイプと判定された前記良品チップに対し、前記所定の試験よりも合格条件が厳しい追加試験を行い、
前記追加試験で合格と判定された前記良品チップを真の良品チップと判定し、前記追加試験で不合格と判定された前記良品チップを不良チップと判定することを特徴とする半導体装置の製造方法。
前記調査において、前記良品チップと隣接して存在する前記第１の不良モードの前記不良チップの個数が所定個数以上かどうかを調査し、
前記判定において、前記不良チップの前記個数が前記所定個数以上の場合に前記良品チップを前記第１タイプの良品チップと判定し、前記不良チップの前記個数が前記所定個数未満の場合に前記良品チップを前記第２タイプの良品チップと判定することを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１の不良モードには、
電源の電流測定、
電源の静止電流測定、
出力端子のHIGHレベル測定、
出力端子のLOWレベル測定、
入力端子のリーク電流測定、
入力端子からGND端子へのリーク電流測定、
電源端子から入力端子へのリーク電流測定、
BUS回路の入力端子及び出力端子のリーク電流測定、
被測定端子からGND端子へのリーク電流測定、及び
電源端子から被測定端子へのリーク電流測定
のいずれかの試験において不良チップと判断される不良チップが含まれることを特徴とする請求項１又は２のいずれか１項に記載の半導体装置の製造方法。
半導体ウエハに形成された半導体チップに、所定の試験における試験信号を入力して、該半導体チップの合否判断を行う計算部を有し、
前記計算部が、
前記合否判断において不良と判断された不良チップを第１の不良モードと第２の不良モードとに分類し、
前記合否判断において良品と判断された良品チップに隣接する前記第１の不良モードに属する不良チップの分布を調査し、
前記分布に基づいて、前記良品チップを第１タイプの良品チップとするか第２タイプの良品チップとするかの判定を行い、
前記第１タイプと判定された前記良品チップに対し、前記所定の試験よりも合格条件が厳しい追加試験を行い、
前記追加試験で合格と判定された前記良品チップを真の良品チップと判定し、前記追加試験で不合格と判定された前記良品チップを不良チップと判定することを特徴とする半導体試験装置。