JP5078281B2

JP5078281B2 - 半導体装置

Info

Publication number: JP5078281B2
Application number: JP2006149083A
Authority: JP
Inventors: 将人石井
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-05-30
Filing date: 2006-05-30
Publication date: 2012-11-21
Anticipated expiration: 2026-05-30
Also published as: JP2007013941A

Description

本発明は、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｃｅｓｓｉｎｇＵｎｉｔ）を内蔵し、暗号化／復号化機能を有し、無線通信可能な半導体装置及びその動作方法に関する。

近年、無線チップ等の安全性を高めるため、様々な暗号アルゴリズムが開発されているが、必ずしも安全とは言えず、コンピュータの高速化も相俟って、暗号が解読されているのが現状である。そのため、年々、より安全性の高い暗号アルゴリズムが開発され、その開発頻度も早まってきていると考えられる。

このような暗号化機能を有し、無線にてデータをやり取りする半導体装置を有する電子機器には、書き換え不可能な不揮発性メモリに暗号化プログラムを記録させたものがある（例えば、特許文献１参照）。
特表２００５−５０５０３２号公報

従来の技術では、書き換え不可能な不揮発性メモリに暗号化プログラムを記録しているため、より安全性を高めるためには、新しい暗号アルゴリズムが開発される度に、電子機器の有する半導体装置の書き換え不可能な不揮発性メモリを製作し直す必要がある。書き換え不可能な不揮発性メモリを製作し直すには、電子機器そのものも製作し直す必要も生ずる場合があり、人手やコストがかかってしまう。

そこで本発明は、より安全性の高い暗号アルゴリズムが開発される度に、無線チップのハードウェア構成を変更することない無線チップを提供することを目的とする。

上記課題を鑑み本発明は、ＣＰＵを内蔵し、書き換え可能なメモリを有することにより、暗号化／復号化プログラムを書き換えられる機能を有することができる。その結果、無線チップのハードウェア構成を変更することなく、より安全性の高い暗号化／復号化機能を有した無線チップを提供することができる。

以下に本発明の具体的な構成を示す。

本発明の一形態は、無線通信により暗号化プログラム又は復号化プログラムである情報の交信ができる回路と、ＣＰＵと、メモリとを有し、メモリは、暗号化プログラム又は復号化プログラムを割り当てる領域を複数有することを特徴とする半導体装置である。

本発明の別形態は制御レジスタと、ＣＰＵと、メモリとを有し、メモリは、暗号化プログラム及び復号化プログラムの少なくとも一方を割り当てる領域を複数有し、ＣＰＵは、制御レジスタに暗号化情報が書き込まれると、メモリに記録されている暗号を解く復号化プログラムを起動して、制御レジスタに書き込まれた暗号化情報を復号することを特徴とする半導体装置である。

本発明の別形態は無線通信により情報の交信ができる回路と、ＣＰＵと、メモリとを有し、メモリは、暗号化プログラムを割り当てる複数の領域を有し、第一の領域に第一の暗号化プログラムを書き込み、第二の領域に第二の暗号化プログラムを書き込み、第三の領域に第三の暗号化プログラムを書き込むことを特徴とする半導体装置の動作方法である。

本発明の別形態は無線通信により暗号化プログラム又は復号化プログラムである情報の交信ができる回路と、ＣＰＵと、メモリとを有し、メモリは、復号化プログラムを割り当てる複数の領域を有し、第一の領域に第一の復号化プログラムが書き込み、第二の領域に第二の復号化プログラムを書き込み、第三の領域に第三の復号化プログラムを書き込むことを特徴とする半導体装置の動作方法である。

本発明の別形態は無線通信により暗号化プログラム又は復号化プログラムである情報の交信ができる回路と、ＣＰＵと、メモリとを有し、メモリは、暗号化プログラムを割り当てる複数の領域を有し、第一の領域に第一の暗号化プログラムを書き込み、第二の領域に第二の暗号化プログラムを書き込み、第一の領域に第三の暗号化プログラムを書き込むことを特徴とする半導体装置の動作方法である。

本発明の別形態は無線通信により暗号化プログラム又は復号化プログラムである情報の交信ができる回路と、ＣＰＵと、メモリとを有し、メモリは、復号化プログラムを割り当てる複数の領域を有し、第一の領域に第一の復号化プログラムが書き込み、第二の領域に第二の復号化プログラムを書き込み、第一の領域に第三の復号化プログラムを書き込むことを特徴とする半導体装置の動作方法である。

本発明において、メモリは、書き換え可能となる構造を有するメモリを用いることができる。

本発明において、メモリはライトワンスメモリを用いることができる。

本発明により、ＣＰＵを内蔵し、より安全性の高い暗号化及び復号化処理機能を有した、無線チップを提供することができる。

以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、本発明の無線チップの構成例と、リーダ／ライタから電波で情報を受信した際の無線チップの動作例について、図面に基づいて説明する。尚、本発明の無線チップのような半導体素子を用いた装置を半導体装置と呼ぶことができる。

本発明の無線チップの構成例について、図１を用いて説明する。本発明の無線チップ１００は、無線通信回路１１１と、ＣＰＵ１０９と、メモリ１１０とを有する。無線通信回路１１１は、電波にて、リーダ／ライタ２００と情報をやり取りすることができる回路である。ＣＰＵ１０９は、リーダ／ライタ２００からの情報に含まれる命令に従い、命令を実行することができる。

メモリ１１０は、無線チップの製造段階から、無線チップの個別の認識番号が記録される書き換え不可能なメモリを持っている。また、書き換え不可能な不揮発性メモリには、ＣＰＵの一般的な命令を実行するプログラムが記録される。書き換え不可能な不揮発性メモリとして、マスクＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、本発明の電極間に絶縁物を有するライトワンスメモリが挙げられる。

また、メモリ１１０は、暗号を解く復号化プログラムと、情報を暗号化する暗号化プログラムと、を記録する書き換え可能なメモリを持っている。ＣＰＵの一般的な命令を実行するプログラムを書き換え可能なメモリに記録してもよい。書き換え可能なメモリとして、フラッシュメモリ、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、強誘電体メモリ等の不揮発性メモリが挙げられる。また、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等の揮発性メモリが挙げられる。

本発明に用いるのに十分なメモリ容量を確保できるならば、暗号を解く復号化プログラムと、情報を暗号化する暗号化プログラムと、を記録するメモリに、本発明のライトワンスメモリを用いてもよい。また、メモリ１１０は、ＣＰＵが命令を実行する際に使用する揮発性メモリをもっている。揮発性メモリとして、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）が挙げられる。

次に、本発明の無線チップの構成を、無線通信回路内の構成例も含め、図２を用いて説明する。本発明の無線チップ１００内の無線通信回路１１１は、アンテナと共振容量を有する共振回路１０１と、電力生成回路１０２と、クロック生成回路１０３と、復調回路１０４と、変調回路１０５と、データ抽出回路１０６と、符号化回路１０７と、制御レジスタ１０８とを有する。

共振回路１０１はリーダ／ライタ２００からの電波を受信し、アンテナ両端に交流信号を発生することができる回路である。発生した交流信号は、無線チップ１００を駆動する電力になるほか、リーダ／ライタ２００からの情報を含んでいる。

電力生成回路１０２は、共振回路１０１に発生した交流信号をダイオードで整流し、容量を用いて平滑化することで、電力を生成し、共振回路、クロック生成回路、復調回路、変調回路、データ抽出回路、符号化回路、制御レジスタ、ＣＰＵ、メモリ等の各回路へ供給することができる回路である。

クロック生成回路１０３は、共振回路１０１に発生した交流信号を基に、クロック信号を生成し、各回路へ供給することができる回路である。

復調回路１０４は、共振回路１０１に発生した交流信号を復調し、データ抽出回路１０６へ復調した復調データを送ることができる回路である。

制御レジスタ１０８は、無線通信回路及びＣＰＵのインターフェースとして機能する。具体的には、データ抽出回路１０６から書き込まれた情報によりＣＰＵを動作させたり、ＣＰＵからの命令によりデータ抽出回路１０６や符号化回路１０７に命令したりする機能を有する。

データ抽出回路１０６は、送られてきた復調データから暗号化情報を抽出し、制御レジスタ１０８に抽出した情報を書き込むことができる回路である。

ＣＰＵ１０９は、制御レジスタ１０８に情報が書き込まれると、情報に含まれる命令に従い、命令を実行することができる。

図３に、本発明で用いるリーダ／ライタから送信された平文情報の内容例を示す。平文情報には、ＣＰＵ１０９の実行する命令３００と、メモリ１１０のアドレスを示すアドレス３０１と、アドレス３０１の示すメモリに書き込むデータである書き込みデータ３０２が含まれており、ＣＰＵ１０９は、命令に従い動作を実行する。ここで、平文情報に含まれるアドレスと書き込みデータは、必ずしも必要ではなく、命令によっては使用しない場合もある。

リーダ／ライタからの命令により無線チップから情報を送信する場合、ＣＰＵ１０９が、制御レジスタ１０８に送信する情報を書き込む。符号化回路１０７は、制御レジスタ１０８に送信する情報が書き込まれると、制御レジスタ１０８から情報を読み出し、符号化した信号を生成し、変調回路１０５に出力する。変調回路１０５は、符号化信号を変調し、変調した変調データを共振回路１０１に出力する。共振回路１０１は、アンテナを介し電波にて、変調データをリーダ／ライタに送信する。

次に、本発明で用いるメモリ１１０の構成例を、図４を用いて説明する。本実施の形態では、書き換え可能な不揮発性メモリとしてＥＥＰＲＯＭを用いる場合を示す。

図４にある、０ｘ００００、０ｘ２０００、．．．、等の英数字はメモリのアドレスを示し、各アドレスの先頭２文字の０ｘは１６進数であることを示す。例えば、０ｘ２０００を２進数で表すと、００１００００００００００００、となる。以下、アドレスの表示に関しては同様とする。

ＲＯＭ領域４００に、アドレス０ｘ００００から０ｘ１ＦＦＦまでを割り当てる。ＲＡＭ領域４０１に、アドレス０ｘ２０００から０ｘ３ＦＦＦまでを割り当てる。ＥＥＰＲＯＭ領域４０２に、アドレス０ｘ４０００から０ｘＦＦＦＥまでを割り当てる。制御レジスタ１０８には、本発明で述べるメモリ、又はその他のメモリであって、ＣＰＵ１０９がメモリの一部としてアクセスできるように、アドレス０ｘＦＦＦＦを割り当てる。

次に、本発明で用いるＥＥＰＲＯＭ領域４０２の構成例を、図５を用いて説明する。アドレス０ｘ４０００のメモリの１ビット分に、フラグ４０２０を割り当てる。アドレス０ｘ４０００の残りのビットに、暗号化プログラム先頭アドレス４０２１を割り当てる。アドレス０ｘ４００１に、復号化プログラム先頭アドレス４０２２を割り当てる。アドレス０ｘ６０００から０ｘ７ＦＦＦまでに暗号化プログラム１領域４０２３、アドレス０ｘ８０００から０ｘ９ＦＦＦまでに、暗号化プログラム２領域４０２４、アドレス０ｘＡ０００から０ｘＢＦＦＦまでに復号化プログラム１領域４０２５、アドレス０ｘＣ０００から０ｘＤＦＦＦまでに復号プログラム２領域４０２６、を割り当てる。

尚、ここでは暗号化プログラム領域、及び復号化プログラム領域として、それぞれ２領域分設けているが、それぞれ３領域以上設け、各領域にアドレスを割り当ててもよい。

次に、本発明の無線チップに暗号化／復号化プログラムを初めて書き込む一連の動作の例について、図６を用いて説明する。尚、ここでは、無線チップが生産された時点で、ＥＥＰＲＯＭの内容が全て消去されていることとしている。または、無線チップが出荷される際に、ＥＥＰＲＯＭの内容の全てを消去してもよい。

Ｓ１００の「待機」状態は、無線チップがリーダライタからの電波を待っていることを示す。

Ｓ１０１の「命令受信」状態は、無線チップが電波を受信し、共振回路が、受信した電波を基に交流信号を発生し、電力生成回路が、発生した交流信号を基に各回路で消費する電力を生成し、各回路に生成した電力を供給し、クロック生成回路が、発生した交流信号を基に各回路が同期動作するためのクロックを生成し、各回路に生成したクロックを供給し、復調回路が、暗号化情報の含まれる交流信号を復調し、復調データを生成し、データ抽出回路が、復調データから暗号化情報を抽出し、暗号化情報を制御レジスタに書き込む、ことを示す。

Ｓ１０２の「ＲＡＭ書き込み」状態は、無線チップのＣＰＵが、制御レジスタに書き込まれた命令を含む暗号化情報を、ＲＡＭに書き込むことを示す。

Ｓ１０３の「フラグ＝１」状態は、ＣＰＵが、ＥＥＰＲＯＭのアドレス０ｘ４０００を読み出し、読み出したデータの１ビットに割り当てられているフラグの値を確認することを示す。フラグの値が、０の時は、受信した命令が暗号化されていないことを示し、１の時は、受信した命令が暗号化されていることを示す。ここでは、無線チップが、最初に受信した命令であるため、フラグの値は０である。

Ｓ１０４の「復号化プログラム書き込み」状態は、ＣＰＵが、ＲＡＭに書き込んだ命令を読み出し、命令が復号化プログラムの書き込みであるか否かを確認することを示す。命令が復号化プログラムの書き込みであるならば、ＣＰＵは、命令と一緒に受信した復号化プログラム領域１内を示すアドレスに、同じく命令と一緒に受信した書き込みデータを書き込む。その後、状態はＳ１００に戻る。無線チップに復号化プログラムの全てが書き込まれるまで、Ｓ１００からＳ１０４を繰り返す。命令が復号化プログラムの書き込みでなく、復号化プログラム書き込み終了の命令であるならば、状態Ｓ１０５に進む。

Ｓ１０５の「復号化プログラム書き込み終了」状態は、ＣＰＵが、ＲＡＭに書き込んだ命令を読み出し、命令が復号化プログラム書き込み終了であることを確認することを示す。ＣＰＵが、復号化プログラム書き込み終了の命令であることを確認したならば、フラグに１を書き込み、命令と一緒に受信した書き込みデータを、復号化プログラム領域１の先頭を示すアドレスとして、復号化プログラム先頭アドレスに書き込む。その後、状態はＳ１００にもどる。ここで、フラグの値が１になったため、次に受信する命令から、命令が暗号化されていることとなる。

以上により、無線チップのメモリに復号化プログラムを記録することができる。

次に、無線チップが、リーダ／ライタから電波として、暗号化された暗号化プログラム書き込み命令を受信すると、前述と同様に、Ｓ１００からＳ１０３まで状態が遷移し、Ｓ１０３ではフラグの値が１となっているため、状態Ｓ１０６に進む。

Ｓ１０６の「復号」状態は、ＣＰＵが、アドレス０ｘ４００１から復号化プログラム先頭アドレスを読み出し、読み出した復号化プログラム先頭アドレスの示す復号化プログラム１領域から、復号化プログラムを逐次読み出し、ＲＡＭに書き込んだ暗号化された命令を復号することを示す。ＣＰＵは、復号した命令をＲＡＭ領域に書き込む。

Ｓ１０７の「暗号化プログラム書き込み」状態は、ＣＰＵが、ＲＡＭに書き込んだ復号した命令を読み出し、命令が暗号化プログラムの書き込みであるか否かを確認することを示す。命令が暗号化プログラムの書き込みであるならば、ＣＰＵは、命令と一緒に受信した暗号化プログラム領域１内を示すアドレスに、同じく命令と一緒に受信した書き込みデータを書き込む。その後、状態はＳ１００に戻る。無線チップに暗号化プログラムの全てが書き込まれるまで、Ｓ１００からＳ１０７を繰り返す。命令が暗号化プログラムの書き込みでなく、暗号化プログラム書き込み終了の命令であるならば、状態Ｓ１０８に進む。

Ｓ１０８の「暗号化プログラム書き込み終了」状態は、ＣＰＵが、ＲＡＭに書き込んだ復号した命令を読み出し、命令が暗号化プログラム書き込み終了であることを確認することを示す。ＣＰＵが、暗号化プログラム書き込み終了の命令であることを確認したならば、命令と一緒に受信した書き込みデータを、暗号化プログラム領域１の先頭を示すアドレスとして、暗号化プログラム先頭アドレスに書き込む。状態はＳ１００にもどる。

以上により、無線チップのメモリに暗号化プログラムを記録し、無線チップは暗号化および復号化の動作を行うことができるようになる。

次に、本発明の無線チップの暗号化／復号化プログラムを書き換える一連の動作の例について、図７を用いて説明する。尚、ここでは、無線チップには暗号化／復号化プログラムが書き込まれ、無線チップはリーダ／ライタ間で暗号化情報をやり取りしていることとする。無線チップが、リーダ／ライタから電波として、暗号化された復号化プログラム書き換え命令を受信すると、フラグの値が１となっているため、前述と同様に、Ｓ１００からＳ１０６まで状態が遷移する。

なお、フラグの値が０の場合、図６で示すようなＳ１０４の「復号化プログラム書き込み」状態に進む。または、後述する図１１で示すようなＳ６０４の「命令処理」状態に進む。

Ｓ２０７の「復号化プログラム書き換え」状態は、ＣＰＵが、ＲＡＭに書き込んだ復号した命令を読み出し、命令が復号化プログラムの書き換えであるか否かを確認することを示す。命令が復号化プログラムの書き換えであるならば、ＣＰＵは、命令と一緒に受信した暗号化プログラム領域２内を示すアドレスに、同じく命令と一緒に受信した書き込みデータを書き込む。その後、状態はＳ１００に戻る。無線チップに書き換える復号化プログラムの全てが書き込まれるまで、Ｓ１００からＳ２０７を繰り返す。命令が復号化プログラムの書き換えでなく、復号化プログラム書き換え終了の命令であるならば、状態Ｓ２０８に進む。

Ｓ２０８の「復号化プログラム書き換え終了」状態は、ＣＰＵが、ＲＡＭに書き込んだ復号した命令を読み出し、命令が復号化プログラム書き換え終了であることを確認することを示す。命令が復号化プログラム書き換え終了であることを確認したならば、ＣＰＵは、命令と一緒に受信した書き込みデータを、復号化プログラム領域２の先頭を示すアドレスとして、復号化プログラム先頭アドレスを書き換える。その後、状態はＳ１００にもどる。復号化プログラム先頭アドレスを書き換えるため、ＣＰＵは、復号化プログラム１領域に記録されている復号化プログラムにはアクセスしなくなる。

暗号化プログラムの書き換え動作については、無線チップがリーダ／ライタから電波として受信する命令が、暗号化プログラム書き換え命令と暗号化プログラム書き換え終了命令に変わるのみで、動作に関して、前述の動作と同じであるため、説明を省略する。

以上により、無線チップのメモリに新たな暗号化／復号化プログラムを記録し、無線チップは新たな暗号化および復号化の動作を行うことができるようになる。更に、無線チップに新たな暗号化／復号化プログラムを書き込む場合、暗号化プログラム１領域と復号化プログラム１領域の情報を消去してから、上記書き換え動作を行う。このように、本発明の無線チップは、暗号化プログラム１領域と復号化プログラム１領域と、暗号化プログラム２領域と復号化プログラム２領域と、を交互に使用することにより、常に最新の暗号化／復号化プログラムを記録し、暗号化および復号化の動作を行うことができる。

次に、本発明の無線チップが、無線チップのメモリ内にある情報をリーダ／ライタに送信する一連の動作の例について、図８を用いて説明する。尚、ここでは、無線チップには暗号化／復号化プログラムが書き込まれ、無線チップはリーダ／ライタ間で暗号化情報をやり取りしていることとする。

無線チップが、リーダ／ライタから電波として、暗号化された暗号化付き情報送信命令を受信すると、フラグの値が１となっているため、前述と同様に、Ｓ１００からＳ１０６まで状態が遷移する。

Ｓ３０７の「暗号化付き情報送信」状態は、ＣＰＵが、ＲＡＭに書き込んだ復号化した命令を読み出し、命令が暗号化付きの情報送信であるか否かを確認することを示す。命令が暗号化付きの情報送信であるならば、ＣＰＵは、命令と一緒に受信したアドレスが示す情報を読み出し、ＲＡＭに書き込む。命令が暗号化付きの情報送信でなく、暗号化なしの情報送信の命令であるならば、状態Ｓ３０９に進む。

Ｓ３０８の「暗号化」状態は、ＣＰＵが、アドレス０ｘ４０００から暗号化プログラム先頭アドレスを読み出し、読み出した暗号化プログラム先頭アドレスの示す暗合化プログラム１または２領域から、暗号化プログラムを逐次読み出し、ＲＡＭに書き込んだ情報を暗号化することを示す。ＣＰＵは、暗号化した情報を制御レジスタに書き込む。命令が暗号化付きの情報送信でなく、暗号化なしの情報送信の命令であるならば、ＣＰＵは、メモリから読み出した情報を暗号化することなく制御レジスタに書き込む。

Ｓ３０９の「送信」状態は、ＣＰＵが、暗号化情報もしくは暗号化していない情報を制御レジスタに書き込んだ後に、符号化回路が、書き込まれた情報を基に符号化した信号を生成し、変調回路へ生成した符号化信号を出力し、変調回路が、符号化信号を変調し、共振回路を介して、変調した変調データを送信する、ことを示す。その後、状態はＳ１００に戻る。以上により、無線チップは、無線チップのメモリ内にある情報を、暗号化し、もしくは暗号化せずに、リーダ／ライタに送信できるようになる。

次に、本発明の無線チップが、リーダ／ライタから受信した暗号化された命令を実行するまでの一連の動作の例について、図９を用いて説明する。

尚、ここでは、無線チップには暗号化／復号化プログラムが書き込まれ、無線チップはリーダ／ライタ間で暗号化情報をやり取りしていることとする。無線チップが、リーダ／ライタから電波として、暗号化された命令を受信すると、フラグの値が１となっているため、前述と同様に、Ｓ１００からＳ１０６まで状態が遷移する。

Ｓ４０７の「命令処理」状態は、ＣＰＵが、ＲＡＭに書き込んだ復号化した命令を読み出し、命令に従い動作することを示す。ここで述べている命令とは、加減乗除計算、メモリからの読み出し、メモリへの書き込み、分岐、割り込み処理、等のＣＰＵの一般的な命令を指す。状態はＳ１００に戻る。

以上により、無線チップは、リーダ／ライタから受信した暗号化された命令を実行できるようになる。

次に、本発明の無線チップが、リーダ／ライタから暗号化されていない情報を受信できるようにするまでの一連の動作の例について、図１０を用いて説明する。尚、ここでは、無線チップには暗号化／復号化プログラムが書き込まれ、無線チップはリーダ／ライタ間で暗号化情報をやり取りしていることとする。

無線チップが、リーダ／ライタから電波として、暗号化された暗号通信中断命令を受信すると、フラグの値が１となっているため、前述と同様に、Ｓ１００からＳ１０６まで状態が遷移する。

Ｓ５０７の「フラグ→０」状態は、ＣＰＵが、ＲＡＭに書き込んだ復号化した命令を読み出し、命令が暗号中断であることを確認することを示す。命令が暗号中断であることを確認したならば、ＣＰＵは、フラグに０を書き込む。ここで、フラグの値が０になったため、次に受信する命令から、命令が暗号化されていないこととなる。その後、状態はＳ１００にもどる。

以上により、無線チップは、リーダ／ライタと暗号化されていない情報をやり取りすることができるようになる。

次に、本発明の無線チップが、リーダ／ライタから受信した暗号化されていない命令を実行するまでの一連の動作の例について、図１１を用いて説明する。尚、ここでは、無線チップはリーダ／ライタ間で暗号化されていない情報をやり取りしていることとする。

無線チップが、リーダ／ライタから電波として、暗号化されていない命令を受信すると、前述と同様に、Ｓ１００からＳ１０３まで状態が遷移し、フラグの値が０となっているため、状態Ｓ６０４まで進む。

なお、フラグの値が１の場合、図６乃至１０で示すようなＳ１０６の「復号化」状態に進む。

Ｓ６０４の「命令処理」状態は、ＣＰＵが、ＲＡＭに書き込んだ暗号化されていない命令を読み出し、命令に従い動作することを示す。ここで述べている命令とは、加減乗除計算、メモリからの読み出し、メモリへの書き込み、分岐、割り込み処理、等のＣＰＵの一般的な命令を指す。その後、状態はＳ１００に戻る。

以上により、無線チップは、リーダ／ライタから受信した暗号化されていない命令を実行できるようになる。尚、ここでの命令は、復号化プログラム書き込み命令、もしくは暗号化プログラム書き込み命令でもよく、リーダ／ライタから暗号化していない復号化プログラム書き込み命令、もしくは暗号化プログラム書き込み命令を受信し、無線チップに復号化プログラム、もしくは暗号化プログラムを書き込むことができるようになる。

このような本発明の無線チップが、上記のような暗号化／復号化プログラムを書き換えられる機能を有するため、より安全性の高い暗号アルゴリズムが開発された場合、新たに開発されたより安全性の高い暗号アルゴリズムを用いた暗号プログラムを随時実装することができる。その結果、無線チップのハードウェア構成を変更することなく、より安全性の高い暗号化／復号化機能を有した無線チップを提供することができる。

また本発明は、新たに実装する暗号プログラムも暗号化されて無線チップに送信されるため、無線チップに実装されている暗号アルゴリズムも特定され難く、更に安全性の高い暗号解読機能を有した無線チップを提供できる。尚、無線チップに初めて復号化プログラムが書き込まれる場合、書き込まれる復号化プログラムは暗号化されていないが、ユーザに出荷する前に、メーカの工場内等で復号化プログラムの書き込みを行えば、安全性は保たれる。

このような本発明により、ＣＰＵを内蔵し、より安全性の高い暗号化及び復号化処理機能を有した、無線チップを提供することができる。

（実施の形態２）
本実施の形態では、無線チップに適用することができるＥＥＰＲＯＭ、及びその動作方法について説明する。

図１２にＥＥＰＲＯＭの回路図を示す。図１２においてＥＥＰＲＯＭは、複数のメモリセル（１、１）〜（ｎ、ｍ）が縦ｍ個×横ｎ個のマトリクス状に配置されたメモリセルアレイ８０５、Ｘアドレスデコーダ８０１、Ｙアドレスデコーダ８０２、および他の周辺回路８０３、８０４によって構成されている。他の周辺回路としては、アドレスバッファ回路、コントロールロジック回路、センスアンプ、昇圧回路等が含まれ、必要に応じて設けられる。

各メモリセル（代表として、メモリセル（ｉ、ｊ）を考える）（ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数）は、ｎチャネル型のメモリトランジスタＴｒ１とｎチャネル型の選択トランジスタＴｒ２を有しており、これら２つのトランジスタは直列に接続されている。そして、メモリトランジスタＴｒ１のソース電極とコントロールゲート電極は、ソース線Ｓｉとワード線Ｗｊにそれぞれ接続され、選択トランジスタＴｒ２のドレイン電極とゲート電極は、ビット線Ｂｉと選択線Ｖｊにそれぞれ接続されている。また、ビット線Ｂ１〜ＢｎはＹアドレスデコーダ８０２に、ワード線Ｗ１〜Ｗｍおよび選択線Ｖ１〜ＶｍはＸアドレスデコーダ８０１にそれぞれ接続され、ソース線Ｓ１〜Ｓｎには所定の電位Ｖｓが全て共通に与えられている。各メモリセルが有するメモリトランジスタが１ビットのデータを記録する場合、図１２に示すＥＥＰＲＯＭはｍ×ｎビットの記憶容量を有する。

データの書き込み、読み出しおよび消去は、Ｘアドレスデコーダ８０１およびＹアドレスデコーダ８０２によって選択された１つのメモリセルにおいて行われる。メモリセル（１、１）を例にとって、書き込み、読み出しおよび消去動作についての説明を行う。なお、本明細書において、書き込み動作はメモリトランジスタのフローティングゲート電極に電子を注入する操作を、消去動作はフローティングゲート電極から電子を放出する操作を表す。従って、書き込み動作によってメモリトランジスタのしきい値電圧は増加し、消去動作によってしきい値電圧は減少する。

まず、メモリトランジスタＴｒ１にデータを書き込む場合は、ソース線Ｓ１〜Ｓｎをグランドに落し、ビット線Ｂ１およびワード線Ｗ１に、それぞれ正の高電圧（例えば２０Ｖ）を印加する。また、選択線Ｖ１には選択トランジスタＴｒ２がオンの状態となるような正の電圧（例えば２０Ｖ）を印加する。このような条件下では、メモリトランジスタＴｒ１のドレイン近傍で高電界が発生し、インパクトイオン化が起こる。さらにゲート方向にも高電界が生じるために、発生したホットエレクトロンはフローティングゲート電極に注入され、その結果、書き込みが行われる。メモリトランジスタＴｒ１のしきい値電圧は、フローティングゲート電極に蓄積された電荷量に依存して変化する。

メモリトランジスタＴｒ１に記憶されたデータを読み出す場合は、ソース線Ｓ１〜Ｓｎをグランドに落し、ワード線Ｗ１に所定の電圧（後述）を印加する。また、選択線Ｖ１には選択トランジスタがオンの状態となるような電圧を印加する（例えば５Ｖ）。そして、メモリトランジスタＴｒ１のフローティングゲート電極に電荷が蓄積されている場合と蓄積されていない場合のしきい値電圧に応じて、メモリセルに記憶されているデータをビット線Ｂ１から読み出す。

尚、所定の電圧は、消去された状態（フローティングゲート電極に電子が蓄積されていない状態）におけるしきい値電圧と書き込まれた状態（フローティングゲート電極に電子が蓄積された状態）におけるしきい値電圧の間に設定すればよい。例えば、消去された状態のメモリトランジスタが２Ｖ以下のしきい値電圧を有し、書き込まれた状態のメモリトランジスタが、４Ｖ以上のしきい値電圧を有する場合には、所定の電圧として例えば３Ｖを用いることができる。

メモリトランジスタＴｒ１に記憶されたデータの消去を行う場合には、ソース線Ｓ１およびワード線Ｗ１をグランドに落し、ビット線Ｂ１に正の高電圧（例えば２０Ｖ）を印加する。また、選択線Ｖ１に正の高電圧（例えば２０Ｖ）を印加し、選択トランジスタＴｒ２をオンの状態とする。この時、メモリトランジスタＴｒ１のゲート−ドレイン間に高い電位差が生じるため、フローティングゲート電極に蓄積されている電子がトンネル電流によってドレイン領域へ放出され、消去が行われる。

尚、書き込み、読み出しおよび消去時において選択されていない信号線Ｂ２〜Ｂｎ、Ｗ２〜Ｗｍの電位は全て０Ｖであるとする。また、上述した動作電圧の値は一例であって、その値に限られるわけではない。１ビット毎の動作を行うためには、選択したメモリセル（１、１）への書き込み、読み出しおよび消去時に、非選択のメモリセル（この場合、メモリセル（１、１）以外の全てのメモリセル）に書き込み、読み出しまたは消去が行われてはならない。実際に、１行目以外のメモリセルでは、選択線Ｖ２〜Ｖｎが０Ｖであるため選択トランジスタがオフの状態となり、メモリトランジスタへの書き込み、消去は行われず、読み出し時の影響もない。また、１列目以外のメモリセルにおいても、ソース線−ビット線間に電位差は生じないため、メモリセルへの書き込みは行われず、読み出し時の影響もない。ワード線−ビット線間に電位差が生じないため消去も行われない。

以上のようにして、非選択のメモリセルを誤動作させることなく、選択したメモリセル（１、１）への書き込み、読み出しおよび消去動作が行われる。尚、このような書き込み、読み出しおよび消去動作はＣＰＵ１０９に従って行われる。ＣＰＵ１０９は、このようなメモリセルへ暗号化／復号化プログラムを書き込むことができ、書き込まれた暗号化／復号化プログラムも、ＣＰＵ１０９より読み出すことができ、また、消去することもできる。

次に、ＥＥＰＲＯＭを構成するメモリセルの代表的な断面構造を図１３に示す。図１３において、メモリトランジスタＴｒ１（ｎチャネル型）および選択トランジスタＴｒ２（ｎチャネル型）が、絶縁基板５００上に形成されている。メモリトランジスタＴｒ１は、絶縁基板５００の表面付近に形成されたソース領域、ドレイン領域（高濃度ｎ型不純物領域）５０１、５０２とチャネル形成領域５０４、および第１のゲート絶縁膜５０６、フローティングゲート電極５０８、第２のゲート絶縁膜５１０、コントロールゲート電極５１１によって構成されている。選択トランジスタＴｒ２は、絶縁基板５００の表面付近に形成されたソース領域、ドレイン領域（高濃度ｎ型不純物領域）５０２、５０３とチャネル形成領域５０５、および第１のゲート絶縁膜５０７、ゲート電極５０９によって構成されている。また、層間膜５１２上に、コンタクトホールを通して、ソース配線５１３及びドレイン配線５１４が引き出されている。

尚、図１３において、メモリトランジスタＴｒ１のドレイン領域５０２とフローティングゲート電極５０８は第１のゲート絶縁膜５０６を介して一部重なっている。この重なった領域は消去動作においてトンネル電流を流すための領域である。

（実施の形態３）本実施の形態では、無線チップの有するライトワンスメモリに用いられるメモリ、及びその動作方法について説明する。

図１４に示すように、メモリ７０７はメモリ素子が形成されたメモリセルアレイ７５６及び駆動回路を有する。駆動回路は、カラムデコーダ７５１、ローデコーダ７５２、読み出し回路７５４、書き込み回路７５５、セレクタ７５３を有する。

メモリセルアレイ７５６はビット線Ｂｍ（ｍ＝１からｘ）、ワード線Ｗｎ（ｎ＝１からｙ）、ビット線とワード線とそれぞれの交点にメモリセル７５７を有する。なお、メモリセル７５７はトランジスタが接続されたアクティブ型であっても、パッシブ素子だけで構成されるパッシブ型であってもよい。またビット線Ｂｍはセレクタ７５３により制御され、ワード線Ｗｎはローデコーダ７５２により制御される。

カラムデコーダ７５１は、任意のビット線を指定するアドレス信号を受けて、セレクタ７５３に信号を与える。セレクタ７５３は、カラムデコーダ７５１の信号を受けて指定のビット線を選択する。ローデコーダ７５２は、任意のワード線を指定するアドレス信号を受けて、指定のワード線を選択する。上記動作によりアドレス信号に対応する一つのメモリセル７５７が選択される。読み出し回路７５４は選択されたメモリセルが有する情報を読み出して出力する。書き込み回路７５５は書き込みに必要な電圧を生成し、選択されたメモリセルに電圧を印加することで、情報の書き込みを行う。

本発明は、ＣＰＵを内蔵した、常に安全性の高い暗号化及び復号化処理機能を有し、かつ、ライトワンスメモリを用いたメモリを有する半導体装置を、提供することができる。

次に、メモリセル７５７の回路構成を説明する。本実施の形態では、下部電極、上部電極を有し、当該一対の電極間にメモリ材料層が介在したメモリ素子７８３を有するメモリセルについて説明する。

図１５（Ａ）に示すメモリセル７５７は、トランジスタ７８１とメモリ素子７８３とを有するアクティブ型のメモリセルである。トランジスタ７８１は、薄膜トランジスタ（ＴＦＴ）を適用することができる。トランジスタ７８１が有するゲート電極は、ワード線Ｗｙに接続される。また当該トランジスタ７８１が有するソース電極及びドレイン電極の一方は、ビット線Ｂｘに接続され、他方はメモリ素子７８３と接続される。メモリ素子７８３の下部電極は、トランジスタ７８１のソース電極及びドレイン電極の一方と電気的に接続している。またメモリ素子７８３の上部電極（７８２に相当）は、共通電極として、各メモリ素子で共有することができる。

また図１５（Ｂ）に示すように、メモリ素子７８３がダイオード７８４に接続された構成を用いてもよい。ダイオード７８４は、トランジスタのソース電極及びドレイン電極の一方と、ゲート電極とが接続された所謂ダイオード接続構造を採用することができる。またダイオード７８４として、メモリ材料層と下部電極とのコンタクトによるショットキーダイオードを用いたり、メモリ材料の積層によって形成されるダイオードなどを利用することもできる。

メモリ材料層としては、電気的作用、光学的作用又は熱的作用等により、その性質や状態が変化する材料を用いることができる。例えば、ジュール熱による溶融、絶縁破壊等により、その性質や状態が変化し、下部電極と、上部電極とが短絡することができる材料を用いればよい。そのためメモリ材料層の厚さは、５ｎｍから１００ｎｍ、好ましくは１０ｎｍから６０ｎｍとするとよい。このようなメモリ材料層は、無機材料又は有機材料を用いることができ、蒸着法、スピンコーティング法、液滴吐出法等により形成することができる。

無機材料としては、酸化珪素、窒化珪素、酸化窒化珪素等がある。このような無機材料であっても、その膜厚を制御することによって、絶縁破壊を生じさせ、下部電極と上部電極とを短絡させることができる。

有機材料としては、例えば、４、４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物、ポリビニルカルバゾール（略称：ＰＶＫ）やフタロシアニン（略称：Ｈ_２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物等を用いることができる。これら材料は、正孔輸送性の高い物質である。

また、他にも有機材料として、例えばトリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ_３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ_３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ_２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料や、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）_２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）_２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。これら材料は、電子輸送性が高い物質である。

さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等の化合物等を用いることができる。

またメモリ材料層は単層構造であっても、積層構造であってもよい。積層構造の場合、上記材料から選び、積層構造することができる。また上記有機材料と、発光材料とを積層してもよい。発光材料として、４−（ジシアノメチレン）２−メチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−（ジシアノメチレン）−２−ｔｅｒｔ−ブチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴＢ）、ペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］ベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ_３）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、２，５，８，１１−テトラ−ｔ−ブチルペリレン（略称：ＴＢＰ）等がある。

また、上記発光材料を分散してなる層を用いてもよい。発光材料分散してなる層において、母体となる材料としては、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）等のアントラセン誘導体、４，４’−ビス（Ｎ−カルバゾリル）ビフェニル（略称：ＣＢＰ）等のカルバゾール誘導体、ビス［２−（２−ヒドロキシフェニル）ピリジナト］亜鉛（略称：Ｚｎｐｐ_２）、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：ＺｎＢＯＸ）などの金属錯体等を用いることができる。また、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ_３）、９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等を用いることができる。

このような有機材料は、熱的作用等によりその性質を変化させるため、ガラス転移温度（Ｔｇ）が５０℃から３００℃、好ましくは８０℃から１２０℃であるとよい。

また、有機材料や発光材料に金属酸化物を混在させた材料を用いてもよい。なお金属酸化物を混在させた材料とは、上記有機材料又は発光材料と、金属酸化物とが混合した状態、又は積層された状態を含む。具体的には複数の蒸着源を用いた共蒸着法により形成された状態を指す。このような材料を有機無機複合材料と呼ぶことができる。

例えば正孔輸送性の高い物質と、金属酸化物を混在させる場合、当該金属酸化物にはバナジウム酸化物、モリブデン酸化物、ニオブ酸化物、レニウム酸化物、タングステン酸化物、ルテニウム酸化物、チタン酸化物、クロム酸化物、ジルコニウム酸化物、ハフニウム酸化物、タンタル酸化物を用いると好ましい。

また電子輸送性の高い物質と、金属酸化物を混在させる場合、当該金属酸化物にはリチウム酸化物、カルシウム酸化物、ナトリウム酸化物、カリウム酸化物、マグネシウム酸化物を用いると好ましい。

メモリ材料層には、電気的作用、光学的作用又は熱的作用により、その性質が変化する材料を用いればよいため、例えば光を吸収することによって酸を発生する化合物（光酸発生剤）をドープした共役高分子を用いることもできる。共役高分子として、ポリアセチレン類、ポリフェニレンビニレン類、ポリチオフェン類、ポリアニリン類、ポリフェニレンエチニレン類等を用いることができる。また、光酸発生剤としては、アリールスルホニウム塩、アリールヨードニウム塩、ｏ−ニトロベンジルトシレート、アリールスルホン酸ｐ−ニトロベンジルエステル、スルホニルアセトフェノン類、Ｆｅ−アレン錯体ＰＦ_６塩等を用いることができる。

次に、図１５（Ａ）に示したようなアクティブ型のメモリセル７５７に情報の書き込みを行うときの動作について説明する。なお本実施の形態では、初期状態のメモリ素子が格納する値を「０」、電気的作用等によって特性を変化させたメモリ素子が格納する値を「１」とする。また、初期状態のメモリ素子は抵抗値が高く、変化後のメモリ素子は抵抗値が低いものとする。

書き込みを行う場合、カラムデコーダ７５１、ローデコーダ７５２、セレクタ７５３により、ｍ列目のビット線Ｂｍと、ｎ行目のワード線Ｗｎが選択され、ｍ列目ｎ行目のメモリセル７５７に含まれるトランジスタ７８１がオンとなる。

続いて、書き込み回路７５５により、ｍ列目のビット線Ｂｍに、所定の電圧が所定の期間印加される。この印加電圧および印加時間は、メモリ素子７８３が初期状態から抵抗値の低い状態へと変化するような条件を用いる。ｍ列目のビット線Ｂｍに印加された電圧は、メモリ素子７８３の下部電極に伝達され、上部電極との間には電位差が生じる。すると、メモリ素子７８３に電流が流れ、メモリ材料層の状態に変化が生じ、メモリ素子特性が変化する。そして、メモリ素子７８３が格納する値を「０」から「１」へ変化させる。

次に、情報の読み出しを行う動作について説明する。図１６に示すように読み出し回路７５４は、抵抗素子７９０とセンスアンプ７９１を有する。情報の読み出しは、下部電極と上部電極の間に電圧を印加して、メモリ素子が、初期の状態か変化後の状態であるかを判定することで行う。具体的には、抵抗分割方式によって、情報の読み出しを行うことができる。

例えば、メモリセルアレイ７５６が含む複数のメモリ素子７８３から、ｍ列目ｎ行目のメモリ素子７８３の情報の読み出しを行う場合について説明する。まずカラムデコーダ７５１、ローデコーダ７５２、セレクタ７５３により、ｍ列目のビット線Ｂｍと、ｎ行目のワード線Ｗｎが選択される。すると、ｍ列目ｎ行目に配置されたメモリセル７５７が有するトランジスタ７８１がオン状態になり、メモリ素子７８３と、抵抗素子７９０とが直列に接続された状態となる。その結果、メモリ素子７８３の電流特性に応じて図１６に示したＰ点の電位が決まる。

メモリ素子が初期状態である場合のＰ点の電位をＶ１、メモリ素子が変化後の低抵抗状態である場合のＰ点の電位をＶ２とし、Ｖ１＞Ｖｒｅｆ＞Ｖ２となる参照電位Ｖｒｅｆを用いることで、メモリ素子に格納されている情報を読み出すことができる。具体的には、メモリ素子が初期状態である場合、センスアンプ７９１の出力電位はＬｏとなり、メモリ素子が低抵抗状態である場合、センスアンプ７９１の出力電位はＨｉとなる。

上記の方法によると、メモリ素子７８３の抵抗値の相違と抵抗分割方式を利用して、電圧値で読み取っている。しかしながら、メモリ素子７８３が有する情報を、電流値により読み取ってもよい。なお本発明の読み出し回路７５４は、上記構成に限定されず、メモリ素子が有する情報を読み出すことができればどのような構成を有していてもよい。

このような構成を有するメモリ素子は、「０」から「１」の状態へ変化させ、「０」から「１」の状態へ変化は不可逆的であるためライトワンスメモリ素子となる。

ＣＰＵ１０９は、このようなメモリ素子７８３へ暗号化／復号化プログラムを書き込むことができ、書き込まれた暗号化／復号化プログラムも、ＣＰＵ１０９より読み出すことができる。

なお、本実施の形態は上記実施の形態と自由に組み合わせて実施することができる。

（実施の形態４）
本実施の形態では、実施の形態２で記述したＥＥＰＲＯＭの断面図とは別のメモリの断面図について説明する。

図１７（Ａ）は、絶縁基板３１０上にメモリセル部６０１と駆動回路部６０２とが一体形成されたメモリ素子の断面図を示す。絶縁基板３１０には、ガラス基板、石英基板、珪素からなる基板、金属基板等を用いることができる。

絶縁基板３１０上には下地膜３１１が設けられている。駆動回路部６０２では下地膜３１１を介して薄膜トランジスタ３２０、３２１が設けられ、メモリセル部６０１には下地膜３１１を介して薄膜トランジスタ６２１が設けられている。各薄膜トランジスタは、島状にエッチングされた半導体膜３１２、ゲート絶縁膜を介して設けられたゲート電極３１４、ゲート電極側面に設けられた絶縁物（所謂サイドウォール）３１３が設けられている。半導体膜３１２は、膜厚が０．２μｍ以下、代表的には４０ｎｍから１７０ｎｍ、好ましくは５０ｎｍから１５０ｎｍとなるように形成する。さらに、サイドウォール３１３、及び半導体膜３１２を覆う絶縁膜３１６、半導体膜３１２に形成された不純物領域に接続する電極３１５を有する。なお電極３１５は不純物領域と接続するため、ゲート絶縁膜及び絶縁膜３１６にコンタクトホールを形成し、当該コンタクトホールに導電膜を形成し、当該導電膜を選択的にエッチングして形成することができる。

半導体膜は非晶質シリコン、多結晶シリコンを用いることができる。多結晶シリコンを用いる場合、まず非晶質シリコンを形成し、熱処理、又はレーザ照射を行って多結晶シリコンとすることができる。このとき、ニッケルを代表とする金属元素を用いて熱処理、又はレーザ照射を行うことにより、結晶化温度を低減することができる。レーザ照射には、連続発振、又はパルス発振のレーザ照射装置を用いることができる。また、熱処理を伴った結晶化法と、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射する結晶化法とを組み合わせても良い。連続発振レーザ又は１０ＭＨｚ以上の周波数で発振するレーザビームを照射することで、結晶化された半導体膜の表面を平坦なものとすることができる。それにより、ゲート絶縁膜を薄膜化することも可能であり、また、ゲート絶縁膜の耐圧を向上させることに寄与することができる。

また、半導体膜に対し、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射しながら一方向に走査して結晶化させて得られた半導体膜は、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、以下に示すゲート絶縁膜を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高いトランジスタ（ＴＦＴ）を得ることができる。

本発明のメモリを構成する薄膜トランジスタにおいて、ゲート絶縁膜等を代表とする絶縁膜は、高密度プラズマ処理を用いて、被形成面の表面を酸化又は窒化することによって作製することができる。高密度プラズマ処理とは、プラズマ密度が１×１０^１１ｃｍ^−３以上、好ましくは１×１０^１１ｃｍ^−３から９×１０^１５ｃｍ^−３以下であり、マイクロ波（例えば周波数２．４５ＧＨｚ）といった高周波を用いたプラズマ処理である。このような条件でプラズマを発生させると、低電子温度が０．２ｅＶから２ｅＶとなる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、プラズマダメージが少なく欠陥が少ない膜を形成することができる。このようなプラズマ処理を可能とする成膜室に、被形成体、ゲート絶縁膜を形成する場合であれば選択的にエッチングされた半導体膜が形成された基板を配置する。そして、プラズマ発生用の電極、所謂アンテナと被形成体（ここでは、半導体膜の表面）との距離を２０ｍｍから８０ｍｍ、好ましくは２０ｍｍから６０ｍｍとして成膜処理を行う。このような高密度プラズマ処理は、低温プロセス（基板温度４００℃以下）の実現が可能となる。そのため、耐熱性の低いプラスチックを基板上に成膜することができる。

このような絶縁膜の成膜雰囲気は窒素雰囲気、又は酸素雰囲気とすることができる。窒素雰囲気とは、代表的には、窒素と希ガスとの混合雰囲気、又は窒素と水素と希ガスとの混合雰囲気である。窒素と水素を有するガスには、アンモニアを挙げることができる。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。また酸素雰囲気とは、代表的には、酸素と希ガスとの混合雰囲気、酸素と水素と希ガスとの混合雰囲気、又は一酸化二窒素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。また水素と希ガスとの混合雰囲気を用いてもよい。

この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、被形成面の表面を酸化又は窒化することができる。

このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜を形成することができる。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、被形成面、例えば半導体膜であれば結晶性シリコン、又は多結晶シリコンを直接酸化、若しくは窒化するため、形成される絶縁膜の厚さは、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの場合、結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常な酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。

このように形成された絶縁膜は、他の被膜に与えるダメージが少なく、緻密なものとなる。また高密度プラズマ処理により形成された絶縁膜は、当該絶縁膜と接触する界面状態を改善することができる。例えば高密度プラズマ処理を用いてゲート絶縁膜を形成すると、半導体膜との界面状態を改善することができる。その結果、薄膜トランジスタの電気特性を向上させることができる。

絶縁膜の作製に高密度プラズマ処理を用いる場合を説明したが、半導体膜に高密度プラズマ処理を施してもよい。高密度プラズマ処理によって、半導体膜表面の改質を行うことができる。その結果、界面状態を改善でき、強いては薄膜トランジスタの電気特性を向上させることができる。

本発明においてゲート絶縁膜等の絶縁膜は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。

より安全性の高い暗号アルゴリズムは、暗号化／復号化プログラムの容量が大きくなる傾向があるため、本発明の無線チップに実装する場合、無線チップのメモリの容量を増やす必要がある。上記のような高密度プラズマ処理にて形成された絶縁膜を無線チップのメモリの絶縁膜に用いることにより、ばらつきを抑えられ、メモリの容量が多くとも、無線チップ作製の歩留まり向上を期待できる。

また平坦性を高めるため、絶縁膜３１７、３１８が設けられているとよい。このとき絶縁膜３１７は有機材料から形成し、絶縁膜３１８は無機材料から形成するとよい。絶縁膜３１７、３１８が設けられている場合、電極３１５は、これら絶縁膜３１７、３１８にコンタクトホールを介して不純物領域と接続するように形成することができる。

さらに絶縁膜３２５が設けられ、電極３１５と接続するように下部電極３２７を形成する。下部電極３２７の端部を覆い、下部電極３２７が露出するように開口部が設けられた絶縁膜３２８を形成する。開口部内に、メモリ材料層３２９を形成し、上部電極３３０を形成する。このようにして、下部電極３２７、メモリ材料層３２９、上部電極３３０を有するメモリ素子６２２が形成される。メモリ材料層３２９は、有機材料又は無機材料から形成することができる。下部電極３２７又は上部電極３３０は、導電性材料から形成することができる。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜等から形成することができる。またインジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、２から２０％の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。

さらに平坦性を高め、不純物元素の侵入を防止するため、絶縁膜３３１を形成するとよい。

本実施の形態で説明した絶縁膜は、無機材料又は有機材料を用いることができる。無機材料は、酸化珪素、窒化珪素を用いることができる。有機材料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。

図１７（Ｂ）は、図１７（Ａ）と異なり、電極３１５のコンタクトホール３５１内にメモリ材料層を形成したメモリ素子の断面図を示す。図１７（Ａ）と同様に、下部電極として電極３１５を用い、電極３１５上にメモリ材料層３２９、上部電極３３０を形成し、メモリ素子６２２を形成することができる。その後絶縁膜３３１を形成する。その他の構成は図１７（Ａ）と同様であるため、説明を省略する。

このようにコンタクトホール３５１にメモリ素子を形成すると、メモリの小型化を図ることができる。またメモリ用の電極が不要となるため製造工程を削減し、低コスト化されたメモリを提供することができる。

このように本発明の無線チップに適用することができるメモリは絶縁基板上に作製され、駆動回路を一体形成することができるため、製造コストを低くすることができる。

（実施の形態５）
本実施の形態では、無線チップが有する回路の一部の薄膜トランジスタのレイアウトについて説明する。

上記実施の形態で示した半導体膜３１２に相当する半導体層は、絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に、下地膜等を介して形成される。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、薄膜トランジスタのソース領域、ドレイン領域及びチャネル形成領域を含む特定形状を有する島状の半導体パターンを形成することができる。そのパターン形成された半導体層の形状は、薄膜トランジスタの特性に基づき、要求される回路特性やレイアウトの適切さを考慮して決められる。

本発明の薄膜トランジスタにおいて、半導体層を形成するためのフォトマスクは、パターンを備えている。このフォトマスクのパターンは角部を有し、角部の角度が鈍角であり、丸みを帯びている。このマスクパターンの形状は、図１８に示すように半導体層のパターン形状として転写することができる。また半導体層への転写のとき、半導体膜の角部は、フォトマスクパターンの角部よりさらに丸みを帯びるように転写されることがある。すなわち、半導体膜のパターンの角部には、フォトマスクのパターンよりもさらにパターン形状をなめらかにした丸みが設けられてもよい。なお図１８において、後に形成されるゲート電極や配線を点線で示す。

次に、角部に丸みが設けられるようにエッチングされた半導体層上には、ゲート絶縁膜が形成される。そして、上記実施の形態で示したように、半導体層と一部が重なるようにゲート電極３１４、及び同時にゲート配線が形成される。ゲート電極又はゲート配線は、金属層や半導体層を成膜し、フォトリソグラフィー技術によって形成することができる。

このゲート電極又はゲート配線を形成するためのフォトマスクは、パターンを備えている。このフォトマスクのパターンは、角部を有し、この角部において、斜辺が１０μｍ以下、または配線の線幅の１／２以下で、線幅の１／５以上の長さの直角三角形のパターンが除去されている。このマスクパターンの形状は、図１９に示すように、ゲート電極又はゲート配線のパターン形状として転写することができる。またゲート電極又はゲート配線への転写のときに、ゲート電極又はゲート配線の角部がさらに丸みを帯びるように転写されることがある。すなわちゲート電極又はゲート配線の角部には、フォトマスクのパターンよりもさらにパターン形状をなめらかにした丸みが設けられていてもよい。このようなフォトマスクを用いて形成されたゲート電極又はゲート配線の角部には、斜辺が線幅の１／２以下１／５以上で有る直角三角形のパターンを除去することによって、角部に丸みをおびさせることができる。なお図１９において、後に形成される配線を点線で示す。

このようなゲート電極又はゲート配線は、レイアウトの制約上、矩形に折れ曲がる。そのため、ゲート電極又はゲート配線の角部の外側の辺及び内側の辺には丸みが設けられる。この丸みを帯びた角部の外側の辺ではプラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。また丸みを帯びた角部の内側の辺では、洗浄のときに、たとえできた微粉があっても、それが角に集まりやすいのを洗い流すことができる。その結果、歩留まり向上が甚だしく期待できるという効果を有する。

次に、ゲート電極又はゲート配線上には、上記実施の形態で示したように絶縁膜３１６、３１７、３１８に相当する絶縁層等を形成する。勿論、本発明において絶縁膜は単層であっても構わない。

そして絶縁層上に、絶縁膜には所定の位置に開口を形成し、当該開口に電極３１５に相当する配線を形成する。この開口は、下層に位置する半導体層又はゲート配線層と、配線層との間の電気的な接続をとるために設けられる。配線は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。

配線によって、ある特定の素子間を連結することができる。この配線は、特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上、矩形に折れ曲がる（以下、屈曲部という）。また配線は、開口部やその他の領域において配線幅が変化することがある。例えば開口部では、開口が配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。また、配線は回路のレイアウト上、容量部の一方の電極を兼ねるため、配線幅を大きくとることがある。

この場合において、フォトマスクのパターンの屈曲部において、斜辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の長さの直角三角形のパターンが除去されている。そして、図２０に示すように、配線のパターンにも同様な丸みを帯びさせる。配線の角部は、斜辺が線幅の１／２以下で、１／５以上である直角三角形のパターンを除去することで屈曲部に丸みをおびさせることができる。このような丸みを帯びた配線は、その屈曲部の外側の辺においてはプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、屈曲部の内側の辺においては、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。配線の角部が丸みを帯びることにより、電気的にも伝導させることが期待できる。

図２０に示したレイアウトを有する回路において、屈曲部や配線幅が変化する部位の角部をなめらかにして、丸みを付けることにより、プラズマによるドライエッチの際、異常放電による微粉の発生を抑え、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流すことができる。この結果として歩留まり向上が甚だしく期待できるという効果を有する。すなわち、製造工程における塵や微粉の問題を解消することができる。また、配線の角部が丸みを帯びた構成をとることにより、電気的にも伝導させることが期待できる。特に多数の平行配線が設けられる駆動回路部等の配線において、ゴミを洗い流すことを可能とすることは、きわめて好都合である。

なお本実施の形態では、半導体層、ゲート配線、配線の３つのレイアウトにおいて、角部又は屈曲部に丸みを帯びる形態を説明したが、これに限定されるものではない。すなわち、いずれか一の層において、角部又は屈曲部に丸みを帯びさせ、製造工程における塵や微粉等の問題を解消することができればよい。

（実施の形態６）
本実施の形態では、無線チップが有する回路のトランジスタを形成するためのフォトマスクまたはレチクルについて説明する。

実施の形態１で述べた、無線通信回路１１１と、ＣＰＵ１０９と、メモリ１１０と、はトランジスタを含んで構成されている。トランジスタは単結晶基板に形成されるＭＯＳトランジスタの他、薄膜トランジスタで構成することもできる。図２１はこれらの回路を構成するトランジスタの断面構造を示す図である。図２１は、ｎチャネル型トランジスタ３２０１、ｎチャネル型トランジスタ３２０２、容量素子３２０４、抵抗素子３２０５、ｐチャネル型トランジスタ３２０３が示されている。各トランジスタは半導体層３３０５、絶縁層３３０８、ゲート電極３３０９を備えている。ゲート電極３３０９は、第１導電層３３０３と第２導電層３３０２の積層構造で形成されている。また、図２２（Ａ）〜（Ｅ）は、図２１で示すトランジスタ、容量素子、抵抗素子に対応する上面図であり合わせて参照することができる。

図２１において、ｎチャネル型トランジスタ３２０１は、チャネル長方向（キャリアの流れる方向）において、ゲート電極の両側に低濃度ドレイン（ＬＤＤ）が形成される。低濃度ドレイン（ＬＤＤ）は、配線３３０４とコンタクトを形成するソース及びドレイン領域を形成する不純物領域３３０６の不純物濃度よりも低濃度にドープされた不純物領域３３０７である。不純物領域３３０６と不純物領域３３０７には、ｎチャネル型トランジスタ３２０１を構成する場合、ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。

図２２（Ａ）で示すように、ｎチャネル型トランジスタ３２０１のゲート電極３３０９において、第１導電層３３０３は、第２導電層３３０２の両側に広がって形成されている。この場合において、第１導電層３３０３の膜厚は、第２導電層の膜厚よりも薄く形成されている。第１導電層３３０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域３３０７はゲート電極３３０９の第１導電層３３０３と重なるように形成されている。すなわち、ゲート電極３３０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極３３０９において、第２導電層３３０２をマスクとして、第１導電層３３０３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域３３０７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。

両側にＬＤＤ有するトランジスタは、図２における電力生成回路１０２の整流用のＴＦＴや、論理回路に用いられるトランスミッションゲート（アナログスイッチとも呼ぶ）を構成するトランジスタに適用される。これらのＴＦＴは、ソース電極又はドレイン電極に正負両方の電圧が印加されるため、ゲート電極の両側にＬＤＤを設けることが好ましい。

図２１において、ｎチャネル型トランジスタ３２０２は、ゲート電極の片側に不純物領域３３０６の不純物濃度よりも低濃度にドープされた不純物領域３３０７が半導体層３３０５に形成されている。図２２（Ｂ）で示すように、ｎチャネル型トランジスタ３２０２のゲート電極３３０９において、第１導電層３３０３は、第２導電層３３０２の片側に広がって形成されている。この場合も同様に、第２導電層３３０２をマスクとして、第１導電層３３０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを形成することができる。

片側にＬＤＤを有するトランジスタは、ソース及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すればよい。

図２１において、容量素子３２０４は、第１導電層３３０３と半導体層３３０５とで絶縁層３３０８を挟んで形成されている。容量素子３２０４を形成する半導体層３３０５には、不純物領域３３１０と不純物領域３３１１を備えている。不純物領域３３１１は、半導体層３３０５において第１導電層３３０３と重なる位置に形成される。また、不純物領域３３１０は配線３３０４とコンタクトを形成する。不純物領域３３１１は、第１導電層３３０３を通して一導電型の不純物を添加することができるので、不純物領域３３１０と不純物領域３３１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子３２０４において、半導体層３３０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層３３０３は、図２２（Ｃ）に示すように、第２導電層３３０２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層３３０３と第２導電層３３０２を組み合わせた複合的な電極構造とすることにより、容量素子３２０４を自己整合的に形成することができる。

容量素子は、図２において、電力生成回路１０２が有する保持容量、あるいは共振回路１０１が有する共振容量として用いられる。特に、共振容量は、容量素子の２端子間に正負両方の電圧が印加されるため、２端子間の電圧の正負によらず容量として機能することが必要である。

図２１において、抵抗素子３２０５は、第１導電層３３０３によって形成されている。第１導電層３３０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。

抵抗素子は、図２において変調回路１０５が有する抵抗負荷として用いられる。また、ＶＣＯなどで電流を制御する場合の負荷としても用いられる場合がある。抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。

図２１において、ｐチャネル型トランジスタ３２０３は、半導体層３３０５に不純物領域３３１２を備えている。この不純物領域３３１２は、配線３３０４とコンタクトを形成するソース及びドレイン領域を形成する。ゲート電極３３０９の構成は第１導電層３３０３と第２導電層３３０２が重畳した構成となっている。ｐチャネル型トランジスタ３２０３はＬＤＤを設けないシングルドレイン構造のトランジスタである。ｐチャネル型トランジスタ３２０３を形成する場合、不純物領域３３１２にはｐ型を付与する不純物として硼素などが添加される。一方、不純物領域３３１２にリンを添加すればシングルドレイン構造のｎチャネル型トランジスタとすることもできる。

半導体層３３０５及び絶縁層３３０８の一方若しくは双方に対して、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０^１１〜１０^１３／ｃｍ^３程度であるマイクロ波を用いた高密度プラズマ処理によって酸化又は窒化処理しても良い。詳細には、上記実施の形態を参照することができる。

図２１及び図２２を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。

また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図２２（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。

図２１及び図２２の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層にＴａＮを用い、第２導電層にタングステン膜を用いることができる。

本実施の形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じ作製工程によって作ることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。

本発明の無線チップの構成を示した図である。本発明の無線チップの構成を示した図である。本発明で送受信されるデータ形式を表した図である。本発明のメモリのアドレス構成を示した図である。本発明のＥＥＰＲＯＭのアドレス構成を示した図である。本発明のフローチャートを示した図である。本発明のフローチャートを示した図である。本発明のフローチャートを示した図である。本発明のフローチャートを示した図である。本発明のフローチャートを示した図である。本発明のフローチャートを示した図である。本発明のメモリを示した図である。本発明のメモリの断面を示した図である。本発明のメモリを示した図である。本発明のメモリの素子を示した図である。本発明のメモリの素子を示した図である。本発明のメモリの断面を示した図である。本発明の回路のレイアウトを示した図である。本発明の回路のレイアウトを示した図である。本発明の回路のレイアウトを示した図である。本発明のトランジスタの断面図を示した図である。本発明のトランジスタのレイアウトを示した図である。

Claims

無線通信により情報の交信ができる回路と、ＣＰＵと、メモリとを有する半導体装置であって、
前記メモリは、ライトワンスメモリであり、暗号化プログラム及び復号化プログラムが記録される領域を複数有し、
前記メモリの情報が消去された状態で、無線によって前記ＣＰＵへの命令と一緒に受信した復号化プログラムが書き込まれると、フラグは変更され、
前記フラグが変更された後、暗号化された暗号化プログラムを受信すると、前記暗号化プログラムを復号して前記メモリに書き込むことができることを特徴とする半導体装置。
制御レジスタと、ＣＰＵと、メモリとを有する半導体装置であって、
前記メモリは、ライトワンスメモリであり暗号化プログラム及び復号化プログラムが記録される領域を複数有し、
前記メモリの情報が消去された状態で、無線によって前記ＣＰＵへの命令と一緒に受信した復号化プログラムが書き込まれると、フラグは変更され、
前記フラグが変更された後、暗号化された暗号化プログラムを受信すると、前記暗号化プログラムを復号して前記メモリに書き込むことができることを特徴とする半導体装置。
アンテナと共振容量を有する共振回路と、制御レジスタと、ＣＰＵと、メモリとを有する半導体装置であって、
前記メモリは、ライトワンスメモリであり、暗号化プログラム及び復号化プログラムが記録される領域を複数有し、
前記共振回路は、電波を受信し、前記アンテナの両端に交流信号を発生させる機能を有し、
前記メモリの情報が消去された状態で、無線によって前記ＣＰＵへの命令と一緒に受信した復号化プログラムが書き込まれると、フラグは変更され、
前記フラグが変更された後、暗号化された暗号化プログラムを受信すると、前記暗号化プログラムを復号して前記メモリに書き込むことができることを特徴とする半導体装置。
アンテナと共振容量を有する共振回路と、電力生成回路と、制御レジスタと、ＣＰＵと、メモリとを有する半導体装置であって、
前記メモリは、ライトワンスメモリであり、暗号化プログラム及び復号化プログラムが記録される領域を複数有し、
前記共振回路は、電波を受信し、前記アンテナの両端に交流信号を発生させる機能を有し、
前記電力生成回路は、前記交流信号をダイオードで整流し、容量を用いて平滑化することによって電力を生成する機能を有し、
前記メモリの情報が消去された状態で、無線によって前記ＣＰＵへの命令と一緒に受信した復号化プログラムが書き込まれると、フラグは変更され、
前記フラグが変更された後、暗号化された暗号化プログラムを受信すると、前記暗号化プログラムを復号して前記メモリに書き込むことができることを特徴とする半導体装置。
アンテナと共振容量を有する共振回路と、電力生成回路と、クロック生成回路と、制御レジスタと、ＣＰＵと、メモリとを有する半導体装置であって、
前記メモリは、ライトワンスメモリであり、暗号化プログラム及び復号化プログラムが記録される領域を複数有し、
前記共振回路は、電波を受信し、前記アンテナの両端に交流信号を発生させる機能を有し、
前記電力生成回路は、前記交流信号をダイオードで整流し、容量を用いて平滑化することによって電力を生成する機能を有し、
前記クロック生成回路は、前記交流信号を基に、クロック信号を生成する機能を有し、
前記メモリの情報が消去された状態で、無線によって前記ＣＰＵへの命令と一緒に受信した復号化プログラムが書き込まれると、フラグは変更され、
前記フラグが変更された後、暗号化された暗号化プログラムを受信すると、前記暗号化プログラムを復号して前記メモリに書き込むことができることを特徴とする半導体装置。
アンテナと共振容量を有する共振回路と、電力生成回路と、クロック生成回路と、復調回路と、データ抽出回路と、制御レジスタと、ＣＰＵと、メモリとを有する半導体装置であって、
前記メモリは、ライトワンスメモリであり、暗号化プログラム及び復号化プログラムが記録される領域を複数有し、
前記共振回路は、電波を受信し、前記アンテナの両端に交流信号を発生させる機能を有し、
前記電力生成回路は、前記交流信号をダイオードで整流し、容量を用いて平滑化することによって電力を生成する機能を有し、
前記クロック生成回路は、前記交流信号を基に、クロック信号を生成する機能を有し、
前記復調回路は、前記交流信号を復調し、前記データ抽出回路へ復調した復調データを送る機能を有し、
前記メモリの情報が消去された状態で、無線によって前記ＣＰＵへの命令と一緒に受信した復号化プログラムが書き込まれると、フラグは変更され、
前記フラグが変更された後、暗号化された暗号化プログラムを受信すると、前記暗号化プログラムを復号して前記メモリに書き込むことができることを特徴とする半導体装置。
アンテナと共振容量を有する共振回路と、電力生成回路と、クロック生成回路と、復調回路と、変調回路と、データ抽出回路と、制御レジスタと、ＣＰＵと、メモリとを有する半導体装置であって、
前記メモリは、ライトワンスメモリであり、暗号化プログラム及び復号化プログラムが記録される領域を複数有し、
前記共振回路は、電波を受信し、前記アンテナの両端に交流信号を発生させる機能を有し、
前記電力生成回路は、前記交流信号をダイオードで整流し、容量を用いて平滑化することによって電力を生成する機能を有し、
前記クロック生成回路は、前記共振回路に発生した交流信号を基に、クロック信号を生成する機能を有し、
前記復調回路は、前記交流信号を復調し、前記データ抽出回路へ復調した復調データを送る機能を有し、
前記データ抽出回路は、前記復調データから暗号化情報を抽出し、前記制御レジスタに抽出した暗号化情報を書き込む機能を有し、
前記変調回路は、前記制御レジスタの情報が符号化された符号化信号を変調し、変調した変調データを前記共振回路に出力する機能を有し、
前記メモリの情報が消去された状態で、無線によって前記ＣＰＵへの命令と一緒に受信した復号化プログラムが書き込まれると、フラグは変更され、
前記フラグが変更された後、暗号化された暗号化プログラムを受信すると、前記暗号化プログラムを復号して前記メモリに書き込むことができることを特徴とする半導体装置。
請求項１乃至請求項７のいずれか一において、
前記ライトワンスメモリは、複数のメモリ素子が形成されたメモリセルアレイを有し、
前記メモリセルアレイはビット線と、前記ビット線と交差するワード線と、前記交差する領域に設けられたメモリセルとを有し、
前記メモリセルは、メモリ素子とトランジスタとを有し、
前記トランジスタのソース電極及びドレイン電極の一方は前記ビット線と電気的に接続され、前記ソース電極及びドレイン電極の他方は前記メモリ素子の電極と電気的に接続していることを特徴とする半導体装置。
請求項８において、
前記ソース電極及びドレイン電極の他方は前記メモリ素子の下部電極と電気的に接続され、
前記メモリ素子の上部電極は前記メモリセル内の複数のメモリ素子間で共有され、
前記下部電極と、前記上部電極の間にメモリ材料を有することを特徴とする半導体装置。
請求項１乃至請求項９のいずれか一において、
前記メモリは、前記暗号化プログラムを割り当てる少なくとも第一および第二の領域を有し、前記暗号化プログラムを割り当てる第一の領域に第一の暗号化プログラムを書き込み、前記暗号化プログラムを割り当てる第二の領域に第二の暗号化プログラムを書き込むことを特徴とする半導体装置。
請求項１乃至請求項１０のいずれか一において、
前記メモリは、前記復号化プログラムを割り当てる少なくとも第一および第二の領域を有し、前記復号化プログラムを割り当てる第一の領域に第一の復号化プログラムが書き込み、前記復号化プログラムを割り当てる第二の領域に第二の復号化プログラムを書き込むことを特徴とする半導体装置。