JP5096572B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5096572B2
JP5096572B2 JP2010514359A JP2010514359A JP5096572B2 JP 5096572 B2 JP5096572 B2 JP 5096572B2 JP 2010514359 A JP2010514359 A JP 2010514359A JP 2010514359 A JP2010514359 A JP 2010514359A JP 5096572 B2 JP5096572 B2 JP 5096572B2
Authority
JP
Japan
Prior art keywords
region
semiconductor layer
thin film
semiconductor
crystalline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010514359A
Other languages
English (en)
Other versions
JPWO2009144915A1 (ja
Inventor
直樹 牧田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2010514359A priority Critical patent/JP5096572B2/ja
Publication of JPWO2009144915A1 publication Critical patent/JPWO2009144915A1/ja
Application granted granted Critical
Publication of JP5096572B2 publication Critical patent/JP5096572B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H10D86/0223—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials
    • H10D86/0225—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials using crystallisation-promoting species, e.g. using a Ni catalyst
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/411—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by materials, geometry or structure of the substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/425—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer having different crystal properties in different TFTs or within an individual TFT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/58—Arrangements comprising a monitoring photodetector
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/13—Active-matrix OLED [AMOLED] displays comprising photosensors that control luminance
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3411—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/38—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done after the formation of the materials
    • H10P14/3802—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H10P14/3806—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation-enhancing elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/38—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done after the formation of the materials
    • H10P14/3802—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H10P14/3808—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams

Landscapes

  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

本発明は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）と薄膜ダイオード（Ｔｈｉｎ Ｆｉｌｍ Ｄｉｏｄｅ：ＴＦＤ）を備える半導体装置及びその製造方法に関する。
近年、同一基板上に形成された薄膜トランジスタ（ＴＦＴ）および薄膜ダイオード（ＴＦＤ）を備えた半導体装置や、そのような半導体装置を有する電子機器の開発が進められている。この半導体装置は、基板上に形成された同一の結晶質半導体膜を用いて、ＴＦＴおよびＴＦＤの半導体層を形成することによって製造され得る。
同一基板上に形成されたＴＦＴおよびＴＦＤのデバイス特性は、その活性領域となる半導体層の結晶性に最も大きく影響される。ガラス基板上に良好な結晶質半導体層を得る方法としては、非晶質半導体膜にレーザー光を照射し、結晶化させる方法が一般的に利用される。また、非晶質半導体膜に結晶化を促進する作用を有する触媒元素を添加した後、加熱処理を施して結晶化を行う方法もある。さらに、この方法によって非晶質半導体膜を結晶化させた後、得られた結晶質半導体膜に対して、結晶性をさらに高めるためにレーザー光を照射してもよい。これにより、低温・短時間の加熱処理で、レーザー照射のみにより結晶化された従来の結晶質半導体膜に比べ、結晶の配向性が揃った良好な半導体膜が得られる。
特許文献１には、ＴＦＤを利用した光センサー部と、ＴＦＴを利用した駆動回路とを同一基板上に備えたイメージセンサーが開示されている。特許文献１では、基板上に形成された非晶質半導体膜を結晶化させてＴＦＴおよびＴＦＤの半導体層を形成している。
このように、ＴＦＴとＴＦＤとを同一基板上に一体的に形成すると、半導体装置を小型化できるだけでなく、部品点数を低減できる等の大きなコストメリットが得られる。さらに、従来の部品の組み合わせでは得られない新たな機能が付加された商品の実現も可能になる。
一方、特許文献２は、同一の半導体膜（シリコン膜）を用いて、結晶質シリコンを用いたＴＦＴ（結晶性シリコンＴＦＴ）と、アモルファスシリコンを用いたＴＦＤ（アモルファスシリコンＴＦＤ）とを同一基板上に形成することを開示している。具体的には、基板上に形成されたアモルファスシリコン膜のうちＴＦＴの活性領域を形成しようとする領域のみに、アモルファスシリコンの結晶化を促進する触媒元素を添加する。この後、加熱処理を行うことにより、ＴＦＴの活性領域を形成しようとする領域のみが結晶化され、ＴＦＤとなる領域がアモルファス状態であるシリコン膜を形成する。このシリコン膜を用いると、結晶性シリコンＴＦＴと、アモルファスシリコンＴＦＤとを同一基板上に簡便に作製することができる。
特開平６−２７５８０８号公報 特開平６−２７５８０７号公報
特許文献１のように、同一の非晶質半導体膜を結晶化させてＴＦＴおよびＴＦＤの半導体層を形成すると、ＴＦＴおよびＴＦＤにそれぞれ要求されるデバイス特性を同時に満足することが難しいという問題がある。ＴＦＴおよびＴＦＤでは、それぞれの用途に応じて求められるデバイス特性は異なるが、特許文献１では、非晶質半導体膜に触媒元素を添加した後、加熱処理を行うことによって結晶化させている。すなわち、同一の結晶質半導体膜を用いて、ＴＦＴの半導体層とＴＦＤの半導体層の両方が形成されている。しかしながら、本発明者らは、後述する実験および検討の結果、特許文献１に記載された方法で得られたＴＦＴおよびＴＦＤが何れも、それぞれの素子に対して要求されるデバイス特性を満足することは難しいことを見出した。
また、特許文献２のように、同一の非晶質半導体膜の一部を結晶化させて、結晶化させた部分から結晶質シリコンＴＦＴを形成し、非晶質のまま残された部分からアモルファスシリコンＴＦＤを形成すると、結晶化条件を制御することにより結晶質シリコンＴＦＴの特性を向上させることは可能になるが、アモルファスシリコンＴＦＤの特性を十分に高めることはできない。なぜなら、特許文献２にしたがって、アモルファスシリコンＴＦＤを作製した場合、アモルファスシリコン膜の一部を結晶質シリコンへと結晶化させる工程において、元々のアモルファスシリコンに含まれていた水素が抜けてしまうことにより、電気的に良好なアモルファスシリコンＴＦＤを作製できないからである。すなわち、成膜直後のアモルファスシリコンでは、シリコン原子が水素と結合しておりその結合手を埋めているが、結晶化のためのアニール工程において、その結合が切れ、水素が抜けてしまい、シリコンの不対結合手（ダングリングボンド）だらけの劣悪なアモルファスシリコンとなってしまう。後の水素化工程で、幾分かは水素と再結合されるが、成膜直後の良好な結合状態を得ることはできない。その結果、そのデバイス特性は、結晶質半導体層を用いた結晶質シリコンＴＦＤよりも低くなってしまう。また、もし良好な状態のアモルファスシリコンＴＦＤが形成できたとしても、その光感度は結晶質シリコンＴＦＤよりも高くなるものの、ある種の光センサーに用いるためには順方向の電流値が不足する。リアルタイムのイメージセンシング等では、画像を１スキャンする間に、光センシングした後、次のスキャンに備えてＴＦＤの電位を一旦リセットする必要があるが、移動度の低いアモルファスシリコンＴＦＤでは、このリセット走査が追いつかない場合が生じる。すなわち、トータル的なデバイス特性としては、結晶質半導体層を用いた結晶質シリコンＴＦＤの方がより優位である。
本発明は上記の問題を鑑みてなされたものであり、その目的は、同一の非晶質半導体膜を結晶化して形成されたＴＦＴおよびＴＦＤの半導体層を、それぞれのデバイス特性に応じて最適化することにある。
本発明の半導体装置は、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、前記チャネル領域の導電性を制御するゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有する薄膜トランジスタ、および、少なくともｎ型領域とｐ型領域とを含む半導体層を有する薄膜ダイオードを備えた半導体装置であって、前記薄膜トランジスタの半導体層および前記薄膜ダイオードの半導体層は、同一の非晶質半導体膜を結晶化することによって形成された結晶質半導体層であり、前記薄膜トランジスタの半導体層は、前記非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を含み、前記薄膜ダイオードの半導体層は、前記触媒元素を実質的に含まない。
ある好ましい実施形態において、前記薄膜ダイオードの半導体層は、結晶の（１００）面、あるいは／および（１１１）面となる面方位で主に構成されている。
ある好ましい実施形態において、前記薄膜ダイオードは、前記薄膜ダイオードの半導体層のうち前記ｎ型領域と前記ｐ型領域との間に位置する真性領域を含み、前記真性領域は、結晶の（１００）面、あるいは／および（１１１）面となる面方位で主に構成されている。
ある好ましい実施形態において、前記薄膜トランジスタの半導体層のうち少なくとも前記チャネル領域は、結晶の〈１１１〉晶帯面が配向した面方位で主に構成されている。
ある好ましい実施形態において、前記薄膜トランジスタの半導体層のうち少なくとも前記チャネル領域は、結晶の（１１０）面、あるいは／および（２１１）面となる面方位で主に構成されている。
前記薄膜トランジスタの半導体層のうち少なくとも前記チャネル領域は、柱状結晶の集まりで構成され、各々の柱状結晶の成長方向は、薄膜トランジスタにおけるキャリアの移動方向に概ね平行であることが好ましい。
前記薄膜トランジスタの半導体層では、前記触媒元素は析出しておらず固溶した状態で含まれていてもよい。
前記薄膜トランジスタの半導体層の前記ソース領域あるいは前記ドレイン領域における前記触媒元素の濃度は、前記チャネル領域における前記触媒元素の濃度よりも高くてもよい。
前記薄膜トランジスタは、前記薄膜トランジスタの半導体層のうち前記チャネル領域、ソース領域およびドレイン領域以外の領域に形成されたゲッタリング領域を有し、前記ゲッタリング領域における前記触媒元素の濃度は、前記チャネル領域、ソース領域およびドレイン領域における前記触媒元素の濃度よりも高くてもよい。
前記薄膜トランジスタは、ｎチャネル型薄膜トランジスタおよびｐチャネル型薄膜トランジスタを含む複数の薄膜トランジスタであってもよい。
前記触媒元素はニッケルであってもよい。
本発明の半導体装置の製造方法は、（ａ）表面に非晶質半導体膜が形成された基板を用意する工程と、（ｂ）前記非晶質半導体膜の一部にだけ、結晶化を促進する触媒元素を選択的に添加する工程と、（ｃ）前記触媒元素を選択的に添加した非晶質半導体膜に対して加熱処理を行って、前記非晶質半導体膜の一部を結晶化させて触媒利用結晶化領域を形成し、他の部分を非晶質領域のまま残す工程と、（ｄ）前記触媒利用結晶化領域および前記非晶質領域にレーザー光を照射して、前記触媒利用結晶化領域をさらに結晶化させる、あるいは再結晶化させることによって形成された高結晶質領域と、前記非晶質領域を結晶化させることによって形成された低結晶質領域とを含む結晶質半導体膜を得る工程と、（ｅ）前記結晶質半導体膜をパターニングして、後に薄膜トランジスタの活性領域となる第１の島状半導体層および後に薄膜ダイオードの活性領域となる第２の島状半導体層を形成する工程であって、前記第１の島状半導体層は前記高結晶質領域を含み、前記第２の島状半導体層は前記低結晶質領域を含む工程とを包含する。
ある好ましい実施形態において、前記工程（ｃ）では、前記非晶質半導体膜のうち前記触媒元素が添加された部分を結晶化させて前記触媒利用結晶化領域を形成する。
ある好ましい実施形態において、前記工程（ｃ）は、（ｃ１）前記非晶質半導体膜のうち前記触媒元素が添加された部分を結晶化させて第１触媒利用結晶化領域を形成する工程と、（ｃ２）前記第１触媒利用結晶化領域からその周辺部へ横方向に結晶成長させて第２触媒利用結晶化領域を形成する工程とを含み、前記工程（ｄ）は、前記第１触媒利用結晶化領域をさらに結晶化、あるいは再結晶化させて第１高結晶質領域を形成するとともに、前記第２触媒利用結晶化領域を結晶化、あるいは再結晶化させて第２高結晶質領域を形成する工程を含み、前記工程（ｅ）において、前記第１の島状半導体層は前記第２高結晶質領域を含む。
前記工程（ｅ）は、前記結晶質半導体膜の前記高結晶質領域を用いて、前記第１の島状半導体層のうち後に薄膜トランジスタのチャネル領域となる領域を形成する工程を含んでもよい。
前記工程（ｅ）は、前記結晶質半導体膜の前記低結晶質領域を用いて、前記第２の島状半導体層のうち後に薄膜ダイオードの真性領域となる領域を形成する工程を含んでもよい。
前記工程（ｅ）は、前記結晶質半導体膜の前記高結晶質領域を用いて、前記第１の島状半導体層全体を形成する工程であってもよい。
前記工程（ｅ）は、前記結晶質半導体膜の前記低結晶質領域を用いて、前記第２の島状半導体層全体を形成する工程であってもよい。
前記工程（ｅ）は、前記結晶質半導体膜の前記第１高結晶質領域を用いて、前記第１の島状半導体層のうち後に薄膜トランジスタのソース領域あるいは／およびドレイン領域となる領域の少なくとも一部を形成し、前記第２高結晶質領域を用いて、前記第１の島状半導体層のうち後に薄膜トランジスタのチャネル領域となる領域を形成する工程であってもよい。
前記工程（ｅ）は、前記結晶質半導体膜の前記低結晶質領域を用いて、後にコンデンサーの片方の電極となる半導体層を形成する工程をさらに含んでもよい。
前記工程（ｅ）は、前記結晶質半導体膜の前記低結晶質領域を用いて、後に他の薄膜トランジスタの活性領域となる島状半導体層を形成する工程をさらに含んでもよい。
ある好ましい実施形態において、前記工程（ｂ）は、前記非晶質半導体膜上に、開口部を有するマスクを形成する工程と、前記開口部を通して、前記非晶質半導体膜の選択された領域に前記触媒元素を添加する工程とを含む。
前記工程（ｄ）は、レーザー光を照射する前の前記触媒利用結晶化領域の結晶状態を完全にリセットせず、かつ、前記非晶質領域を結晶化させ得る照射エネルギー密度でレーザー光を照射する工程を含むことが好ましい。
前記基板は透光性を有し、前記工程（ａ）の前に、前記基板のうち後に薄膜ダイオードの活性領域となる第２の島状半導体層が形成される領域の下部となる部分に、前記基板の裏面からの光を遮光するための遮光層を形成する工程をさらに包含してもよい。
ある好ましい実施形態において、（ｆ）少なくとも、前記第１の島状半導体層の上にゲート絶縁膜を形成する工程と、（ｇ）前記第１の島状半導体層の上の前記ゲート絶縁膜上にゲート電極を形成する工程と、（ｈ）前記第１の島状半導体層のうち後のソース領域及びドレイン領域となる領域に、不純物元素をドーピングする工程と、（ｉ）前記第２の島状半導体層のうち後のｎ型領域となる領域に、ｎ型不純物元素をドーピングする工程と、（ｊ）前記第２の島状半導体層のうち後のｐ型領域となる領域に、ｐ型不純物元素をドーピングする工程とを包含する。
本発明による半導体装置のある好ましい実施形態では、前記薄膜トランジスタの半導体層のうち少なくとも前記チャネル領域は、前記非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を添加して加熱処理を行うことにより結晶化された結晶質領域である。
前記薄膜ダイオードの半導体層は、前記触媒元素を用いないで結晶化された結晶質領域であることが好ましい。前記薄膜ダイオードの半導体層は、前記非晶質半導体膜にレーザー光を照射することにより結晶化された結晶質半導体層であってもよい。
ある好ましい実施形態において、前記薄膜トランジスタの半導体層は柱状結晶から構成され、前記薄膜ダイオードの半導体層は実質的に柱状結晶を含まない。
前記薄膜トランジスタの半導体層は連続粒界結晶シリコン（ＣＧシリコン：Ｃｏｎｔｉｎｕｏｕｓ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ）を含み、前記薄膜ダイオードの半導体層は多結晶シリコンを含んでいてもよい。
ある好ましい実施形態において、前記薄膜トランジスタの半導体層は、前記非晶質半導体膜に前記触媒元素を添加して加熱処理を行うことにより結晶化させた後、レーザー光を照射することによってさらに結晶化または再結晶化された高結晶質領域を含んでおり、前記薄膜トランジスタの半導体層のうち少なくとも前記チャネル領域は、前記高結晶質領域に形成されている。
本発明による半導体装置の製造方法のある好ましい実施形態では、前記工程（ｈ）は、前記第１の島状半導体層のうち後のソース領域及びドレイン領域となる領域にｎ型の不純物元素をドーピングする工程を含み、前記工程（ｈ）および前記工程（ｉ）は、同時に行なわれる。あるいは、前記工程（ｈ）は、前記第１の島状半導体層の、後のソース領域及びドレイン領域となる領域にｐ型の不純物元素をドーピングする工程を含み、前記工程（ｈ）および前記工程（ｊ）は、同時に行なわれてもよい。
前記第１の島状半導体層は、後にｎチャネル型薄膜トランジスタの活性領域となる島状半導体層と、後にｐチャネル型薄膜トランジスタの活性領域となる島状半導体層とを含む複数の島状半導体層であり、前記工程（ｈ）は、前記第１の島状半導体層のうち、後にｎチャネル型薄膜トランジスタとなる島状半導体層に対してｎ型不純物元素のドーピングを行う工程（ｈ１）と、後にｐチャネル型薄膜トランジスタとなる島状半導体層に対してｐ型不純物元素のドーピングを行う工程（ｈ２）とを含み、前記工程（ｈ１）は前記工程（ｉ）と同時に行われ、前記工程（ｈ２）は前記工程（ｊ）と同時に行われてもよい。
本発明の他の半導体装置は、上記の何れかの方法によって製造された半導体装置である。
本発明の電子機器は、上記の何れかの半導体装置を備える。本発明の電子機器は表示部を備えていてもよいし、光センサー部を備えていてもよい。また、表示部および光センサー部を備えていてもよい。
前記表示部は前記薄膜トランジスタを含み、前記光センサー部は前記薄膜ダイオードを含んでいてもよい。
前記光センサー部は、前記表示部の輝度を調整するためのアンビニエントセンサーであってもよい。または、前記表示部のタッチパネルセンサーであってもよい。
本発明の表示装置は、複数の表示部を有する表示領域と、前記表示領域の周辺に位置する額縁領域とを備えた表示装置であって、薄膜ダイオードを含む光センサー部をさらに備え、各表示部は電極および前記電極に接続された薄膜トランジスタを有し、前記薄膜トランジスタと、前記薄膜ダイオードとは、同一の基板上に形成されており、前記薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、前記チャネル領域の導電性を制御するゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを含み、前記薄膜ダイオードは、ｎ型領域、ｐ型領域、およびｎ型領域とｐ型領域との間に設けられた真性領域を含む半導体層を有し、前記薄膜トランジスタの半導体層および前記薄膜ダイオードの半導体層は、同一の非晶質半導体膜を結晶化することによって形成された結晶質半導体層であり、前記薄膜トランジスタの半導体層は、前記非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を含んでおり、前記薄膜ダイオードの半導体層は、前記触媒元素を実質的に含んでいない。
ある好ましい実施形態において、前記同一の非晶質半導体膜を結晶化することによって形成された他の結晶質半導体層と、前記他の結晶質半導体層を片側の電極として用いるコンデンサーとをさらに含み、前記他の結晶質半導体層は前記触媒元素を実質的に含まない。
前記他の結晶質半導体層は、前記薄膜トランジスタの半導体層のソース領域あるいはドレイン領域と繋がっていてもよい。
本発明の他の表示装置は、複数の表示部を有する表示領域と、前記表示領域の周辺に位置する額縁領域とを備えた表示装置であって、薄膜ダイオードを含む光センサー部をさらに備え、各表示部は電極および前記電極に接続された第１の薄膜トランジスタを有し、前記額縁領域には、駆動回路を構成する第２の薄膜トランジスタを有し、前記第１および第２の薄膜トランジスタと、前記薄膜ダイオードとは、同一の基板上に形成されており、前記第１および第２の薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、前記チャネル領域の導電性を制御するゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを含み、前記薄膜ダイオードは、ｎ型領域、ｐ型領域、およびｎ型領域とｐ型領域との間に設けられた真性領域を含む半導体層を有し、前記第１および第２薄膜トランジスタの半導体層および前記薄膜ダイオードの半導体層は、同一の非晶質半導体膜を結晶化することによって形成された結晶質半導体層であり、前記第１および第２薄膜トランジスタの半導体層は、前記非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を含み、前記薄膜ダイオードの半導体層は、前記触媒元素を実質的に含まない。
本発明のさらに他の表示装置は、複数の表示部を有する表示領域と、前記表示領域の周辺に位置する額縁領域とを備えた表示装置であって、薄膜ダイオードを含む光センサー部をさらに備え、各表示部は電極および前記電極に接続された第１の薄膜トランジスタを有し、前記額縁領域には、駆動回路を構成する第２の薄膜トランジスタを有し、前記第１および第２の薄膜トランジスタと、前記薄膜ダイオードとは、同一の基板上に形成されており、前記第１および第２の薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、前記チャネル領域の導電性を制御するゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを含み、前記薄膜ダイオードは、ｎ型領域、ｐ型領域、およびｎ型領域とｐ型領域との間に設けられた真性領域を含む半導体層を有し、前記第１および第２の薄膜トランジスタの半導体層および前記薄膜ダイオードの半導体層は、同一の非晶質半導体膜を結晶化することによって形成された結晶質半導体層であり、前記第２の薄膜トランジスタの半導体層は、前記非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を含み、前記第１の薄膜トランジスタおよび薄膜ダイオードの半導体層は、前記触媒元素を実質的に含んでいない。
前記額縁領域において、前記第２の薄膜トランジスタにより構成される駆動回路は、各表示部に接続された前記第１の前記薄膜トランジスタを駆動する駆動回路であってもよい。
前記額縁領域において、前記第２の薄膜トランジスタにより構成される駆動回路は、前記薄膜ダイオードを含む光センサー部を駆動する駆動回路であってもよい。
前記基板は透光性を有し、前記薄膜ダイオードは、前記薄膜ダイオードの半導体層と前記基板との間に配置された遮光層をさらに備えており、前記遮光層は、前記基板の裏面から見たとき、前記薄膜ダイオードの半導体層における少なくとも真性領域と重なるように形成されていることが好ましい。
上記表示装置はバックライトをさらに備えてもよい。
前記光センサー部を複数有しており、前記複数の光センサー部は、それぞれ、各表示部または２以上の表示部からなるセットに対応して前記表示領域に配置されていてもよい。
前記バックライトは、前記バックライトから出射する光の輝度を調整するバックライト制御回路を有しており、前記光センサー部は、前記額縁領域に配置され、外光の照度に基づく照度信号を生成して前記バックライト制御回路に出力してもよい。
本発明によると、同一基板上に形成されたＴＦＴおよびＴＦＤを備えた半導体装置において、ＴＦＴおよびＴＦＤの半導体層が、それぞれに要求されるデバイス特性に応じて最適化されているので、良好な特性を有するＴＦＴおよびＴＦＤを備えた半導体装置を提供できる。
本発明は、センサー機能付きの液晶表示装置に好適に用いられ得る。本発明を、例えば駆動回路に用いられるＴＦＴおよび画素電極をスイッチングするためのＴＦＴと、光センサーとして利用されるＴＦＤとを備えた液晶表示装置に適用すると、高い電界効果移動度及び低閾値電圧を有するＴＦＴと、暗電流値が低く光に対するＳＮ比（明暗での電流値比）が高いＴＦＤとを、同一の非晶質半導体膜を用いて形成できるので有利である。特に、ＴＦＴの電界効果移動度を大きく左右するチャネル領域、および、ＴＦＤの光感度に大きく影響する真性領域における結晶状態をそれぞれ最適化することにより、それぞれの半導体素子に最適な素子特性を得ることができる。
さらに、本発明によると、同一基板上に形成されたＴＦＴおよびＴＦＤを備えた高性能な半導体装置を、製造工程や製造コストを増大させることなく製造でき、製品のコンパクト化、高性能化、低コスト化を図ることができる。
本発明による第１実施形態の半導体装置の模式的な断面図である。 （Ａ）から（Ｉ）は、本発明による第１実施形態の半導体装置の製造工程を示す模式的な工程断面図である。 （Ａ）から（Ｆ）は、本発明による第２実施形態の半導体装置の製造工程を示す模式的な工程断面図である。 （Ａ）から（Ｅ）は、本発明による第３実施形態の半導体装置の製造工程を示す模式的な工程断面図である。 （Ｆ）から（Ｈ）は、本発明による第３実施形態の半導体装置の製造工程を示す模式的な工程断面図である。 （Ｉ）から（Ｋ）は、本発明による第３実施形態の半導体装置の製造工程を示す模式的な工程断面図である。 （Ａ）から（Ｅ）は、本発明による第４実施形態の半導体装置の製造工程を示す模式的な工程断面図である。 （Ａ）から（Ｅ）は、本発明による第５実施形態の半導体装置の製造工程を示す模式的な工程断面図である。 光センサーＴＦＤの回路図である。 光センサー方式のタッチパネルの構成図である。 本発明による第６実施形態のタッチパネル方式の液晶表示装置における背面基板を例示する模式的な平面図である。 本発明による第６実施形態のアンビニエントライトセンサー付き液晶表示装置を例示する斜視図である。 （Ａ）から（Ｃ）は、光センサーＴＦＤにおける暗電流、明電流、明暗比の特性を示す図である。
以下、本発明による実施形態の半導体装置およびその製造方法を説明する。
本実施形態の半導体装置は、薄膜トランジスタと薄膜ダイオードとを備えている。薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、半導体層の上に設けられたゲート絶縁膜と、チャネル領域の導電性を制御するゲート電極とを有する。また、薄膜ダイオードは、少なくともｎ型領域とｐ型領域とを含む半導体層を有する。薄膜トランジスタの半導体層と、薄膜ダイオードの半導体層とは、同一の非晶質半導体膜を結晶化させて得られた結晶質半導体層である。薄膜トランジスタの半導体層は、非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を含んでいる。一方、薄膜ダイオードの半導体層は実質的に触媒元素を含んでいない。
薄膜トランジスタの半導体層は、触媒元素を用いて結晶化された結晶化領域を含んでいる。より具体的には、非晶質半導体膜に結晶化を促進する作用を有する金属元素（触媒元素）を添加した後、加熱処理を施すことにより結晶化させた結晶化領域を含んでいる。このような結晶化領域は、結晶粒の配向方向が揃った連続粒界結晶シリコン（Ｃｏｎｔｉｎｕｏｕｓ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ：ＣＧシリコン）からなる。ＣＧシリコンの結晶ドメイン（ほぼ同一の面方位領域）の大きさは約２μｍ以上約８μｍ以下であり、通常のレーザー結晶化によって作製された多結晶シリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ：ＬＰＳ）膜の平均結晶粒径（典型的には約２００ｎｍ）よりも大きく、且つ、結晶粒の配向性が高いことから、優れた電気特性（例えば高い移動度）を有している。
一方、薄膜ダイオードの半導体層は、触媒元素を用いない方法で結晶化された結晶質領域を含んでいる。好ましくは、非晶質半導体膜にレーザー光を照射することにより結晶化された結晶質半導体層であり、上記多結晶シリコン（ＬＰＳ）からなり、その平均結晶粒径は例えば５０ｎｍ以上５００ｎｍ以下である。後述するように、このような結晶質半導体層は触媒元素を実質的に含まないので、暗電流の上昇を抑えて高いＳ／Ｎ比を実現できる。
また、薄膜ダイオードの半導体層は、ｎ型領域とｐ型領域との間に位置する真性領域を含み、真性領域は、触媒元素を実質的に含まない。また、好ましくは、薄膜ダイオードの半導体層は、ｎ型領域とｐ型領域との間に位置する真性領域を含み、真性領域は、非晶質半導体膜にレーザー光を照射することにより結晶化された結晶質半導体層である。
上記実施形態の半導体装置では、ＴＦＴおよびＴＦＤのそれぞれが、その素子に最適な素子特性を実現できる。また、同一の非晶質半導体膜を用いて形成された結晶質半導体層を用いているので、同一基板上に、上記のようなＴＦＴおよびＴＦＤを備えた半導体装置が、簡便な方法で得られ、且つシンプルな素子構成を実現できる。
さて、触媒元素を用いて結晶化された結晶質半導体層は、その高い結晶性により高移動度を有する。従って、駆動回路に用いられるような高い電界効果移動度や低閾値電圧が求められるＴＦＴに適している。さらに、一般的には、半導体層の結晶性が高い方が、ＴＦＴオフ動作時のリーク電流が低減し、ＯＮ／ＯＦＦ比も向上する。すなわち、画素電極をスイッチングするためのＴＦＴとしても適している。これは、同様に、ＴＦＤについても同じことが言え、結晶性の高い方が、順方向での電流値は当然のことながら高まる。そして、ＴＦＤに逆バイアスを加えてＯＦＦ状態にした際も、そのリーク電流値は、結晶性が高い方が低下すると考えられていた。
しかしながら、本発明者らが確認したところ、全く異なる結果が得られた。ＴＦＤに逆バイアスをかけた状態にして、その半導体層に光を照射すると、リーク電流が増加する。この電流変化を利用して光センサーとして利用することができる。逆バイアスをかけた状態で、暗闇でのリーク電流を「暗電流」、光を照射した状態でのリーク電流を「明電流」と呼称すると、ＴＦＤのデバイス性能としてのＳＮ比は、明電流と暗電流との比と考えられる。
本発明者らは、同一の非晶質半導体膜に対して、触媒元素を用いた加熱処理により結晶化した結晶質半導体層と、触媒元素を用いないで結晶化した結晶質半導体層との特性を比較したところ、図１３（Ａ）〜（Ｃ）に示すような結果を得た。
図１３（Ａ）は、ＴＦＤに印加するアノード電圧Ｖａに対する暗電流の依存性を示すグラフである。横軸がアノード電圧Ｖａであり、マイナス値はＴＦＤに対して逆方向のバイアスであることを示している。縦軸は暗電流であり、ＴＦＤ半導体層の幅Ｗに対して規格化した、単位幅当たりの電流値を示す。ここで、１Ａは、触媒元素を用いて結晶化した半導体層、２Ａは、触媒元素を用いないで結晶化した半導体層の特性を示している。
図１３（Ｂ）は、明電流のＶａ依存性を示すグラフである。横軸は、図１３（Ａ）と同様に、ＴＦＤに印加するアノード電圧Ｖａであり、縦軸は、１００００ｌｕｘの光を照射したときの明電流を示す。ここで、明電流は、図１３（Ａ）に示すグラフと同様、ＴＦＤ半導体層の幅Ｗに対して規格化した、単位幅当たりの電流値を示している。１Ｂは、触媒元素を用いて結晶化した半導体層の特性であり、２Ｂは、触媒元素を用いないで結晶化した半導体層の特性を示している。
図１３（Ｃ）は、これらの半導体層の明電流／暗電流の比を、Ｓ／Ｎ比として縦軸に取り、Ｖａとの依存性を表したグラフである。ここで、１Ｃは、触媒元素を用いて結晶化した半導体層、２Ｃは、触媒元素を用いないで結晶化した半導体層の特性を示している。どの領域のＶａに対しても、触媒元素を用いた半導体層（１Ｃ）の方が、触媒元素を用いない半導体層（２Ｃ）よりも高いＳ／Ｎ比が得られることがわかる。アノード電圧に対する暗電流、明電流およびＳ／Ｎ比の具体的な数値を表１に示す。
Figure 0005096572
ＴＦＤに印加されるアノード電圧Ｖａの値は、必要とされる電子機器において異なる。一例として、−７Ｖの場合を考えると、触媒元素を用いて結晶化させた半導体層に比べて、触媒元素を用いないで結晶化させた半導体層では、暗電流が約１／５に下がり、明電流は約１．３倍に上がり、その結果、Ｓ／Ｎ比は約６倍に高まる。特に、暗電流が顕著に低下しており、これによりＳ／Ｎ比の大幅な改善が図れている。
この原因を調べるため、触媒元素を用いずに結晶化させた半導体層に対して、触媒元素を結晶化後に添加したところ、暗電流は上昇し、大きく悪化することを確認した。すなわち、暗電流を悪化させる原因は、半導体層の結晶性ではなく、触媒元素の存在であることが分かった。
なお、触媒元素のうち半導体層中でシリサイドのような析出物を形成したものは結晶化後に行うゲッタリング工程によって取り除かれるので、触媒元素を用いて結晶化させた半導体層に残存する触媒元素は固溶した状態である。従来、ＴＦＴにおいては、固溶した状態の触媒元素による悪影響は見られなかった。しかしながら、光センサーとして用いるようなＴＦＤでは、半導体層に固溶した状態の触媒元素が含まれていても特性に悪影響を及ぼすことがわかる。これは、ＴＦＤでは、ＴＦＴに比べて、暗電流値を極限まで小さく抑えることが要求されるため、ＴＦＴ以上にリーク電流に対する触媒元素の影響が強く現れ、デメリットとして顕在化するからである。
したがって、本実施形態では、同一基板上に形成され、同一の非晶質半導体膜を結晶化させて成る結晶質半導体層により半導体層が構成されるＴＦＴとＴＦＤとにおいて、触媒元素を利用して結晶化させた半導体層を用いて、高い電界効果移動度及び低閾値電圧を有するＴＦＴを形成するとともに、触媒元素を用いずに結晶化させた半導体層を用いて、光センサーとして利用するＴＦＤとして、外光に対する感度、光に対するＳＮ比（明暗での電流値比）の高いＴＦＤを形成することが可能になる。特に、触媒元素を用いて結晶化させた領域からＴＦＴの電界効果移動度を大きく左右するチャネル領域を形成し、触媒元素を用いずに結晶化させた領域からＴＦＤの光感度に大きく影響する真性領域を形成することにより、それぞれの半導体素子に最適な素子特性を得ることができる。
これらＴＦＴとＴＦＤの半導体層は、非晶質半導体膜に触媒元素を選択的に添加し、添加された領域のみを結晶化して、それ以外の領域を非晶質のまま残すことによって簡便に作り分けることができる。非晶質のまま残した領域に対しては、その後、レーザー光を照射させて結晶化させればよい。すなわち、ＴＦＤの半導体層あるいはその真性領域は、非晶質半導体膜にレーザー光を照射し結晶化させた結晶質半導体層であることが好ましい。
このとき、レーザー光を基板全体に照射することで、触媒元素を添加し加熱処理により結晶化させた領域に対してもレーザー光が照射され、その領域の結晶性をより高めることができる。すなわち、実施形態として、ＴＦＴの半導体層のチャネル領域は、非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を添加し加熱処理により結晶化させた後、レーザー光を照射することにより再結晶化された結晶質半導体層であることが好ましい。これにより、レーザー照射に際して、非晶質領域への位置制御を行う必要が無く、生産性の高い簡便な方法にて行うことができる。
また、非晶質半導体膜に触媒元素を添加し、加熱処理によって結晶化させると、ミクロな柱状結晶の集まりで構成された結晶質半導体層が得られる。このときの結晶成長の方向性を制御することにより、柱状結晶の方向性を概ね制御することができる。そこで、ＴＦＴの半導体層において、チャネル領域は、柱状結晶の集まりで構成され、各々の柱状結晶の成長方向を、薄膜トランジスタにおけるキャリアの移動方向に対して概ね平行とすることにより、より高い電流駆動能力を持つＴＦＴが実現できる。
ＴＦＴの半導体層のうち少なくともチャネル領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成されていることが好ましい。さらには、ＴＦＴの半導体層において、少なくともチャネル領域は、結晶の（１１０）面、あるいは／および（２１１）面となる面方位で、主に構成されていることが好ましい。具体的には、結晶質半導体層の結晶の面配向の割合は、〈１１１〉晶帯面の中でも、特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の領域が占められていることが好ましい。
非晶質半導体膜に触媒元素を添加して加熱処理を行うと、触媒元素の強い成長方位依存性により〈１１１〉方向へと横方向（基板に平行な方向）に結晶成長が進行する。その結果として、得られた結晶質半導体膜の膜表面では、〈１１１〉方向に垂直な面方位の集まりになる。これが〈１１１〉晶帯面である。その中でも、特に配向性が強い面方位は（１１０）面、（２１１）面である。〈１１１〉晶帯面は、他の面に比べてホール移動度が非常に高く、ｎチャネル型ＴＦＴに比べ性能の劣るｐチャネル型ＴＦＴの性能を特に向上でき、ＴＦＴを用いた半導体回路においてバランスがとり易いというメリットがある。特に、（１１０）面、（２１１）面の２つの結晶面が、その傾向が強い。したがって、これらの結晶面方位は、ＴＦＴを構成する上で、非常に適した面方位である。
これに対して、ＴＦＤの半導体層は、結晶の（１００）面、あるいは／および（１１１）面となる面方位で、主に構成されていることが好ましい。さらに、ＴＦＤの半導体層は、ｎ型領域とｐ型領域との間に位置する真性領域を含み、真性領域は、結晶の（１００）面、あるいは／および（１１１）面となる面方位で、主に構成されていることが好ましい。
一般的に触媒元素を用いない結晶化では、半導体膜下地の絶縁体（特に非晶質二酸化ケイ素の場合）の影響、あるいは半導体層表面（真空界面）の影響で、結晶質半導体膜の面配向は、（１１１）面あるいは／および（１００）面に向きやすい。この場合、ＴＦＤでは高い光感度が得られるようである。図１３（Ａ）に示す暗電流は、触媒元素の存在あるいは濃度により大きく左右されるが、図１３（Ｂ）の明電流は、結晶方位に影響する傾向が見られている。その結果、同一の非晶質半導体膜を結晶化させて形成した半導体層を用いて、ＴＦＴおよびＴＦＤのそれぞれに要求される最適な素子特性を同時に実現できる。
ここで、ＴＦＴの半導体層のチャネル領域においては、触媒元素は析出しておらず固溶した状態で含まれることが好ましい。半導体層では、その固溶度を超える濃度の触媒元素は、シリサイド化合物のような形で析出している。触媒元素による結晶成長には、シリサイド化合物の形態への変化が必須であるため、結晶成長後にはシリサイド化合物が必ず残る。しかしながら、これらのシリサイド化合物は、ＴＦＴの半導体層において、電気的特性、特にオフ動作時のリーク電流に悪影響を与えるため、最終のデバイスにおいては、取り除かれる必要がある。したがって、本発明のＴＦＴの半導体層のチャネル領域は、触媒元素を含むが、それらは析出しておらず固溶した状態であることが望ましい。
このような形態を実現するために、ＴＦＴの半導体層のソース領域あるいはドレイン領域の触媒元素濃度は、チャネル領域の触媒元素濃度よりも高いことが好ましい。また、ＴＦＴの半導体層は、ソース領域およびドレイン領域とは別にゲッタリング領域を有し、ゲッタリング領域の触媒元素濃度は、チャネル領域、ソース領域およびドレイン領域の触媒元素濃度よりも高いことが好ましい。このように、製造工程でゲッタリング領域として利用した領域を除去せずにＴＦＴ完成後も残しておくことにより、チャネル領域外へ触媒元素をゲッタリングする作用が、製造工程内だけでなく、素子の完成後も継続して得られる。
結晶化に用いられる触媒元素としては、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕからなる群から選ばれた一種または複数種の元素を用いることができる。これらから選ばれた一種または複数種類の元素であれば、微量で非晶質半導体膜の結晶化を促進する効果がある。それらの中でも、特にＮｉを用いた場合に最も顕著な効果を得ることができる。
本実施形態における薄膜トランジスタは、ｎチャネル型薄膜トランジスタであってもよいし、ｐチャネル型薄膜トランジスタであってもよい。また、本実施形態の半導体装置は、ｎチャネル型およびｐチャネル型の薄膜トランジスタを含む複数の薄膜トランジスタを有していてもよい。また、本実施形態の半導体装置は、前述したそれぞれの結晶状態を有するＴＦＴおよびＴＦＤ以外に、他の結晶状態を有するＴＦＴ、ＴＦＤを有していてもよい。例えば、一部のＴＦＴは、ＴＦＤと同様に触媒元素を添加せずに結晶化させた半導体層を用いるといったように、複数のＴＦＴに対して、それぞれ作り分けを行ってもよい。
本実施形態は、例えばセンサー機能付きの液晶表示装置や有機ＥＬ表示装置等の電子機器に好適に用いられ得る。本実施形態をセンサー機能付きの表示装置に適用すると、次のようなメリットがある。
液晶表示装置や有機ＥＬ表示装置において、同一基板上に画素部を含む表示領域と駆動回路とを設けることにより、よりコンパクトで、より高解像度な表示装置が開発されている。さらに、その基板上にメモリ回路やクロック発生回路等のロジック回路を内蔵する構成（システムオンパネル）によると、表示装置の小型化や軽量化だけでなく、製造コストを削減でき、また製品の信頼性を高めることも可能になる。このような表示装置の画素部には、スイッチング素子としてＴＦＴが一般的に利用され、また、駆動回路やロジック回路にもＴＦＴが利用されている。このような表示装置に従来の表示素子とは異なる機能を付加して高機能化を行う取組みの一例として、ＴＦＴと共にＴＦＤを同一基板上に作製し、ＴＦＴでは得られないＴＦＤのデバイス特性を利用することにより、表示エリア内外に光センサーが組み込まれたセンサー機能付きの表示装置等の電子機器が考えられる。
これらの電子機器における光センサーの利用用途として、光センサー部は、表示部の輝度を調整するためのアンビニエントセンサーであってもよいし、光センサー部は、表示部のタッチパネルセンサーであってもよい。これらの用途では、表示部と光センサー部とを有する電子機器として、商品としての高い相乗効果が得られ、幅広いアプリケーションに適用できる。
センサー機能付き表示装置を作製しようとすると、画素部においてスイッチング素子として利用されるＴＦＴと、駆動回路などを構成するＴＦＴと、光センサーとして利用されるＴＦＤとを同一基板上に形成することが望まれる。非晶質半導体膜に対して、公知の結晶化方法で結晶化を行って結晶質半導体膜を形成し、その結晶質半導体膜を用いてＴＦＴおよびＴＦＤの半導体層を形成すると、これらの素子を一体的に形成できる。しかしながら、公知の結晶化方法によると、同一の結晶質半導体膜をＴＦＴおよびＴＦＤのそれぞれの半導体層に利用しており、それぞれの素子に求められる特性に応じてそれぞれ最適化することができない。
これに対し、本実施形態によると、複数の表示部を有する表示領域と、表示領域の周辺に位置する額縁領域とを備えた表示装置であって、薄膜ダイオードを含む光センサー部をさらに備え、各表示部は電極および電極に接続された薄膜トランジスタを有し、薄膜トランジスタと、薄膜ダイオードとは、同一の基板上に形成されており、薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、チャネル領域の導電性を制御するゲート電極と、半導体層とゲート電極との間に設けられたゲート絶縁膜とを含み、薄膜ダイオードは、ｎ型領域、ｐ型領域、およびｎ型領域とｐ型領域との間に設けられた真性領域を含む半導体層を有し、薄膜トランジスタの半導体層および薄膜ダイオードの半導体層は、同一の非晶質半導体膜を結晶化することによって形成された結晶質半導体層であり、薄膜トランジスタの半導体層のうち少なくともチャネル領域は、非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を添加し加熱処理により結晶化されたものであり、薄膜ダイオードの半導体層の真性領域における触媒元素の濃度は、薄膜トランジスタの半導体層のチャネル領域における触媒元素の濃度よりも低い。さらには、薄膜ダイオードの半導体層の真性領域は、実質的には触媒元素を含まないことが好ましい。また、薄膜ダイオードの半導体層の真性領域は、非晶質半導体膜にレーザー光を照射することにより結晶化された結晶質半導体層であることが好ましい。このように、触媒元素により結晶化されたＴＦＴの半導体層と、ＴＦＴの半導体層よりも触媒元素濃度の低いＴＦＤの半導体層とを同一の基板上に形成することができるので、高い電界効果移動度を有する画素スイッチング用ＴＦＴと、外光に対する明暗比の高い光センサー用のＴＦＤを一体的に形成することができる。従って、高い表示特性を維持しつつ、高性能なセンサー機能が付加されたコンパクトな表示装置を実現できる。
さらに、本実施形態によると、薄膜トランジスタの半導体層および薄膜ダイオードの半導体層と同一の非晶質半導体膜を用いて、基板上にコンデンサーの片側の電極となる結晶質半導体層を形成できる。コンデンサーの片側の電極となる半導体層の触媒元素の濃度は、薄膜トランジスタの半導体層のチャネル領域における触媒元素の濃度よりも低い。コンデンサーの電極は、高い結晶性を有する必要はなく、電極として作用すればよい。むしろ、ミクロ的なエッチピット等の表面形状が、コンデンサーを構成する絶縁膜のカバレッジ不足を引き起こすことによる絶縁リークが懸念される。したがって、コンデンサー部分の触媒元素濃度を低くする、あるいは触媒元素を実質含まないように構成することで、触媒元素による悪影響、特にシリサイド化合物がＨＦ等でエッチングされて生じるエッチピットを防ぐことができ、コンデンサーの絶縁リークの不良率を低減できる。
コンデンサーの片側の電極となる半導体層は、薄膜トランジスタの半導体層のソース領域あるいはドレイン領域と繋がっていてもよい。そのようにすることで、画素部のレイアウトの効率化が図れ、開口率が高められる。
また、本実施形態によると、複数の表示部を有する表示領域と、表示領域の周辺に位置する額縁領域とを備えた表示装置であって、薄膜ダイオードを含む光センサー部をさらに備え、各表示部は電極および前記電極に接続された第１の薄膜トランジスタを有し、額縁領域には、駆動回路を構成する第２の薄膜トランジスタを有し、第１および第２の薄膜トランジスタと、薄膜ダイオードとは、同一の基板上に形成されており、第１および第２の薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、チャネル領域の導電性を制御するゲート電極と、半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを含み、薄膜ダイオードは、ｎ型領域、ｐ型領域、およびｎ型領域とｐ型領域との間に設けられた真性領域を含む半導体層を有し、第１および第２の薄膜トランジスタの半導体層および薄膜ダイオードの半導体層は、同一の非晶質半導体膜を結晶化することによって形成された結晶質半導体層であり、第１および第２の薄膜トランジスタの半導体層のうち、少なくともチャネル領域は、非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を添加し加熱処理により結晶化されたものであり、薄膜ダイオードの半導体層の真性領域における触媒元素の濃度は、第１および第２の薄膜トランジスタの半導体層のチャネル領域における触媒元素の濃度よりも低い。さらには、薄膜ダイオードの半導体層の真性領域は、実質的には触媒元素を含まないことが好ましい。さらには、薄膜ダイオードの半導体層の真性領域は、非晶質半導体膜にレーザー光を照射することにより結晶化された結晶質半導体層であることが好ましい。このように、触媒元素により結晶化されたＴＦＴの半導体層と、ＴＦＴの半導体層よりも触媒元素濃度の低いＴＦＤの半導体層とを同一の基板上に形成することができるので、高い電界効果移動度を有する画素スイッチング用ＴＦＴや周辺駆動回路用ＴＦＴと、外光に対する明暗比の高い光センサー用のＴＦＤを一体的に形成することができる。従って、高い表示特性を維持しつつ、高性能なセンサー機能が付加されたコンパクトな表示装置を実現できる。
あるいは、本実施形態によると、複数の表示部を有する表示領域と、表示領域の周辺に位置する額縁領域とを備えた表示装置であって、薄膜ダイオードを含む光センサー部をさらに備え、各表示部は電極および電極に接続された第１の薄膜トランジスタを有し、額縁領域には、駆動回路を構成する第２の薄膜トランジスタを有し、第１および第２の薄膜トランジスタと、薄膜ダイオードとは、同一の基板上に形成されており、第１および第２の薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、チャネル領域の導電性を制御するゲート電極と、半導体層とゲート電極との間に設けられたゲート絶縁膜とを含み、薄膜ダイオードは、ｎ型領域、ｐ型領域、およびｎ型領域とｐ型領域との間に設けられた真性領域を含む半導体層を有し、第１および第２の薄膜トランジスタの半導体層および薄膜ダイオードの半導体層は、同一の非晶質半導体膜を結晶化することによって形成された結晶質半導体層であり、第２の薄膜トランジスタの半導体層のうち、少なくともチャネル領域は、非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を添加し加熱処理により結晶化されたものであり、薄膜ダイオードの半導体層の真性領域における触媒元素の濃度および第１の薄膜トランジスタの半導体層のチャネル領域における触媒元素の濃度は、第２の薄膜トランジスタの半導体層のチャネル領域における触媒元素の濃度よりも低い。さらには、薄膜ダイオードの半導体層の真性領域および第１の薄膜トランジスタの半導体層のチャネル領域は、実質的には触媒元素を含まないことが好ましい。さらには、薄薄膜ダイオードの半導体層の真性領域および第１の薄膜トランジスタの半導体層のチャネル領域は、非晶質半導体膜にレーザー光を照射することにより結晶化された結晶質半導体層であることが好ましい。本実施形態では、触媒元素により結晶化された半導体膜で全てのＴＦＴの半導体層を構成するのではなく、一部のＴＦＴ（第２のＴＦＴ）の半導体層のみを形成し、そのＴＦＴの半導体層よりも触媒元素濃度の低い半導体膜で、他のＴＦＴ（第１のＴＦＴ）の半導体層とＴＦＤの半導体層とを同一の基板上に形成する。これにより、周辺駆動回路用ＴＦＴでは高い電界効果移動度を実現し、画素スイッチング用ＴＦＴでは、触媒元素に起因するＴＦＴオフ動作時のリーク電流を極力抑え、低いオフ電流特性を実現できる。また、光センサー部では、外光に対する明暗比の高い光センサー用のＴＦＤが一体的に形成することができる。従って、高い表示特性を維持しつつ、高性能なセンサー機能が付加されたコンパクトな表示装置を実現できる。
ここで、額縁領域において、第２の薄膜トランジスタにより構成される駆動回路は、各表示部に接続された第１の薄膜トランジスタを駆動する駆動回路であってもよい。また、額縁領域において、第２の薄膜トランジスタにより構成される駆動回路は、薄膜ダイオードを含む光センサー部を駆動する駆動回路であってもよい。あるいは、その両方を含むものであってもよい。
加えて、本実施形態によると、第１および第２の薄膜トランジスタの半導体層および薄膜ダイオードの半導体層と、同一の非晶質半導体膜を結晶化することによって形成された結晶質半導体層を、片側の電極に用いたコンデンサーを含み、コンデンサーの片側の電極となる半導体層の触媒元素の濃度は、第２の薄膜トランジスタの半導体層のチャネル領域における触媒元素の濃度よりも低い。さらには、コンデンサーの片側の電極となる半導体層は、実質的には触媒元素を含まないことが好ましい。さらには、コンデンサーの片側の電極となる半導体層は、非晶質半導体膜にレーザー光を照射することにより結晶化された結晶質半導体層であることが好ましい。ここで、コンデンサーの片側の電極となる半導体層は、第１の薄膜トランジスタの半導体層のソース領域あるいはドレイン領域と繋がっていることが好ましい。
このように、ＴＦＤを光センサーとして利用する場合、活性層となる半導体層は外光に対してのみ反応する必要があるが、それに対し、透過型の液晶表示装置では、バックライトが必要となるため、バックライトからの光を検知しないように、バックライト側に遮光層を設ける必要が生じる。一般的には、アクティブマトリクス基板裏面側にバックライトが設けられるため、ＴＦＤの活性領域となる半導体層の下側に遮光層を設ける必要がある。従って、本実施形態における薄膜ダイオードは、透光性を有する基板上に形成され、薄膜ダイオードの半導体層と基板との間に配置された遮光層をさらに備えており、遮光層は、基板の裏面から見たとき、薄膜ダイオードの半導体層における少なくとも真性領域と重なるように形成されていることが好ましい。ここで、遮光膜としては、光を遮光する必要があるため金属系の材料が望ましい。特に、後の製造工程において、熱処理工程に耐え得ることができる高融点メタル材料が望ましい。
本発明による半導体装置の製造方法の実施形態は、表面に非晶質半導体膜が形成された基板を用意する工程と、非晶質半導体膜の一部に、結晶化を促進する触媒元素を選択的に添加する工程と、触媒元素を選択的に添加した非晶質半導体膜に対して加熱処理を行って、非晶質半導体膜のうち触媒元素が添加された部分を結晶化させて触媒利用結晶化領域を形成し、触媒元素が添加されなかった部分を非晶質領域のまま残す工程と、触媒利用結晶化領域および非晶質領域にレーザー光を照射して、触媒利用結晶化領域をさらに結晶化させる、あるいは再結晶化させることによって形成された高結晶質領域と、非晶質領域を結晶化させることによって形成された低結晶質領域とを含む結晶質半導体膜を得る工程と、結晶質半導体膜の前記高結晶質領域を用いて、後に薄膜トランジスタの活性領域となる第１の島状半導体層の少なくとも一部の領域を形成し、結晶質半導体膜の低結晶質領域を用いて、後に薄膜ダイオードの活性領域となる第２の島状半導体層の少なくとも一部の領域を形成する工程とを包含する。
上記製造方法では、結晶質半導体膜の高結晶質領域を用いて、後に薄膜トランジスタのチャネル領域となる領域を形成することが好ましい。また、結晶質半導体膜の低結晶質領域を用いて、後に薄膜ダイオードの真性領域となる領域を形成することが好ましい。あるいは、結晶質半導体膜の高結晶質領域を用いて、第１の島状半導体層全体を形成することが好ましい。また、結晶質半導体膜の低結晶質領域を用いて、第２の島状半導体層全体を形成することが好ましい。
なお、ここでいう「高結晶質領域」とは、触媒元素を利用して結晶化させた後、さらにレーザー光によって結晶化または再結晶化させて得られた、結晶性の高い領域をいう。高結晶質領域は、好ましくは連続粒界シリコンからなる。結晶方向は横方向であり（基板と平行な方向）、各結晶ドメインの大きさは２μｍ以上８μｍ以下と比較的大きい。また、上述したような特有の面方位を有する。一方、「低結晶質領域」とは、触媒元素を用いないで結晶化させたため、一般的な低温ポリシリコンと同様の多結晶シリコンからなる。結晶方向は基板側から上方に向かう方向（基板と垂直な方向）であり、各結晶粒の大きさは５０ｎｍ以上５００ｎｍ以下と小さい。
また、本発明による半導体装置の製造方法の他の実施形態は、表面に非晶質半導体膜が形成された基板を用意する工程と、非晶質半導体膜の一部に、結晶化を促進する触媒元素を選択的に添加する工程と、触媒元素を選択的に添加した非晶質半導体膜に対して加熱処理を行って、非晶質半導体膜のうち、触媒元素が添加された部分を結晶化させて第１触媒利用結晶化領域を形成し、さらに第１触媒利用結晶化領域の周辺部へと横方向（基板に対して水平な方向）に結晶成長させて第２触媒利用結晶化領域を形成し、触媒元素が添加されておらず結晶化領域が到達していない部分を非晶質領域のまま残す工程と、第１および第２触媒利用結晶化領域および非晶質領域にレーザー光を照射して結晶質半導体膜を得る工程であって、第１触媒利用結晶化領域をさらに結晶化させる、あるいは再結晶化させることによって第１高結晶質領域と、第２触媒利用結晶化領域をさらに結晶化させる、あるいは再結晶化させることによって第２高結晶化領域と、非晶質領域を結晶化させることによって低結晶質領域とを形成する工程と、結晶質半導体膜の第２高結晶質領域を用いて、後に薄膜トランジスタの活性領域となる第１の島状半導体層の少なくとも一部を形成し、結晶質半導体膜の低結晶質領域を用いて、後に薄膜ダイオードの活性領域となる第２の島状半導体層の少なくとも一部を形成する工程とを包含する。
上記製造方法では、結晶質半導体膜の第２高結晶質領域を用いて、後に薄膜トランジスタのチャネル領域となる領域を形成することが好ましい。また、結晶質半導体膜の低結晶質領域を用いて、後に薄膜ダイオードの真性領域となる領域を形成することが好ましい。あるいは、結晶質半導体膜の第２高結晶質領域を用いて、第１の島状半導体層全体を形成することが好ましい。また、結晶質半導体膜の低結晶質領域を用いて、第２の島状半導体層全体を形成することが好ましい。
さらに、結晶質半導体膜の第１高結晶質領域を用いて、後に薄膜トランジスタのソース領域あるいは／およびドレイン領域となる一部の領域を形成してもよい。これにより、触媒元素が選択的に導入された領域も、素子の一部として使用することができ、素子レイアウトの自由度が増すと共に、集積化が図れる。
上述したような製造方法により、ＴＦＴおよびＴＦＤのそれぞれの半導体層、さらにはＴＦＴのチャネル領域とＴＦＤの真性領域に求められる最適の状態をそれぞれ作り分けることができる。ＴＦＴでは高い電界効果移動度により高い駆動能力やスイッチング特性が得られ、ＴＦＤでは低い暗電流により光センサーとして高い明暗比（ＳＮ比）が得られる。その結果、同一の非晶質半導体膜を結晶化させて形成した半導体層を用いて、ＴＦＴおよびＴＦＤのそれぞれに要求される最適な素子特性を同時に実現できる。さらに、これら２種類の半導体素子を同一基板上に製造するにあたり、その製造工程を増やさず、より低い製造コストで、本発明の半導体装置を製造できる。
また、これらの製造方法において、結晶質半導体膜の高結晶質領域（高結晶質領域が第１および第２高結晶化領域を含む場合には第２高結晶質領域）を用いて、後にコンデンサーの片方の電極となる半導体層を形成してもよい。これにより、触媒元素析出物起因のエッチピットによる上層絶縁膜のカバレッジ不良や、絶縁膜への触媒元素の拡散による耐圧低下等の悪影響を抑えることができ、高い信頼性と高い耐圧特性のコンデンサーが得られる。
また、本実施形態はさらに他の薄膜トランジスタ（第２薄膜トランジスタ）をふくんでいてもよい。この場合には、結晶質半導体膜の低結晶質領域を用いて、後に第２の薄膜トランジスタの活性領域となる島状半導体層を形成してもよい。すなわち、一部の薄膜トランジスタにおいては、触媒元素を用いず、ＴＦＤの半導体層と同じ結晶質半導体を用いることで、オフ動作時のリーク電流をさらに下げることができる。この場合は、オン特性は低下するので、適用される表示装置等の仕様に応じて、使い分ければよい。
また、これらの製造方法において、非晶質半導体膜に、その結晶化を促進する触媒元素を添加し、加熱処理を行うことにより少なくとも一部を結晶化させる工程は、開口部を有するマスクを非晶質半導体膜上に形成する工程と、開口部を通して触媒元素を非晶質半導体膜の選択された領域に添加する工程とを含むことが好ましい。このようにして、非晶質半導体膜に選択的に触媒元素をドープし、加熱処理において、触媒元素が選択的に添加された領域からその周辺部へと横方向に結晶成長させ、結晶質半導体膜を形成することで、結晶成長方向がほぼ一方向にそろった良好な結晶質半導体膜を得ることができ、ＴＦＴの電流駆動能力をより高めることが可能である。また、この横方向に結晶成長した領域（第２触媒利用結晶化領域）では、触媒元素が直接添加された領域（第１触媒利用結晶化領域）よりも結晶成長後における触媒元素の膜中濃度が１〜２桁低減できるため、後の工程の負荷及びデバイスへの影響を小さくすることができる。
また、レーザー光を照射する工程では、レーザー照射前の触媒利用結晶化領域の結晶状態が完全にリセットされず、かつ、非晶質領域が結晶化され得る範囲から選択された照射エネルギー密度でレーザー光を照射することが好ましい。この範囲内であれば、ＴＦＴおよびＴＦＤのそれぞれの半導体層、さらにはＴＦＴのチャネル領域とＴＦＤの真性領域をそれぞれ最適に作り分けることができ、ＴＦＴでは高い電界効果移動度により高い駆動能力やスイッチング特性が得られ、ＴＦＤでは低い暗電流により光センサーとして高い明暗比（ＳＮ比）が得られる。
また、これらの製造方法において、前記基板は透光性を有する基板であり、後に薄膜ダイオードの島状半導体層が形成される領域の下部となる部分に、基板裏面からの光を遮光するための遮光層を形成する工程を包含してもよい。これにより、例えば液晶表示装置において、基板裏面側より照射されるバックライト光を効果的に遮光することができ、ＴＦＤ上方の光のみに対して、効率的にセンシングすることができる。
さらに、本発明の製造方法においては、前述の方法により、後に薄膜トランジスタの活性領域となる第１の半導体層と、後に薄膜ダイオードの活性領域となる第２の半導体層とを形成した後、少なくとも、第１の島状半導体層のそれぞれの上にゲート絶縁膜を形成する工程と、第１の島状半導体層の上のゲート絶縁膜上にゲート電極を形成する工程と、第１の島状半導体層の、後のソース領域及びドレイン領域となる領域に、不純物元素をドーピングする工程と、第２の島状半導体層の、後のｎ型領域となる領域に、ｎ型不純物元素をドーピングする工程と、第２の島状半導体層の、後のｐ型領域となる領域に、ｐ型不純物元素をドーピングする工程とを包含する。
これにより、ＴＦＴの半導体層においては、ソース領域及びドレイン領域となるｎ型あるいはｐ型の不純物を形成し、ＴＦＤの半導体層においては、ｎ型不純物領域とｐ型不純物領域とを形成し、それぞれのデバイスを同一基板上に完成させるのであるが、ここで、第１の島状半導体層の、後のソース領域及びドレイン領域となる領域に、不純物元素をドーピングする工程において、第１の島状半導体層の、後のソース領域及びドレイン領域となる領域にドーピングされる不純物元素は、ｎ型不純物元素であり、該工程は、第２の島状半導体層の、後のｎ型領域となる領域に、ｎ型不純物元素をドーピングする工程と、同時に行なわれることが好ましい。すなわち、ｎチャネル型ＴＦＴのソース領域及びドレイン領域を形成するためのドーピング工程と、ＴＦＤのｎ型不純物領域を形成するためのドーピング工程を同一工程として行なうことができ、製造工程を簡略化できる。
また、第１の島状半導体層の、後のソース領域及びドレイン領域となる領域に、不純物元素をドーピングする工程において、第１の島状半導体層の、後のソース領域及びドレイン領域となる領域にドーピングされる不純物元素は、ｐ型不純物元素であり、該工程は、第２の島状半導体層の後のｐ型領域となる領域に、ｐ型不純物元素をドーピングする工程と同時に行なわれることが好ましい。これにより、ｐチャネル型ＴＦＴのソース領域及びドレイン領域を形成するためのドーピング工程と、ＴＦＤのｐ型不純物領域を形成するためのドーピング工程を同一工程として行なうことができ、製造工程を簡略化できる。
第１の島状半導体層は、後にｎチャネル型薄膜トランジスタの活性領域とｐチャネル型薄膜トランジスタの活性領域となる、少なくとも複数の島状半導体層であり、複数の第１の島状半導体層の、後のソース領域及びドレイン領域となる領域に不純物元素をドーピングする工程は、後にｎチャネル型薄膜トランジスタとなる第１の島状半導体層に対しては、ｎ型不純物元素をドーピングし、後にｐチャネル型薄膜トランジスタとなる第１の島状半導体層に対しては、ｐ型不純物元素をドーピングするものであってもよい。該工程のうち、後にｎチャネル型薄膜トランジスタとなる第１の島状半導体層のソース領域及びドレイン領域にｎ型不純物元素をドーピングする工程は、第２の島状半導体層の後のｎ型領域となる領域に、ｎ型不純物元素をドーピングする工程と同時に行なわれ、該工程のうち、後にｐチャネル型薄膜トランジスタとなる第１の島状半導体層のソース領域及びドレイン領域にｐ型不純物元素をドーピングする工程は、第２の島状半導体層の後のｎ型領域となる領域にｐ型不純物元素をドーピングする工程と同時に行なわれることが好ましい。
これにより、ＣＭＯＳ構成のＴＦＴ回路を形成する場合、そのｎチャネル型ＴＦＴのソース領域及びドレイン領域を形成するためのドーピング工程と、ＴＦＤのｎ型不純物領域を形成するためのドーピング工程を、同一工程として行なうことができるだけでなく、ｐチャネル型ＴＦＴのソース領域及びドレイン領域を形成するためのドーピング工程と、ＴＦＤのｐ型不純物領域を形成するためのドーピング工程も、同一工程として行なうことができ、製造工程を大きく簡略化できる。そして、本発明の目的とする同一基板上に形成されるＴＦＴとＴＦＤとにおいて、共にそれぞれの半導体素子に最適な結晶状態を有する結晶質半導体膜を有し、良好な特性を有するＴＦＴとＴＦＤとを備える半導体装置を、その製造工程を増やすことなく、より低い製造コストで提供することができる。
また、これらの製造方法において、第２の島状半導体層の後のｎ型領域となる領域に、ｎ型不純物元素をドーピングする工程と、第２の島状半導体層の後のｐ型領域となる領域に、ｐ型不純物元素をドーピングする工程は、第２の島状半導体層において、ｎ型領域となる領域とｐ型領域となる領域との間に、２つのドーピング工程においてドーピングされない領域（真性領域）が形成されるように行なわれることが好ましい。
（第１実施形態）
本発明による第１の実施形態の半導体装置を説明する。本実施形態の半導体装置は、同一の基板上に形成されたｎチャネル型ＴＦＴとＴＦＤとを備えており、例えばセンサー部を備えたアクティブマトリクス型の表示装置として用いられる。
図１は、本実施形態の半導体装置の一例を示す模式的な断面図である。本実施形態の半導体装置は、典型的には、同一基板上に設けられた複数のＴＦＴおよび複数のＴＦＤを有するが、ここでは、単一のＴＦＴおよび単一のＴＦＤのみの構成を図示している。
本実施形態の半導体装置は、基板１０１の上に下地膜１０３、１０４を介して形成された薄膜トランジスタ１２６と薄膜ダイオード１２７とを備えている。薄膜トランジスタ１２６は、チャネル領域１１６、ソース領域およびドレイン領域１１４を含む半導体層１０９ｔと、半導体層１０９ｔの上に設けられたゲート絶縁膜１１０と、チャネル領域１１６の導電性を制御するゲート電極１１１と、ソース領域およびドレイン領域１１４にそれぞれ接続された電極・配線１２４を有する。また、薄膜ダイオード１２７は、少なくともｎ型領域１１５とｐ型領域１１９とを含む半導体層１０９ｄと、ｎ型領域１１５およびｐ型領域１１９にそれぞれ接続された電極・配線１２５とを有する。図示する例では、半導体層１０９ｄにおけるｎ型領域１１５とｐ型領域１１９との間に真性領域１２０が設けられている。
薄膜トランジスタ１２６および薄膜ダイオード１２７の上には、層間絶縁膜として、窒化ケイ素膜１２２および酸化ケイ素膜１２３が形成されている。また、薄膜ダイオード１２７の半導体層１０９ｄと基板１０１との間には、遮光層１０２が配置されている。
薄膜トランジスタ１２６の半導体層１０９ｔと、薄膜ダイオード１２７の半導体層１０９ｄとは、同一の非晶質半導体膜を結晶化させて得られた結晶質半導体層であり、薄膜トランジスタ１２６の半導体層１０９ｔと、薄膜ダイオード１２７の半導体層１０９ｄとは異なる方法で結晶化され、それぞれ触媒元素の濃度が異なっている。薄膜ダイオード１２７の半導体層１０９ｄは、薄膜トランジスタ１２６の半導体層１０９ｔよりも触媒元素濃度が低い。
図１に示すようなｎチャネル型薄膜トランジスタ１２６および薄膜ダイオード１２７は、例えば次のようにして作製される。
図２（Ａ）〜（Ｉ）は、本実施形態における薄膜トランジスタ１２６および薄膜ダイオード１２７の作製工程を示す工程断面図であり、（Ａ）→（Ｉ）の順にしたがって作製工程が順次進行する。
図２（Ａ）に示すように、基板１０１の上に、遮光層１０２、下地膜１０３、１０４、非晶質半導体膜１０５およびマスク膜１０６を形成し、さらに触媒元素１０７を添加する。
基板１０１としては、低アルカリガラス基板や石英基板を用いることができる。本実施形態では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。
基板１０１のＴＦＴ及びＴＦＤを形成する表面に、遮光層１０２を設ける。遮光層１０２は、最終製品においては、ＴＦＤに対する基板裏面方向からの光を遮光するよう機能させる。遮光層１０２としては、金属膜あるいは、ケイ素膜等を用いることができる。金属膜を用いる場合は、後の製造工程における熱処理を考慮し、高融点金属であるタンタル（Ｔａ）やタングステン（Ｗ）、モリブデン（Ｍｏ）等が好ましい。
本実施形態では、Ｍｏ膜をスパッタリングにより成膜し、パターニングして、図２（Ａ）に示す遮光層１０２を形成した。遮光層１０２の厚さは３０〜２００ｎｍ、好ましくは５０〜１５０ｎｍであり、本実施形態では、例えば１００ｎｍとした。
次に、図２（Ａ）に示すように、基板１０１からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜１０３、１０４を形成する。本実施形態では、例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏの材料ガスから作製される酸化窒化ケイ素膜を、下層の第１下地膜１０３として成膜し、その上に同様にプラズマＣＶＤ法によりＳｉＨ4、Ｎ2Ｏを材料ガスとして第２下地膜１０４を積層形成した。第１下地膜１０３の酸化窒化ケイ素膜の厚さは３０〜４００ｎｍ、例えば２００ｎｍとし、第２下地膜１０４の酸化ケイ素膜の厚さは５０〜２００ｎｍ、例えば１００ｎｍとした。本実施形態では、２層の下地膜１０３、１０４を使用したが、例えば酸化ケイ素膜の単層でもよい。
次に、非晶質半導体膜として、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで、非晶質構造を有するケイ素膜（非晶質ケイ素膜）１０５を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施形態では、プラズマＣＶＤ法で厚さが５０ｎｍの非晶質ケイ素膜を形成した。また、下地膜１０３、１０４と非晶質ケイ素膜１０５とは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜１０３、１０４を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
続いて、酸化ケイ素膜あるいは窒化ケイ素膜（厚さ：５０〜４００ｎｍ、例えば２００ｎｍ）を形成し、パターニングにより一部を開口させることにより、図２（Ａ）に示すように、マスク膜１０６を形成する。ここでは、マスク膜１０６の開口部によって、非晶質ケイ素膜１０５のうちＴＦＴが形成される部分が露呈される。
次に、重量換算で１〜１０ｐｐｍ程度、例えば５ｐｐｍの触媒元素（本実施形態ではニッケル）１０７を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層を形成する。触媒元素１０７は、マスク膜１０６の開口部において、選択的に非晶質ケイ素膜１０５に接触して、触媒元素添加領域が形成される。この状態が図２（Ａ）の状態に相当する。触媒元素１０７としては、ニッケル（Ｎｉ）以外に、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、銅（Ｃｕ）からなる群から選ばれた一種または複数種の元素を用いることが好ましい。これらの元素よりも触媒効果は小さいが、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）等も触媒元素として機能する。このとき、ドープする触媒元素の量は極微量であり、非晶質ケイ素膜１０５およびマスク膜１０６の表面上の触媒元素濃度は、全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により、管理される。本実施形態では、５×１０12ａｔｏｍｓ／ｃｍ2程度である。尚、本工程に先立って、スピン塗布時の非晶質ケイ素膜１０５表面の濡れ性向上のため、オゾン水等で非晶質ケイ素膜１０５表面をわずかに酸化させてもよい。
なお、本実施形態ではスピンコート法でニッケルをドープする方法を用いたが、蒸着法やスパッタ法などにより触媒元素からなる薄膜（本実施形態の場合はニッケル膜）を非晶質ケイ素膜１０５上に形成する手段をとっても良い。
次いで、図２（Ｂ）に示すように、非晶質ケイ素膜１０５の一部を結晶化させる。本実施形態では、不活性雰囲気下、例えば窒素雰囲気にて加熱処理を行う。加熱処理として、５００〜６５０℃で３０分〜４時間のアニール処理を行うことが好ましい。本実施形態では、一例として６００℃にて１時間の加熱処理を行った。この加熱処理によって、図２（Ｂ）に示すように、非晶質ケイ素膜１０５において、触媒元素１０７が添加された領域においてのみ、非晶質ケイ素膜表面に添加されたニッケルが非晶質ケイ素膜１０５中に拡散すると共に、シリサイド化が起こり、それを核として非晶質ケイ素膜１０５の結晶化が進行する。その結果、その領域の非晶質ケイ素膜１０５は結晶化され、結晶質ケイ素領域（「触媒利用結晶化領域」ともいう）１０５ａとなる。このとき、マスク膜１０６上に存在するニッケル１０７は、マスク膜１０６に阻まれ、下層の非晶質ケイ素膜へは到達せず、マスク膜１０６下部の領域は非晶質状態のまま残る（非晶質ケイ素領域１０５’）。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置で結晶化を行ってもよい。
次に、マスク膜１０６を除去した後、図２（Ｃ）で示すように、結晶質ケイ素領域１０５ａと非晶質ケイ素領域１０５’とが混在するケイ素膜に対してレーザー光１０８を照射する。これにより、触媒元素が導入され選択的に結晶化された結晶質ケイ素領域１０５ａは、レーザー光１０８の照射による溶融固化過程により結晶欠陥が低減され、その一部を成長核として再結晶化することで、より高品質な結晶質ケイ素領域（「高結晶質領域」ともいう）１０５ｂとなる。また、非晶質領域においては、レーザー光１０８の照射による溶融固化過程にて結晶化し、結晶質ケイ素領域（「低結晶質領域」ともいう）１０５ｃが形成される。
このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）が適用できる。このときのレーザー光のビームサイズは、基板１０１表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の再結晶化を行う。このとき、ビームの一部が重なるようにして走査することで、結晶質ケイ素領域１０５ａおよび非晶質領域１０５の任意の一点において、複数回のレーザー照射が行われ、均一性の向上が図れる。本実施形態では、ビームサイズは基板１０１表面で３００ｍｍ×０．４ｍｍの長尺形状となるように成型されており、長尺方向に対して垂直方向に０．０２ｍｍのステップ幅で順次走査を行った。すなわち、ケイ素膜の任意の一点において、計２０回のレーザー照射が行われることになる。この時使用できるレーザーとしては、前述のパルス発振型または連続発光型のＫｒＦエキシマレーザー、ＸｅＣｌエキシマレーザーの他、ＹＡＧレーザーまたはＹＶＯ４レーザー等を用いることができる。また、このときのレーザー照射エネルギー密度としては、２５０〜４５０ｍＪ／ｃｍ2、例えば、３５０ｍＪ／ｃｍ2のエネルギー密度で照射を行なった。このときのレーザー光のエネルギー密度は、高すぎると前工程で得られた結晶質ケイ素領域１０５ａの結晶状態がリセットされてしまうことになる。
このようにして得られた結晶質ケイ素領域１０５ｂの結晶面配向は、触媒元素による固相結晶化工程でほぼ決定しており、主に〈１１１〉晶帯面で構成され、その中でも特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の領域が占められている。また、その平均結晶粒径、結晶ドメイン（ほぼ同一の面方位領域）のドメイン径は、２〜５μｍとなっている。これに対して、レーザー照射により非晶質状態から結晶化された結晶質ケイ素領域１０５ｃの結晶面配向はランダムであり、特に（１００）面配向と（１１１）面配向がよく見られる。（１００）面配向と（１１１）面配向は、共に〈１１１〉晶帯面のグループには入らない。また、平均結晶粒径は１００〜３００ｎｍとなっている。
その後、図２（Ｄ）に示すように、結晶質ケイ素領域１０５ｂ、１０５ｃの不要な領域を除去して素子間分離を行う。このとき、ニッケルにより結晶化された結晶質ケイ素領域１０５ｂを用いて、後にＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の半導体層１０９ｔを形成し、ニッケルによる結晶成長を使わず、レーザー光照射のみで結晶化された領域１０５ｃを用いて、後にＴＦＤの活性領域（ｎ+／ｐ+領域、真性領域）となる島状の半導体層１０９ｄを形成する。
続いて、図２（Ｅ）に示すように、これらの島状半導体層１０９ｔおよび１０９ｄを覆うゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０としては、厚さが２０〜１５０ｎｍの酸化ケイ素膜が好ましく、ここでは厚さが１００ｎｍの酸化ケイ素膜を用いた。
続いて、ゲート絶縁膜１１０上に導電膜をスパッタ法またはＣＶＤ法などを用いて堆積し、これをパターニング形成して、後のＴＦＴのゲート電極１１１を形成する。後のＴＦＤの島状半導体層１０９ｄ上には導電膜を形成しない。導電膜は、高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料のいずれかを含むことが望ましい。また、導電膜の厚さは３００〜６００ｎｍが望ましく、本実施形態では、例えば厚さが４５０ｎｍの窒素が微量に添加されたタンタル（Ｔａ）膜を用いた。
次に、図２（Ｆ）に示すように、後にＴＦＤの活性領域となる島状半導体層１０９ｄの一部を覆うように、ゲート絶縁膜１１０上にレジストからなるマスク１１２を形成する。この状態で、基板１０１上方よりｎ型不純物（リン）１１３を全面にイオンドーピングする。リン１１３のイオンドーピングは、ゲート絶縁膜１１０をスルーし、半導体層１０９ｔ、１０９ｄに注入されるように行なわれる。この工程により、ＴＦＤの活性領域となる島状の半導体層１０９ｄにおいて、レジストマスク１１２より露出している領域と、ＴＦＴの活性領域となる島状の半導体層１０９ｔにおいて、ゲート電極１１１より露出している領域にリン１１３が注入される。レジストマスク１１２とゲート電極１１１によって覆われている領域には、リン１１３はドーピングされない。これにより、ＴＦＴの半導体層１０９ｔにおいて、リン１１３が注入された領域は、後のＴＦＴのソース領域およびドレイン領域１１４となり、ゲート電極１１１にマスクされリン１１３が注入されない領域は、後にＴＦＴのチャネル領域１１６となる。また、ＴＦＤの島状半導体層１０９ｄにおいては、リン１１３が注入された領域は、後のＴＦＤのｎ+領域１１５となる。
次に、前工程で用いたレジストマスク１１２を除去した後、図２（Ｇ）に示すように、後にＴＦＤの活性領域となる島状の半導体層１０９ｄの一部と、後にＴＦＴの活性領域となる島状の半導体層１０９ｔを全面的に覆うように、ゲート絶縁膜１０８上にレジストからなるマスク１１７を形成する。そして、この状態で、基板１０１上方よりｐ型不純物（ボロン）１１８を全面にイオンドーピングする。このときのボロン１１８のイオンドーピングは、ゲート絶縁膜１１０をスルーし、島状半導体層１０９ｄに注入されるように行なわれる。この工程により、ＴＦＤの島状半導体層１０９ｄにおいて、レジストマスク１１７より露出している領域にボロン１１８が注入される。マスク１１７によって覆われている領域には、ボロン１１８はドーピングされない。これにより、ＴＦＤの島状半導体層１０９ｄにおいて、ボロン１１８が注入された領域は、後のＴＦＤのｐ+領域１１９となり、前工程でリンも注入されなかった領域が、後の真性領域１２０となる。
この後、レジストマスク１１８を除去し、不活性雰囲気下、例えば窒素雰囲気にて熱処理を行う。これによって、図２（Ｈ）に示すように、ＴＦＴのソース／ドレイン領域１１４やＴＦＤのｎ+領域１１５及びｐ+領域１１９において、ドーピング時に生じた結晶欠陥等のドーピングダメージを回復させ、それぞれにドーピングされたリンとボロンを活性化させる。これにより、ＴＦＴのソース／ドレイン領域１１４やＴＦＤのｎ+領域１１５及びｐ+領域１１９の低抵抗化が図れる。さらに、この熱処理工程において、ＴＦＴのソース／ドレイン領域１１４にドーピングされているリンが、その領域でのニッケルの固溶度を高め、チャネル領域１１６に存在しているニッケルを、チャネル領域からソース／ドレイン領域へと、矢印１２１で示される方向に移動させる。その結果、ＴＦＴのソース／ドレイン領域１１４にはニッケルが移動してくるため、これらの領域におけるニッケル濃度は、チャネル領域１１６よりも高まり、１×１０18／ｃｍ3以上となっている。このときの加熱処理としては、一般的な加熱炉を用いてもよいが、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いることがより望ましい。特に、基板表面に高温の不活性ガスを吹き付け、瞬時に昇降温を行う方式のものが適している。
続いて、図２（Ｉ）に示すように、酸化ケイ素膜あるいは窒化ケイ素膜を層間絶縁膜として形成する。本実施形態では、窒化ケイ素膜１２２と酸化ケイ素膜１２３の２層構造とした。その後、コンタクトホールを形成して、金属材料によってＴＦＴの電極・配線１２４とＴＦＤ電極・配線１２５とを形成する。
最後に、１気圧の窒素雰囲気あるいは水素混合雰囲気で３５０〜４５０℃のアニールを行い、図２（Ｉ）に示す薄膜トランジスタ１２６と薄膜ダイオード１２７とを完成させる。さらに必要に応じて、これらを保護する目的で、薄膜トランジスタ１２６と薄膜ダイオード１２７上に窒化ケイ素膜などからなる保護膜を設けてもよい。
このようにして、ＴＦＴおよびＴＦＤのそれぞれの半導体層、さらにはＴＦＴのチャネル領域とＴＦＤの真性領域をそれぞれ作り分けることができる。その結果、同一の非晶質半導体膜を結晶化させて形成した半導体層を用いて、ＴＦＴおよびＴＦＤのそれぞれに要求される最適な素子特性を同時に実現できる。本実施形態において、ＴＦＤの半導体層のニッケル濃度は、実質ゼロであり、どのような測定手段を用いても観測されない。これに対し、ＴＦＴの半導体層では、ソース・ドレイン領域１１４には触媒元素が集まり、前述のように１×１０18／ｃｍ3以上となり、チャネル領域１１６は、１×１０15〜１×１０16／ｃｍ3程度となっている。
（第２実施形態）
本発明による第２の実施形態の半導体装置の製造方法を説明する。ここでは、前述の第１実施形態とは異なる方法で、ＴＦＴの半導体層とＴＦＤの半導体層とをガラス基板上に作り分ける。
図３（Ａ）〜（Ｆ）は、本実施形態における薄膜トランジスタの半導体層２１０ｔと薄膜ダイオードの半導体層２１０ｄの作製方法を説明するための工程断面図であり、（Ａ）→（Ｆ）の順にしたがって作製工程が順次進行する。
まず、第１の実施形態と同様に、基板（本実施形態ではガラス基板）２０１上に、Ｍｏ等からなる遮光層２０２を設け、さらにその上に基板からの不純物拡散を防ぐために、例えば、窒化ケイ素膜を下層の第１下地膜２０３、その上に酸化ケイ素膜を第２下地膜２０４として積層形成した。次に、厚さ３０〜８０ｎｍ、例えば５０ｎｍの非晶質ケイ素膜２０５を形成する。この工程は下地絶縁膜と非晶質半導体膜を大気解放しないで連続的に形成しても構わない。
次に、酸化ケイ素膜からなるマスク膜２０６を２００ｎｍ程度の厚さに形成する。マスク絶縁膜は、図３（Ａ）に示すように、半導体膜に触媒元素を添加するための開口部を有している。
次に、重量換算で３０ｐｐｍ程度の触媒元素（本実施形態ではニッケル）２０７を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層を形成する。触媒元素含有層の触媒元素２０７は、マスク膜２０６の開口部において、選択的に非晶質ケイ素膜２０５に接触して、触媒元素添加領域が形成される。この状態が図３（Ａ）に相当する。
また、本実施形態ではスピンコート法でニッケル２０７をドープする方法を用いたが、蒸着法やスパッタ法などにより触媒元素からなる薄膜（本実施形態の場合はニッケル膜）を非晶質ケイ素膜上に形成する手段をとっても良い。
次に、５００〜６５０℃（好ましくは５５０〜６２０℃）で１〜１０時間の加熱処理を行う。本実施形態では、６００℃で２時間の加熱処理を行う。その結果、図３（Ｂ）に示すように、触媒元素添加領域に結晶核が発生し、その領域の非晶質ケイ素膜２０５がまず結晶化され、結晶質ケイ素領域（「第１触媒利用結晶化領域」ともいう）２０５ａとなる。さらに、図３（Ｃ）に示すように、結晶化領域である結晶質ケイ素領域２０５ａを起点として基板２０１と概略平行な方向（矢印２０８で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質ケイ素領域（「第２触媒利用結晶化領域」ともいう）２０５ｂが形成される。このとき、マスク膜２０６上に存在するニッケルは、マスク膜２０６に阻まれ、下層の非晶質ケイ素膜へは到達せず、開口領域において導入されたニッケルのみにより非晶質ケイ素膜２０５の結晶化が行われる。また、横方向への結晶成長が到達しない領域は非晶質ケイ素領域２０５ｃとして残る。この後、マスク膜（酸化ケイ素膜）２０６を除去し、図３（Ｄ）に示す状態を得る。
次に、結晶質ケイ素領域２０５ａ、２０５ｂと非晶質ケイ素領域２０５ｃとが混在するケイ素膜に、図３（Ｅ）で示すように、レーザー光２０９を照射する。このときのレーザー光としては、第１実施形態と同様に、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ）を用い、ビームの一部が重なるようにして走査することで、ケイ素膜の任意の一点において、複数回のレーザー照射を行い、均一性の向上を図った。
これにより、触媒元素を用いて選択的に結晶化された結晶質ケイ素領域２０５ａ、２０５ｂとは、レーザー光２０９の照射による溶融固化過程により結晶欠陥が低減され、その一部を成長核として再結晶化することで、それぞれ、より高品質な結晶質ケイ素領域２０５ｄ、２０５ｅとなる。特に、横方向に結晶成長した結晶質ケイ素領域（「第２高結晶質領域」ともいう）２０５ｅは、結晶質ケイ素領域（「第１高結晶質領域」ともいう）２０５ｄより高品質化され、より高い結晶性を有する結晶質ケイ素膜となっている。
また、非晶質ケイ素領域２０５ｃにおいては、レーザー光２０９の照射による溶融固化過程にて結晶化し、結晶質ケイ素領域（「低結晶質領域」ともいう））２０５ｆが形成される。このときのレーザー照射エネルギー密度としては、２５０〜４５０ｍＪ／ｃｍ2、例えば、３５０ｍＪ／ｃｍ2のエネルギー密度で照射を行なった。また、このとき、レーザー光のエネルギー密度が高すぎると、前工程で得られた結晶質ケイ素領域２０５ｂの結晶状態がリセットされてしまうことになる。
このようにして得られた結晶質ケイ素領域２０５ｅの結晶面配向は、触媒元素による固相結晶化工程でほぼ決定しており、主に〈１１１〉晶帯面で構成され、その中でも特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の領域が占められている。また、その結晶状態としては、一方向に沿った結晶ドメイン（ほぼ同一の面方位領域）で構成され、結晶粒のような概念とはならない。また、結晶質ケイ素領域２０４ｄの結晶面配向も、同様に、主に、〈１１１〉晶帯面で構成され、（１１０）面配向と（２１１）配向とが優位であるが、ランダムに結晶核が発生し、結晶質ケイ素領域２０５ｅよりも小さい結晶ドメイン（１μｍ〜３μｍ）が形成される。レーザー照射により、非晶質状態から結晶化された結晶質ケイ素領域２０５ｆの結晶面配向はランダムであり、特に（１００）面配向と（１１１）面配向がよく見られる。（１００）面配向と（１１１）面配向は、共に〈１１１〉晶帯面のグループには入らない。また、平均結晶粒径は１００〜３００ｎｍとなっている。
その後、結晶質ケイ素領域２０５ｅ、２０５ｆの不要な領域を除去して素子間分離を行う。図３（Ｆ）に示すように、横方向に結晶成長した高品質な結晶質ケイ素領域２０５ｅを用いて、後にＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の半導体層２１０ｔを形成し、結晶質ケイ素領域２０５ｆを用いて、後にＴＦＤの活性領域（ｎ+／ｐ+領域、真性領域）となる島状の半導体層２１０ｄを形成する。
以降、第１実施形態と同様の方法で、これらの島状半導体層２１０ｔ、２１０ｄをＴＦＴ及びＴＦＤの活性領域として、それぞれのＴＦＴとＴＦＤとを完成させる。本実施形態によると、ＴＦＴの半導体層として、横方向に結晶成長したより高品質な結晶質ケイ素膜を利用することができ、より高い電流駆動能力を有するＴＦＴを実現できる。このように、ＴＦＴおよびＴＦＤのそれぞれの半導体層、さらにはＴＦＴのチャネル領域とＴＦＤの真性領域に求められる最適の状態をそれぞれ作り分けることができる。その結果、同一の非晶質半導体膜を結晶化させて形成した半導体層を用いて、ＴＦＴおよびＴＦＤのそれぞれに要求される最適な素子特性を同時に実現できる。
（第３実施形態）
本発明による第３の実施形態の半導体装置の製造方法を説明する。ここでは、ガラス基板上に表示用の画素ＴＦＴおよびその補助容量（コンデンサー）と、駆動用のＣＭＯＳ構成ＴＦＴ回路、および、フォトセンサーＴＦＤを同時に作製する。本実施形態の半導体装置は、光センサー内蔵型のアクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置等に利用することができる。
図４〜図６は、本実施形態におけるドライバ回路用ｎチャネル型薄膜トランジスタ、ｐチャネル型薄膜トランジスタ、画素電極駆動用ｎチャネル型薄膜トランジスタ、それに接続された補助容量、光センサー用薄膜ダイオードの作製方法を説明するための断面工程図であり、図４（Ａ）→図６（Ｋ）の順にしたがって作製工程が順次進行する。
まず、図４（Ａ）に示すように、ガラス基板３０１のＴＦＴおよびＴＦＤを形成する表面に、後のＴＦＤにおいて基板裏面方向からの光を遮光するための遮光層として機能する金属膜、あるいはケイ素膜等を形成し、パターニングして遮光層３０２を形成する。本実施形態では、金属膜としてモリブデン（Ｍｏ）膜をスパッタリングにより成膜する。Ｍｏ膜の厚さは好ましくは３０〜３００ｎｍ、より好ましくは５０〜２００ｎｍ、例えば１００ｎｍとする。
次に、図４（Ｂ）に示すように、ガラス基板３０１及び遮光層３０２上に、例えばプラズマＣＶＤ法によって酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。これらの下地膜は、ガラス基板からの不純物の拡散を防ぐために設けられる。本実施形態では、厚さ１００ｎｍ程度の窒化ケイ素膜を下層の第１下地膜３０３として成膜し、その上に厚さ２００ｎｍ程度の酸化ケイ素膜を第２の下地膜３０４を積層形成した。次に、厚さ２０〜８０ｎｍ程度、例えば４０ｎｍの真性（Ｉ型）の非晶質ケイ素膜（ａ−Ｓｉ膜）３０５をプラズマＣＶＤ法などによって成膜する。さらに、酸化ケイ素膜あるいは窒化ケイ素膜（厚さ：５０〜４００ｎｍ、例えば１５０ｎｍ）を形成し、パターニングにより、一部を開口させたマスク膜３０６を得る。マスク膜３０６の開口部には、非晶質ケイ素膜３０５が露呈される。
続いて、非晶質ケイ素膜３０５表面に触媒元素の添加を行う。非晶質ケイ素膜３０５に対して、重量換算で例えば３０ｐｐｍの触媒元素（本実施形態ではニッケル）３０７を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層を形成する。触媒元素３０７は、マスク膜３０６の開口部において、選択的に非晶質ケイ素膜３０５に接触して、触媒元素添加領域が形成される。この状態が図４（Ｂ）の状態に相当する。
触媒元素として、ニッケル（Ｎｉ）以外に、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、銅（Ｃｕ）からなる群から選ばれた一種または複数種の元素を用いることが好ましい。これらの元素よりも触媒効果は小さいが、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）等も触媒元素として機能する。このとき、ドープする触媒元素の量は極微量であり、非晶質ケイ素膜３０５の表面上の触媒元素濃度は、全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により、管理される。本実施形態では、５×１０12 ａｔｏｍｓ／ｃｍ2程度である。なお、本工程に先立って、スピン塗布時の非晶質ケイ素膜３０５表面の濡れ性向上のため、オゾン水等で非晶質ケイ素膜３０５表面をわずかに酸化させてもよい。
なお、本実施形態ではスピンコート法でニッケルをドープする方法を用いたが、蒸着法やスパッタ法などにより触媒元素からなる薄膜（本実施形態の場合はニッケル膜）を非晶質ケイ素膜３０５上に形成する手段をとっても良い。
この後、図４（Ｃ）に示すように、不活性雰囲気下、例えば窒素雰囲気にて加熱処理を行い、結晶化させる。加熱処理は、５５０〜６２０℃で１時間〜４時間のアニール処理を行うことが好ましい。本実施形態では、一例として６００℃にて２時間の加熱処理を行った。
この加熱処理において、触媒元素が直接接している領域では、非晶質ケイ素膜３０５表面に添加されたニッケルが非晶質ケイ素膜３０５中に拡散すると共に、シリサイド化が起こり、それを核として非晶質ケイ素膜３０５の結晶化が進行する。その結果、非晶質ケイ素膜３０５は結晶化され、結晶質ケイ素領域３０５ａとなる。さらに、図４（Ｃ）に示すように、先に結晶化した領域である結晶質ケイ素領域３０５ａを起点として基板と概略平行な方向（矢印３０８で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質ケイ素領域３０５ｂが形成される。このとき、マスク膜３０６上に存在するニッケルは、マスク膜３０６に阻まれ、下層の非晶質ケイ素膜へは到達せず、マスク膜３０６の開口部に導入されたニッケルのみにより非晶質ケイ素膜３０５の結晶化が行われる。また、横方向への結晶成長が到達しない領域は非晶質ケイ素領域３０５ｃとして残る。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置で結晶化を行ってもよい。
次に、マスク膜（酸化ケイ素膜）３０６を除去した後、図４（Ｄ）に示すように、基板３０１の全体に渡ってレーザー光３０９を照射する。すなわち、触媒元素が直接添加され結晶化された結晶質ケイ素領域３０５ａ、横方向に成長させた結晶質ケイ素領域３０５ｂ、横方向の結晶成長が及んでいない非晶質ケイ素領域３０５ｃに対して、一様にレーザー光３０９を照射される。これにより、触媒元素が導入され選択的に結晶化された結晶質ケイ素領域３０５ａ、３０５ｂでは、レーザー光３０９の照射による溶融固化過程により結晶欠陥が低減され、その一部を成長核として再結晶化することで、それぞれ、より高品質な結晶質ケイ素領域３０５ｘ、３０５ｙとなる。特に、横方向に結晶成長した結晶質ケイ素領域３０５ｙは、より高品質化され、より高い結晶性を有する結晶質ケイ素膜となっている。また、非晶質ケイ素領域３０５ｃでは、レーザー光３０９の照射による溶融固化過程にて結晶化し、結晶質ケイ素領域３０５ｚが形成される。
レーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）が適用できる。このときのレーザー光のビームサイズは、基板３０１表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の再結晶化を行う。このとき、ビームの一部が重なるようにして走査することで、結晶質ケイ素領域３０５ａ、３０５ｂ、非晶質領域３０５ｃの任意の一点において、複数回のレーザー照射が行われ、均一性の向上が図れる。本実施形態では、ビームサイズは基板３０１表面で３００ｍｍ×０．４ｍｍの長尺形状となるように成型されており、長尺方向に対して垂直方向に０．０２ｍｍのステップ幅で順次走査を行った。すなわち、ケイ素膜の任意の一点において、計２０回のレーザー照射が行われることになる。この時使用できるレーザーとしては、前述のパルス発振型または連続発光型のＫｒＦエキシマレーザー、ＸｅＣｌエキシマレーザーの他、ＹＡＧレーザーまたはＹＶＯ４レーザー等を用いることができる。
その後、結晶質ケイ素領域３０５ｘ、３０５ｙ、３０５ｚの不要な領域を除去して、素子間分離を行う。このとき、図４（Ｅ）に示すように、触媒元素を用い横方向に結晶成長させた結晶質ケイ素領域３０５ｙを用いて、後にドライバ回路部を構成するｎチャネル型ＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の半導体層３１０ｎと、ｐチャネル型ＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の半導体層３１０ｐとを形成する。また、非晶質領域をレーザー光で結晶化した結晶質ケイ素領域３０５ｚを用いて、後に光センサーＴＦＤの活性領域（ｎ+／ｐ+領域、真性領域）となる島状の半導体層３１０ｄを形成する。画素電極駆動用のｎチャネル型ＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）とそれに接続された補助容量の下部電極を構成する島状の半導体層３１０ｇに対しては、後にＴＦＴの活性領域となる領域が結晶質ケイ素領域３０５ｙで構成され、補助容量の下部電極となる領域は結晶質ケイ素領域３０５ｚで構成されるように形成する。すなわち、半導体層３１０ｇでは、２種類の異なる結晶質領域３０５ｙ、３０５ｚが部分的に存在していることになる。
ここで、これらの全ての半導体層、あるいは一部の半導体層に対して、しきい値電圧を制御する目的で１×１０16〜５×１０17／ｃｍ3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）をドープしてもよい。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時にドープしておくこともできる。
次に、図５（Ｆ）に示すように、ゲート絶縁膜３１１の形成およびｎ型の不純物（リン）３１３の注入を行う。まず、上記の活性領域となる半導体層３１０ｎ、３１０ｐ、３１０ｇ、３１０ｄを覆うように厚さが２０〜１５０ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁膜３１１として成膜する。酸化ケイ素膜の形成には、ここではＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料とし、酸素とともに基板温度１５０〜６００℃、好ましくは３００〜４５０℃で、ＲＦプラズマＣＶＤ法で分解・堆積した。あるいはＴＥＯＳを原料としてオゾンガスとともに減圧ＣＶＤ法もしくは常圧ＣＶＤ法によって、基板温度を３５０〜６００℃、好ましくは４００〜５５０℃として形成してもよい。また、成膜後、ゲート絶縁膜自身のバルク特性および結晶質ケイ素膜／ゲート絶縁膜の界面特性を向上するために、不活性ガス雰囲気下で５００〜６００℃で１〜４時間のアニールを行ってもよい。また、ゲート絶縁膜３１１には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
続いて、フォトレジストによるレジストマスク３１２ｎ、３１２ｐ、３１２ｇ、３１２ｄを、それぞれの島状半導体層３１０ｎ、３１０ｐ、３１０ｇ、３１０ｄ上に設ける。ここで、後にｎチャネル型ＴＦＴの活性領域となる半導体層３１０ｎでは、後にチャネル領域となる中央部にレジストマスク３１２ｎを設けて、両端を露呈する。また、後に画素ＴＦＴの活性領域と補助容量の下部電極となる半導体層３１０ｇにおいては、後に画度ＴＦＴの活性領域となる部分にレジストマスク３１２ｇが設けられ、後に補助容量の下部電極となる部分を露呈する。後にｐチャネル型ＴＦＴの活性領域となる半導体層３１０ｐおよびＴＦＤの活性領域となる半導体層３１０ｄにおいては、レジストマスク３１２ｐ、３１２ｄで半導体層全体を覆う。
この状態で、イオンドーピング法によって、レジストマスク３１２ｎ、３１２ｐ、３１２ｇ、３１２ｄをマスクとして、島状半導体層３１０ｎと３１０ｇとに低濃度の不純物（リン）３１３を注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば７０ｋＶ、ドーズ量を５×１０12〜５×１０14ｃｍ-2、例えば５×１０13ｃｍ-2とする。この工程により、島状半導体層３１０ｎ、３１０ｇにおいて、レジストマスク３１２ｎ、３１２ｇに覆われていない領域には低濃度のリン３１３が注入され、それぞれ低濃度のｎ型不純物領域３１４ｎ、３１４ｇとなる。レジストマスク３１２ｎ、３１２ｇにマスクされた領域には、リン３１３は注入されない。また、島状半導体層３１０ｐと３１０ｄにおいては、半導体層全体がレジストマスク３１２ｐ、３１２ｄにそれぞれマスクされており、リン３１３は全く注入されない。
次に、図５（Ｇ）に示すように、スパッタリング法によって高融点メタルを堆積して導電膜を形成し、これをパターニングして、ゲート電極３１５ｎ、３１５ｐ、３１５ｇと、補助容量の上部電極３１５ｓを形成する。ここで、後の画素ＴＦＴのゲート電極３１５ｇは、画素ＴＦＴのオフ動作時のリーク電流を低減する目的で２つに分割して構成し、２つのＴＦＴが直列接続された、いわゆるデュアルゲート構造とする。画素ＴＦＴのゲート構造は、さらにゲート電極３１５ｇの本数（ＴＦＴの直列接続数）を増やしたトリプルゲートやクワッドゲート構造であってもよい。
高融点メタルとしては、タンタル（Ｔａ）あるいはタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）からなる群から選ばれた元素、前記元素を主成分とする合金、または前記元素を組み合わせた合金（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）であってもよい。また、代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを用いてもよい。本実施形態では、導電膜として、タングステン（Ｗ）膜（厚さ：３００〜６００ｎｍ、例えば４５０ｎｍ）を形成する。このとき、低抵抗化を図るために、導電膜に含有する不純物濃度を低減させてもよく、例えば酸素濃度を３０ｐｐｍ以下とすることによって２０μΩｃｍ以下の比抵抗値を実現できる。
次に、後の光センサーＴＦＤの半導体層３１０ｄを一回り大きく覆うようにフォトレジストによるドーピングマスク３１６を設け、イオンドーピング法によって、ゲート電極３１５ｎ、３１５ｐ、３１５ｇ、及び補助容量の上部電極３１５ｓをマスクとしてそれぞれのＴＦＴの活性領域に第２の低濃度の不純物（リン）３１７を注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば７０ｋＶ、ドーズ量を１×１０12〜１×１０14ｃｍ-2、例えば２×１０13ｃｍ-2とする。この工程により、島状半導体層３１０ｎ、３１０ｐ、３１０ｇにおいて、ゲート電極３１５ｎ、３１５ｐ、３１５ｇ、及び補助容量の上部電極３１５ｓに覆われていない領域には、第２の低濃度のリン３１７が注入され、それぞれ第２の低濃度ｎ型不純物領域３１８ｎ、３１８ｐ、３１８ｇとなる。ゲート電極３１５ｎ、３１５ｐ、３１５ｇ、及び補助容量の上部電極３１５ｓ、及びレジストマスク３１６にマスクされた領域には、不純物３１７は注入されない。この状態が図５（Ｇ）に相当する。
レジストマスク３１６を除去した後、次いで、図５（Ｈ）に示すように、後の画素ＴＦＴのゲート電極３１５ｇを一回り大きく覆うようにフォトレジストによるドーピングマスク３１９ｇを設け、後のｐチャネル型ＴＦＴにおいては、ゲート電極３１５ｐをさらに一回り大きく覆い、半導体層３１０ｐの外縁部を露出させるようにフォトレジストによるドーピングマスク３１９ｐを設ける。また、後の光センサーＴＦＤにおいては、半導体層３１０ｄの一部を露出させるようにフォトレジストによるドーピングマスク３１９ｄを設ける。その後、イオンドーピング法によって、後のｎチャネル型ＴＦＴのゲート電極３１５ｎと補助容量の上部電極３１５ｓ、及びレジストマスク３１９ｐ、３１９ｇ、３１９ｄをマスクとして、それぞれの半導体層に不純物（リン）３２０を高濃度に注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば７０ｋＶ、ドーズ量を１×１０15〜１×１０16ｃｍ-2、例えば５×１０15ｃｍ-2とする。
この工程により、ｎチャネル型ＴＦＴの半導体層３１０ｎにおいては、ゲート電極３１５ｎより露出している領域に高濃度に不純物（リン）３２０が注入され、後のｎチャネル型ＴＦＴのソース／ドレイン領域３２１ｎが、ゲート電極３１５ｎに対して自己整合的に形成される。そして、半導体層３１０ｎにおいて、ゲート電極３１５ｎに覆われ、高濃度のリン３２０がドーピングされなかった領域のうち、前工程で低濃度にリンが注入された領域は、ゲート電極３１５ｎにオーバーラップしたＬＤＤ、所謂ＧＯＬＤ（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域３２２ｎとなり、低濃度のリンも注入されていないゲート電極３１５ｎ下の領域は、チャネル領域３２８ｎとなる。このような構造とすることで、チャネル領域とソース／ドレイン領域との接合部における電界集中を緩和し、ホットキャリア耐性を飛躍的に高めることができ、ドライバ回路におけるｎチャネル型ＴＦＴの信頼性を大きく向上できる。
画素ＴＦＴについては、半導体層３１０ｇにおいて、レジストマスク３１９ｇより露出している領域に高濃度に不純物（リン）３２０が注入され、後の画素ＴＦＴ（ｎチャネル型）のソース／ドレイン領域３２１ｇが形成される。そして、レジストマスク３１９ｇに覆われ、高濃度のリン３２０がドーピングされなかった領域のうち、前工程で低濃度にリンが注入された領域は、ＬＤＤ領域３２３ｇとなり、低濃度のリンも注入されていないゲート電極３１５ｇ下の領域は、チャネル領域３２８ｇとなる。画素ＴＦＴにおいては、このようにゲート電極の外側にオフセットしたＬＤＤ構造とすることで、ＴＦＴオフ動作時のリーク電流を大きく低減できる。
ｐチャネル型ＴＦＴの半導体層３１０ｐにおいては、レジストマスク３１９ｐより露出している領域に高濃度に不純物（リン）３２０が注入され、高濃度ｎ型領域３２１ｐが形成される。レジストマスク３１９ｐに覆われ、低濃度のリン３１７が注入された領域３２３ｐはそのまま残る。また、光センサーＴＦＤの半導体層３１０ｄにおいても、レジストマスク３１９ｄより露出している領域に高濃度に不純物（リン）３２０が注入され、高濃度ｎ型領域３２１ｄが形成される。このときの領域３２１ｎ、３２１ｐ、３２１ｇ、３２１ｄにおけるｎ型不純物元素（リン）３２０の膜中濃度は１×１０19〜１×１０21／ｃｍ3となっている。また、ｎチャネル型ＴＦＴのＧＯＬＤ領域３２２ｎにおけるｎ型不純物元素（リン）３１３の膜中濃度は、５×１０17〜１×１０19／ｃｍ3となっており、画素ＴＦＴのＬＤＤ領域３２３ｇにおけるｎ型不純物元素（リン）３１７の膜中濃度は、１×１０17〜５×１０18／ｃｍ3となっており、このような範囲であるときにＧＯＬＤ領域、あるいはＬＤＤ領域として効果的に機能する。
次に、レジストマスク３１９ｐ、３１９ｇ、３１９ｄを除去した後、図６（Ｉ）に示すように、また新たに、ｎチャネル型ＴＦＴの半導体層３１０ｎと画素ＴＦＴおよびその補助容量を構成する半導体層３１０ｇとを全面的に覆うように、且つＴＦＤの半導体層３１０ｄの一部を覆うように、フォトレジストによるドーピングマスク３２４ｎ、３２４ｇ、３２４ｄを設ける。この状態で、イオンドーピング法によって、レジストマスク３２４ｎ、３２４ｇ、３２４ｄとｐチャネル型ＴＦＴのゲート電極３１５ｐをマスクとして、ｐチャネル型ＴＦＴの半導体層３１０ｐとＴＦＤの半導体層３１０ｄにｐ型を付与する不純物（ホウ素）３２５を注入する。ドーピングガスとして、ジボラン（Ｂ2Ｈ6）を用い、加速電圧を４０ｋＶ〜９０ｋＶ、例えば７５ｋＶとし、ドーズ量は１×１０15〜１×１０16ｃｍ-2、例えば３×１０15ｃｍ-2とする。
この工程により、ｐチャネル型ＴＦＴの半導体層３１０ｐにおいては、ゲート電極３１５ｐ下部以外に高濃度にホウ素３２５が注入される。この工程により、領域３２３ｐは、先の工程で低濃度に注入されているｎ型不純物のリン３１７を反転させｐ型となり、ゲート電極３１５ｐに対して自己整合的に、後のＴＦＴのソース／ドレイン領域３２６ｐが形成される。また、領域３２１ｐでは、先の工程で注入された高濃度のリン３２０に加えて、高濃度のホウ素３２５が注入され、ゲッタリング領域３２７ｐとして機能する。ゲート電極３１５ｐの下の領域には、高濃度のホウ素は注入されず、チャネル領域３２８ｐとなる。
また、光センサーＴＦＤの半導体層３１０ｄにおいては、レジストマスク３２４ｄより露呈した領域に高濃度にホウ素３２５が注入され、後のＴＦＤのｐ型領域３２６ｄが形成される。レジストマスク３２４ｄと前工程でのレジストマスク３１９ｄとで共にマスクされ、高濃度のリンもホウ素も注入されなかった領域は、後のＴＦＤの真性領域３２８ｄとなる。このときの領域３２６ｐ、３２６ｄ、３２７ｐにおけるｐ型不純物元素（ホウ素）３２５の膜中濃度は１．５×１０19〜３×１０21／ｃｍ3となっている。上記工程において、ｎチャネル型ＴＦＴの半導体層３１０ｎと画素ＴＦＴおよびその補助容量の下部電極となる半導体層３１０ｇは、マスク３２４ｎ、３２４ｇで全面覆われているため、ホウ素３２５はドーピングされない。
次いで、レジストマスク３２４ｎ、３２４ｇ、３２４ｄを除去した後、これを不活性雰囲気下、例えば窒素雰囲気にて加熱処理を行う。本実施形態では、基板を一枚毎に高温雰囲気に移動し高温の窒素ガスを吹き付けることで高速昇降温を行う方式のＲＴＡ処理を用いた。処理条件としては、２００℃／分を超える昇降温速度で昇降温を行い、例えば６５０℃で１０分の加熱処理を行なった。このときの加熱処理としては、その他の方式も使用可能で、条件についても実施者が便宜設定すればよい。勿論、一般的な拡散炉（ファーネス炉）やランプ加熱方式のＲＴＡを用いてもよい。この熱処理工程によって、図６（Ｊ）に示すように、後のｎチャネル型ＴＦＴの半導体層３１０ｎ、画素スイッチング用薄膜トランジスタ３１０ｇにおいては、ソース／ドレイン領域３２１ｎ、３２１ｇにドーピングされているリンが、その領域でのニッケルの固溶度を高め、チャネル領域３２８ｎ、３２８ｇ、ＧＯＬＤ領域３２２ｎ、ＬＤＤ領域３２３ｇに存在しているニッケルを、チャネル領域からＧＯＬＤ領域あるいはＬＤＤ領域、そしてソース／ドレイン領域へと、矢印３２９で示される方向に移動させる。また、後のｐチャネル型ＴＦＴの半導体層３１０ｐにおいても、ソース／ドレイン領域の外側に形成されたゲッタリング領域３２７ｐに高濃度にドーピングされているリンおよびホウ素と、ホウ素のドーピング時に生じた格子欠陥等が、チャネル領域３２８ｐ、ソース／ドレイン領域３２６ｐに存在しているニッケルを、チャネル領域からソース／ドレイン領域、そしてゲッタリング領域へと、同様に矢印３２９で示される方向に移動させる。この加熱処理工程により、ｎチャネル型ＴＦＴ及び画素ＴＦＴのソース／ドレイン領域３２１ｎ、３２１ｇと、ｐチャネル型ＴＦＴとＴＦＤのゲッタリング領域３２７ｐにはニッケルが移動してくるため、これらの領域におけるニッケル濃度は、１×１０18／ｃｍ3以上となっている。
また、この加熱処理工程で、ｎチャネル型ＴＦＴ及び画素ＴＦＴのソース／ドレイン領域３２１ｎ、３２１ｇ、ＧＯＬＤ領域３２２ｎ、ＬＤＤ領域３２３ｇ、補助容量下部電極領域３２２ｇ、ＴＦＤのｎ型領域３２１ｄにドーピングされたｎ型不純物（リン）と、ｐチャネル型ＴＦＴのソース／ドレイン領域３２６ｐとＴＦＤのｐ型領域３２６ｄにドーピングされたｐ型不純物（ホウ素）の活性化も同時に行われる。その結果、ｎチャネル型ＴＦＴ、画素ＴＦＴのソース／ドレイン領域、及びＴＦＤのｎ型領域のシート抵抗値は、０．５〜１ｋΩ／□程度となり、ＧＯＬＤ領域及び補助容量下部電極領域のシート抵抗値は、２０〜６０ｋΩ／□程度となり、ＬＤＤ領域のシート抵抗値は、４０〜１００ｋΩ／□であった。また、ｐチャネル型ＴＦＴのソース／ドレイン領域、及びＴＦＤのｐ型領域のシート抵抗値は、０．７〜１．２ｋΩ／□程度であった。ゲッタリング領域においては、ドーピングされたｎ型不純物元素のリンとｐ型不純物元素のホウ素がキャリア（電子とホール）を打ち消しあい、そのシート抵抗値は数十ｋΩ／□と、ソース／ドレイン領域としては機能しないような値となっているが、ｐチャネル型ＴＦＴの半導体層において、ゲッタリング領域は、キャリアの移動を妨げないように配置され、動作上問題とはならない。
次いで、図６（Ｋ）に示すように、層間絶縁膜３３１を形成する。窒化ケイ素膜、酸化ケイ素膜、または窒化酸化ケイ素膜を４００〜１５００ｎｍ（代表的には６００〜１０００ｎｍ）の厚さで形成する。本実施形態では、厚さが２００ｎｍの窒化ケイ素膜３３０と厚さが７００ｎｍの酸化ケイ素膜３３１とを積層形成し、２層構造とした。成膜方法としては、プラズマＣＶＤ法を用い、窒化ケイ素膜はＳｉＨ4とＮＨ3を原料ガスとして、酸化ケイ素膜はＴＥＯＳとＯ2を原料として、連続形成した。もちろん、層間絶縁膜としては、これに限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造としてよいし、上層にはアクリル等の有機絶縁膜を設けてもよい。
さらに、３００〜５００℃の温度で３０分〜４時間程度の熱処理を行い、半導体層を水素化する工程を行う。この工程は、活性領域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する工程である。本実施形態では、水素を約３％含む窒素雰囲気下で４００℃、１時間の熱処理を行った。層間絶縁膜（特に窒化ケイ素膜３３０）に含まれる水素の量が十分である場合には、窒素雰囲気で熱処理を行っても効果が得られる。水素化の他の手段としては、プラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
次に、層間絶縁膜にコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴの電極・配線３３２ｎ、３３２ｐ、３３２ｇ、３３２ｄを形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。そして最後に、３５０℃、１時間のアニールを行い、図６（Ｋ）に示すドライバ用のｎチャネル型薄膜トランジスタ３３３、ｐチャネル型薄膜トランジスタ３３４、画素スイッチング用薄膜トランジスタ３３５およびそれに接続された補助容量３３６、そして光センサー用薄膜ダイオード３３７とを完成させる。画素ＴＦＴにおいては、電極・配線３３２ｇの片方にＩＴＯ等の透明導電膜を接続し画素電極を形成する。さらに必要に応じて、ゲート電極３１５ｎおよび３１５ｐの上にもコンタクトホールを設けて、配線３３２により必要な電極間を接続する。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
以上の実施形態にしたがって作製したそれぞれのＴＦＴの電界効果移動度はｎチャネル型ＴＦＴで２５０〜３００ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴで１２０〜１５０ｃｍ2／Ｖｓと高く、閾値電圧はＮ型ＴＦＴで１Ｖ程度、Ｐ型ＴＦＴで−１．５Ｖ程度と非常に良好な特性を示す。また、本実施形態で作製したｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に構成したＣＭＯＳ構造回路で、インバーターチェーンやリングオシレーター等の回路を形成した場合、従来のものと比べて信頼性が高く、安定した回路特性を示した。さらに、ＴＦＤの暗電流値は、従来方法を用いてＴＦＴと同一基板上に同時形成した場合に比べ、１／５以下に低減し、光センサー素子としての明暗比は５倍以上に向上した。このように、それぞれの素子に対して半導体層を作り分けることで、それぞれのデバイスに対する特性の最適化が図れた。
（第４実施形態）
本発明による第４の実施形態の半導体装置の製造方法を説明する。ここでは、第３実施形態とは異なる方法で、ガラス基板上に表示用の画素ＴＦＴの活性領域およびその補助容量の下部電極となる半導体層と、駆動用のＣＭＯＳ構成ＴＦＴ回路を構成するｎチャネル型ＴＦＴの半導体層およびｐチャネル型ＴＦＴの半導体層と、そしてフォトセンサーＴＦＤの半導体層とを同時作製する。
図７（Ａ）〜（Ｅ）は、本実施形態におけるＴＦＴ及びＴＦＤの作製方法を説明するための断面工程図であり、図７（Ａ）から（Ｅ）の順にしたがって工程が順次進行する。
まず、図７（Ａ）において、ガラス基板４０１のＴＦＴ及びＴＦＤを形成する表面に、後のＴＦＤにおいて基板裏面方向からの光を遮光するための遮光層４０２を形成する。
次に、図７（Ｂ）に示すように、ガラス基板４０１及び遮光層４０２上に、第３実施形態と同様の方法で、窒化ケイ素膜を下層の第１下地膜４０３として成膜し、その上に酸化ケイ素膜を第２の下地膜４０４として積層形成した。次に、厚さ５０ｎｍ程度の真性（Ｉ型）の非晶質ケイ素膜４０５をプラズマＣＶＤ法などによって成膜する。次に、酸化ケイ素膜あるいは窒化ケイ素膜を形成し、パターニングにより、開口部を有するマスク膜４０６を形成する。このマスク膜４０６の開口部において、非晶質ケイ素膜４０５が露呈される。
続いて、第３実施形態と類似の方法で、非晶質ケイ素膜４０５およびマスク膜４０６の表面に触媒元素４０７の添加を行う。触媒元素４０７としてニッケルを用いて、触媒元素含有層を形成する。この時、触媒元素４０７は、マスク膜４０６の開口部において、選択的に非晶質ケイ素膜４０５に接触して、触媒元素添加領域が形成される。この状態が図７（Ｂ）の状態に相当する。
続いて、図７（Ｃ）に示すように、不活性雰囲気下、例えば窒素雰囲気にて加熱処理を行い、非晶質ケイ素膜４０５の結晶化を行う。この加熱処理において、マスク膜４０６の開口部では、非晶質ケイ素膜４０５表面に添加されたニッケルを触媒として非晶質ケイ素膜４０５が結晶化され、結晶質ケイ素膜４０５ａとなる。マスク膜４０６上に存在するニッケルは、マスク膜４０６に阻まれ、下層の非晶質ケイ素膜へは到達せず、非晶質ケイ素領域４０５ｃとして残る。このように、開口領域において導入されたニッケルのみにより非晶質ケイ素膜４０５の結晶化が行われる。
次に、マスク膜（酸化ケイ素膜）４０６を除去した後、図７（Ｄ）に示すように、第３実施形態と同様の方法により、基板全体に渡ってレーザー光４０９を照射する。すなわち、触媒元素が添加され結晶化された領域４０５ａ、マスク膜により非晶質状態で残った領域４０５ｃに対して、一様にレーザー光４０９を照射される。これにより、触媒元素が導入され選択的に結晶化された結晶質ケイ素領域４０５ａは、レーザー光４０９の照射による溶融固化過程により結晶欠陥が低減され、その一部を成長核として再結晶化することで、より高品質な結晶質ケイ素領域４０５ｘとなる。また、非晶質ケイ素領域４０５ｃにおいては、レーザー光４０９の照射による溶融固化過程にて結晶化し、結晶質ケイ素領域４０５ｚが形成される。
その後、図７（Ｅ）に示すように、結晶質ケイ素領域４０５ｘ、４０５ｚの不要な領域を除去して、素子間分離を行う。このとき、触媒元素を用い結晶成長させた結晶質ケイ素領域４０５ｘを用いて、後にドライバ回路部を構成するｎチャネル型ＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の半導体層４１０ｎと、ｐチャネル型ＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の半導体層４１０ｐとを形成する。また、非晶質領域をレーザー光で結晶化した結晶質ケイ素領域４０５ｚを用いて、後に光センサーＴＦＤの活性領域（ｎ+／ｐ+領域、真性領域）となる島状の半導体層４１０ｄを形成する。画素電極駆動用のｎチャネル型ＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）とそれに接続された補助容量の下部電極を構成する島状の半導体層４１０ｇに対しては、後にＴＦＴの活性領域となるべき領域が結晶質ケイ素領域４０５ｘで構成され、補助容量の下部電極となるべき領域は結晶質ケイ素領域４０５ｚで構成されるように形成する。すなわち、半導体層４１０ｇでは、２種類の異なる結晶質領域が部分的に存在していることになる。
以降、第３実施形態と同様の方法で、島状の半導体層４１０ｎをｎチャネル型ＴＦＴの活性領域として、島状の半導体層４１０ｐをｐチャネル型ＴＦＴの活性領域として、島状の半導体層４１０ｇのうち触媒元素を利用して結晶化された領域４０５ｘを画素ＴＦＴの活性領域として、半導体層４１０ｇのうちレーザー照射により結晶化された領域４０５ｙを補助容量の下部電極として、島状の半導体層４１０ｄをＴＦＤの活性領域として、それぞれのＴＦＴとＴＦＤとを完成させる。
（第５実施形態）
本発明による第５の実施形態の半導体装置の製造方法を説明する。ここでは、第３および第４実施形態とは異なる方法で、ガラス基板上に表示用の画素ＴＦＴの活性領域およびその補助容量の下部電極となる半導体層と、駆動用のＣＭＯＳ構成ＴＦＴ回路を構成するｎチャネル型ＴＦＴの半導体層およびｐチャネル型ＴＦＴの半導体層と、フォトセンサーＴＦＤの半導体層とを同時に作製する。
図８（Ａ）〜（Ｅ）は、本実施形態におけるＴＦＴおよびＴＦＤの作製方法を説明するための工程断面図であり、図８（Ａ）から（Ｅ）の順にしたがって工程が順次進行する。
まず、図８（Ａ）において、ガラス基板５０１のＴＦＴ及びＴＦＤを形成する表面に、後のＴＦＤにおいて基板裏面方向からの光を遮光するための遮光層５０２を形成する。
次に、図８（Ｂ）に示すように、ガラス基板５０１及び遮光層５０２上に、第３実施形態と同様の方法で、窒化ケイ素膜を下層の第１下地膜５０３として成膜し、その上に酸化ケイ素膜を第２の下地膜５０４を積層形成した。次に、厚さ５０ｎｍ程度の真性（Ｉ型）の非晶質ケイ素膜５０５をプラズマＣＶＤ法などによって形成する。
続いて、図８（Ｂ）に示すように、酸化ケイ素膜あるいは窒化ケイ素膜を形成し、パターニングして一部を開口させることにより、マスク膜５０６を形成する。マスク膜５０６の開口部において、非晶質ケイ素膜５０５が露呈される。
続いて、第３実施形態と同様の方法で、非晶質ケイ素膜５０５およびマスク膜５０６の表面に触媒元素５０７の添加を行う。触媒元素５０７としてニッケルを用い、触媒元素含有層を形成する。このとき、触媒元素５０７は、マスク膜５０６の開口部において、選択的に非晶質ケイ素膜５０５に接触して、触媒元素添加領域が形成される。この状態が図８（Ｂ）の状態に相当する。
次いで、図８（Ｃ）に示すように、不活性雰囲気下、例えば窒素雰囲気にて加熱処理を行い、非晶質ケイ素膜５０５を結晶化させる。この加熱処理において、マスク膜５０６が開口している領域では、非晶質ケイ素膜表面に添加されたニッケルを触媒として非晶質ケイ素膜５０５が結晶化され、結晶質ケイ素膜５０５ａとなる。さらに、先に結晶化した領域である結晶質ケイ素領域５０５ａを起点として基板と概略平行な方向（矢印５０８で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質ケイ素領域５０５ｂが形成される。このとき、マスク膜５０６上に存在するニッケルは、マスク膜５０６に阻まれ、下層の非晶質ケイ素膜へは到達せず、開口領域において導入されたニッケルのみにより非晶質ケイ素膜５０５の結晶化が行われる。また、横方向への結晶成長が到達しない領域は非晶質ケイ素領域５０５ｃとして残る。
マスク膜（酸化ケイ素膜）５０６を除去した後、図８（Ｄ）に示すように、第３実施形態と同様の方法により、基板全体に渡ってレーザー光５０９を照射する。すなわち、触媒元素が直接添加され結晶化された領域５０５ａ、それをシードとして横方向に結晶成長した結晶質ケイ素領域５０５ｂ、そしてマスク膜により非晶質状態で残った領域５０５ｃに対して、一様にレーザー光５０９が照射される。これにより、触媒元素が導入され選択的に結晶化された結晶質ケイ素領域５０５ａ、５０５ｂは、レーザー光５０９の照射による溶融固化過程により結晶欠陥が低減され、その一部を成長核として再結晶化することで、より高品質な結晶質ケイ素領域５０５ｘ、５０５ｙとなる。また、非晶質ケイ素領域５０５ｃにおいては、レーザー光５０９の照射による溶融固化過程にて結晶化し、結晶質ケイ素領域５０５ｚが形成される。
その後、図８（Ｅ）に示すように、結晶質ケイ素領域５０５ｘ、５０５ｙ、５０５ｚの不要な領域を除去して、素子間分離を行う。このとき、触媒元素を用い横方向に結晶成長させた高品質な結晶質ケイ素領域５０５ｙを用いて、後にドライバ回路部を構成するｎチャネル型ＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の半導体層５１０ｎと、ｐチャネル型ＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の半導体層５１０ｐとを形成する。また、非晶質領域をレーザー光で結晶化した結晶質ケイ素領域５０５ｚを用いて、後に光センサーＴＦＤの活性領域（ｎ+／ｐ+領域、真性領域）となる島状の半導体層５１０ｄと、画素電極駆動用のｎチャネル型ＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）とそれに接続された補助容量の下部電極を構成する島状の半導体層５１０ｇの全体を形成する。
以降、第３実施形態と同様の方法で、島状半導体層５１０ｎをｎチャネル型ＴＦＴの活性領域として、島状半導体層５１０ｐをｐチャネル型ＴＦＴの活性領域として、島状半導体層５１０ｇを画素ＴＦＴの活性領域と補助容量の下部電極として、島状半導体層５１０ｄをＴＦＤの活性領域として、それぞれのＴＦＴとＴＦＤとを完成させる。
本実施形態では、前述の実施形態と異なり、画素ＴＦＴの活性領域を、触媒元素を用いず、非晶質ケイ素膜に直接レーザー光を照射することで結晶化された半導体層を用いている。これにより、ドライバ回路を構成するＣＭＯＳ構成のＴＦＴでは、高い電界効果移動度による高い駆動能力を実現でき、画素ＴＦＴでは、オフ動作時のリーク電流を下げることができる。また、ＴＦＤでは暗電流が下がり、光センサーとして高い明暗比が得られる。その結果、同一の非晶質半導体膜を結晶化させて形成した半導体層を用いて、それぞれのＴＦＴおよびＴＦＤに対して、要求される最適な素子特性を同時に実現できる。
また、前述したように、本実施形態は有機ＥＬ表示装置に好適に適用される。例えば、上記方法で薄膜トランジスタおよび薄膜ダイオードが設けられた基板上に、透明電極層、発光層、および上部電極層をこの順で形成することにより、ボトムエミッション型の有機ＥＬ表示装置を製造することができる。または、上部電極層として透明電極を形成して、トップエミッション型の有機ＥＬ表示装置を製造してもよい。その場合には、基板は透光性である必要はない。
（第６実施形態）
本発明による第６の実施形態の半導体装置を説明する。本実施形態の半導体装置は、センサー機能を備えた表示装置である。これらの表示装置は、上述してきた何れかの実施形態を用いて、ＴＦＴおよびＴＦＤが形成された基板を用いて構成されている。
本実施形態のセンサー機能を備えた表示装置は、例えば、タッチセンサー付きの液晶表示装置であり、表示領域と、表示領域の周辺に位置する額縁領域とを有している。表示領域は、複数の表示部（画素）と、複数の光センサー部とを有している。各表示部は、画素電極と、画素スイッチング用ＴＦＴとを含んでおり、各光センサー部はＴＦＤを含んでいる。額縁領域には、各表示部を駆動するための表示用の駆動回路が設けられており、駆動回路には駆動回路用ＴＦＴが利用されている。画素スイッチング用ＴＦＴおよび駆動回路用ＴＦＴと、光センサー部のＴＦＤとは、第１〜第５実施形態で説明したような方法により、同一基板上に形成されている。なお、本発明の表示装置では、表示装置に使用されるＴＦＴのうち少なくとも画素スイッチング用ＴＦＴが、上記方法により、光センサー部のＴＦＤと同一基板上に形成されていればよく、例えば駆動回路は、他の基板上に別途設けてもよい。
本実施形態では、光センサー部は、対応する表示部（例えば原色の画素）に隣接して配置されている。１つの表示部に対して１つの光センサー部を配置してもよいし、複数の光センサー部を配置してもよい。または、複数の表示部のセットに対して光センサー部を１個ずつ配置してもよい。例えば、３つの原色（ＲＧＢ）の画素からなるカラー表示画素に対して、１個の光センサー部を設けることができる。このように、表示部の数に対する光センサー部の数（密度）は、分解能に応じて適宜選択できる。
光センサー部の観察者側にカラーフィルターが設けられていると、光センサー部を構成するＴＦＤの感度が低下するおそれがあるため、光センサー部の観察者側にはカラーフィルターが設けられていないことが好ましい。
なお、本実施形態の表示装置の構成は、上記に限定されない。例えば、光センサー用のＴＦＤを額縁領域に配置して、外光の照度に応じて表示の明るさを制御するアンビニエントセンサーが付加された表示装置を構成することもできる。また、光センサー部の観察者側にカラーフィルターを配置して、カラーフィルターを介した光を光センサー部で受光することにより、光センサー部をカラーイメージセンサーとして機能させることもできる。
以下、図面を参照しながら、本実施形態の表示装置の構成を、タッチパネルセンサーを備えたタッチパネル液晶表示装置を例に説明する。
図９は、表示領域に配置される光センサー部の構成の一例を示す回路図である。光センサー部は、光センサー用薄膜ダイオード６０１と、信号蓄積用のコンデンサー６０２と、コンデンサー６０２に蓄積された信号を取り出すための薄膜トランジスタ６０３とを有する。ＲＳＴ信号が入り、ノード６０４にＲＳＴ電位が書き込まれた後、光によるリークでノード６０４の電位が低下すると、薄膜トランジスタ６０３のゲート電位が変動してＴＦＴゲートが開閉する。これにより、信号ＶＤＤを取り出すことができる。
図１０は、アクティブマトリクス方式のタッチパネル液晶表示装置の一例を示す模式的な断面図である。この例では、各画素に対して光センサー部が１個ずつ配置されている。
図示する液晶表示装置は、液晶モジュール７０２と、液晶モジュール７０２の背面側に配置されたバックライト７０１とを備えている。ここでは図示していないが、液晶モジュール７０２は、例えば、光透性を有する背面基板と、背面基板に対向するように配置された前面基板と、これらの基板の間に設けられる液晶層とによって構成される。液晶モジュール７０２は、複数の表示部（原色の画素）を有しており、各表示部は、画素電極（図示せず）と、画素電極に接続された画素スイッチング用薄膜トランジスタ７０５とを有している。また、各表示部に隣接して、薄膜ダイオード７０６を含む光センサー部が配置されている。図示していないが、各表示部の観察者側にはカラーフィルターが配置されているが、光センサー部の観察者側にはカラーフィルターが設けられていない。薄膜ダイオード７０６およびバックライト７０１の間には遮光層７０７が配置されており、バックライト７０１からの光は遮光層７０７により遮光されて薄膜ダイオード７０６には入らず、外光７０４のみが薄膜ダイオード７０６に入射する。この外光７０４の入射を薄膜ダイオード７０６でセンシングし、光センシング方式のタッチパネルが実現される。なお、遮光層７０７は、少なくとも、バックライト７０１の光が、薄膜ダイオード７０６のうち真性領域に入らないように配置されていればよい。
図１１は、アクティブマトリクス方式のタッチパネル液晶表示装置における背面基板の一例を示す模式的な平面図である。本実施形態の液晶表示装置は、多数の画素（Ｒ、Ｇ、Ｂ画素）から構成されるが、ここでは、簡略化のため２画素分のみを示す。
背面基板１０００は、それぞれが、画素電極２２および画素スイッチング用薄膜トランジスタ２４を有する複数の表示部（画素）と、各表示部に隣接して配置され、光センサーフォトダイオード２６、信号蓄積用のコンデンサー２８および光センサー用フォロワー（ｆｏｌｌｏｗｅｒ）薄膜トランジスタ２９を含む光センサー部とを備えている。
薄膜トランジスタ２４は、例えば第３実施形態で説明したＴＦＴと同様の構成、すなわち２つのゲート電極およびＬＤＤ領域を有するデュアルゲートＬＤＤ構造を有している。薄膜トランジスタ２４のソース領域は画素用ソースバスライン３４に接続され、ドレイン領域は画素電極２２に接続されている。薄膜トランジスタ２４は、画素用ゲートバスライン３２からの信号によってオンオフされる。これにより、画素電極２２と、背面基板１０００に対向して配置された前面基板に形成された対向電極とによって液晶層に電圧を印加し、液晶層の配向状態を変化させることによって表示を行う。
一方、光センサーフォトダイオード２６は、例えば第３実施形態で説明したＴＦＤと同様の構成を有し、ｐ+型領域２６ｐ、ｎ+型領域２６ｎ、およびそれらの領域２６ｐ、２６ｎの間に位置する真性領域２６ｉとを備えている。信号蓄積用のコンデンサー２８は、ゲート電極層とＳｉ層とを電極とし、ゲート絶縁膜で容量を形成している。光センサーフォトダイオード２６におけるｐ+型領域２６ｐは、光センサー用ＲＳＴ信号ライン３６に接続され、ｎ+型領域２６ｎは、信号蓄積用のコンデンサー２８における下部電極（Ｓｉ層）に接続され、このコンデンサー２８を経て光センサー用ＲＷＳ信号ライン３８に接続されている。さらに、ｎ+型領域２６ｎは、光センサー用フォロアー薄膜トランジスタ２９におけるゲート電極層に接続されている。光センサー用フォロアー薄膜トランジスタ２９のソースおよびドレイン領域は、それぞれ、光センサー用ＶＤＤ信号ライン４０、光センサー用ＣＯＬ信号ライン４２に接続されている。
このように、光センサーフォトダイオード２６、信号蓄積用のコンデンサー２８、および光センサー用フォロアー薄膜トランジスタ２９は、それぞれ、図１０に示す駆動回路の薄膜ダイオード７０１、コンデンサー７０２、薄膜トランジスタ７０３に対応しており、光センサーの駆動回路を構成している。この駆動回路による光センシング時の動作を以下に説明する。
（１）まず、ＲＷＳ信号ライン３８により、信号蓄積用のコンデンサー２８にＲＷＳ信号が書き込まれる。これにより、光センサーフォトダイオード２６におけるｎ+型領域２６ｎの側にプラス電界が生じ、光センサーフォトダイオード２６に関して逆バイアス状態となる。（２）基板表面のうち光が照射されている領域に存在する光センサーフォトダイオード２６では、光リークが生じてＲＳＴ信号ライン３６の側に電荷が抜ける。（３）これにより、ｎ+型領域２６ｎの側の電位が低下し、その電位変化により光センサー用フォロアー薄膜トランジスタ２９に印加されているゲート電圧が変化する。（４）光センサー用フォロアー薄膜トランジスタ２９のソース側にはＶＤＤ信号ライン４０よりＶＤＤ信号が印加されている。上記のようにゲート電圧が変動すると、ドレイン側に接続されたＣＯＬ信号ライン４２へ流れる電流値が変化するため、その電気信号をＣＯＬ信号ライン４２から取り出すことができる。（５）ＣＯＬ信号ライン４２からＲＳＴ信号を光センサーフォトダイオード２６に書き込み、信号蓄積用のコンデンサー２８の電位をリセットする。上記（１）〜（５）の動作をスキャンしながら繰り返すことにより、光センシングが可能になる。
本実施形態のタッチパネル液晶表示装置における背面基板の構成は図１１に示す構成に限定されない。例えば、各画素スイッチング用ＴＦＴに補助容量（Ｃｓ）が設けられていてもよい。また、図示する例では、ＲＧＢ画素のそれぞれに隣接して光センサー部が設けられているが、上述したように、ＲＧＢ画素からなる３つの画素セット（カラー表示画素）に対して１つの光センサー部が配置されていてもよい。
ここで、再び図１０を参照する。上述してきた例では、図１０に示す断面図からわかるように、薄膜ダイオード７０６を表示領域に配置して、タッチセンサーとして利用しているが、薄膜ダイオード７０６を表示領域の外に形成し、バックライト７０１の輝度を、外光７０４の照度に合わせてコントロールするためのアンビニエントセンサーとして利用することもできる。
図１２は、アンビニエントライトセンサー付き液晶表示装置を例示する斜視図である。液晶表示装置２０００は、表示領域５２、ゲートドライバ５６、ソースドライバ５８および光センサー部５４を有するＬＣＤ基板５０と、ＬＣＤ基板５０の背面側に配置されたバックライト６０とを備えている。ＬＣＤ基板５０のうち表示領域５２の周辺に位置し、ドライバ５６、５８や光センサー部５４が設けられている領域を「額縁領域」と呼ぶこともある。
バックライト６０の輝度は、バックライト制御回路（図示せず）によって制御されている。また、図示しないが、表示領域５２およびドライバ５６、５８には、ＴＦＴが利用されており、光センサー部５４にはＴＦＤが利用されている。光センサー部５４は、外光の照度に基づく照度信号を生成し、フレキシブル基板を用いた接続を利用してバックライト制御回路に入力する。バックライト制御回路では、この照度信号に基づいてバックライト制御信号を生成し、バックライト６０に出力する。
なお、本発明を適用すると、アンビニエントライトセンサー付き有機ＥＬ表示装置を構成することもできる。そのような有機ＥＬ表示装置は、図１２に示す液晶表示装置と同様に、同一の基板上に表示部と光センサー部とが配置された構成を有することができるが、基板の背面側にバックライト６０を設ける必要がない。この場合には、光センサー部５４を、基板５０に設けられた配線によってソースドライバ５８に接続し、光センサー部５４からの照度信号をソースドライバ５８に入力する。ソースドライバ５８は、照度信号に基づいて表示領域５２の輝度を変化させる。
以上、本発明の具体的な実施形態について説明を行なったが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。本発明のＴＦＴを用いて、ガラス基板上にアナログ駆動を行うための回路やデジタル駆動を行うための回路も同時構成できる。例えば、アナログ駆動を行なう回路の場合、ソース側駆動回路、画素部およびゲート側駆動回路を有し、ソース側駆動回路には、シフトレジスタ、バッファ、サンプリング回路（トランスファゲート）、また、ゲート側駆動回路には、シフトレジスタ、レベルシフタ、バッファが設けられる。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。また、本発明の製造工程に従えば、メモリやマイクロプロセッサをも形成し得る。
本発明によると、同一基板上に形成されるＴＦＴとＴＦＤとにおいて、共にそれぞれの半導体素子に最適な半導体膜を有し、良好な特性を有するＴＦＴとＴＦＤとを備える半導体装置が得られる。これにより、駆動回路に用いられるＴＦＴと画素電極をスイッチングするためのＴＦＴとして、高い電界効果移動度及びＯＮ／ＯＦＦ比を有するＴＦＴと、光センサーとして利用する場合に低い暗電流値、光に対するＳＮ比（明暗での電流値比）が高いＴＦＤとを、同一非晶質半導体膜を結晶化させて形成した半導体層をそれぞれの活性領域として、同一の製造工程で作製できる。特に、これらの半導体層の中でも、ＴＦＴの電界効果移動度を大きく左右するチャネル領域と、ＴＦＤの光感度に大きく影響する真性領域とに対して、それぞれ最適化することで、それぞれの半導体素子に最適な素子特性を得ることができる。さらには、簡便な製造方法で、前記高性能半導体素子が実現でき、製品のコンパクト化、高性能化、低コスト化が図れる。
本発明の適用範囲は極めて広く、ＴＦＴおよびＴＦＤを備えた半導体装置、あるいは、そのような半導体装置を有するあらゆる分野の電子機器に適用することが可能である。例えば、本発明を実施して形成されたＣＭＯＳ回路や画素部はアクティブマトリクス型液晶表示装置や有機ＥＬ表示装置に用いることができる。このような表示装置は、例えば携帯電話や携帯ゲーム機の表示画面や、デジタルカメラのモニタ一等に利用され得る。従って、液晶表示装置や有機ＥＬ表示装置が組み込まれた電子機器全てに本発明を適用できる。
本発明は、特に、アクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置や、イメージセンサー、光センサー等や、それらを組み合わせた電子機器に好適に利用できる。特に、ＴＦＤを利用した光センサー機能付きの表示装置や、それを備えた電子機器に本発明を適用すると有利である。また、ＴＦＤを利用した光センサーと、ＴＦＴを利用した駆動回路とを備えたイメージセンサーに適用してもよい。
１０１、２０１ 基板
１０２、２０２ 遮光層
１０３、２０３、１０４、２０４ 下地膜
１０５、２０５ 非晶質半導体膜
１０６、２０６ マスク膜
１０７、２０７ 触媒元素
１０５ａ、２０５ａ、２０５ｂ 結晶質ケイ素領域（触媒利用結晶化領域）
１０５ｂ、２０５ｄ、２０５ｅ 結晶質ケイ素領域（高結晶質領域）
１０５ｃ、２０５ｆ 結晶質ケイ素領域（低結晶質領域）
１０９ｔ、２１０ｔ 薄膜トランジスタの半導体層
１０９ｄ、２１０ｄ 薄膜ダイオードの半導体層
１１０ ゲート絶縁膜
１１１ ゲート電極
１１４ ソース・ドレイン領域
１１５ ｎ型領域
１１６ チャネル領域
１１９ ｐ型領域
１２４ 電極・配線
１２０ 真性領域
１２３ 層間絶縁膜
１２５ 電極・配線
１２６ 薄膜トランジスタ
１２７ 薄膜ダイオード

Claims (25)

  1. チャネル領域、ソース領域およびドレイン領域を含む半導体層と、前記チャネル領域の導電性を制御するゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有する薄膜トランジスタ、および、少なくともｎ型領域とｐ型領域とを含む半導体層を有する薄膜ダイオードを備えた半導体装置であって、
    前記薄膜トランジスタの半導体層および前記薄膜ダイオードの半導体層は、同一の非晶質半導体膜を結晶化することによって形成された結晶質半導体層であり、
    前記薄膜トランジスタの半導体層は、前記非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を含み、
    前記薄膜ダイオードの半導体層は、前記触媒元素を実質的に含まない半導体装置。
  2. 前記薄膜ダイオードの半導体層は、結晶の（１００）面、あるいは／および（１１１）面となる面方位で主に構成されている請求項１に記載の半導体装置。
  3. 前記薄膜ダイオードは、前記薄膜ダイオードの半導体層のうち前記ｎ型領域と前記ｐ型領域との間に位置する真性領域を含み、前記真性領域は、結晶の（１００）面、あるいは／および（１１１）面となる面方位で主に構成されている請求項１に記載の半導体装置。
  4. 前記薄膜トランジスタの半導体層のうち少なくとも前記チャネル領域は、結晶の〈１１１〉晶帯面が配向した面方位で主に構成されている請求項１から３のいずれかに記載の半導体装置。
  5. 前記薄膜トランジスタの半導体層のうち少なくとも前記チャネル領域は、結晶の（１１０）面、あるいは／および（２１１）面となる面方位で主に構成されている請求項４に記載の半導体装置。
  6. 前記薄膜トランジスタの半導体層のうち少なくとも前記チャネル領域は、柱状結晶の集まりで構成され、各々の柱状結晶の成長方向は、薄膜トランジスタにおけるキャリアの移動方向に概ね平行である請求項１から５のいずれかに記載の半導体装置。
  7. 前記薄膜トランジスタの半導体層では、前記触媒元素は析出しておらず固溶した状態で含まれる請求項１から６のいずれかに記載の半導体装置。
  8. 前記薄膜トランジスタの半導体層の前記ソース領域あるいは前記ドレイン領域における前記触媒元素の濃度は、前記チャネル領域における前記触媒元素の濃度よりも高い請求項１から７のいずれかに記載の半導体装置。
  9. 前記薄膜トランジスタは、前記薄膜トランジスタの半導体層のうち前記チャネル領域、ソース領域およびドレイン領域以外の領域に形成されたゲッタリング領域を有し、前記ゲッタリング領域における前記触媒元素の濃度は、前記チャネル領域、前記ソース領域およびドレイン領域における前記触媒元素の濃度よりも高い請求項１から７のいずれかに記載の半導体装置。
  10. 前記薄膜トランジスタは、ｎチャネル型薄膜トランジスタおよびｐチャネル型薄膜トランジスタを含む複数の薄膜トランジスタである請求項１から９のいずれかに記載の半導体装置。
  11. 前記触媒元素はニッケルである請求項１から１０のいずれかに記載の半導体装置。
  12. （ａ）表面に非晶質半導体膜が形成された基板を用意する工程と、
    （ｂ）前記非晶質半導体膜の一部にだけ、結晶化を促進する触媒元素を選択的に添加する工程と、
    （ｃ）前記触媒元素を選択的に添加した非晶質半導体膜に対して加熱処理を行って、前記非晶質半導体膜の一部を結晶化させて触媒利用結晶化領域を形成し、他の部分を非晶質領域のまま残す工程と、
    （ｄ）前記触媒利用結晶化領域および前記非晶質領域にレーザー光を照射して、前記触媒利用結晶化領域をさらに結晶化させる、あるいは再結晶化させることによって形成された高結晶質領域と、前記非晶質領域を結晶化させることによって形成された低結晶質領域とを含む結晶質半導体膜を得る工程と
    （ｅ）前記結晶質半導体膜をパターニングして、後に薄膜トランジスタの活性領域となる第１の島状半導体層および後に薄膜ダイオードの活性領域となる第２の島状半導体層を形成する工程であって、前記第１の島状半導体層は前記高結晶質領域を含み、前記第２の島状半導体層は前記低結晶質領域を含む工程と
    を包含する半導体装置の製造方法。
  13. 前記工程（ｃ）では、前記非晶質半導体膜のうち前記触媒元素が添加された部分を結晶化させて前記触媒利用結晶化領域を形成する請求項１２に記載の半導体装置の製造方法。
  14. 前記工程（ｃ）は、
    （ｃ１）前記非晶質半導体膜のうち前記触媒元素が添加された部分を結晶化させて第１触媒利用結晶化領域を形成する工程と、
    （ｃ２）前記第１触媒利用結晶化領域からその周辺部へ横方向に結晶成長させて第２触媒利用結晶化領域を形成する工程と
    を含み、
    前記工程（ｄ）は、前記第１触媒利用結晶化領域をさらに結晶化、あるいは再結晶化させて第１高結晶質領域を形成するとともに、前記第２触媒利用結晶化領域を結晶化、あるいは再結晶化させて第２高結晶質領域を形成する工程を含み、
    前記工程（ｅ）において、前記第１の島状半導体層は前記第２高結晶質領域を含む請求項１２に記載の半導体装置の製造方法。
  15. 前記工程（ｅ）は、前記結晶質半導体膜の前記高結晶質領域を用いて、前記第１の島状半導体層のうち後に薄膜トランジスタのチャネル領域となる領域を形成する工程を含む請求項１２から１４のいずれかに記載の半導体装置の製造方法。
  16. 前記工程（ｅ）は、前記結晶質半導体膜の前記低結晶質領域を用いて、前記第２の島状半導体層のうち後に薄膜ダイオードの真性領域となる領域を形成する工程を含む請求項１２から１５のいずれかに記載の半導体装置の製造方法。
  17. 前記工程（ｅ）は、前記結晶質半導体膜の前記高結晶質領域を用いて、前記第１の島状半導体層全体を形成する工程である請求項１２から１６のいずれかに記載の半導体装置の製造方法。
  18. 前記工程（ｅ）は、前記結晶質半導体膜の前記低結晶質領域を用いて、前記第２の島状半導体層全体を形成する工程である請求項１２から１７のいずれかに記載の半導体装置の製造方法。
  19. 前記工程（ｅ）は、前記結晶質半導体膜の前記第１高結晶質領域を用いて、前記第１の島状半導体層のうち後に薄膜トランジスタのソース領域あるいは／およびドレイン領域となる領域の少なくとも一部を形成し、前記第２高結晶質領域を用いて、前記第１の島状半導体層のうち後に薄膜トランジスタのチャネル領域となる領域を形成する工程である請求項１４に記載の半導体装置の製造方法。
  20. 前記工程（ｅ）は、前記結晶質半導体膜の前記低結晶質領域を用いて、後にコンデンサーの片方の電極となる半導体層を形成する工程をさらに含む請求項１２から１９のいずれかに記載の半導体装置の製造方法。
  21. 前記工程（ｅ）は、前記結晶質半導体膜の前記低結晶質領域を用いて、後に他の薄膜トランジスタの活性領域となる島状半導体層を形成する工程をさらに含む請求項１２から２０のいずれかに記載の半導体装置の製造方法。
  22. 前記工程（ｂ）は、
    前記非晶質半導体膜上に、開口部を有するマスクを形成する工程と、
    前記開口部を通して、前記非晶質半導体膜の選択された領域に前記触媒元素を添加する工程と
    を含む請求項１２から２１のいずれかに記載の半導体装置の製造方法。
  23. 前記工程（ｄ）は、レーザー光を照射する前の前記触媒利用結晶化領域の結晶状態を完全にリセットせず、かつ、前記非晶質領域を結晶化させ得る照射エネルギー密度でレーザー光を照射する工程を含む請求項１２から２２のいずれかに記載の半導体装置の製造方法。
  24. 前記基板は透光性を有し、
    前記工程（ａ）の前に、
    前記基板のうち後に薄膜ダイオードの活性領域となる第２の島状半導体層が形成される領域の下部となる部分に、前記基板の裏面からの光を遮光するための遮光層を形成する工程をさらに包含する請求項１２から２３のいずれかに記載の半導体装置の製造方法。
  25. （ｆ）少なくとも、前記第１の島状半導体層の上にゲート絶縁膜を形成する工程と、
    （ｇ）前記第１の島状半導体層の上の前記ゲート絶縁膜上にゲート電極を形成する工程と、
    （ｈ）前記第１の島状半導体層のうち後のソース領域及びドレイン領域となる領域に、不純物元素をドーピングする工程と、
    （ｉ）前記第２の島状半導体層のうち後のｎ型領域となる領域に、ｎ型不純物元素をドーピングする工程と、
    （ｊ）前記第２の島状半導体層のうち後のｐ型領域となる領域に、ｐ型不純物元素をドーピングする工程と、
    を包含する請求項１２から２３のいずれかに記載の半導体装置の製造方法。
JP2010514359A 2008-05-29 2009-05-26 半導体装置およびその製造方法 Expired - Fee Related JP5096572B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010514359A JP5096572B2 (ja) 2008-05-29 2009-05-26 半導体装置およびその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008141536 2008-05-29
JP2008141536 2008-05-29
PCT/JP2009/002308 WO2009144915A1 (ja) 2008-05-29 2009-05-26 半導体装置およびその製造方法
JP2010514359A JP5096572B2 (ja) 2008-05-29 2009-05-26 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2009144915A1 JPWO2009144915A1 (ja) 2011-10-06
JP5096572B2 true JP5096572B2 (ja) 2012-12-12

Family

ID=41376805

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010514359A Expired - Fee Related JP5096572B2 (ja) 2008-05-29 2009-05-26 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US20110073918A1 (ja)
EP (1) EP2290693A4 (ja)
JP (1) JP5096572B2 (ja)
CN (1) CN102047426B (ja)
WO (1) WO2009144915A1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101050467B1 (ko) * 2010-04-14 2011-07-20 삼성모바일디스플레이주식회사 다결정 실리콘층, 그 제조방법, 상기 다결정 실리층을 이용한 박막 트랜지스터 및 상기 박막 트랜지스터를 구비한 유기발광표시장치
CN102859693B (zh) * 2010-04-16 2015-12-16 夏普株式会社 半导体装置
US20130207190A1 (en) * 2010-11-04 2013-08-15 Sharp Kabushiki Kaisha Semiconductor device, and method for producing same
KR20120129592A (ko) * 2011-05-20 2012-11-28 삼성디스플레이 주식회사 평판 표시 장치용 백플레인, 이를 포함하는 평판 표시 장치, 및 그 제조 방법
JP2013125826A (ja) 2011-12-14 2013-06-24 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
CN104867964B (zh) * 2015-05-18 2019-02-22 京东方科技集团股份有限公司 阵列基板、其制造方法以及有机发光二极管显示装置
CN105552134A (zh) * 2016-01-20 2016-05-04 中国科学院物理研究所 场效应二极管
CN105679769A (zh) * 2016-01-27 2016-06-15 深圳市华星光电技术有限公司 一种tft基板、显示装置以及制造方法
CN110312962A (zh) * 2017-02-20 2019-10-08 夏普株式会社 有源矩阵基板和液晶显示装置
CN108288621B (zh) * 2018-03-09 2021-01-26 京东方科技集团股份有限公司 阵列基板的制造方法、阵列基板及显示面板
CN111830743B (zh) * 2020-07-10 2023-03-31 Tcl华星光电技术有限公司 一种阵列基板及其制备方法
CN112542386B (zh) * 2020-11-03 2022-07-08 北海惠科光电技术有限公司 显示面板和薄膜晶体管的制造方法及其制造设备
CN113113354B (zh) * 2021-03-18 2022-04-08 武汉华星光电技术有限公司 光学器件及其制备方法、显示面板
CN114203735A (zh) * 2021-12-06 2022-03-18 深圳市华星光电半导体显示技术有限公司 驱动基板及其制作方法、显示面板
US20230282644A1 (en) * 2022-03-03 2023-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Layout design for rf circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275806A (ja) * 1993-03-22 1994-09-30 Semiconductor Energy Lab Co Ltd 半導体回路およびその作製方法
JPH06275805A (ja) * 1993-03-22 1994-09-30 Semiconductor Energy Lab Co Ltd 半導体回路およびその作製方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5501989A (en) * 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
JP3402380B2 (ja) 1993-03-22 2003-05-06 株式会社半導体エネルギー研究所 半導体回路およびその作製方法
JP3329512B2 (ja) 1993-03-22 2002-09-30 株式会社半導体エネルギー研究所 半導体回路およびその作製方法
US5488000A (en) * 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
JP3853393B2 (ja) * 1995-03-03 2006-12-06 タイコエレクトロニクスアンプ株式会社 カード用コネクタ組立体
JP3675886B2 (ja) * 1995-03-17 2005-07-27 株式会社半導体エネルギー研究所 薄膜半導体デバイスの作製方法
US6197624B1 (en) * 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
US6218219B1 (en) * 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
TW504846B (en) * 2000-06-28 2002-10-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4413569B2 (ja) * 2003-09-25 2010-02-10 株式会社 日立ディスプレイズ 表示パネルの製造方法及び表示パネル
JP2005235870A (ja) * 2004-02-17 2005-09-02 Sharp Corp 結晶性半導体膜の作製方法、結晶性半導体膜、半導体装置の製造方法、半導体装置、結晶性薄膜ダイオードの製造方法、結晶性薄膜ダイオード、結晶性薄膜トランジスタの製造方法、結晶性薄膜トランジスタおよびディスプレイ装置
CN101663758B (zh) * 2007-04-25 2011-12-14 夏普株式会社 半导体装置及其制造方法
JP2009010125A (ja) * 2007-06-27 2009-01-15 Sharp Corp 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275806A (ja) * 1993-03-22 1994-09-30 Semiconductor Energy Lab Co Ltd 半導体回路およびその作製方法
JPH06275805A (ja) * 1993-03-22 1994-09-30 Semiconductor Energy Lab Co Ltd 半導体回路およびその作製方法

Also Published As

Publication number Publication date
EP2290693A4 (en) 2013-02-27
US20110073918A1 (en) 2011-03-31
JPWO2009144915A1 (ja) 2011-10-06
CN102047426A (zh) 2011-05-04
WO2009144915A1 (ja) 2009-12-03
EP2290693A1 (en) 2011-03-02
CN102047426B (zh) 2013-02-06

Similar Documents

Publication Publication Date Title
JP5096572B2 (ja) 半導体装置およびその製造方法
CN101663758B (zh) 半导体装置及其制造方法
JP5314040B2 (ja) 半導体装置の製造方法
JP3904512B2 (ja) 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器
KR100515279B1 (ko) 반도체 장치 및 그 제조방법
WO2010058532A1 (ja) 半導体装置およびその製造方法、ならびに半導体装置を用いた表示装置
US8829526B2 (en) Semiconductor device, method for manufacturing same, and display device
JP5480303B2 (ja) 半導体装置およびその製造方法
JP2008300630A (ja) 半導体装置およびその製造方法
JP2009010125A (ja) 半導体装置およびその製造方法
KR20040041074A (ko) 반도체막과 그의 제조방법, 반도체장치 및 그의 제조방법
WO2010050161A1 (ja) 半導体装置およびその製造方法ならびに表示装置
US20110175535A1 (en) Semiconductor device, method for manufacturing same and display device
JP4115153B2 (ja) 半導体装置の製造方法
JP4437404B2 (ja) 半導体装置とその製造方法
JP2010177362A (ja) 半導体装置およびその製造方法ならびに表示装置
JP4115441B2 (ja) 半導体装置およびその製造方法
CN101145564B (zh) 有源矩阵显示基板制备方法
JP4954365B2 (ja) 半導体装置の作製方法
WO2011158780A1 (ja) 半導体装置およびその製造方法
JP4115406B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120828

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120920

R150 Certificate of patent or registration of utility model

Ref document number: 5096572

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150928

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees