JP5106604B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明の実施の形態は、半導体装置およびその製造方法に関する。
入力される電流を整流して出力する半導体整流装置には、ｐｎ接合を有するＰｉＮダイオードと、半導体層と金属との仕事関数の差によるキャリアのポテンシャル障壁を有するショットキーバリアダイオード（ＳＢＤ）がある。そして、ショットキーバリアダイオードにおいて、半導体層（例えばｎ型）／金属界面にかかる電界を緩和することを目的に、半導体層表面に半導体層とは異なる導電型の不純物領域（例えばｐ型）を配置したＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｏｃｈｙ ｂａｒｒｉｅｒ ｄｉｏｄｅ）がある。さらに、ＪＢＳの不純物領域（例えばｐ型）と金属とのコンタクトをオーミック接続またはオーミック接続に近付け、不純物領域と半導体層とのビルトインポテンシャル（Ｖｂｉ）を超える電圧がかかった際に小数キャリア注入を起こし、伝導度変調により抵抗を下げる機能を持たせたＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ−ｄｉｏｄｅ Ｓｃｈｏｔｔｋｙ−ｄｉｏｄｅ）がある。
一方、次世代のパワー半導体デバイス材料として例えば炭化珪素（以下、ＳｉＣとも記述する）を代表とするワイドバンドギャップ半導体が期待されている。ワイドバンドギャップ半導体はＳｉに対して広いバンドギャップを有し、Ｓｉよりも高い破壊電界強度及び高い熱伝導率を備える。この特性を活用すれば、低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
ＭＰＳでは、一般に上述した不純物領域は不純物をイオン注入することにより形成する。もっとも、イオン注入により形成される高濃度の不純物領域にはイオン注入ダメージが存在する。このため、半導体整流装置のオン電圧が増加したり、オフ状態からオン状態に切り替わる際にホールの注入が遅れスイッチングロスが増加したりするという問題がある。
特表２００９−５３５８５３号公報
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、イオン注入ダメージにより生ずる損失が抑制された低損失な半導体装置を提供することにある。
実施の形態の半導体装置は、第１導電型の半導体基板と、半導体基板の上面に形成され、半導体基板よりも低不純物濃度の第１導電型の第１の半導体層と、第１の半導体層上にエピタキシャル成長により形成される第２導電型の第２の半導体層と、第２の半導体層上にエピタキシャル成長により形成され、第２の半導体層よりも高不純物濃度の第２導電型の第３の半導体層と、を備える。そして、第３の半導体層に形成され、少なくとも側面と底面との角部が第２の半導体層内にある凹部を備える。さらに、第３の半導体層に接する第１の電極と、凹部の底面において、第２の半導体層と接し、第１の電極と接続される第２の電極と、半導体基板の下面に接する第３の電極と、を備える。
実施の形態の半導体装置の断面図である。 実施の形態の半導体装置の製造方法を示す工程断面図である。 実施の形態の半導体装置の製造方法を示す工程断面図である。 実施の形態の半導体装置の製造方法を示す工程断面図である。 実施の形態の半導体装置の製造方法を示す工程断面図である。 実施の形態の半導体装置の製造方法を示す工程断面図である。 実施の形態の半導体装置の製造方法を示す工程断面図である。 実施の形態の半導体装置の製造方法を示す工程断面図である。 実施の形態の半導体装置の製造方法を示す工程断面図である。 実施の形態の半導体装置の製造方法を示す工程断面図である。 実施の形態の半導体装置の製造方法を示す工程断面図である。
以下、図面を参照しつつ本発明の実施の形態を説明する。
本実施の形態の半導体装置は、第１導電型の半導体基板と、半導体基板の上面に形成され、半導体基板よりも低不純物濃度の第１導電型の第１の半導体層と、第１の半導体層上にエピタキシャル成長により形成される第２導電型の第２の半導体層と、第２の半導体層上にエピタキシャル成長により形成され、第２の半導体層よりも高不純物濃度の第２導電型の第３の半導体層と、を備えている。さらに、第３の半導体層に形成され、少なくとも側面と底面との角部が第２の半導体層内にある凹部を備えている。また、第３の半導体層に接する第１の電極と、凹部の底面において、第２の半導体層と接し、第１の電極と接続される第２の電極と、半導体基板の下面に接する第３の電極と、を備えている。
本実施の形態の半導体装置では、不純物領域がイオン注入でなくエピタキシャル成長により形成されることで、イオン注入ダメージに起因する損失を抑制することが可能となる。また、第２の半導体層を凹部の底面の少なくとも角部に設けることで、電界集中による耐圧劣化を抑制することが可能となる。
なお、以下、半導体基板、第１、第２および第３の半導体層が炭化珪素（ＳｉＣ）であり、第１の導電型がｎ型、第２の導電型がｐ型であるＭＰＳを例に説明する。
図１は実施の形態の半導体装置の断面図である。
図１に示すように、実施の形態の半導体装置であるＭＰＳ１０は、例えばｎ型で六方晶の４Ｈ−ＳｉＣ基板１２の上面に、ドリフト層としてｎ型のＳｉＣ層（第１の半導体層：以下、ｎ−型ＳｉＣ層とも称する）１４がエピタキシャル成長により形成されている。ＳｉＣ基板１２およびｎ−型ＳｉＣ層１４は、例えばＮ（窒素）を不純物として含有している。
ｎ−型ＳｉＣ層１４は、ＳｉＣ基板１２よりも不純物濃度が低い。ｎ＋型のＳｉＣ基板１２は、不純物濃度が、例えば、１Ｅ＋１８〜１Ｅ＋２０ａｔｏｍｓ／ｃｍ３の低抵抗基板である。そして、ｎ−型ＳｉＣ層１４は、例えば、不純物濃度が８Ｅ＋１４ａｔｏｍｓ／ｃｍ３〜１Ｅ＋１７ａｔｏｍｓ／ｃｍ３、厚さは５μｍ〜１００μｍである。
そして、ｎ−型ＳｉＣ層１４上に、エピタキシャル成長により形成されるｐ型のＳｉＣ層（第２の半導体層：以下、ｐ−型ＳｉＣ層とも称する）１６が存在する。ｐ−型ＳｉＣ層１６の厚さは、例えば、０．１〜２．０μｍである。
さらに、ｐ−型ＳｉＣ層１６上にエピタキシャル成長により形成され、ｐ−型ＳｉＣ層１６よりも不純物濃度の高いｐ型のＳｉＣ層（第３の半導体層：以下、ｐ＋型ＳｉＣ層とも称する）１８が存在する。ｐ＋型ＳｉＣ層１８の厚さは、例えば、１〜５μｍである。ホールの注入効率を上げる観点からは、３μｍ以上であることが望ましい。
なお、ｐ−型ＳｉＣ層１６およびｐ＋型ＳｉＣ層１８のｐ型不純物は、例えば、Ａｌ（アルミニウム）またはＢ（ボロン）である。
そして、ｐ＋型ＳｉＣ層１８に、少なくともその側面とその底面とが交わる角部が、ｐ−型ＳｉＣ層１６内にある凹部が形成されている。なお、底部の一部にｎ−型ＳｉＣ層１４が露出していてもかまわない。
さらに、ｐ＋型ＳｉＣ層１８の上面に接する第１の電極２０が設けられている。ｐ＋型ＳｉＣ層１８と第１の電極２０とはオーミック接合を形成する。第１の電極２０は、ｐ＋型ＳｉＣ層１８とオーミック接合する材料であればかまわないが、例えば、Ｎｉ、ＡｌまたはＴｉ／Ａｌ等の金属材料で形成される。
また、凹部の底面においてｐ−型ＳｉＣ層１６に接し、かつ、一部が第１の電極２０と接続される第２の電極２２が設けられている。ｐ−型ＳｉＣ層１６と第２の電極２２とはショットキー接合を形成する。第２の電極２２は、ｐ−型ＳｉＣ層１６とショットキー接合する材料であればかまわないが。例えば、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａ等の金属材料、または、それらのシリサイドで形成される。
なお、ｐ＋型ＳｉＣ層１８の不純物濃度は、１Ｅ１８〜１Ｅ２１ａｔｏｍｓ／ｃｍ３程度であることが、第１の電極２０との良好なオーミック接合を実現する観点から望ましい。
また、ｐ−型ＳｉＣ層１６の不純物濃度は、ｎ−型ＳｉＣ層１４の不純物濃度よりも０．５〜１桁高く、かつ、５Ｅ＋１７ａｔｏｍｓ／ｃｍ３以下であることが第２の電極２２との良好なショットキー接合を実現する観点から望ましい。
そして、ＳｉＣ基板１２の下面に接する第３の電極２４が設けられている。ＳｉＣ基板１２と第３の電極２４とはオーミック接合を形成する。第３の電極２４は、ＳｉＣ基板１２とオーミック接合する材料であればかまわないが、例えば、Ｎｉ、ＡｌまたはＴｉ／Ａｌ等の金属材料で形成される。
ＭＰＳ１０の素子端部は耐圧構造としてメサ型形状となっており、第１の高抵抗領域２６と、第１の高抵抗領域２６上の、例えば、シリコン酸化膜である絶縁膜２８が設けられている。
また、図１に示すように、凹部の角部のｐ−型ＳｉＣ層１６内にｎ−型ＳｉＣ層１４よりも高抵抗の第２の高抵抗領域３０が設けられていることが望ましい。
第２の電極２２上には、アノード電極となる第１のパッド電極３２が形成される。例えば、Ａｌによるワイヤボンディングを行う場合には、材料としてＡｌが用いられる。
また、第３の電極２４下には、カソード電極となる第２のパッド電極３４が形成される。例えば、半田などでマウントする場合は、材料としてＴｉ／Ｎｉ／Ａｌが用いられる。
実施の形態のＭＰＳ１０において、カソード電極に対してアノード電極が正になるよう電圧を印加した場合、まずはショットキー電極である第２の電極２２からｐ−型ＳｉＣ層１６もしくはｎ−型ＳｉＣ層１４とのショットキー障壁を越えた電子がアノード電極からカソード電極に流れ、順方向動作をする。ｐ−型ＳｉＣ層１６と第２の電極２２間はｐ−型ＳｉＣ層１６の濃度によりショットキー障壁が変化する。ｐ濃度が低い場合にはショットキー特性を示す。ｎ−型ＳｉＣ層１４とｐ−型ＳｉＣ層１６の両方が第２の電極２２にショットキー接合している場合には、接合面積比と個々のショットキー障壁により電流が流れる。
また、ｐ＋型ＳｉＣ層１８とオーミック電極である第１の電極２０がなすオーミック接合の幅が広い場合には電圧を上げていくとある点からｐ＋型ＳｉＣ層１８からホールが注入され、オーミック特性へシフトが起こる。この際、ｐ＋型ＳｉＣ層１８がイオン注入によって作られている場合、ダメージ層によりホールのキャリアライフタイムが小さく注入効率が落ちる。
もっとも、実施の形態のＭＰＳ１０では、ホールの注入経路であるｐ＋型ＳｉＣ層１８およびｐ−型ＳｉＣ層１６およびｎ−型ＳｉＣ層１４はすべてエピタキシャル成長で作られている。よって、ＳｉＣのホールが持つ本来のライフタイムを保つことができ注入効率を高く維持できる。
また、カソード電極に対してアノード電極が負になるよう電圧を印加した場合、少なくともｐ＋型ＳｉＣ層１８およびｐ−型ＳｉＣ層１６を、凹部形成のためエッチング処理した際にできるノッチや角の存在により、本来のｎ−型ＳｉＣ層がもつ耐圧よりも低い点で上記ノッチや角の領域にて電界集中が起こり素子に電流が流れてしまうおそれがある。
そこで、凹部の角部がｐ−型ＳｉＣ層１６で覆われるようにすることで、角部での電界集中に起因するリーク電流の増加や耐圧の劣化を抑制することが可能となる。そして、さらに凹部の角部に第２の高抵抗領域３０を設けることにより、角部での電界集中が一層緩和され、リーク電流の増加や耐圧の劣化を一層抑制することが可能となる。
また、素子終端部にも第１の高抵抗領域２６を設けて耐圧低下を抑制していることにより、高い耐圧を維持することができる。
なお、実施の形態において、図１に示すように、凹部の側面が順テーパ形状を有することが望ましい。この形状により、さらに、角部での電界集中が緩和されるからである。
さらに、スイッチング動作をする際、特に逆方向状態から順方向状態にシフトする場合にはｐ＋型ＳｉＣ層１８からのホールの注入が遅れると過渡的に大きなオン電圧が発生してスイッチングロスが大きくなる。もっとも、上述したようにホールの注入経路はすべてエピタキシャル層で作製されているためスイッチングロスの小さいＭＰＳが完成する。
以上のように、実施の形態の半導体装置によれば。イオン注入ダメージが存在しないため、イオン注入によるダメージ起因のスイッチングロスの増加は生じない、低損失な半導体装置が実現可能である。また、同時に、リーク電流が減少し、高い耐圧を有する半導体装置が実現可能である。
図２〜図１１は、実施の形態の半導体装置の製造方法を示す工程断面図である。以下、本実施の形態の半導体装置の製造方法について、図２〜図１１を参照しつつ説明する。
まず、昇華法などで作成されたバルクＳｉＣ基板１２上に、バッファ層（図示せず）およびＳｉＣ基板１２よりも低不純物濃度のｎ−型ＳｉＣ層１４をエピタキシャル成長により形成する。続いて、ｎ−型ＳｉＣ層１４上にｐ−型ＳｉＣ層１６をエピタキシャル成長により形成する。さらに、ｐ−型ＳｉＣ層１６上に、ｐ−型ＳｉＣ層１６よりも高不純物濃度のｐ＋型ＳｉＣ層１８をエピタキシャル成長により形成する（図２）。
次に、エッチングのマスク材４０を形成し、耐圧構造であるメサ型形状部分の加工を行う。加工には、例えば、ＲＩＥなどのイオン性エッチングを用い、Ｆ系およびＣｌ系のエッチングガスで、ｐ＋型ＳｉＣ層１８およびｐ−型ＳｉＣ層１６のエッチングを行う（図３）
次に、マスク材４０を残存させたまま、ＡｒまたはＢの室温イオン注入を行う。マスク材４０の残厚が少ない場合には、別途レジストマスク等でイオン注入マスクを形成してもかまわない。このイオン注入により第１の高抵抗領域２６を形成する（図４）。
次に、活性領域のｐ＋型ＳｉＣ層１８をエッチングするためのマスク材４２を形成し、エッチングにより、少なくとも側面と底面との角部がｐ−型ＳｉＣ層１６内にある凹部を形成する。すなわち、エッチングによってできる角部や角部のノッチ、サブトレンチはｐ−型ＳｉＣ層１６内で吸収される条件でエッチングを行う（図５）。このとき、凹部の側面が順テーパ形状を有するようエッチングすることが望ましい。
その後、凹部の側面と底面との角部が露出するようなマスク材４４を形成する（図６）。その後、このマスク材４４を用いて、角部に選択的にＡｒまたはＢの室温イオン注入を行う。その後、１２００℃以下の低温熱処理により不純物の活性化を行い、第２の高抵抗領域３０を形成する（図７）。
次に、酸化またはＣＶＤ膜の堆積により、パシベーション膜となる絶縁膜４６を形成する。この後、ｐ＋型ＳｉＣ層１８の上面の一部を開口する（図８）。
ｐ＋型ＳｉＣ層１８の上面の開口された領域に、ｐ＋型ＳｉＣ層１８に接し、オーミック電極となる第１の電極２０を形成する。この時、ＳｉＣ基板１２の下面に、オーミック電極となる第３の電極２４を形成する（図９）。
その後、１０５０℃以下の低温熱処理によりオーミック接合の完成を行う。
次に、凹部を被覆していた絶縁膜４６を除去する（図１０）。凹部の底面において、ｐ−型ＳｉＣ層１６またはｎ−型ＳｉＣ層１４と接し、第１の電極２０と接続されるショットキー電極となる第２の電極２２を形成する（図１１）。
その後、第２の電極２２上に第１のパッド電極３２を形成し、第３の電極２４下に第２のパッド電極３４を形成して図１に示す実施の形態のＭＰＳ１０が製造される。
上記製造方法によれば、ｎ−型ＳｉＣ層１４、ｐ−型ＳｉＣ層１６、ｐ＋型ＳｉＣ層１８がすべてエピタキシャル成長により形成されることで、低損失な半導体装置が実現される。また、ｐ−型ＳｉＣ層１６、第１の高抵抗領域２６、第２の高抵抗領域３０を設けることでリーク電流が抑制され、高耐圧の半導体装置が実現される。さらに、シリコンプロセスと同様の、室温イオン注入と１２００℃以下の熱処理という低温プロセスでの製造可能となる。したがって、高コストの製造設備や製造工程が不要になる。よって、半導体装置の製造コストが低減される。
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
例えば、実施の形態においては、第１導電型をｎ型、第２導電型をｐ型とする半導体整流装置を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とする半導体装置であっても構わない。
また、実施の形態では、半導体として炭化珪素（ＳｉＣ）を例に説明したが、その他の半導体である窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）、ダイヤモンド等を適用することも可能である。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置および半導体装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
１０ ＭＰＳ
１２ ＳｉＣ基板（半導体基板）
１４ ｎ−型ＳｉＣ層（第１の半導体層）
１６ ｐ−型ＳｉＣ層（第２の半導体層）
１８ ｐ＋型ＳｉＣ層（第３の半導体層）
２０ 第１の電極
２２ 第２の電極
２４ 第３の電極
２６ 第１の高抵抗領域
２８ 絶縁膜
３０ 第２の高抵抗領域

Claims (9)

  1. 第１導電型の半導体基板と、
    前記半導体基板の上面に形成され、前記半導体基板よりも低不純物濃度の第１導電型の第１の半導体層と、
    前記第１の半導体層上にエピタキシャル成長により形成される第２導電型の第２の半導体層と、
    前記第２の半導体層上にエピタキシャル成長により形成され、前記第２の半導体層よりも高不純物濃度の第２導電型の第３の半導体層と、
    前記第３の半導体層に形成され、少なくとも側面と底面との角部が前記第２の半導体層内にある凹部と、
    前記第３の半導体層に接する第１の電極と、
    前記凹部の底面において、前記第２の半導体層と接し、前記第１の電極と接続される第２の電極と、
    前記半導体基板の下面に接する第３の電極と、
    を有することを特徴とする半導体装置。
  2. 前記第１の電極が前記第３の半導体層とオーミック接合を形成し、
    前記第２の電極が前記第２の半導体層とショットキー接合を形成し、
    前記第３の電極が前記半導体基板とオーミック接合を形成することを特徴とする請求項１記載の半導体装置。
  3. 前記角部の前記第２の半導体層内に前記第１の半導体層よりも高抵抗の高抵抗領域が設けられていることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記凹部の側面が順テーパ形状を有することを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記半導体基板、第１、第２および第３の半導体層が炭化珪素であることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 第１導電型の半導体基板上に前記半導体基板よりも低不純物濃度の第１導電型の第１の半導体層をエピタキシャル成長により形成する工程と、
    前記第１の半導体層上に第２導電型の第２の半導体層をエピタキシャル成長により形成する工程と、
    前記第２の半導体層上に前記第２の半導体層よりも高不純物濃度の第２導電型の第３の半導体層をエピタキシャル成長により形成する工程と、
    前記第３の半導体層に少なくとも側面と底面との角部が前記第２の半導体層内にある凹部を形成する工程と、
    前記第３の半導体層に接する第１の電極を形成する工程と、
    前記凹部の底面において、前記第２の半導体層と接し、前記第１の電極と接続される第２の電極を形成する工程と、
    前記半導体基板の下面に接する第３の電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  7. 前記角部に選択的に不純物をイオン注入する工程と、
    １２００℃以下の熱処理により前記不純物を活性化する工程と、をさらに有することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記凹部の側面が順テーパ形状を有するようエッチングして前記凹部を形成することを特徴とする請求項６または請求項７記載の半導体装置の製造方法。
  9. 前記半導体基板、第１、第２および第３の半導体層がｎ型の炭化珪素であり、前記イオン注入する工程において、不純物としてＢ（ボロン）またはＡｒ（アルゴン）を室温イオン注入することを特徴とする請求項６ないし請求項８いずれか一項記載の半導体装置の製造方法。
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