JP5113317B2 - 寄生バイポーラトランジスタ作用を減少したｍｏｓ構造を有する集積回路 - Google Patents

寄生バイポーラトランジスタ作用を減少したｍｏｓ構造を有する集積回路 Download PDF

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Description

本発明は、集積回路に組み込まれたＭＯＳ構造に関し、特に、寄生バイポーラトランジスタ作用を減少したＭＯＳ構造を有する集積回路に関するものである。
集積回路は、半導体材料に形成された複合電気部品を単一の素子に組込む。一般に、集積回路は、回路部品の各々が互いに電気的に絶縁された種々の回路部品が上に形成された基板からなる。集積回路は半導体材料でできている。半導体材料は導体の抵抗と絶縁体との間の抵抗を有する材料である。半導体材料はその抵抗性質を利用する電気素子を作るのに使用される。
半導体材料は典型的にはＮ型あるいはＰ型のいずれかにドープされる。Ｎ型半導体材料は、電子を介して電流を導くドーピング型不純物でドープされる。Ｐ型半導体材料は、主に正孔の移動を介して電流を導くアクセプター型不純物でドープされる。高不純物或いは高ドーパント濃度或いは密度のＮ型或いはＰ型は、「＋」サインで表す。低不純物或いは低ドーパント濃度或いは密度のＮ型或いはＰ型は、「−」サインで表す。
１つの型の回路部品は金属酸化物半導体(ＭＯＳ)トランジスターである。トランジスターは信号を増幅する或いは回路を開閉するために使用される素子である。
典型的なトランジスターは、ソース、ドレイン及びゲートを形成する種々の半導体材料の層を有する基板からなる。集積回路は、回路を形成するために単一の基板から生成された複数のトランジスターを含むことが可能である。
集積回路に形成されたトランジスター素子を含むＭＯＳゲート素子は、ＭＯＳゲート素子に固有な寄生バイポーラ部品がそれらのコレクタ‐エミッタ破壊電圧(ＢＶＣＥＯ)に近づく時、典型的に安全動作領域と非クランプ誘導スイッチングの性能が劣化する。これを寄生バイポーラトランジスタ作用と呼ぶ。二重拡散された金属酸化物シリコン(ＤＭＯＳ)トランジスタおよび絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ)は、ＭＯＳゲート素子の例である。ＮＤＭＯＳでは、寄生バイポーラ部品はＮＰＮである。
ＮＤＭＯＳの例を参照すると、電流は素子のドレイン(Ｎ型)からソース(Ｎ型)の下にある本体(Ｐ型)を通り表面の本体コンタクトへ流れることができる。この電流の流れによって生じる電圧降下は、表面の本体コンタクトから離れた接合の部分に沿った本体‐ソース接合に対してターンオン電圧に達し得る。本体‐ソース接合のその部分はターンオン電圧に達するとオンとなり、電子が本体を横切ってドレインに注入する。素子の阻止電圧は、寄生ＮＰＮの約コレクタ‐ベース破壊電圧ＢＶＣＢＯからＮＰＮの約コレクタ‐エミッタ破壊電圧(ＢＶＣＥＯ)へ降下する。これは性能の減少の基礎となる。破壊電圧の関係は、方程式ＢＶＣＥＯ＝ＢＶＣＢＯ/(ＨＦＥ)１/４で近似できる。ここで、ＨＦＥはバイポーラトランジスタの寄生電流利得を表わす。また、ＨＦＥをベータと呼ぶ。例えば、寄生ＮＰＮＨＦＥ＝２０に対して、ＢＶＣＥＯはＢＶＣＢＯの約１/２である。ＨＦＥを減少することによって、寄生バイポーラトランジスタ作用は減少するため、素子の性能が向上する。
この寄生作用に起因する劣化は重要になり得る。その影響を最小限にする１つの方法は、それが閾値電圧の許容外の増加を引き起こすソースのチャネル端付近でないソースの部分の下にＰ＋本体コンタクト領域を含むことである。Ｐ＋コンタクト領域は電流が流れる抵抗を減少させ、それにより劣化を生じさせるのに必要な電流を増加する。Ｐ＋コンタクト領域の使用は、素子性能の有用な改良を提供する。しかし、更なる改良が望まれる。
上述した理由のため、及び後述する他の理由のため、寄生部品が能動化される場合、寄生ＨＦＥレベルを減少した集積回路のＭＯＳ構造用の技術における必要性がある。
高電圧ＭＯＳ構造に関する上記の問題および他の問題は、本発明によって扱われ、本明細書を読んで考察することにより理解される。
１つの実施例では、金属酸化物半導体(ＭＯＳ)集積回路素子が、基板、少なくとも１つの本体領域、各本体領域の狭いバンド・ギャップ材料の層、および各本体領域に形成されたソース領域を含む。基板は加工表面を有する。各本体領域は第１の導電型を有する。さらに、各本体領域は基板の加工表面に隣接して基板に形成される。狭いバンド・ギャップ材料の各層はその連携する本体領域の部分に、基板の加工表面に隣接して配置する。狭いバンド・ギャップ材料の各層は、本体領域の各々が形成される基板のバンド・ギャップより狭いバンド・ギャップを有する。各ソース領域は第２の導電型を有する。さらに、各ソース領域は、連携する狭いバンド・ギャップ材料の層に形成される。
別の実施例では、集積回路用の擬似の縦型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスターが、基板、１つ以上の本体領域、少なくとも１つの本体領域に形成されたソース、および狭いバンド・ギャップ材料の層を含む。基板は表面を有する。１つ以上の本体領域は基板の表面に隣接して基板に形成される。本体領域の各々は第１の導電型を有する。各ソースは高ドーピング密度の第２の導電型を有する。狭いバンド・ギャップ材料の層は、基板の表面および本体領域に隣接して配置する。狭いバンド・ギャップ材料は本体領域のバンド・ギャップより狭いバンド・ギャップを有する。さらに、各ソースの少なくとも１部分が、狭いバンド・ギャップ材料の層に形成される。
別の実施例では、集積回路用の横型ＤＭＯＳトランジスターが、基板、ドレインコンタクト、ゲート、本体、ソースおよび狭いバンド・ギャップ材料の層を含む。基板は低ドーピング濃度の第１の導電型を有し、表面を有する。ドレインコンタクトは高ドーピング濃度の第２の導電型を有し、基板の表面に隣接して基板に形成される。ゲートは基板の表面に置かれる。第１の導電型の本体は基板の表面に隣接して基板に形成される。高ドーピング密度の第２の導電型のソースは、本体に形成される。さらに、ゲートはソースとドレインコンタクトの間に配置される。狭いバンド・ギャップ材料の層は、本体の表面の部分およびソースの少なくとも１部分に配置する。狭いバンド・ギャップ材料の層は基板のバンド・ギャップより狭いバンド・ギャップを有する。
別の実施例では、集積回路にＭＯＳ素子を形成する方法が開示される。この方法は、基板の表面に隣接して基板に本体領域を形成し、本体領域にソースを形成し、狭いバンド・ギャップ材料の層を基板の表面に隣接して形成することを含む。狭いバンド・ギャップ材料の層は基板材料のバンド・ギャップより狭いバンド・ギャップを有し、ソースの少なくとも１部分が狭いバンド・ギャップ材料の層内にある。
別の実施例では、集積回路用の疑似の縦型ＮＤＭＯＳを形成する方法が開示される。この方法は、基板の表面上にパターン化した第１の誘電体層を形成し、ここで基板の第１の部分はパターンによって露出し、基板の表面の露出した第１の部分上に基板のバンド・ギャップより狭いバンド・ギャップを有する狭いバンド・ギャップ材料の層を形成し、狭いバンド・ギャップ材料上に第２の誘電体層を形成し、第２の誘電体層の中間の部分に隣接してゲートを堆積し、基板に一対の本体領域を形成し、ここでゲートは本体領域間に配置し、各本体領域にソースを形成し、ここで、また、ソースの少なくとも一部は狭いバンド・ギャップ材料の層に形成することを含む。
別の実施例では、集積回路用の疑似の縦型ＮＤＭＯＳを形成する方法が開示される。この方法は、基板の表面上にパターン化した第１の誘電体層を形成し、ここで基板の第１の部分はパターンによって露出し、基板の表面の露出した第１の部分上にゲート誘電体層を形成し、ゲート誘電体層の中間の部分に隣接してゲートを堆積し、基板に一対の本体領域を形成し、ここでゲートは本体領域間に配置し、本体領域の部分に本体領域の残りの部分のバンド・ギャップより狭いバンド・ギャップを有する狭いバンド・ギャップ材料の層を形成し、各本体領域にソースを形成し、ここで、また、ソースの少なくとも一部は狭いバンド・ギャップ材料の層に形成することを含む。
別の実施例では、集積回路用の横型ＤＭＯＳを形成する方法が開示される。この方法は、低ドーピング密度の第１の導電型の基板に第１の導電型の本体を形成し、ここで本体は基板の表面に隣接して配置し、本体領域の残りの部分のバンド・ギャップより狭いバンド・ギャップを有する狭いバンド・ギャップ材料の層を基板の表面に隣接して各本体領域に形成し、本体に高ドーピング密度の第２の導電型のソースを形成し、ここで、ソースの少なくとも１部分は狭いバンド・ギャップ材料の層に形成し、狭いバンド・ギャップ材料はソースから本体中へのキャリアー注入を抑制し、それにより寄生ＨＦＥを減少することを含む。
別の実施例では、縦型ＤＭＯＳ素子が、基板、少なくとも１つのゲート、基板から各ゲートを絶縁する誘電体層、基板に形成されたドレイン領域、少なくとも１つの本体領域、各本体領域に狭いバンド・ギャップ材料の層およびソースを含む。少なくとも１つの本体領域はドレイン領域に隣接して基板の加工表面に隣接して基板に形成される。狭いバンド・ギャップ材料の層は基板の表面に隣接して各本体領域に形成される。狭いバンド・ギャップ材料の層は本体領域の残りの部分のバンド・ギャップより狭いバンド・ギャップを有する。各ソースは連携する本体領域に形成される。また、各ソースの少なくとも１部分は、狭いバンド・ギャップ材料の層に形成される。狭いバンド・ギャップ材料の層は、各ソースから連携する本体領域中へのキャリアー注入を抑制し、それにより寄生ＨＦＥを減少する。
別の実施例では、縦型ＤＭＯＳを形成する方法が示される。この方法は、基板に低いドーパント密度の第１の導電型のドレイン領域を形成し、基板にドレイン領域上に第２の導電型の本体領域を形成し、基板に本体領域の部分より狭いバンド・ギャップを有する狭いバンド・ギャップ材料の層を形成し、本体に高ドーパント密度の第１の導電型の少なくとも１つのソース領域を形成し、ここで各ソース領域の少なくとも１部分は狭いバンド・ギャップ材料の層に形成し、少なくとも１つのゲートを形成することを含む。
別の実施例では、スイッチング電源コントロール回路が、ダイオードブリッジ、変圧器、擬似の縦型ＤＭＯＳトランジスターおよびコントロール回路を含む。ダイオードブリッジは入力ＡＣ電圧の完全整流を実行するために使用される。ガルバニック絶縁および電圧変換を提供するために、変圧器をダイオードブリッジに結合する。擬似の縦型ＤＭＯＳトランジスターは変圧器を介して電圧を制御するために結合する。ＤＭＯＳトランジスターをオン・オフにスイッチするために、コントロール回路を擬似の縦型ＤＭＯＳトランジスターのゲートに結合する。ここで変圧器からの所望の出力を達成するために、コントロール回路はＤＭＯＳトランジスターのデューティサイクルを制御する。擬似の縦型ＤＭＯＳトランジスターは基板、１つ以上の本体領域、各本体領域のソースおよび狭いバンド・ギャップ材料の層を含む。基板は低ドーピング密度の第１の導電型を有する。基板は表面を有する。ゲートは基板の表面上に形成される。１つ以上の本体領域は基板の表面に隣接して基板に形成される。本体領域の各々は第１の導電型を有する。各ソースは高ドーピング密度の第２の導電型を有する。各ソースおよび各本体は、ゲートの連携する縁に隣接して配置する。狭いバンド・ギャップ材料の層は、基板の表面および本体領域に隣接して配置する。狭いバンド・ギャップ材料は本体の半導体材料より狭いバンド・ギャップを有する。さらに、各ソースの少なくとも一部分は、寄生バイポーラトランジスタ作用を減少するために、狭いバンド・ギャップ材料の層に形成される。
別の実施例では、ソリッドステートリレー集積回路はフォトダイオードスタック、第１の高電圧横型ＤＭＯＳおよび第２の高電圧横型ＤＭＯＳを含む。フォトダイオードスタックは第１の出力および第２の出力を有して電圧を駆動するために使用される。第１の高電圧横型ＤＭＯＳはゲート、ソースおよびドレインを有する。第１の高電圧ＤＭＯＳのゲートは、フォトダイオードスタックの第１の出力に結合する。第１の高電圧ＤＭＯＳのソースは、フォトダイオードスタックの第２の出力に結合する。第２の高電圧横型ＤＭＯＳはゲート、ソースおよびドレインを有する。第２の高電圧横型ＤＭＯＳのゲートは、フォトダイオードスタックの第１の出力に結合する。第２の高電圧用の横型ＤＭＯＳのソースは、フォトダイオードスタックの第２の出力に結合する。第１及び第２の高電圧横型ＤＭＯＳは基板、ドレインコンタクト、ゲート、本体、ソースおよび狭いバンド・ギャップ材料の層を含む。基板は低ドーピング濃度の第１の導電型を有する。基板は表面を有する。ドレインコンタクトは高ドーピング密度の第２の導電型を有する。ドレインコンタクトは基板の表面に隣接して基板に形成される。ゲートは基板の表面上に置かれる。本体は第１の導電型を有し、基板の表面に隣接して基板に形成される。ソースは高ドーピング濃度の第２の導電型を有し、基板の表面に隣接して本体に形成される。ゲートはソースとドレインコンタクトの中間に配置される。狭いバンド・ギャップ材料の層は、本体およびソースの少なくとも一部分に隣接して基板の表面上に配置され、寄生バイポーラトランジスタ作用を減少する。さらに、狭いバンド・ギャップ材料の層は基板のバンド・ギャップより狭いバンド・ギャップを有する。
以下、添付図面を参照して説明する。様々な記述された特徴は縮尺で描かないが、本発明に重要な特定の特徴を強調して描く。同一参照符号は、図とテキストの全体に亘り同一要素を表す。また、論理的変更、機械的変更および電気的変更は本発明の精神および範囲から逸脱することなく行なわれ得る。よって、以下の詳細な説明は限定的意味にとるべきではなく、本発明の範囲はクレームによってのみ定義される。
本発明の実施例は、減少させた寄生ＨＦＥにより形成した素子を有する集積回路に関する。より具体的には、本発明は、ソースが形成される領域近傍の基板の半導体材料のバンド・ギャップを減少することによるＭＯＳ素子の寄生ＨＦＥの減少を教える。次の記述では、用語基板は、集積回路が形成される任意の構造、そしてまた、集積回路の製造の様々な段階中のそのような構造を一般に指すのに使用する。この用語は、従来技術で知られているような他の構造に加え、ドープ及び非ドープ半導体、支持半導体上の半導体のエピタキシャル層あるいは絶縁材料、そのような層の組み合わせをも含む。本願で使用される相対的位置の用語は、ウエハー或いは基板の向きに関係なく、ウエハー或いは基板の従来通りの平面或いは加工表面と平行な平面に基づいて定義する。本願で使用される「水平」或いは「横」なる用語は、ウエハー或いは基板の向きに関係なく、ウエハー或いは基板の従来通りの平面或いは加工表面と平行な平面として定義する。用語「縦」は、水平に垂直な方向を指す。「上（on）」、(「側壁」のような)「側」、「より高い」、「より低い」、「上（over）」、「最上（top）」、及び「下」のような用語は、ウエハー或いは基板の向きに関係なく、ウエハー或いは基板の上面である従来通りの平面或いは加工表面に対して定義する。
図１に本発明の１つの実施例の集積回路の擬似縦型ＮＤＭＯＳ１００の部分を示す。図示するように、ＮＤＭＯＳ １００はＰ−基板１０２に作られる。ＮＤＭＯＳ １００はＮ＋埋込み層１０４、Ｎエピタキシャル層１０６(ドレイン領域１０６)、Ｐ＋絶縁領域１０８及びＮ＋シンカー拡散領域１１０を有する。Ｎ＋シンカー拡散領域１１０は、Ｎ＋埋込み層１０４を基板１０２の加工表面１２２(表面１２２)と結合させる。ＮＤＭＯＳ１００は更にＰ−領域１１２を有する。Ｐ−領域１１２の各々は連携するＰ本体１１４の縁を終端するように閉パターンに拡散される。Ｐ本体１１４は本体領域１１４或いは周本体領域１１４と呼ぶ。各Ｐ本体１１４は連携するＰ＋本体コンタクト１１６を有する。さらに、ＮＤＭＯＳ１００はＮ＋ソース１１８を有する。さらに、ＮＤＭＯＳは第１の誘電体層１２０とゲートポリシリコン １２６を囲む第２の誘電体層１２４とを有する。１つの実施例では、第１と第２の誘電体層はシリコン酸化物で作られており、それぞれ第１と第２の酸化物層１２０及び１２４と呼ぶ。ゲートポリシリコン１２６はソース１１８近傍の第２の酸化物層１２４に配置する。図示するように、ＮＤＭＯＳ １００は更にソース本体‐コンタクト１２８及びシンカードレインコンタクト１３０を有する。１つの実施例では、ソース‐本体コンタクト１２８及びシンカードレインコンタクト１３０の両方は金属で作られている。
図１のＮＤＭＯＳ １００は、更に、狭いバンドギャップ材料の層１３２を有する。狭いバンド・ギャップ材料の層１３２はＰ本体１１４が形成される半導体材料(Ｎ−エピタキシャル層１０６)より狭いバンドギャップを有する。狭いバンドギャップ材料の層１３２は寄生ＨＦＥを減少するために使用される。特に、狭いバンドギャップ材料１３２は、本体１１４中へソース１１８からのキャリアー注入を抑制するため、寄生ＨＦＥが減少する。ソース１１８の少なくとも１部分は、狭いバンドギャップ材料の層１３２に形成される。図１の実施例に示すように、ソース１１８は、基板１０２の表面１２２から狭いバンドギャップ材料の層１３２よりも深く形成される。狭いバンドギャップ材料の薄い層１３２は格子不整合による質の損失を引き起こさない傾向があるため、狭いバンドギャップ材料１３２の層を比較的薄く(ソース１１８ほど深くない)することが望ましい。１つの実施例では、狭いバンドギャップ材料の層１３２はSiGe合金で作られている。
図１のＮＤＭＯＳ １００の１つの形成方法は、図２(Ａ‐Ｄ)に示される。図２Ａを参照して、ＮＤＭＯＳ １００は、集積回路の接合絶縁島に構築する。島は、Ｐ−基板１０２に形成されたＮ＋埋込み層１０４から成る。Ｎ＋埋込み層１０４の後、Ｎ−エピタキシャル層１０６が形成される。Ｎ＋シンカー領域１１０(シンカー１１０)は、Ｎ＋埋込み層１０４を基板１０２の表面１２２に接続するように形成される。Ｐ＋絶縁領域１０８は集積回路の他の素子からＮＤＭＯＳ１００を絶縁するために形成される。図示するように、２つのＰ−領域１１２は表面１２２に隣接して形成される。
図２Ｂを参照すると、第１の誘電体層１２０を、基板１０２の表面１２２の上に形成する。１つの実施例では、第１の誘電体層１２０は従来のシリコン局所酸化 (ＬＯＣＯＳ)処理方法を使用して形成された第１の電界酸化物層１２０である。その後、第１の誘電体層１２０の部分は除去される。第１の誘電体層１２０の残りの部分はマスクを形成するために使用される。その後、狭いバンド・ギャップ材料の層１３２が、誘電体層１２０の２つの部分間で、基板１０２の露出表面領域１２２上に形成される。上述したように、１つの実施例では、狭いバンドギャップ材料１３２はSiGe層である。SiGe層は、Siの層をSiGeに変換するエピタキシャル成長、或いはGe注入のような任意の既知の方法で形成することができる。
図２Ｃを参照して、ゲート誘電体１２５は狭いバンド・ギャップ材料上に形成される。１つの実施例では、ゲート誘電体１２５がシリコン酸化物で作られており、ゲート酸化物１２５と呼ぶ。ポリシリコンゲート材料の層はゲート酸化物１２５上に堆積され、ゲート酸化物１２５の中間部分近傍に配置されるポリシリコンゲート１２６(ゲート１２６)を形成するためにパターン化される。その後、Ｐ本体１１４は、注入マスクの一部としてゲート１２６を使用し、注入拡散される。従って、Ｐ本体１１４の各々はゲート１２６と自己整列する。すなわち、各Ｐ本体１１４の１つの縁はゲート１２６の連携する縁によって形成される。さらに、Ｐ−領域１１２は、各Ｐ本体１１４の他の縁を終端させて、Ｐ本体を平面接合限界に近いＮ−エピタキシャル‐平面接合破壊電圧まで増加させる。従って、ゲート１２６およびそれぞれのＰ−領域１１２は、各Ｐ本体１１４の横の長さを定める。また、Ｐ−領域１１２はストップ領域１１２と呼ぶ。Ｎ＋ソース１１８の各々はさらにマスクの一部としてゲート１２６を使用して注入・拡散される。従って、また、Ｎ＋ソース１１８はゲート１２６と自己整列する。その後、各Ｐ＋本体コンタクト１１６は注入される。各Ｐ＋本体コンタクト１１６は、連携するＮ＋ソース１１８の下の連携するＰ本体１１４の抵抗を減少してdv/dt性能を改善するために使用される。Ｐ＋本体コンタクトは、その連携するＰ本体１１４が形成される前、或いは後に形成される。１つの実施例(示されていない)では、狭いバンド・ギャップ材料の層１３２は、Ｐ＋本体コンタクトの必要なしで寄生ＨＦＥを所望のレベルに減少するので、Ｐ＋本体コンタクト１１６は使用されない。
図２Ｄを参照して、第２の誘電体層１２４は、基板１０２の表面１２２上に堆積される。その後、Ｎ＋シンカー領域１１０(シンカー１１０) に隣接する第２の誘電体層１２４の部分と、Ｐ本体１１４及びソース１１８の領域に隣接する第２の誘電体層１２４の部分が除去される。金属層は基板１０２の表面１２２上に堆積される。その後、金属層の部分を除去し、ソース‐本体コンタクト１２８及びシンカードレインコンタクト１３０を形成する。ソース‐本体コンタクト１２８はソース１１８とＰ本体１１４を結合し、第３のコンタクトが三次元(図示されていない)でゲート１２６に作られる。
図２(Ａ‐Ｄ)は１つのゲート・セグメントを示すだけであるが、典型的なＮＤＭＯＳは、集積回路内の素子を形成する縁間の多くのそのようなセグメントを有するであろう。さらに、素子のゲート・パターンは並列ストリップあるいは六方格子のような既知のパターンのいずれをもとることができるだろう。
別の実施例では、Ｐ本体領域１１４が形成された後、ＮＤＭＯＳ １００の狭いバンド・ギャップ材料の層１３２は形成される。このようにＮＤＭＯＳ １００を形成する際に、狭いバンド・ギャップ材料の層１３２は、Ｐ本体領域１１４の拡散に晒されない。これは、熱応力による狭いバンド・ギャップ材料１３２の結晶の質の劣化を減らす。図３Ａに示されるように、プロセス順序は、Ｎ＋埋込み層１０４、Ｎ−エピタキシャル層１０６、Ｎ＋シンカー１１０、Ｐ＋絶縁領域１０８およびＰ−領域１１２の形成において図２Ａに示されるのと同じである。その後、図３Ｂに示されるように、第１の電界酸化物層１２０は形成される。その後、第１の電界酸化物層１２０の部分は除去し、基板１０２の表面１２２の部分を露出させる。ゲート誘電体層１４０(あるいは１つの実施例のように、ゲート酸化物１４０)は、表面１２２の露出部分上に形成される。その後、ポリシリコン層がゲート酸化物１４０上に堆積され、ポリシリコンゲート１２６或いはゲート１２６に形成する。Ｐ本体１１４は、マスクとしてゲート１２６を使用して注入拡散されるので、それらはゲート１２６と自己整列する。また、Ｐ＋本体コンタクト１１６はこの時点で形成され得る。
Ｐ本体領域１１４が形成された後、狭いバンド・ギャップ材料の層１３２がイオン注入によって形成される。この注入の結果、狭いバンド・ギャップ材料の層１３２は基板１０２の表面１２２に隣接して連携するＰ本体領域１１４の部分に形成される。１つの実施例では、Geがイオン注入として使用される。さらに、１つの実施例では、Geイオンの注入はポリシリコンゲート１２６および第１の電界酸化物層１２０でマスクされる。別の実施例では、フォトレジストマスクは、集積回路の選択された薄い酸化物領域からのGe注入を阻止するために使用される。さらに、別の実施例では、後続のソース領域(図３Ｄのソース領域１１８)を形成するために使用されるマスクは、狭いバンド・ギャップ材料１３２を形成するために使用される。これは既存のマスクを使用し、そのため製造コストを減少する利点を有する。
さらに別の実施例では、SiGeの狭いバンド・ギャップ材料１３２内にソース領域１１８全体があるようにＮ＋ソースが続いて拡散する領域のゲート１２６の下にGeが延長できるために、注入は傾斜角度注入技術を使用して行う。さらに別の実施例では、狭いバンド材料１３２は選択的なエピタキシャル成長によって形成される。しかしながら、傾斜角度注入方法よりも、選択的なエピタキシャル成長により狭いバンド・ギャップ材料１３２でＮ＋ソース領域全体を囲むことが困難になり得るので、選択的なエピタキシャル成長を使用することは望ましくない。
図３Ｄに示されるように、その後、ソース領域１１８は部分的マスクとしてゲート１２６を使用する注入によって形成されるので、各ソース領域１１８はゲート１２６と自己整列する。プロセスは図３Ｄに示される工程により完成し、図１のＮＤＭＯＳが製造される。
また、本発明は、集積回路の横型ＮＤＭＯＳの上で実施することができる。図４に、本発明の横型ＮＤＭＯＳ ２００の実施例が示される。横型ＮＤＭＯＳ ２００はＰ−基板２０２に構築される。図示するように、横型ＮＤＭＯＳ２００はＮドレイン延長２０４、第１の誘電体層２０６、ゲート誘電体２１６、Ｐ本体領域２１０、Ｎ＋ソース２１２、Ｎ＋ドレインコンタクト２２０およびソース２１２に隣接する狭いバンド・ギャップ材料の層２１８を含む。１つの実施例では、第１の誘電体層２０６が第１の酸化物層２０６である。また、ゲート誘電体はゲート酸化物２１６である。横型ＮＤＭＯＳ２００の基板２０２は接地電圧にある。図４に示されるように、ソース２１２は、狭いバンド・ギャップ材料の層２１８よりも基板２０２の表面１２２から深く延長する。さらにまた、ソース２１２は、接地(低側型回路用途)にある。ドレインはドレイン本体接合を逆バイアスする正電圧を支持する。したがって、横型ＮＤＭＯＳ２００は自己絶縁され、Ｎウェル相補型金属酸化物半導体(ＣＭＯＳ)素子を集積回路の同一基板２０２に作ることができる。
図４の横型ＮＤＭＯＳ２００は、Ｐ−基板２０２にＮドレイン延長２０４を最初に形成することにより形成される。１つの実施例では、ドレイン延長２０４が、ゲート２０８からドレインコンタクト２２０まで延長する。図５Ａを参照して、Ｎドレイン延長２０４は、最終の深さへのイオン注入ドーパント堆積および拡散によって形成される。第１の誘電体層２０６はＬＯＣＯＳによって、基板２０２の表面２２２上で形成される。ＬＯＣＯＳ酸化物が成長しない領域は、形成される後続のソース２１２及びドレインコンタクト２２０へのアクセスを提供する。
図５Ｂを参照して、それからゲート酸化物層２１６を成長する。ゲート酸化物層２１６は、基板２０２の露出表面２２２を覆う。その後、ゲート２０８(ＤＭＯＳゲート２０８)を形成するためポリシリコン層が堆積されパターン化される。その後、Ｐ本体２１０が、マスクの一部としてゲート２０８を使用して形成される。したがって、Ｐ本体２１０(周囲本体領域２１０)はゲート２０８と自己整列する。図５Ｃを参照して、狭いバンド・ギャップ材料２１８がその後どのように形成されるかの１つの実施例を示す。この実施例では、Ge傾斜角度注入がゲート２０８の縁の下に狭いバンド・ギャップ材料２１８を延長するために使用される。別の実施例では、標準の注入が使用される(示されていない)。フォトレジスト層２１４は、狭いバンド・ギャップ材料２１８の注入を必要としない領域を覆うために使用される。一旦狭いバンド・ギャップ材料２１８が形成されたならば、ソース２１２およびドレインコンタクト２２０が形成される。ソース２１２はゲート２０８に自己整列する。ソース２１２およびドレインコンタクト２２０は図４に示される。さらに、１つの実施例では、ソース２１２を形成するために使用されるソースマスクは、また、狭いバンド・ギャップ材料２１８を形成するためのマスクとしてGe注入に使用され、それによりマスク工程を減少する。図５Ｃはゲート２０８の後に狭いバンド・ギャップ材料の層２１８を形成することを示すが、狭いバンド・ギャップ材料の層２１８をプロセスのより早い段階で形成することができよう。例えば、１つの実施例では、ゲート２０８が堆積される前に、狭いバンド・ギャップ材料の層２１８は注入あるいは選択的エピタキシャルのいずれかによって形成される。
上述したように、素子のＨＦＥを減少するためにソースと連携する狭いバンド・ギャップ材料を有する上記の素子は、集積回路に形成されるように記述される。典型的には、集積回路中のすべての素子は、集積回路中の他のすべての素子から絶縁されねばならない。横型ＤＭＯＳ素子を絶縁する方法の例は図６に示される。絶縁構造３００はハンドルウエハー３０２の最上の絶縁島３０６から構成される。島３０６およびハンドルウエハー３０２は絶縁酸化物層３０４で覆われる。さらに、ポリシリコン領域３０８は各島３０６の間に配置する。
図６の絶縁構造３００の１つの形成方法は、図７(Ａ‐Ｃ)に示される。図７Ａを参照して、ハンドルウエハー３０２を最初に酸化してハンドルウエハー３０２の周りに酸化物層３０４を形成する。素子ウエハー３１０は、図７Ｂに示されるようにハンドルウエハー３０２に接して置かれる。その後、素子ウエハー３１０およびハンドルウエハー３０２を加熱して素子ウエハー３１０をハンドルウエハー３０２に結合させる。その後、素子ウエハー３１０を絶縁構造３００用に所望の厚さを得るように薄くする。図７Ｃを参照して、その後、素子ウエハー３１０はパターン化され、絶縁トレンチ３１２が素子ウエハー３１０を通ってハンドルウエハー３０２上の絶縁酸化物３０４までエッチングされる。その後、絶縁酸化物層３０４は、トレンチ３１２の側壁に形成される。その後、トレンチ３１２は、図６に示されるようにポリシリコン３０８で充填される。完成した島３０６は、酸化物層３０４によって全ての側で絶縁される。
本発明は、ソース領域を有する疑似の縦と横の素子に主に適用するが、また、それは縦の素子に適用できる。例えば、図８を参照して、本発明の１つの実施例の縦のトレンチゲートＮＤＭＯＳ３５０は示される。図示されるように、トレンチゲートＮＤＭＯＳ ３５０は基板３６４上に形成したドレイン領域３５６を有する。この実施例の基板３６４はＮ＋導電型で作られている。Ｐ本体領域３６８はドレイン領域３５６上に形成される。ゲート３５２は本体３６８を通ってドレイン３５６中に形成される。各ゲート３５２は、誘電体層３５４(この実施例では、酸化物層３５４)によって、本体領域３６８およびドレイン領域３５６から絶縁される。Ｎ＋ソース領域３５８は、図示されるように連携するゲート３５２近傍、及び基板３６４の表面３６６に隣接してＰ本体領域３６８に形成される。狭いバンドギャップ材料の層３６０は基板２６４の表面３６６に隣接して形成される。狭いバンドギャップ材料の層３６０は、Ｐ本体領域３６８の材料のバンドギャップより狭いバンドギャップを有する。図示されるように、この実施例では、ソース領域３５８およびＰ本体領域は、狭いバンドギャップ材料の層３６０よりも基板３６４の表面３６６から深く形成される。各ソース領域３５８の少なくとも一部を、狭いバンドギャップ材料の層３６０に形成しなければなりない。さらに、ソース金属３６２は、基板３６２の表面３６６上に形成される。
トレンチゲートＮＤＭＯＳ ３５０の形成は図９（Ａ‐Ｃ）に示される。図９Ａを参照して、Ｎ−ドレイン領域３５６は基板３６４に形成される。その後、Ｐ本体領域３６８は、Ｎ−ドレイン領域３５６の表面に形成される。図９Ｂに示されるように、ソース領域３５８および狭いバンドギャップ材料の層３６０は、Ｐ本体領域３６８に形成される。１つの実施例では、ソース領域３５８が形成される前に、狭いバンドギャップ材料の層３６０は形成される。エピタキシャル成長または注入のような任意の既知の方法により、狭いバンドギャップ材料の層３６０を形成することができる。１つの実施例では、狭いバンドギャップ材料の層３６０はSiGeを含む。図９Ｃを参照して、ゲート３５２は、所定の位置で基板３６４の表面３６６を通ってＮ−ドレイン領域３５６までトレンチをエッチングすることにより形成される。図９Ｃに示されるように、ゲート３５２およびそれらの連携する酸化物層３５４はトレンチに形成される。１つの実施例では、酸化物層３５４が最初にトレンチの内部の表面に堆積される。次に、ゲート３５２が堆積される。その後、酸化物層３５４が各ゲート３５４の最上に堆積され、それにより酸化物層３５４で各ゲート３５２を絶縁する。ソース金属３６２を基板３６４の表面３６６に蒸着して図８のトレンチゲートＮＤＭＯＳを形成する。
集積回路中の本発明の疑似の縦型ＮＤＭＯＳトランジスター４０２の例は、図１０に示される。図１０はスイッチング電源制御集積回路(電力回路)４００を示す。本発明の擬似の縦型ＮＤＭＯＳトランジスター４０２の使用は、頑丈な電力回路４００を提供する。図示されるように、電力回路４００はダイオード４０６、４０８、４１０および４１２からなるダイオードブリッジ４０６を含む。ダイオードブリッジ４０６は、入力ＡＣ電圧の完全ブリッジ整流を実行する。変圧器４２２は、電圧変換プロセスに加わるばかりでなく回路４００の入力部４０１と出力部４０３(一次側４０１と二次側４０３)の間のガルバニック絶縁も提供する。エネルギーは変圧器４２２を介して一次側４０１から二次側４０３へ移動される。その移動は、所望の出力電圧を達成するように制御されるデューティサイクルでＮＤＭＯＳトランジスター４０２をオン・オフにすることにより達成される。
一次側４０１の入力キャパシタ４１４は、ブリッジ整流器４０６からの整流された入力電圧を蓄積する。ＮＤＭＯＳ４０２がオンのとき、電流は、入力キャパシタ４１４から変圧器４２２の一次側およびＮＤＭＯＳ ４０２の小さな抵抗を通って引かれる。さらに、変圧器４２２のインダクタンスに蓄積されたエネルギーがすべて放電されるまでＮＤＭＯＳ４０２がオフであるか、或いはＮＤＭＯＳ４０２がオンになるとき、電流は順バイアスダイオード４１８と(破壊電圧で作動する)逆バイアスダイオード４１６を流れる。ＮＤＭＯＳ４０２のドレインＤは、（入力キャパシタ４１４の電圧）＋（ダイオード４１８の順方向電圧降下および逆バイアスダイオード４１６の破壊電圧）に等しい電圧に晒される。ダイオード４１６は、ＮＤＭＯＳ４０２がオフになるとき、電流を一定に保つインダクタにより誘導されたフライバック電圧を制限するように働く。抵抗器４２０は、入力キャパシタ４１４に蓄積された電圧からコントロールチップ４２４に電力を供給する内部電源中に電流をブリードオフするように結合される。抵抗器４３４はコントロールチップ４２４の外部電流制限を設定する。
変圧器４２２の上側二次巻線４２３と一緒に、ダイオード４２６、キャパシタ４４２、ダイオード４４４および抵抗器４４０は、回路４００の出力を提供する。特に、変圧器４２２の上側二次巻線４２３の電流はダイオード４２６を流れて出力キャパシタ４４２を充電し、出力電圧を提供する。ダイオード４２６は、二次電圧が出力電圧以下に降下する場合に、出力キャパシタ４４２が時々上側二次巻線４２３を介して放電するのを防止する。出力電圧は、ＮＤＭＯＳ４０２(ＮＤＭＯＳスイッチ４０２)のオンデューティサイクルを調節することにより所望の値に設定される。出力電圧は感知され、コントローラーへフィードバックしてこのプロセスを容易にする。
発光ダイオード４３８およびフォトトランジスター４３２はオプト絶縁体回路４３３を形成する。出力電圧がダイオード４４４の破壊電圧＋ダイオード４３８の順方向電圧より上昇するとき電流は発光ダイオード４３８を流れる。電流は、出力電圧と、抵抗器４４０で割られた２つのダイオード(ダイオード４４４および４３８)電圧の和との間の差に等しい。電流にオプトカプラー４３３の利得を掛ける。そして、その電流はキャパシタ４３６に送られる。入力電圧は変圧器４２２のより低側二次巻線４２７へ巻数比だけ反射される。これにより、出力オプトカプラー４３３のコレクターにコレクター電流を供給し、キャパシタ４３０を充電する。コントロール回路４２４は、キャパシタ４３６の電圧を感知して、それをＮＤＭＯＳ４０２の負荷を調節するようにフィードバック信号として使用する。
上述した一対の高電圧横型ＮＤＭＯＳトランジスター５０２および５０４を使用するソリッドステートリレー回路５００の実施例は、図１１に示される。図示されるように、ソリッドステートリレー回路５００は集積回路にフォトダイオードスタック５０６、ターンオフ＆ゲート保護回路５０８および２つの横型ＮＤＭＯＳ素子５０２および５０４を含む。フォトダイオードスタック５００は、各横型ＮＤＭＯＳ５０２および５０４のソースＳおよびゲートＧに電圧を駆動するために使用される。一般に、フォトダイオードスタック５００は発光ダイオード(図示されていない)によって照らされる。ターンオフ＆ゲート保護回路５０８はフォトダイオードスタック５０６と並列に結合して、フォトダイオードが各横型ＮＤＭＯＳ５０２および５０４のソースＳおよびゲートＧに電圧を駆動していないとき、如何なるゲートソースキャパシタンスも放電する。図示されるように、横型ＮＤＭＯＳ ５０２のドレインＤはスイッチ端子Ｓ０に結合される。さらに、ＮＤＭＯＳ５０４のドレインＤはスイッチ端子Ｓ０´に結合される。
照射時、フォトダイオードスタック５０６のフォトダイオードは開回路電圧および短絡回路電流を有する。フォトダイオードスタック５０６を形成するために、１セットのＮ個のフォトダイオードは直列に接続される。ダイオードスタックの開回路電圧は単一のフォトダイオードの開回路電圧のＮ倍になる。さらに、フォトダイオードスタック５０６の短絡回路電流は単一のフォトダイオードの短絡回路電流に等しい。典型的には、約０.４Vの開回路電圧および約１００nAの短絡回路電流は、ソリッドステートリレー５００によって生じる。２つの横型ＮＤＭＯＳ素子５０２および５０４のゲートキャパシタンスを含む負荷が、ソリッドステートリレー５００のフォトダイオードスタック５０６に結合する。ゲートキャパシタンスは、フォトダイオードスタック５０６と並列に結合したターンオフ＆ゲート保護回路５０８によって分岐される。オフ状態の横型ＮＤＭＯＳ素子５０２および５０４の平衡ゲートソース電圧は０Vである。
発光ダイオードがオンになると、フォトダイオードスタック５０６を照らして、フォトダイオードスタック５０６の短絡回路電流が横型ＮＤＭＯＳ素子５０２および５０４のゲートキャパシタンスを充電し始める。各横型ＮＤＭＯＳ素子５０２および５０４のゲート‐ソース電圧は、スタック開回路電圧に達するまでそれぞれのゲートキャパシタンスが充電するにつれて上昇する。フォトダイオードスタック５０６のフォトダイオードの数は、その開回路電圧が横型ＮＤＭＯＳ素子５０２および５０４の閾値電圧よりも大きいように選ばれる。従って、横型ＮＤＭＯＳ素子５０２および５０４がスタックの照射時にオンになり、それによりスイッチ端子Ｓ０およびＳ０´と直列の横型ＮＤＭＯＳ素子５０２および５０４のオン抵抗を示す。
横型ＮＤＭＯＳ素子５０２および５０４を直列に結合して、スイッチがオフのときにスイッチ端子Ｓ０およびＳ０´を横切る、両極性の、比較的大きな電圧を阻止するスイッチを形成する。これは、横型ＮＤＭＯＳ素子５０２および５０４がそれぞれ、ドレイン‐ソース破壊電圧が比較的大きく、ソース‐ドレイン破壊電圧が比較的小さい(しばしば、ダイオード順方向電圧と同じくらい小さい)状態の非対称の破壊電圧を有するという事実を利用する。横型ＮＤＭＯＳ素子５０２および５０４を直列に結合することによって、素子５０２および５０４のドレインＤがそれらの連携するスイッチ端子Ｓ０およびＳ０´に結合する。スイッチ端子Ｓ０がスイッチ端子Ｓ０´の電圧より正である正電圧を有するとき、横型ＮＤＭＯＳ素子５０２のドレイン接合が印加電圧を阻止する。さらに、スイッチ端子Ｓ０´がスイッチ端子Ｓ０の電圧より正である正電圧を有するとき、横型ＮＤＭＯＳ素子５０４のドレイン接合が印加電圧を阻止する。
ソリッドステートリレー５００のターンオフは、ＬＥＤがオフになるとき、初期化される。その後、フォトダイオードスタック５０６の出力電流が０Vになる。ターンオフ＆ゲート保護回路５０８(その最も簡単な形態では比較的大きな抵抗器を含んでもよい)は、横型ＮＤＭＯＳ素子５０２および５０４のゲートＧのゲートキャパシタンスを放電し、それによりゲートソース電圧を両方の横型ＮＤＭＯＳ素子５０２および５０４で０Vに戻す。
特定の実施例はここに図示され記述されたが、同じ目的を達成すると意図される如何なる配置も図示した特定の実施例に代用され得る。本出願は、本発明の如何なる改造あるいは変更も含むように意図される。したがって、クレームによってのみ本発明が制限されることは明白に意図される。
図１は本発明の１つの実施例の擬似の縦型ＮＤＭＯＳの断面図である。 図２Ａ-２Ｄは、本発明の１つの実施例による擬似の縦型ＮＤＭＯＳの一連の形成を断面図に示す。 図３Ａ-３Ｄは、本発明の１つの実施例による疑似の縦型ＮＤＭＯＳの一連の形成を断面図に示す。 図４は、本発明の１つの実施例の横型ＮＤＭＯＳの断面図である。 図５Ａ-５Ｃは、本発明の横型ＮＤＭＯＳの１つの実施例の一連の形成を断面図に示す。 図６は、本発明の１つの実施例の集積回路中の絶縁された島を示す断面図である。 図７Ａ-７Ｃは、本発明の１つの実施例の絶縁された島の一連の形成を断面図に示す。 図８は、本発明の１つの実施例のトレンチゲートＮＤＭＯＳの断面図である。 図９Ａ-９Ｃは、本発明のトレンチゲートＮＤＭＯＳの１つの実施例の一連の形成を断面図に示す。 図１０は、本発明の１つの実施例の疑似の縦型ＮＤＭＯＳを使用するスイッチング電源コントロール回路の略図である。 図１１は、本発明の１つの実施例の横型ＮＤＭＯＳを使用するソリッドステートリレーの略図である。

Claims (36)

  1. 加工表面を有する基板、
    基板の加工表面に隣接して基板に形成された第１の導電型の少なくとも１つの本体領域、
    各本体領域の狭いバンドギャップ材料の層、ここで狭いバンドギャップ材料の各層はチャネル領域の少なくとも一部によりドレイン領域から距離をおいて配置され、連携する本体領域の部分に、基板の加工表面に隣接して配置し、狭いバンドギャップ材料の各層は本体領域の各々が形成される基板のバンドギャップより狭いバンドギャップを有する、及び
    本体領域の各々に形成された第２の導電型のソース領域を含む金属酸化物半導体(ＭＯＳ)集積回路素子において、各ソース領域の少なくとも一部が、連携する狭いバンドギャップ材料の層に形成されることを特徴とする金属酸化物半導体(ＭＯＳ)集積回路素子。
  2. 狭いバンドギャップ材料の各層はソース領域の各々から連携する本体領域中へのキャリアー注入を抑制し、それにより寄生ＨＦＥを減少することを特徴とする請求項１記載の金属酸化物半導体(ＭＯＳ)集積回路素子。
  3. 狭いバンドギャップ材料の各層は連携する本体領域に基板の加工表面に隣接して形成することを特徴とする請求項１記載の金属酸化物半導体(ＭＯＳ)集積回路素子。
  4. 狭いバンドギャップ材料の各層はSiGeを含むことを特徴とする請求項１記載の金属酸化物半導体(ＭＯＳ)集積回路素子。
  5. ソース領域は、基板の加工表面から狭いバンドギャップ材料の層よりも深く形成されることを特徴とする請求項１記載の金属酸化物半導体(ＭＯＳ)集積回路素子。
  6. 更に、ゲート、及び
    基板に形成されたドレイン領域を含むことを特徴とする請求項１記載の金属酸化物半導体(ＭＯＳ)集積回路素子。
  7. ドレイン領域は基板の表面に結合したドレインコンタクトを含むことを特徴とする請求項６記載の金属酸化物半導体(ＭＯＳ)集積回路素子。
  8. ゲートは基板の加工表面の近傍に堆積されることを特徴とする請求項６記載の金属酸化物半導体(ＭＯＳ)集積回路素子。
  9. ゲートは基板に形成されたトレンチゲートであることを特徴とする請求項６記載の金属酸化物半導体(ＭＯＳ)集積回路素子。
  10. 表面を有する基板、
    基板の表面に隣接して基板に形成された１つ以上の第１の導電型の周本体領域、
    少なくとも１つの周本体領域に形成された高ドーピング密度の第２の導電型のソース、及び
    基板の表面と周本体領域に隣接して配置された狭いバンドギャップ材料の層であって、周本体領域の最大バンドギャップより狭いバンドギャップを有する狭いバンドギャップ材料の層を含む、集積回路用の縦型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタにおいて、各ソースの少なくとも一部が、狭いバンドギャップ材料の層に形成され、チャネル領域の少なくとも一部が狭いバンドギャップ材料の層に形成されており、狭いバンドギャップ材料の層がチャネル領域の少なくとも一部によりドレイン領域から距離をおいて配置されることを特徴とする集積回路用の縦型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  11. 狭いバンドギャップ材料は寄生バイポーラトランジスタ作用を減少するのに使用することを特徴とする請求項１０記載の集積回路用の縦型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  12. 狭いバンドギャップ材料の層はSiGe合金で作られていることを特徴とする請求項１０記載の集積回路用の縦型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  13. 基板の表面上に堆積されたゲートを含むことを特徴とする請求項１０記載の集積回路用
    の縦型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  14. 基板に形成された高ドーピング密度の第２の導電型の埋込み層、
    基板に形成された低ドーピング密度の第２の導電型のエピタキシャル層、ここで埋込み層はエピタキシャル層と低ドーピング密度の第１の導電型の基板の領域との間に配置する、
    埋込み層を基板の表面に接続するようにエピタキシャル層を通って埋込み層まで形成された高ドーピング濃度の第２の導電型のシンカー拡散領域、及び
    基板の表面から低ドーピング密度の第１の導電型の基板の領域へ延長する高ドーピング濃度の第１の導電型の絶縁領域、ここで絶縁領域は集積回路の他の素子から縦型ＤＭＯＳトランジスタを絶縁する、を含むことを特徴とする請求項１０記載の集積回路用の縦型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  15. 各周本体領域の抵抗を減少するように各周本体領域と連携した高ドーピング濃度の第１の導電型の本体コンタクトを含むことを特徴とする請求項１０記載の集積回路用の縦型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  16. 各周本体領域に基板の表面に隣接して基板に形成された低ドーピング密度の第１の導電型の１つ以上のストップ領域、ここで各周本体領域の縁が連携したストップ領域に終端する、を含むことを特徴とする請求項１０記載の集積回路用の縦型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  17. 基板の表面に配置した第１の誘電体層であって、各ソースとシンカー拡散領域とに隣接する開口を有する第１の誘電体層、
    １つ以上のゲートを囲む第２の誘電体層、ここでゲートは連携したソースに隣接して基板の表面上に配置する、
    シンカー拡散領域に結合したシンカードレインコンタクト、及び
    各ソースと本体に結合したソース‐本体コンタクトを含むことを特徴とする請求項１０記載の集積回路用の縦型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  18. シンカードレインコンタクトとソース‐本体コンタクトは金属で作られることを特徴とする請求項１０記載の集積回路用の縦型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  19. ソースは、基板の表面から狭いバンドギャップ材料の層よりも深く形成されることを特徴とする請求項１０記載の集積回路用の縦型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  20. 表面を有する低ドーピング濃度の第１の導電型の基板、
    基板の表面に隣接して基板に形成された高ドーピング濃度の第２の導電型のドレインコンタクト、
    基板の表面上に配置されたゲート、
    基板の表面に隣接して基板に形成された第１の導電型の本体、
    本体に形成された高ドーピング密度の第２の導電型のソース、ここでゲートはソースとドレインコンタクトの中間に配置する、及び
    ソースの少なくとも１部分に配置された狭いバンドギャップ材料の層であって、ドレインコンタクトに隣接するチャネル領域の一部から外され、基板のバンドギャップより狭いバンドギャップを有し、ドレイン領域から外れた狭いバンドギャップ材料の層を含むことを特徴とする集積回路用の横型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  21. 狭いバンドギャップ材料は寄生トランジスタ作用を減少するのに使用することを特徴とする請求項２０記載の集積回路用の横型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  22. 基板の表面に隣接して基板に形成され、ゲート近傍からドレインコンタクトまで延長する第２の導電型のドレイン延長を含むことを特徴とする請求項２０記載の集積回路用の横型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  23. 基板の表面上に配置した第１の誘電体層であって、ソースとドレインコンタクトとに隣接する開口を有する第１の誘電体層、ここで第１の誘電体層の一部はゲートの一部と基板の表面の間に配置する、を含むことを特徴とする請求項２０記載の集積回路用の横型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  24. 狭いバンドギャップ材料の層は選択的エピタキシャル成長によって形成されることを特徴とする請求項２０記載の集積回路用の横型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  25. 狭いバンドギャップ材料の層は注入によって形成されることを特徴とする請求項２０記載の集積回路用の横型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  26. ソースに隣接して基板の表面上に形成した第１のゲート誘電体層、ここで第１のゲート誘電体層の一部はゲートの一部と、
    ドレインコンタクトに隣接して基板の表面上に形成した第２のゲート誘電体層との間に配置する、を含むことを特徴とする請求項２０記載の集積回路用の横型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  27. ソースは、基板の表面から狭いバンドギャップ材料の層よりも深く形成されることを特徴とする請求項２０記載の集積回路用の横型二重拡散金属酸化物半導体(ＤＭＯＳ)トランジスタ。
  28. 低ドーピング密度の第１の導電型の基板の表面に隣接して基板に第１の導電型の本体領域を形成し、
    本体領域に高ドーピング密度の第２の導電型のソースを形成し、及び、
    基板材料のバンドギャップより狭いバンドギャップを有する狭いバンドギャップ材料の層を基板の表面に隣接して形成することを含む、集積回路にＭＯＳ素子を形成する方法において、ソースの少なくとも１部分が狭いバンドギャップ材料の層内にあり、チャネル領域の少なくとも一部が狭いバンドギャップ材料の層の上に配置され、狭いバンドギャップ材料の層がドレイン領域から外れていることを特徴とする集積回路にＭＯＳ素子を形成する方法。
  29. 狭いバンドギャップ材料は寄生トランジスタ作用を減少することを特徴とする請求項２８記載の集積回路にＭＯＳ素子を形成する方法。
  30. 基板の表面上にゲート誘電体層を形成し、
    ゲート誘電体層の表面上にゲート材料の層を堆積し、及び
    ゲート材料の層をパターン化してゲートを形成することを含むことを特徴とする請求項２８記載の集積回路にＭＯＳ素子を形成する方法。
  31. ソースは、基板の表面から狭いバンドギャップ材料の層よりも深く形成されることを特徴とする請求項２８記載の集積回路にＭＯＳ素子を形成する方法。
  32. 狭いバンドギャップ材料の層はエピタキシャル成長によって形成されることを特徴とする請求項２８記載の集積回路にＭＯＳ素子を形成する方法。
  33. 狭いバンドギャップ材料の層はSiGeで作られることを特徴とする請求項２８記載の集積回路にＭＯＳ素子を形成する方法。
  34. 狭いバンドギャップ材料の層はイオン注入によって形成されることを特徴とする請求項２８記載の集積回路にＭＯＳ素子を形成する方法。
  35. Geイオンを注入して狭いバンドギャップ材料の層を形成することを特徴とする請求項３５記載の集積回路にＭＯＳ素子を形成する方法。
  36. 基板の表面上にゲートを形成し、及び
    傾斜角度注入技術を使用して基板の表面中とゲートの一部の下とにイオンを注入することを含むことを特徴とする請求項３５記載の集積回路にＭＯＳ素子を形成する方法。
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