JPH1154748A

JPH1154748A - 半導体装置およびその製造方法

Info

Publication number: JPH1154748A
Application number: JP9209173A
Authority: JP
Inventors: Shinji Nobuto; 慎治延藤; Kiyoto Watabe; 毅代登渡部; Hideki Takahashi; 英樹高橋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-08-04
Filing date: 1997-08-04
Publication date: 1999-02-26
Also published as: KR19990023049A; US6198130B1; KR100281913B1

Abstract

(57)【要約】【課題】オン電圧を低減する。【解決手段】ｎ型シリコン層（ＳＯＩ層）３には、ｐ
型ベース層４およびｎ型エミッタ層５を分断するように
ゲート溝８の列が形成されている。ゲート溝８はｎ型エ
ミッタ層５からコレクタ電極２１へと向かうように延在
する。ゲート溝８の内側には、ゲート絶縁膜９を介して
ゲート電極１０が埋設されている。ゲート電極１０がｐ
型ベース層４の縦断面に対向するので、チャネル幅が広
く確保される。また、ゲート溝８に対向するｎ型シリコ
ン層３の広い領域が、ホールの蓄積層として機能する。
これらの結果、オン電圧が低減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、IGBT（Insulate
d Gate Bipolar Transistor）に好適な半導体装置に関
し、特に、オン電圧を低減するための改良に関する。

【０００２】

【従来の技術】図７０は、この発明の背景となる従来の
半導体装置の構成を示す正面断面図である。また、図７
０におけるＫ−Ｋ切断線に沿った断面図を図７１に示
す。この従来装置１５０には、ＳＯＩ（Silicon On Ins
ulator)ウェハが備わっている。ＳＯＩウェハには、シ
リコン基板１５１、その上に形成されたシリコン酸化膜
（基板絶縁膜）１５２、さらにその上に形成されたｎ^-
型シリコン層（活性層、またはＳＯＩ層）１５３が備わ
っている。

【０００３】ｎ^-型シリコン層１５３の上主面には、ｐ
型ベース層１５４とｎ型バッファ層１５６とが、互いに
離れて選択的に形成されている。ｐ型ベース層１５４の
上主面にはｎ⁺型エミッタ層１５５が選択的に形成され
ており、ｎ型バッファ層１５６の上主面には、ｐ⁺型コ
レクタ層１５７が選択的に形成されている。

【０００４】また、ｎ⁺型エミッタ層１５５の上主面と
ｐ型ベース層１５４の上主面とには、それらに跨るよう
に、エミッタ電極１７０が接続されている。また、ｐ⁺
型コレクタ層１５７の上主面には、コレクタ電極１７１
が接続されている。また、ｐ型ベース層１５４の上主面
には、図示しないゲート絶縁膜を挟んで、ゲート電極１
７３が対向している。すなわち、装置１５０には、”横
型”でしかもｎチャネル型のIGBTが備わっている。

【０００５】IGBTの周囲には分離溝１６１が形成されて
おり、その内部には分離絶縁膜１６２を挟んで分離電極
１６３が埋設されている。分離溝１６１を挟んでIGBTと
は反対側に位置するｎ^-型シリコン層１５３の領域に
は、図示しない回路素子が形成されている。この回路素
子は、例えばIGBTを制御する装置部分であり、電力用素
子としてのIGBTとは異なり、微小電流のみが流れる。分
離溝１６１は、大電流が流れるIGBTと、微小電流で動作
する回路素子とを分離する目的で設けられている。

【０００６】近年において、横型パワーデバイスとし
て、高速スイッチング特性が得られ、しかも、寄生バイ
ポーラ動作の少ない、誘電体分離型のＨＶＩＣ（High V
oltageIntegrated Circuit）の開発が盛んである。装置
１５０は、誘電体分離を、ＳＯＩウエハとトレンチ分離
（分離溝１６１）とによって実現した例に相当する。

【０００７】装置１５０を使用する際には、通常におい
て負荷を介して、エミッタ電極１７０に対して正の電圧
がコレクタ電極１７１へ印加される。この状態で、ゲー
ト電極１７３に所定の閾電圧を超える正の電圧を印可す
ると、ゲート電極１７３に対向するｐ型ベース層１５４
の表面部分に規定されるチャネル領域Ｃｈが導通状態と
なり、ｎ⁺型エミッタ層１５５からｎ^-型シリコン層１５
３へと電子が注入される。

【０００８】すなわち、電子電流Ｊｎがｎ⁺型エミッタ
層１５５からｎ^-型シリコン層１５３へと流れる（図で
は、電子電流Ｊｎの向きは、正電荷の流れる向きを表し
ている）。それにともなって、ｐ⁺型コレクタ層１５７
からｎ^-型シリコン層１５３へとホールが注入される。
その結果、ｎ^-型シリコン層１５３では、導電率変調が
引き起こされて電気抵抗が引き下げられるので、コレク
タ電極１７１からエミッタ電極１７０へと主電流（コレ
クタ電流）が流れるようになる。すなわち、IGBTが導通
状態（オン状態）となる。

【０００９】ゲート電極１７３にゼロ電圧または負の電
圧を印加すると、チャネル領域Ｃｈは非導通状態とな
り、ｎ⁺型エミッタ層１５５からｎ^-型シリコン層１５３
への電子の注入が停止する。その結果、ｎ^-型シリコン
層１５３における導電率変調が消失するので、主電流も
停止する。すなわち、IGBTが遮断状態（オフ状態）とな
る。以上のように、IGBTでは、ゲート電極１７３に印加
する電圧に応じて、主電流の大きさが制御される。

【００１０】

【発明が解決しようとする課題】しかしながら、図７
０，７１の従来装置１５０に備わるIGBTを一例として述
べると、そのIGBTでは、オン状態においてチャネル領域
Ｃｈの近傍に発生する電圧降下に起因して、オン状態に
おけるコレクタ電極１７１とエミッタ電極１７０の間の
電圧降下、すなわちオン電圧が高いという問題点があっ
た。さらに、ホール電流Ｊｈがｐ型ベース層１５４の横
方向抵抗Ｒを通過するために、ラッチアップ耐量が低い
という問題点もあった。

【００１１】このような問題は、IGBTの他に、MOSトラ
ンジスタについても、多かれ少なかれ生じるのであり、
これらの素子（IGBT、MOS）に代表される半導体装置に
おいては、克服されるべき懸案事項であるといえる。

【００１２】この発明は、従来の技術における上記した
問題点を解消するためになされたもので、オン電圧が低
く、ラッチアップ耐量の高い半導体装置を得ることを目
的としており、さらにこの半導体装置の製造に適した方
法を提供することを目的とする。

【００１３】

【課題を解決するための手段】第１の発明の装置は、半
導体装置において、一方主面と他方主面とを有する第１
導電型式の第１半導体層と、前記第１半導体層の前記一
方主面に選択的に形成された第２導電型式の第２半導体
層と、前記第２半導体層の露出面の内側に、当該第２半
導体層よりも浅く、選択的に形成され、前記第１半導体
層よりも不純物濃度の高い第１導電型式の第３半導体層
と、前記第１半導体層の前記一方主面に、前記第２半導
体層から離れて選択的に露出する第４半導体層と、前記
第２および第３半導体層に接続された第１主電極と、前
記第４半導体層に接続された第２主電極と、を備えてい
る。そして、前記第１半導体層は、前記一方主面に開口
するゲート溝を規定し、当該ゲート溝は、前記第３半導
体層から前記第２主電極へと向かう方向へ延在し、しか
も、少なくとも、前記第３半導体層の前記第２主電極に
近い端縁から前記第２半導体層の前記第２主電極に近い
端縁までを、横断するように規定されており、前記半導
体装置は、前記ゲート溝の前記第１半導体層で規定され
る内壁面を覆うゲート絶縁膜と、当該ゲート絶縁膜を介
して前記ゲート溝に埋設されたゲート電極と、をさらに
備える。

【００１４】第２の発明の装置では、第１の発明の半導
体装置において、前記ゲート溝が、等間隔で配列する単
位ゲート溝の列に分割されており、前記第１主電極と前
記第２および第３半導体層との接続部が、前記単位ゲー
ト溝の列に挟まれた複数の領域に分割配置されている。

【００１５】第３の発明の装置では、第２の発明の半導
体装置において、前記第４半導体層が、第２導電型式の
半導体層であり、前記接続部が、前記複数の領域の一部
において間引かれている。

【００１６】第４の発明の装置では、第２の発明の半導
体装置において、前記第４半導体層が、第２導電型式の
半導体層であり、前記複数の領域の各々の中央の位置
で、前記第３半導体層は、前記第４半導体層に面する側
壁において、当該側壁から反対側に向かって、ないし、
当該反対側に至るまで後退しており、前記接続部は、前
記第３半導体層の後退した部分を満たす前記第２半導体
層の部分の露出面の少なくとも一部を含んでいる。

【００１７】第５の発明の装置では、第４の発明の半導
体装置において、前記第３半導体層の後退した部分に選
択的に形成され、前記第２半導体層よりも不純物濃度の
高い第２導電型式の第５半導体層を、さらに備える。

【００１８】第６の発明の装置では、第１または第２の
発明の半導体装置において、前記第４半導体層が、第２
導電型式の半導体層である。

【００１９】第７の発明の装置では、第３ないし第６の
いずれかの発明の半導体装置において、前記第１主電極
が、前記第３半導体層の前記第２主電極に近い端縁を跨
ぐように、前記第２および第３半導体層の露出面に接続
されている。

【００２０】第８の発明の装置では、第１または第２の
発明の半導体装置において、前記第４半導体層が、前記
第１半導体層よりも不純物濃度の高い第１導電型式の半
導体層である。

【００２１】第９の発明の装置では、第１ないし第８の
いずれかの発明の半導体装置において、前記ゲート溝
が、前記第２半導体層の前記第２主電極に近い端縁を超
えて、その外側の前記第１半導体層の部分へも延長され
ている。

【００２２】第１０の発明の装置では、第３ないし第７
のいずれかの発明の半導体装置において、前記ゲート溝
が、前記第２半導体層の前記第２主電極に近い端縁を超
えて、その外側の前記第１半導体層の部分へも延長され
ており、しかも、前記ゲート溝は、その延在方向の前記
第２主電極に近い側の端部において、延在方向に直交す
る方向に張り出している。

【００２３】第１１の発明の装置では、第１ないし第１
０のいずれかの発明の半導体装置において、前記ゲート
溝が、前記第２半導体層よりも深く規定されている。

【００２４】第１２の発明の装置は、第１ないし第１１
のいずれかの発明の半導体装置において、前記第１半導
体層の前記他方主面を覆う基板絶縁膜と、当該基板絶縁
膜を覆う半導体基板と、をさらに備える。

【００２５】第１３の発明の装置では、第１２の発明の
半導体装置において、前記ゲート溝の底部が、前記基板
絶縁膜に達しており、前記第１半導体層は、前記一方主
面に開口する分離溝を、さらに規定し、当該分離溝は、
前記第２、第３、ならびに、第４半導体層、および前記
ゲート溝を包囲する環状であり、しかも、その底部が前
記基板絶縁膜に達しており、前記半導体装置は、前記分
離溝の前記第１半導体層で規定される内壁面を覆う分離
絶縁膜と、当該分離絶縁膜を介して前記分離溝に埋設さ
れた分離電極と、をさらに備えている。

【００２６】第１４の発明の装置は、第３ないし第７、
および第１０のいずれかの発明の半導体装置において、
前記第１半導体層に選択的に形成され、当該第１半導体
層よりも不純物濃度の高い第１導電型式の半導体ウェル
層を、さらに備え、当該半導体ウェル層は、前記第２半
導体層の前記第２主電極に近い側において、前記第２半
導体層に接触して隣接している。

【００２７】第１５の発明の装置は、第１４の発明の半
導体装置において、前記第１半導体層の前記他方主面を
覆う基板絶縁膜と、当該基板絶縁膜を覆う半導体基板
と、前記第１半導体層に選択的に形成され、当該第１半
導体層よりも不純物濃度の高い第１導電型式の半導体ウ
ェル層と、をさらに備え、当該半導体ウェル層は、前記
第２半導体層の前記第２主電極に近い側において、前記
第２半導体層に接触して隣接しており、しかも、その底
部が前記基板絶縁膜に達している。

【００２８】第１６の発明の装置では、第１ないし第１
５のいずれかの発明の半導体装置において、前記第１半
導体層の材料が、単結晶シリコンであり、当該単結晶シ
リコンの<100>方位が、前記ゲート溝の延在方向に一致
している。

【００２９】第１７の発明の装置は、第１ないし第１６
のいずれかの発明の半導体装置において、前記第１半導
体層の前記一方主面の中の前記第１および第２主電極に
挟まれた領域に、絶縁層と、当該絶縁層を介して対向す
るフィールドプレートとを、さらに備え、当該フィール
ドプレートの前記第１主電極に近い端部は、前記第１主
電極または前記ゲート電極に電気的に接続されており、
前記第２主電極に近い端部は、前記第２主電極に電気的
に接続されている。

【００３０】第１８の発明の装置は、第１ないし第１７
のいずれかの発明の半導体装置において、前記第１半導
体層の前記他方主面と前記第２半導体層の間に選択的に
形成され、当該第１半導体層よりも不純物濃度の高い第
１導電型式の底部半導体層を、さらに備える。

【００３１】第１９の発明の製造方法は、半導体装置の
製造方法において、一方主面と他方主面とを有する第１
導電型式の第１半導体層を準備する準備工程と、前記第
１半導体層の前記一方主面に第２導電型式の第２半導体
層を選択的に形成する工程と、前記第２半導体層の露出
面の内側に、当該第２半導体層よりも浅く、前記第１半
導体層よりも不純物濃度の高い第１導電型式の第３半導
体層を、選択的に形成する工程と、前記一方主面に開口
するゲート溝を前記第１半導体層に形成するゲート溝形
成工程と、前記ゲート溝の前記第１半導体層で規定され
る内壁面を覆うようにゲート絶縁膜を形成するゲート絶
縁膜形成工程と、当該ゲート絶縁膜を介して前記ゲート
溝にゲート電極を埋設するゲート電極形成工程と、前記
第１半導体層の前記一方主面に、前記第２半導体層から
離れて選択的に露出する第４半導体層を形成する工程
と、前記第２および第３半導体層に第１主電極を接続す
る工程と、前記第４半導体層に第２主電極を接続する工
程と、を備えている。そして、前記ゲート溝形成工程で
は、前記第３半導体層から前記第２主電極へと向かう方
向へ延在し、しかも、少なくとも、前記第３半導体層の
前記第２主電極に近い端縁から前記第２半導体層の前記
第２主電極に近い端縁までを横断するように、前記ゲー
ト溝が形成される。

【００３２】第２０の発明の製造方法では、第１９の発
明の半導体装置の製造方法において、前記準備工程が、
一方主面と他方主面とを有する半導体基板を準備する工
程と、当該半導体基板の前記一方主面の上に、基板絶縁
膜を形成する工程と、前記基板絶縁膜の上に、前記第１
半導体層を形成する工程と、を備えている。そして、前
記ゲート溝形成工程では、前記ゲート溝の底部が前記基
板絶縁膜に達するように、前記ゲート溝が形成され、前
記製造方法は、前記ゲート溝形成工程と同時に実行さ
れ、前記一方主面に開口する分離溝を前記第１半導体層
に形成する分離溝形成工程と、前記ゲート絶縁膜形成工
程と同時に実行され、前記分離溝の前記第１半導体層で
規定される内壁面を覆うように分離絶縁膜を形成する分
離絶縁膜形成工程と、前記ゲート電極形成工程と同時に
実行され、前記分離絶縁膜を介して前記分離溝に分離電
極を埋設する分離電極形成工程とを、さらに備えてい
る。さらに、前記分離溝形成工程では、前記第２、第
３、および、第４半導体層、ならびに、前記ゲート溝を
包囲する環状に、しかも、底部が前記基板絶縁膜に達す
るように、前記分離溝が形成される。

【００３３】

【発明の実施の形態】

＜1.実施の形態１＞はじめに、実施の形態１の半導体装
置およびその製造方法について説明する。

【００３４】＜1-1.装置の構成＞図２は、実施の形態１
の半導体装置の部分平面図である。図２に示すように、
この装置１０１では、同一の半導体基板の上に、パワー
部ＰＷと非パワー部ＮＰとが形成されている。一方のパ
ワー部ＰＷには、パワー素子としてのIGBTが形成されて
おり、他方の非パワー部ＮＰには、例えば、IGBTを駆動
する駆動部９９、および、駆動部９９を制御する制御部
９８が形成されている。パワー部ＰＷを流れる大きな電
流が非パワー部ＮＰへリークして、非パワー部ＮＰの動
作を妨げることがないように、パワー部ＰＷは分離溝１
１で包囲されている。分離溝１１で囲まれたパワー部Ｐ
Ｗの面積は、後において、総面積Ａpwとして引用され
る。

【００３５】図１は、装置１０１の主要部をなすパワー
部ＰＷの断面斜視図である。図１におけるＤ−Ｄ切断線
に沿った平面断面図を図３に示す。また、Ｂ−Ｂ切断線
に沿った正面断面図を図４に示す。さらに、図３におけ
るＥ−Ｅ切断線に沿った側面断面図を図５に示す。ま
た、図６は、図１または図３のＡ−Ａ切断線に沿った断
面図であり、装置の動作説明図を兼ねている。以下にお
いて、これらの図１〜図６を参照しつつ、装置１０１の
構成について説明する。

【００３６】装置１０１は、ＳＯＩウェハを備えてい
る。ＳＯＩウェハには、シリコン基板（半導体基板）
１、その上に形成されたシリコン酸化膜（基板絶縁膜）
２、さらにその上に形成されたｎ型シリコン層（活性層
またはＳＯＩ層；第１半導体層）３が備わっている。ｎ
型シリコン活性層３のｎ型不純物の濃度は、比抵抗が例
えば３〜１０Ω・ｃｍとなるように、低く設定される。
装置１０１の耐圧の最大定格が６００Ｖである例では、
シリコン酸化膜２の厚さは、好ましくは１〜８μｍの範
囲に設定され、ｎ型シリコン層３の厚さは、５μｍ〜２
０μｍの範囲に設定され、特に好ましくは８μｍ以下に
設定される。

【００３７】分離溝１１に囲まれたパワー部ＰＷには、
いわゆる横型のｎチャネルIGBTが形成されている。すな
わち、ｎ型シリコン層３の上主面には、ｐ型ベース層
（第２半導体層）４とｎ型バッファ層６とが、互いに離
れて選択的に形成されている。これらのｐ型ベース層４
およびｎ型バッファ層６は、互いに平行な帯状に形成さ
れている。ｎ型バッファ層６に含まれるｎ型不純物の濃
度は、ｎ型シリコン層３におけるよりも高く設定され
る。

【００３８】さらに、ｐ型ベース層４の露出面にはｎ型
エミッタ層（第３半導体層）５が選択的に形成されてい
る。ｎ型エミッタ層５は、ｐ型ベース層４に沿うように
帯状に形成されており、しかも、ｐ型ベース層４の外に
はみ出すことがないよう、ｐ型ベース層４の内側に形成
される。すなわち、ｎ型エミッタ層５とｎ型シリコン層
３とは、ある厚さのｐ型ベース層４を挟んで隔てられて
いる。ｎ型エミッタ層５におけるｎ型不純物の濃度は、
ｎ型バッファ層６におけるよりもさらに高く設定され
る。

【００３９】同様に、ｎ型バッファ層６の露出面にはｐ
型コレクタ層（第４半導体層）７が選択的に形成されて
いる。ｐ型コレクタ層７は、ｎ型バッファ層６に沿うよ
うに帯状に形成されており、しかも、ｎ型バッファ層６
の外にはみ出すことがないよう、ｎ型バッファ層６の内
側に形成される。すなわち、ｐ型コレクタ層７とｎ型シ
リコン層３とは、ある厚さのｎ型バッファ層６を挟んで
隔てられている。

【００４０】ｐ型コレクタ層７におけるｐ型不純物の濃
度は、ｐ型ベース層４におけるよりも高く設定される。
前述のｎ型バッファ層６は、パンチスルーを防止して、
ｎ型エミッタ層５とｐ型コレクタ層７の間の間隔を狭く
することを可能にするために設けられている。

【００４１】ｎ型エミッタ層５の露出面とｐ型ベース層
４の露出面とには、それらに跨るように、エミッタ電極
（第１主電極）２０が接続されている。また、ｐ型コレ
クタ層７の上主面には、コレクタ電極（第２主電極）２
１が接続されている。コレクタ電極２１は、ｐ型コレク
タ層７に沿った帯状の領域において、ｐ型コレクタ層７
へと接続されている。これらのエミッタ電極２０とコレ
クタ電極２１は、コレクタ電流（主電流）の経路として
機能する一対の主電極を構成する。一対の主電極の双方
が、ｎ型シリコン層３の一方主面（上主面）へ接続され
ているために、このIGBTは”横型”のIGBTに属する。

【００４２】ｎ型シリコン層３には、さらに、上主面に
開口する分離溝１１が形成されている。既述したよう
に、この分離溝１１はパワー部ＰＷを包囲するように環
状に設けられる。分離溝１１の底部はシリコン酸化膜２
の上主面に達している。すなわち、分離溝１１はｎ型シ
リコン層３を上主面から下主面まで貫通するように形成
されている。

【００４３】分離溝１１のｎ型シリコン層３で規定され
る内壁面、すなわち側壁面は、分離絶縁膜１２で覆われ
ている。そして、分離溝１１の中で、しかも分離絶縁膜
１２の内側に、分離電極１３が埋設されている。すなわ
ち、分離溝１１の中に、分離電極１３が、絶縁膜１２を
介して埋め込まれている。分離絶縁膜１２はシリコン酸
化膜で構成され、分離電極１３は不純物がドープされた
ポリシリコンで構成されている。

【００４４】ｎ型シリコン層３には、さらに、帯状のｐ
型ベース層４および帯状のｎ型エミッタ層５を分断する
ように、上主面に開口する帯状の複数のゲート溝（単位
ゲート溝）８が形成されている。ゲート溝８は、帯状の
ｐ型ベース層４の長手方向に直交するように、言い換え
ると、ｎ型エミッタ層５からコレクタ電極２１（または
ｐ型コレクタ層７）へと向かう方向に沿って延びてい
る。ゲート溝８の底部は、シリコン酸化膜２の上主面に
達している。すなわち、ゲート溝８は、分離溝１１と同
様に、ｎ型シリコン層３を上主面から下主面まで貫通す
るように形成されている。なお、図３に示すように、ｎ
型シリコン層３の結晶方位は、好ましくは、キャリアの
移動度が最も高い<100>方位がゲート溝８の長手方向に
一致するように、選択される。

【００４５】また、複数のゲート溝８は、互いに等間隔
に、しかも互いに平行に配列されている。さらに、ゲー
ト溝８のコレクタ電極２１へと向かう長手方向の一端
は、ｐ型ベース層４のコレクタ電極２１に近い側の端縁
を超えたｎ型シリコン層３の中に位置している。さら
に、ゲート溝８の長手方向の他端は、ｐ型ベース層４の
コレクタ電極２１から遠い側の端縁を超えたｎ型シリコ
ン層３の中に位置している。すなわち、図４に示すよう
に、ゲート溝８の長手方向に沿った側壁は、ｐ型ベース
層４（図４に点線で示す）を覆うとともに、ｐ型ベース
層４の双方の端縁を超えてｎ型シリコン層３の中へと延
びている。

【００４６】ゲート溝８のｎ型シリコン層３で規定され
る内壁面、すなわち側壁面は、ゲート絶縁膜９で覆われ
ている。そして、ゲート溝８の中で、しかも、ゲート絶
縁膜９の内側には、ゲート電極１０が埋設されている。
すなわち、ゲート溝８には、ゲート電極１０が、ゲート
絶縁膜９を介して埋め込まれている。ゲート絶縁膜９
は、分離絶縁膜１２と同様にシリコン酸化膜で構成さ
れ、その厚さは、例えば１００ｎｍ程度に設定される。

【００４７】また、ゲート電極１０は、分離電極１３と
同様に、不純物がドープされたポリシリコンで構成され
ている。このゲート電極１０に対向し、しかもｎ型エミ
ッタ層５とｎ型シリコン層３とに挟まれたｐ型ベース層
４の領域が、チャネル領域Ｃｈ（図５、図６）として機
能する。また、ゲート電極１０に対向するｎ型シリコン
層３の領域が、ホール（第１種キャリア）の蓄積層Ｄｐ
（図５、図６）として機能する。

【００４８】複数の溝８が形成されているために、帯状
のｐ型ベース層４およびｎ型エミッタ層５の各々は、図
３および図５に示されるように、溝８によって複数の矩
形の領域へと分離される。そして、複数の領域の各々
に、エミッタ電極２０が接続されている。

【００４９】複数のゲート溝８に埋設された複数のゲー
ト電極１０には、ゲート配線１７が接続されている。ゲ
ート配線１７は、ゲート電極１０および分離電極１３と
同様に、不純物がドープされたポリシリコンで構成され
ている。また、ゲート配線１７には、さらに、もう一つ
のゲート配線１９が接続されている。ゲート配線１９
は、エミッタ電極２０およびコレクタ電極２１と同一材
料、例えばアルミニウムで構成される。ゲート配線１
７，１９を通じて、すべてのゲート電極１０は互いに接
続されている。

【００５０】ｎ型シリコン層３の上主面は、エミッタ電
極２０およびコレクタ電極２１との接続部分を除いて、
絶縁膜１４およびLOCOS（絶縁層）１５，１６によって
覆われている。ｎ型シリコン層３の上主面に沿って配設
されるゲート配線１７とｎ型シリコン層３との間は、こ
れらの絶縁膜１４およびLOCOS１５，１６によって絶縁
されている。これらの絶縁膜１４，３０およびLOCOS１
５，１６は、いずれもシリコン酸化物で構成される。

【００５１】LOCOS１６は、分離溝１１の開口部に沿っ
て環状に設けられ、LOCOS１５は分離溝１１のコレクタ
電極２１に近い一端と、ｎ型バッファ層６のエミッタ電
極２０に近い一端との間に、横たわるように形成され
る。そして、LOCOS１５の上には、一方の端部がゲート
配線１７と一体的に連続し、他方の端部がコレクタ電極
２１に接続されたフィールドプレート１８が配設されて
いる。フィールドプレート１８は、ゲート配線１７から
コレクタ電極２１へわたって、直列に容量結合するよう
に間隙をもって配列された多数の電極によって構成され
ている。このため、フィールドプレート１８の電位は、
一方の端部から他方の端部へ向かうのにともなって、コ
レクタ電極２１の電位からゲート配線１７の電位へ至る
ように、おおよそ連続に変化する。フィールドプレート
１８の材料は、ゲート配線１７の材料と同一である。

【００５２】絶縁膜１４，３０およびLOCOS１５，１６
の上には、ゲート配線１７，１９、フィールドプレート
１８、エミッタ電極２０、および、コレクタ電極２１の
間隙を埋めるように、絶縁層２２が形成されている。絶
縁層２２は、例えばTEOS（テトラ・エチル・オルソ・シ
リケート）、あるいは、BPSG（ボロンとリンを含有した
シリケートガラス）等の絶縁材料で構成されている。

【００５３】＜1-2.装置の基本動作＞つぎに、図６を参
照しつつ、主要部をなすパワー部ＰＷにIGBTを有する装
置１０１の動作について説明する。装置１０１を使用す
るには、まず、図示しない外部電源を接続することによ
って、エミッタ電極２０を基準として正の電圧がコレク
タ電極２１へ印加される。通常は、外部電源と例えばコ
レクタ電極２１との間には、図示しない負荷が介挿され
る。この状態で、ゲート電極１０に印加される電圧を調
整することよって、主電流の大きさが制御される。

【００５４】エミッタ電極２０を基準として所定のゲー
ト閾電圧を超える正のゲート電圧を、ゲート電極１０へ
印加する（ゲートをオンする）ことによって、ｐ型ベー
ス層４のゲート電極１０へ対向する領域、すなわちチャ
ネル領域Ｃｈに、ｎ型の反転層が形成される。その結
果、チャネル領域Ｃｈが導通状態となるので、エミッタ
電極２０から、ｎ型エミッタ層５およびチャネル領域Ｃ
ｈを経由して、ｎ型シリコン層３へと、電子が注入され
る。

【００５５】注入された電子により、ｐ型コレクタ層７
とｎ型シリコン層３（ｎ型バッファ層６を含む）との間
が順バイアスされるので、ｐ型コレクタ層７からｎ型シ
リコン層３へとホールが注入される。その結果、ｎ型シ
リコン層３の中で導電率変調が引き起こされ、ｎ型シリ
コン層３の抵抗が大幅に低下する。このため、コレクタ
電極２１からエミッタ電極２０へと大きなコレクタ電流
（主電流）が流れる。すなわち、エミッタ電極２０とコ
レクタ電極２１の間が、導通状態（オン状態）となる。
このときのエミッタ電極２０とコレクタ電極２１の間の
電圧が、オン電圧である。

【００５６】つぎに、エミッタ電極２０とゲート電極１
０の間に印加されるゲート電圧を、ゼロあるいは負（逆
バイアス）の値に戻す（ゲートをオフする）と、チャネ
ル領域Ｃｈに形成された反転層は消滅し、チャネル領域
Ｃｈは本来のｐ型の導電型式へと復帰する。その結果、
エミッタ電極２０からの電子の注入が止まるので、ｐ型
コレクタ層７からｎ型シリコン層３へのホールの注入も
停止する。

【００５７】その後、ｎ型シリコン層３（およびｎ型バ
ッファ層６）に溜まっていた電子とホールは、それぞれ
コレクタ電極２１およびエミッタ電極２０へと回収され
るか、または互いに再結合することによって消滅する。
その結果、エミッタ電極２０とコレクタ電極２１の間
は、電流が流れない遮断状態（オフ状態）となる。

【００５８】＜1-3.装置の利点＞装置１０１では、図６
に示すように、ゲート溝８に埋設されるゲート電極１０
に対向するｐ型ベース層４の領域全体がチャネル領域Ｃ
ｈを構成する。既述のように、正のゲート電圧がゲート
電極１０へ印加されることによって、チャネル領域Ｃｈ
に反転層が形成される。このとき、チャネル領域Ｃｈを
通過する電子電流Ｊｎは、チャネル領域Ｃｈの中でコレ
クタ電極２１に近い領域では高く、逆に遠い領域では低
い。

【００５９】したがって、実質的に機能するチャネル領
域Ｃｈは、図６に示すように、ｎ型エミッタ層５のコレ
クタ電極２１に近い側壁とｎ型シリコン層３とに挟まれ
た領域、および、ｎ型エミッタ層５の底部とｎ型シリコ
ン層３とに挟まれた領域に、おおむね限られる。その結
果、チャネル領域Ｃｈの幅、すなわちチャネル幅Ｗは、
実質的には、図６に矢印で示すような範囲に規定され
る。

【００６０】それでもなお、チャネル幅Ｗは、ゲート溝
８に埋設されたゲート電極１０に対向するｐ型ベース層
４の領域全体にわたる幅に近い大きさをもっている。こ
のため、IGBTの総面積Ａpw（図２）に対するIGBT全体の
チャネル幅Ｗの割合として定義されるチャネル幅密度
は、従来装置１５０におけるよりも、容易に高く設定す
ることが可能である。特に、ゲート溝８の個数を大きく
する（すなわち、ゲート溝８どうしの間隔を狭くする）
ことによって、チャネル幅密度を事実上、無制限に大き
くすることが可能である。

【００６１】さらに、図６において点線のハッチで示す
ように、ゲート電極１０に対向するｎ型シリコン層３の
領域の中で、実質的なチャネル領域Ｃｈに隣接する領域
が、実質的に機能する蓄積層Ｄｐに相当する。このた
め、蓄積層面積Ａｄすなわち蓄積層Ｄｐの面積は、ゲー
ト電極１０に対向するｎ型シリコン層３の領域全体の面
積に近い大きさをもっている。

【００６２】したがって、IGBTの総面積Ａpw（図２）に
対するIGBT全体の蓄積層Ｄｐの割合として定義される蓄
積層密度も、チャネル幅密度と同様に、従来装置１５０
におけるよりも、容易に高く設定することが可能であ
る。特に、ゲート溝８の個数を大きくすることによっ
て、蓄積層密度を事実上、無制限に大きくすることが可
能である。

【００６３】以上のように、装置１０１では、ゲート電
極１０がゲート溝８に埋設されているために、チャネル
幅密度、蓄積層密度を、ともに従来装置１５０に比べて
高く設定することが可能である。チャネル幅密度が高い
ほど、電子電流Ｊｎは高まるので、それにともなってホ
ール電流Ｊｈも高まる。その結果、同一のコレクタ−エ
ミッタ間電圧の下で、大きな主電流が流れる。このこと
は、低いコレクタ−エミッタ間電圧の下で、同一の大き
さの主電流が得られること、すなわち、オン電圧が低い
ことを意味している。

【００６４】また、蓄積層密度が高いと、主電流の大き
さが同一であっても、蓄積層に発生する電圧降下は低く
抑えられる。すなわち、蓄積層密度が高いことによっ
て、オン電圧がさらに低く抑えられる。

【００６５】さらに、図３に示すように、ｎ型シリコン
層３を流れるホール電流Ｊｈが、ゲート溝８を迂回する
結果、隣り合うゲート溝８に挟まれた領域ＨＣにおい
て、ホール電流Ｊｈの密度が高まる。言い換えると、領
域ＨＣにおいて、ホールが高い密度で蓄積される。その
結果、電子電流Ｊｎのさらなる増大がもたらされ、ｎ型
シリコン層３における導電率変調がさらに高められる。
すなわち、同一のエミッタ−コレクタ間電圧の下での主
電流がさらに増大し、同一の主電流のもとでのエミッタ
−コレクタ間電圧はさらに低下する。すなわち、オン電
圧がさらに低減される。

【００６６】このように、装置１０１では、チャネル幅
密度の向上に加えて、蓄積層密度の向上、および、領域
ＨＣにおけるホールの蓄積効果を通じて、オン電圧を効
果的に低減することが可能である。

【００６７】また、結晶方位によって、電子の移動度
は、つぎのように異なっている。すなわち、<110>方位
に沿った電子の移動度は、約300cm²/V・sであるのに対し
て、<100>方位に沿った電子の移動度は、約450cm²/V・s
と高くなっている。したがって、図３に示すように、キ
ャリア移動度の高い<100>方位が、ゲート溝８の長手方
向に一致するように、ｎ型シリコン層３の結晶方位が選
択されるときには、ｎ型エミッタ層５からｎ型シリコン
層３へと注入される電子がさらに多くなる。すなわち、
電子電流Ｊｎが大きくなるので、結果として、オン電圧
がさらに低減される。

【００６８】さらに、ゲート電極１０が埋設される複数
のゲート溝８は、それらの長手方向がコレクタ電極２１
へ向かうように形成されているので、どのゲート溝８に
隣接するチャネル領域Ｃｈも、同等に機能する。すなわ
ち、ゲート溝８がコレクタ電極２１へ向かう方向からず
れた方向、例えば直交する方向に形成された形態を仮に
想定し、この形態に比べると、装置１０１では、ゲート
溝８の個数が増えるのに応じて、チャネル幅密度および
蓄積層密度が、より効果的に増大する。すなわち、ゲー
ト溝８の方向が異なる様々な仮想的な形態の中で、装置
１０１では、チャネル幅密度および蓄積層密度を、もっ
とも効果的に高めることが可能である。

【００６９】さらに、装置１０１では、ゲート電極１０
がｎ型シリコン層３の中のｐ型ベース層４の周辺の部分
に広く対向している。一般に、ｐ型ベース層４の湾曲部
には、電界が集中しやすいが、装置１０１ではこの電界
の集中が生じやすい領域に、しかも、等電位面に直交す
るようにゲート電極１０が埋設されているために、電界
の集中が緩和ないし解消される。すなわち、ゲート電極
１０がフィールドプレートとしても機能する。このた
め、装置の耐圧が向上する。

【００７０】装置１０１では、さらに、ｎ型シリコン層
３の中のゲート溝８とｎ型バッファ層６とに挟まれた領
域の上主面の上に、LOCOS１５を介してフィールドプレ
ート１８が設置されているので、図６の等電位線ＥＰに
示されるように、この領域における電界の分布が比較的
均一に保たれる。このため、装置の耐圧がさらに向上す
る。

【００７１】また、装置１０１では、ゲート電極がｐ型
ベース層１５４の上主面に対向するように設置された従
来装置１５０とは異なり、ゲート電極１０がゲート溝８
に埋設されるので、エミッタ電極２０とｐ型ベース層４
との接続部分を、図６に示すように、ｎ型エミッタ層５
よりもコレクタ電極２１に近い側のｐ型ベース層４の上
主面に設定することが可能である。このため、ｎ型シリ
コン層３からｐ型ベース層４を経由してエミッタ電極２
０へと向かうホール電流Ｊｈは、従来装置１５０とは異
なり、ｎ型エミッタ層５の直下のｐ型ベース層４の領域
を通過する必要がなく、ｐ型ベース層４の中を短い経路
に沿って通過する。

【００７２】すなわち、装置１０１では、ホール電流Ｊ
ｈが、ｎ型エミッタ層５の直下のｐ型ベース層４の横方
向抵抗Ｒを通過することによる電圧降下が、緩和ないし
解消される。このため、ラッチアップ耐量（通常、ラッ
チアップを引き起こさないための主電流の上限値で評価
される）が向上する。

【００７３】分離溝１１はパワー部ＰＷすなわちIGBTを
流れる大きな主電流の一部が非パワー部ＮＰへとリーク
するのを防止するために設置されるものである。そのた
めに、分離溝１１は、その底部がシリコン酸化膜２の上
主面に達する深さを有する。装置１０１では、分離溝１
１だけでなく、ゲート溝８も、底部がシリコン酸化膜２
の上主面に達する深さを有しており、双方の溝の深さが
共通している。

【００７４】ゲート溝８がコレクタ電極２１へと向かう
方向に延在しているために、ゲート溝８を分離溝１１と
同様に、底部がシリコン酸化膜２に達する深さに形成し
ても、電流の経路が阻害されない。すなわち、ゲート溝
８がコレクタ電極２１へと向かう方向に延在しているこ
とが、ゲート溝８を分離溝１１と同等の深さに形成する
ことを可能にしている。

【００７５】双方の溝が同一の深さを有するために、装
置１０１を製造する際に、同一の工程の中で、ゲート溝
８と分離溝１１とを同時に形成することが可能となる。
すなわち、ゲート溝８を設けることが、新たな製造工程
の追加を要求しない。したがって、装置１０１は、従来
装置１５０に比べて、製造工程の複雑化、製造コストの
増大をともなうことなく、オン電圧の低減、耐圧の向
上、および、ラッチアップ耐量の向上という、優れた効
果をもたらす。

【００７６】＜1-4.装置の製造方法＞図７〜図２５は、
装置１０１の好ましい製造方法を示す製造工程図であ
る。装置１０１を製造するには、図７の工程がはじめに
実行される。図７の工程では、まずＳＯＩウェハが準備
される。ＳＯＩウェハには、シリコン基板１、その上に
形成されたシリコン酸化膜２、さらにその上に形成され
たｎ型シリコン層３が備わっている。その後、ｎ型シリ
コン層３の上にシリコン酸化膜３１が形成され、さら
に、その上にシリコン窒化膜３２が堆積される。つぎ
に、シリコン窒化膜３２の上に、レジスト層３３が形成
された後、写真製版技術を用いて、レジスト層３３のｎ
型バッファ層６に対応する部位に開口部３４が選択的に
形成される。すなわち、レジスト層３３がパターニング
される。

【００７７】その後、パターニングされたレジスト層３
３を遮蔽体として用いつつ、シリコン窒化膜３２にエッ
チングが施されることによって、シリコン窒化膜３２が
選択的に除去される。つぎに、レジスト層３３とシリコ
ン窒化膜３２とを遮蔽体として用いつつ、リンがｎ型シ
リコン層３の上主面へと注入される。その結果、ｎ型シ
リコン層３の上主面において、ｎ型バッファ層６が、開
口部３４に対応した形状に、選択的に形成される。

【００７８】注入工程が完了すると、レジスト層３３、
シリコン窒化膜３２、および、シリコン酸化膜３１が除
去される。より厳密には、不純物が注入された後に、レ
ジスト層３３を除去した上で、不純物を拡散させる拡散
工程が実行される。ただし、注入工程に付随して拡散工
程が実行されることは自明であり、以下では説明を略す
る。

【００７９】つづく図８の工程では、まず、ｎ型バッフ
ァ層６が形成されたｎ型シリコン層３の上に、シリコン
酸化膜３６が新たに形成され、さらにその上に、シリコ
ン窒化膜３７が堆積される。つぎに、シリコン窒化膜３
７の上に、レジスト層３８が形成された後、レジスト層
３８のｐ型ベース層４に対応する部位に開口部３９が選
択的に形成される。このレジスト層３８を遮蔽体として
用いつつ、エッチングを実行することによって、シリコ
ン窒化膜３７が選択的に除去される。

【００８０】つぎに、レジスト層３８とシリコン窒化膜
３７とを遮蔽体として用いつつ、ボロンがｎ型シリコン
層３の上主面へと注入される。その結果、ｎ型シリコン
層３の上主面において、ｐ型ベース層４が、開口部３９
対応した形状に、選択的に形成される。その後、レジス
ト層３８、シリコン窒化膜３７、および、シリコン酸化
膜３６が除去される。

【００８１】つぎの図９の工程では、まず、ｎ型シリコ
ン層３の上に、シリコン酸化膜４０が新たに形成され、
さらにその上に、シリコン窒化膜６０が堆積される。つ
ぎに、シリコン窒化膜６０の上に、レジスト層６１が形
成された後、レジスト層６１のｎ型エミッタ層５に対応
する部位に開口部６３が選択的に形成される。このレジ
スト層６１を遮蔽体として用いつつ、エッチングを実行
することによって、シリコン窒化膜６０が選択的に除去
される。

【００８２】つぎに、レジスト層６１とシリコン窒化膜
６０とを遮蔽体として用いつつ、砒素がｎ型シリコン層
３の上主面へと注入される。その結果、ｎ型シリコン層
３の上主面において、ｎ型エミッタ層５が、開口部６３
に対応した形状、すなわち、ｐ型ベース層４に沿った帯
状に、選択的に形成される。その後、レジスト層６１、
シリコン窒化膜６０、および、シリコン酸化膜４０が除
去される。

【００８３】つづく図１０の工程では、まず、ｎ型シリ
コン層３の上に、シリコン酸化膜４１が新たに形成さ
れ、さらにその上に、ポリシリコン膜４２が堆積され
る。そして、ポリシリコン膜４２の上に、シリコン窒化
膜４３堆積され、さらにその上に、レジスト層４４が形
成される。その後、レジスト層４４のLOCOS１５，１６
に対応する部位に、それぞれ開口部４５，４６が選択的
に形成される。このレジスト層４４を遮蔽体として用い
つつ、エッチングを実行することによって、シリコン窒
化膜４３が選択的に除去される。

【００８４】つづく図１１の工程では、レジスト層４４
を除去した後に、シリコン窒化膜４３を遮蔽体として用
いつつ、熱酸化処理が実行される。その結果、ｎ型シリ
コン層３の上主面において、LOCOS１５，１６が、開口
部４５，４６に対応した形状に、選択的に形成される。
熱酸化処理では、ｎ型エミッタ層５の中のｎ型不純物の
再拡散が引き起こされ難いように、酸化温度が例えば略
900℃程度に低く抑えられ、酸化時間は例えば略２時間
程度に短く抑えられる。その後、シリコン窒化膜４２、
ポリシリコン膜４２、および、シリコン酸化膜４１が除
去される。

【００８５】つぎの図１２の工程では、まず、ｎ型シリ
コン層３およびLOCOS１５，１６の上に、TEOS層５１が
堆積される。その後、TEOS層５１の中のゲート溝８およ
び分離溝１１を形成すべき部位に、開口部５２が選択的
に形成される。TEOS層５１への開口部５２の形成は、レ
ジスト層への開口部の形成と同様に、写真製版技術と選
択的エッチングとを用いることによって遂行される。

【００８６】つぎに、パターニングされたTEOS層５１を
遮蔽体として用いつつＲＩＥ（反応性イオンエッチン
グ）を実行することにより、ｎ型シリコン層３の開口部
５２に対応する部位に、ゲート溝８および分離溝１１が
形成される。図１２におけるＥ−Ｅ切断線に沿った断面
図を図１３に示す。これらの図１２，図１３に示される
ように、ＲＩＥは、ゲート溝８および分離溝１１がｎ型
シリコン層３を貫通するまで遂行される。その後、TEOS
層５１が除去される。

【００８７】つづく図１４および図１５の工程では、ｎ
型シリコン層３の表面にシリコン酸化膜が形成される。
その結果、ｎ型シリコン層３の上主面の中でLOCOS１
５，１６に覆われない領域全体にわたって絶縁膜１４が
形成され、ゲート溝８および分離溝１１のｎ型シリコン
層３で規定される内壁面に、ゲート絶縁膜９および分離
絶縁膜１２が、それぞれ形成される。なお、図１５は、
図１４におけるＥ−Ｅ切断線に沿った断面図である。

【００８８】つづく図１６および図１７（図１６におけ
るＥ−Ｅ切断線に沿った断面図）の工程では、中間生成
物の表面全体に、不純物がドープされたポリシリコンが
堆積される。その結果、ゲート溝８の内部に、ポリシリ
コンで構成されるゲート電極１０が、ゲート絶縁膜９を
介して埋設される。同様に、分離溝１１の内部には、ポ
リシリコンで構成される分離電極１３が、分離絶縁膜１
２を介して埋設される。さらに、ゲート電極１０の上
部、分離電極１３の上部、および、絶縁膜１４，LOCOS
１５，１６の上部全体が、ある厚さのポリシリコン層で
覆われる。

【００８９】その後、ポリシリコン層の上に、レジスト
層５６が堆積された後、ゲート配線１７およびフィール
ドプレート１８に対応した形状に、レジスト層５６がパ
ターニングされる。その結果、レジスト層５６に開口部
５７，５９が選択的に形成される。つづいて、パターニ
ングされたレジスト層５６を遮蔽体として用いつつ、ポ
リシリコン層に選択的エッチングを施すことによって、
ゲート配線１７およびフィールドプレート１８が形成さ
れる。

【００９０】つぎの図１８の工程では、まず、中間生成
物の上面全体にわたって、レジスト層６３が堆積された
後、レジスト層６３の中のｐ型コレクタ層７に対応する
部位に、開口部６４が選択的に形成される。その後、こ
のレジスト層６３を遮蔽体として用いつつ、ボロンがｎ
型シリコン層３の上主面へ注入される。その結果、ｎ型
シリコン層３の上主面において、ｐ型コレクタ層７が、
開口部６４に対応した形状に、選択的に形成される。そ
の後、レジスト層６３は除去される。

【００９１】つづく図１９、図２０、および、図２１の
工程では、中間生成物の上面全体にTEOS層が堆積された
後、コレクタ電極２１とｎ型シリコン層３との接続部、
エミッタ電極２０とｎ型シリコン層３との接続部、ゲー
ト配線１７とゲート配線１９との接続部、および、フィ
ールドプレート１８とコレクタ電極２１との接続部に対
応するTEOS層の部位に、開口部６６，６７，６８，７０
が、それぞれ選択的に形成される。その結果、TEOSで構
成される絶縁層２２が形成される。

【００９２】絶縁層２２に規定される開口部６６，６
７，６８，７０は、電極および電極配線のコンタクトホ
ールとして機能する。なお、図１９は、この工程におけ
る、図１のＡ−Ａ切断線に相当する切断線に沿った断面
図、図２０はＢ−Ｂ切断線に沿った断面図、そして、図
２１はＥ−Ｅ切断線に沿った断面図である。

【００９３】つづく図２２〜図２４の工程では、まず、
中間生成物の上面全体にアルミニウムが堆積される。そ
の結果、コンタクトホールとしての開口部６６，６７，
６８，７０が、アルミニウムで埋められる。すなわち、
各コンタクトホールの底部において、ｎ型シリコン層
３、ゲート配線１７、またはフィールドプレート１８へ
と、アルミニウムが接続される。さらに、開口部６６，
６７，６８，７０の上部、および、絶縁層２２の上部の
全体にわたってアルミニウムが堆積される。

【００９４】その後、図示しない遮蔽体を用いて選択的
エッチングを実行することによって、アルミニウムの堆
積層がパターニングされる。その結果、アルミニウムの
堆積層から、ゲート配線１９、エミッタ電極２０、およ
び、コレクタ電極２１が形成される。なお、図２２は、
この工程における、図１のＡ−Ａ切断線に相当する切断
線に沿った断面図、図２３はＢ−Ｂ切断線に沿った断面
図、そして、図２４はＥ−Ｅ切断線に沿った断面図であ
る。

【００９５】なお、以上の製造方法では、ｐ型コレクタ
層７は、ゲート溝８および分離溝１１が形成された後に
形成されたが、図２５に示すように、ゲート溝８および
分離溝１１が形成される前に、ｐ型コレクタ層７が形成
されてもよい。図２５の工程は、例えば図９の工程の後
において、つぎのように実行される。

【００９６】すなわち、ｎ型シリコン層３の上に、シリ
コン酸化膜２０１が新たに形成され、さらにその上に、
シリコン窒化膜２０２が堆積される。つぎに、シリコン
窒化膜２０２の上に、レジスト層２０３が形成された
後、レジスト層２０３のｐ型コレクタ層７に対応する部
位に開口部２０４が選択的に形成される。このレジスト
層２０４を遮蔽体として用いつつ、エッチングを実行す
ることによって、シリコン窒化膜２０２が選択的に除去
される。

【００９７】つぎに、レジスト層２０３とシリコン窒化
膜２０２とを遮蔽体として用いつつ、ボロンがｎ型シリ
コン層３の上主面へと注入される。その結果、ｎ型シリ
コン層３の上主面において、ｐ型コレクタ層７が、開口
部２０４対応した形状、すなわち、ｎ型バッファ層６に
沿った帯状に、選択的に形成される。その後、レジスト
層２０３、シリコン窒化膜２０２、および、シリコン酸
化膜２０１が除去される。図２５の工程が終了した後
に、図１０〜図１７の工程が実行され、さらに、１８の
工程を省いて、図１９〜図２４の工程が実行される。

【００９８】以上の工程を経ることにより、図１〜図６
に示した装置１０１が完成する。図１２〜図１７に示し
たように、この製造方法では分離溝１１とゲート溝８と
が同一工程の中で形成され、分離絶縁膜１２とゲート溝
８、および、分離電極１３とゲート電極１０も、それぞ
れ同一工程の中で形成される。すなわち、ゲート溝８、
ゲート絶縁膜９、および、ゲート電極１０を形成するの
に、従来装置１５０にはない新たな工程が必要とされな
い。このため、装置１０１は、従来装置１５０に比べて
高いコストをともなうことなく製造可能である。

【００９９】なお、以上では、装置１０１のパワー部Ｐ
Ｗの製造工程についてのみ説明を行ったが、パワー部Ｐ
Ｗに関する各工程と並行して、非パワー部ＮＰの製造も
同時に行われる。

【０１００】＜2.実施の形態２＞ここでは、図１〜図６
に示した装置１０１において、ゲート溝８の寸法を様々
に変更した形態について説明する。図２６の正面断面図
に示す装置１０２は、ゲート溝８の底部が、シリコン酸
化膜２にまでは達しておらず、ｎ型シリコン層３の内部
にとどまっている点において、装置１０１とは特徴的に
異なっている。すなわち、装置１０２では、装置１０１
におけるよりも、ゲート溝８が浅く形成されており、分
離溝１１とは深さが一致しない。ただし、ゲート溝８
は、ｐ型ベース層４よりは深く形成されている。装置１
０２では、ゲート溝８の底面も側壁面と同様に、ｎ型シ
リコン層３で規定されるので、底面も側壁面と同様に、
ゲート絶縁膜９で覆われている。

【０１０１】この装置１０２においても、チャネル幅Ｗ
は装置１０１と変わりなく、また、蓄積層Ｄｐの面積Ａ
ｄも、装置１０１に比べると幾分劣るものの、なお相当
に大きく確保される。また、ホールの蓄積効果も同様に
得られる。したがって、装置１０２においても、オン電
圧を低減する効果は十分に得られる。また、ゲート溝８
がコレクタ電極２１へと向かう方向に延在しているため
に、電流はゲート溝８に沿って流れるので、シリコン基
板１の厚さに変動があっても、電流の経路への影響が少
ない。すなわち、シリコン基板１の厚さに変動があって
も、オン電圧に変動を生じにくいという利点がある。

【０１０２】図２７に示す装置１０２ａでは、ゲート溝
８のコレクタ電極２１とは反対側の長手方向の端部が、
装置１０２よりも後退している。ゲート溝８におけるこ
の端部は、ｎ型エミッタ層５のコレクタ電極２１（また
はｐ型コレクタ層７）の側の端縁よりも、コレクタ電極
２１の側へと後退することはない。すなわち、ゲート電
極１０は、少なくとも、ｎ型エミッタ層５のコレクタ電
極２１の側の端縁と、ｐ型ベース層４のコレクタ電極２
１の側の端縁との間に挟まれたｐ型ベース層４の領域に
対向する。

【０１０３】ゲート溝８の端部の後退の度合いに応じ
て、チャネル幅Ｗは、ｐ型ベース層４の深さに略相当す
る大きさから、これにｐ型ベース層４の横幅（ゲート溝
８の長手方向に沿った幅）に略相当する値を加えた大き
さまでの範囲で変化する。また、蓄積層面積Ａｄも、後
退の度合いに応じて変化する。

【０１０４】図２８に示す装置１０２ｂは、ゲート溝８
を最も狭く設定した例に相当する。この装置１０２ｂで
は、ゲート溝８はｎ型エミッタ層５よりも浅く形成され
ている。また、ゲート溝８のコレクタ電極２１の側の端
部も、装置１０２に比べて後退していてもよい。ゲート
溝８は、少なくとも、ｎ型エミッタ層５のコレクタ電極
２１の側の端縁から、ｐ型ベース層４のコレクタ電極２
１の側の端縁までを、横断するように形成される。

【０１０５】装置１０２ｂにおいても、複数のゲート溝
８の間隔を、ある程度狭く設定することで、従来装置１
５０に比べて、チャネル幅密度、蓄積層密度を高めるこ
とが可能である。また、ホールの蓄積効果も相応に得ら
れる。したがって、従来装置１５０に比べて低いオン電
圧を実現することが可能である。また、ラッチアップ防
止効果も同様に得られる。

【０１０６】装置１０２ｂ，１０２ａ，１０２，１０１
の順序で、チャネル幅Ｗ、蓄積層面積Ａｄはともに大き
くなる。したがって、ゲート溝８の配列間隔が一定であ
れば、この順序でオン電圧低減効果も高まる。一方、ゲ
ート電極１０の表面積が小さいほど、ゲート電極１０と
ｎ型シリコン層３（ｐ型ベース層４、ｎ型エミッタ層５
を含む）との間の容量は小さくなり、スイッチング速度
が上昇する。

【０１０７】このように、スイッチング速度の向上とオ
ン電圧の改善とはトレードオフの関係にあるが、実施の
形態１，２の装置では、使用の目的に応じて、ゲート溝
８の寸法および配列の間隔を変えることによって、オン
電圧を幅広く選択することができるという、従来装置１
５０にはない利点が得られる。

【０１０８】つぎに、実施の形態２の装置の製造方法に
ついて説明する。例えば装置１０２を製造するには、実
施の形態１の装置の製造方法の中で、図１２、図１３の
工程に代えて、図２９および図３０の工程を実施すると
よい。図２９の工程では、まずｎ型シリコン層３および
LOCOS１５，１６の上に、TEOS層７１が堆積される。そ
の後、TEOS層７１の中のゲート溝８を形成すべき部位
に、開口部７２が選択的に形成される。つづいて、パタ
ーニングされたTEOS層７１を遮蔽体として用いつつＲＩ
Ｅを実行することにより、開口部７２に対応するｎ型シ
リコン層３の部位に、ゲート溝８が形成される。その
後、TEOS層７１は除去される。

【０１０９】つづく図３０の工程では、まず、中間生成
物の表面全体に、新たなTEOS層７３が堆積される。その
後、TEOS層７３の中の分離溝１１を形成すべき部位に、
開口部７４が選択的に形成される。つぎに、パターニン
グされたTEOS層７３を遮蔽体として用いつつＲＩＥを実
行することにより、開口部７４に対応するｎ型シリコン
層３の部位に、分離溝１１が形成される。その後、TEOS
層７３は除去される。

【０１１０】以上の２段階の工程を通じて、ゲート溝８
と分離溝１１とが個別に形成される。その後は、実施の
形態１の装置の製造方法における図１４以下の工程が実
行される。すなわち、実施の形態２の装置の製造方法に
おいては、ゲート溝８および分離溝１１は、個別に形成
されるものの、それらの中に各々埋設されるゲート電極
１０および分離電極１３の形成は、同一の工程の中で遂
行可能である。したがって、実施の形態２の装置も、従
来装置１５０に比べて、著しく複雑な製造工程を要求す
るものではない。

【０１１１】＜3.実施の形態３＞図３１は、実施の形態
３の装置の構成を示す断面斜視図である。この装置１０
３は、ｐ型コレクタ層７に代えて、ｎ型ドレイン層７５
が設けられている点において、装置１０１とは特徴的に
異なっている。すなわち、装置１０３のパワー部ＰＷに
は、ｎチャネル型のMOSトランジスタ（MOS型FET）が形
成されている。

【０１１２】この装置１０３においても、ゲート溝８、
フィールドプレート１８、エミッタ電極２０とｎ型シリ
コン層３との接続部等の構造は、装置１０１と同等であ
る。したがって、装置１０１と同様に、オン電圧の低
減、耐圧の向上、および、ラッチアップ耐量の向上とい
う効果が、製造工程の複雑化、製造コストの増大をとも
なうことなく得られる。また、装置１０１のIGBTに比べ
て、スイッチング速度が高いという利点がある。

【０１１３】装置１０３を製造するには、装置１０１を
製造するための図７〜図２４の工程の中で、図９の工程
に代えて図３２の工程を実行するとともに、図１８の工
程を省くとよい。図３２の工程では、図９の工程と同様
に、まず、ｎ型シリコン層３の上に、シリコン酸化膜４
０、シリコン窒化膜６０、および、レジスト層６１が、
この順序で形成される。

【０１１４】その後、レジスト層６１のｎ型エミッタ層
５に対応する部位に開口部６３が選択的に形成されると
ともに、ｎ型ドレイン層７５に対応する部位に開口部７
７が選択的に形成される。このレジスト層６１を遮蔽体
として用いつつ、エッチングを実行することによって、
シリコン窒化膜６０が選択的に除去される。

【０１１５】つぎに、レジスト層６１とシリコン窒化膜
６０とを遮蔽体として用いつつ、砒素がｎ型シリコン層
３の上主面へと注入される。その結果、ｎ型シリコン層
３の上主面において、ｎ型エミッタ層５およびｎ型ドレ
イン層７５が、開口部６３および開口部７７にそれぞれ
対応した形状に、選択的に形成される。その後、レジス
ト層６１、シリコン窒化膜６０、および、シリコン酸化
膜４０が除去される。

【０１１６】＜4.実施の形態４＞図３３は、実施の形態
４の装置の平面断面図であり、図１のＤ−Ｄ切断線に相
当する切断線に沿った断面構造を表している。この装置
１０４は、ゲート溝８の平面形状において、装置１０１
（図３）とは特徴的に異なっている。すなわち、図３３
に示すように、装置１０４では、ゲート溝８が、コレク
タ電極２１に近い側の長手方向の端部において、長手方
向に直交する方向に張り出している。言い換えると、ゲ
ート溝８の平面形状が、「Ｔ」字型となっている。張り
出した部分も含めて、ゲート溝８の底部は、装置１０１
におけると同様にシリコン酸化膜２の上主面に達してい
る。

【０１１７】この端部において、隣接するゲート溝８の
間の間隔は、さらに狭くなる。このため、隣り合うゲー
ト溝８に挟まれた領域ＨＣにおいて、ホール電流Ｊｈの
密度が、さらに高まる。その結果、領域ＨＣにおいて、
ホールが高い密度で蓄積されるので、電子電流Ｊｎのさ
らなる増大がもたらされ、ｎ型シリコン層３における導
電率変調がさらに高められる。したがって、オン電圧が
さらに低減される。

【０１１８】装置１０４を製造するには、装置１０１を
製造するための図７〜図２４の工程の中で、図１２の工
程における開口部５２の断面形状を、図３３のゲート溝
８の平面形状に対応した形状に設定するとよい。このよ
うに、装置１０４では、製造工程を複雑化することな
く、オン電圧をさらに低減し得るという利点が得られ
る。

【０１１９】＜5.実施の形態５＞図３４は、実施の形態
５の装置の平面断面図であり、図１のＤ−Ｄ切断線に相
当する切断線に沿った断面構造を表している。また、図
３４におけるＥ−Ｅ切断線に沿った断面図を図３５に示
す。この装置１０５は、互いに平行に配列するゲート溝
８の間に設けられるｎ型シリコン層３の上主面とエミッ
タ電極２０との接続部が、一部において欠如している点
で、装置１０１（図３，図５）とは特徴的に異なってい
る。

【０１２０】すなわち、図３および図５に示したよう
に、装置１０１では、ｎ型シリコン層３の上主面とエミ
ッタ電極２０との接続部が、各ゲート溝８の間に周期的
に設けられているのに対して、装置１０５では、図３４
および図３５に示すように、周期的に配列する接続部の
中から、一部が脱落している。すなわち、接続部が間引
かれている。

【０１２１】隣接するゲート溝８に挟まれた領域の中
で、接続部を有しない領域には、ホール電流Ｊｈは流れ
ず、その隣の接続部を有する領域ＨＣへと迂回して流れ
る。このため、迂回したホール電流Ｊｈが流れ込む領域
ＨＣでは、ホール電流Ｊｈの密度が高くなる。その結
果、領域ＨＣにおいて、ホールが高い密度で蓄積される
ので、電子電流Ｊｎのさらなる増大がもたらされ、ｎ型
シリコン層３における導電率変調がさらに高められる。
したがって、オン電圧がさらに低減される。

【０１２２】装置１０５を製造するには、装置１０１を
製造するための図７〜図２４の工程の中で、図１９〜図
２１の工程における開口部６７を、図３６に示すように
間引いて形成するとよい。このように、装置１０５で
は、製造工程を複雑化することなく、オン電圧をさらに
低減することができるという利点が得られる。

【０１２３】＜6.実施の形態６＞図３７は、実施の形態
６の装置の正面断面図である。また、図３８は、図３７
におけるＤ−Ｄ切断線に沿った断面図である。図３８に
おけるＥ−Ｅ切断線に沿った断面図は、図５と同一に表
される。この装置１０６は、ｎ型シリコン層３の中で、
ｐ型ベース層４に隣接してｎ型ウェル層（半導体ウェル
層）８１が形成されている点において、装置１０１とは
特徴的に異なっている。

【０１２４】ｎ型ウェル層８１は、ｐ型ベース層４のコ
レクタ電極２１に近い側に設けられており、しかも、ｐ
型ベース層４と略同一の深さで、ｐ型ベース層４に接触
するように形成されている。ｎ型ウェル層８１における
ｎ型不純物の濃度は、ｎ型シリコン層３における濃度よ
りも高く設定され、好ましくは、ｎ型エミッタ層５にお
ける濃度よりは低く、ｎ型バッファ層６における濃度よ
りは高く設定される。

【０１２５】図３９は、ｎ型ウェル層８１およびその周
辺の領域に関するバンド図である。バンド図は、下方に
付随する断面図のＦ−Ｆ切断線に沿った電子のポテンシ
ャルエネルギーを表している。このバンド図が示すよう
に、電子のポテンシャルエネルギーは、ｎ型シリコン層
３よりもｎ型ウェル層８１において低くなっている。言
い換えると、ｐ型ベース層４とｎ型ウェル層８１との間
のビルトインポテンシャルは、ｎ型ウェル層８１が存在
しないときのｐ型ベース層４とｎ型シリコン層３との間
のビルトインポテンシャルよりも高くなっている。

【０１２６】ホールに対するポテンシャルの高さは、図
３９とは上下が逆になる。このため、ｎ型シリコン層３
からｎ型ウェル層８１へと流れ込むホールは、ｎ型シリ
コン層３とｎ型ウェル層８１の境界付近の領域ＨＣに蓄
積されることになる。その結果、電子電流Ｊｎが増大
し、ｎ型シリコン層３における導電率変調がさらに高め
られる。したがって、オン電圧がさらに低減される。こ
のように、装置１０６では、ｎ型ウェル層８１が備わる
ことによって、オン電圧の低減効果がさらに高められ
る。

【０１２７】装置１０６を製造するには、装置１０１を
製造するための図７〜図２４の工程の中で、例えば図８
の工程と図９の工程の間に、図４０の工程を付加的に実
行するとよい。図４０の工程では、図８の工程と同様
に、まず、ｎ型シリコン層３の上に、シリコン酸化膜８
２、シリコン窒化膜８３、および、レジスト層８４が、
この順序で形成される。その後、レジスト層８４のｎ型
ウェル層８１に対応する部位に開口部８５が選択的に形
成される。このレジスト層８４を遮蔽体として用いつ
つ、エッチングを実行することによって、シリコン窒化
膜８３が選択的に除去される。

【０１２８】つぎに、レジスト層８４とシリコン窒化膜
８３とを遮蔽体として用いつつ、リンがｎ型シリコン層
３の上主面へと注入される。その結果、ｎ型シリコン層
３の上主面において、ｎ型ウェル層８１が、開口部８５
に対応した形状、すなわち、ｐ型ベース層４に隣接した
帯状に、選択的に形成される。その後、レジスト層８
４、シリコン窒化膜８３、および、シリコン酸化膜８３
が除去される。以上のように、装置１０１の製造工程
に、イオン注入工程を一段階追加するだけの比較的簡単
な方法で、優れたオン電圧特性を有する装置１０６が得
られる。

【０１２９】＜7.実施の形態７＞図４１は、実施の形態
７の装置の正面断面図である。この装置１０７は、ゲー
ト溝８だけでなく、ｐ型ベース層４、ｎ型ウェル層８
１、および、ｎ型バッファ層６が、シリコン酸化膜２の
上主面に達する深さを有している点において、装置１０
６とは特徴的に異なっている。

【０１３０】装置１０７では、ｐ型ベース層４とｎ型ウ
ェル層８１が、シリコン酸化膜２の上主面に達する深さ
を有しているために、ｎ型シリコン層３からｐ型ベース
層４へと向かうホール電流Ｊｈのすべてが、ｎ型ウェル
層８１を通過する。このため、装置１０６に比べて、ｎ
型ウェル層８１とｎ型シリコン層３の境界付近に、ホー
ルがさらに効果的に蓄積される。その結果、オン電圧の
低減効果がさらに高められる。

【０１３１】装置１０７を製造するには、装置１０６を
製造する工程の中で、図７、図８、および、図４０の工
程の各々において形成される半導体層を、シリコン酸化
膜２の上主面に達する深さに形成するとよい。すなわ
ち、装置１０６の製造工程に、新たな工程を付加するこ
となく、オン電圧のさらに低い装置１０７を得ることが
できる。

【０１３２】＜8.実施の形態８＞図４２は、実施の形態
８の装置の平面断面図である。また、図４２のＡ−Ａ切
断線に沿った断面図を図４３に示す。図４２は、図４３
におけるＤ−Ｄ切断線に沿った断面図に相当する。この
装置１０８は、隣り合うゲート溝８に挟まれたｎ型エミ
ッタ層５の平面断面形状が「Ｕ」字型となるように、ｎ
型エミッタ層５のコレクタ電極２１（またはｐ型コレク
タ層７）に対向する側壁の中央部が後退している点にお
いて、装置１０１とは特徴的に異なっている。エミッタ
電極２０は、ｎ型エミッタ層５の後退部に相当するｐ型
ベース層４の部分の上主面にも接続されている。

【０１３３】装置１０８では、この特徴のために、ｎ型
シリコン層３からｐ型ベース層４を通過してエミッタ電
極２０へと流れるホール電流Ｊｈの流路が、ｐ型ベース
層４において広くなっている。このため、ホール電流Ｊ
ｈによってｐ型ベース層４に生じる電圧降下が低く抑え
られるので、ラッチアップ耐量が向上する。

【０１３４】装置１０８を製造するには、装置１０１を
製造するための図７〜図２４の工程の中で、図９の工程
における開口部６３を、図４４の開口部８７へ置き換え
るとよい。図４４は、ｎ型エミッタ層５を形成する工程
における、図４２のＥ−Ｅ切断線に沿った断面を示して
いる。開口部８７は、図４２のｎ型エミッタ層５の断面
形状に対応した「Ｕ」字型の断面形状を有している。

【０１３５】ゲート溝８および分離溝１１を形成するた
めの図１２および図１３の工程では、ゲート溝８は図４
４に周期的に現れるｎ型エミッタ層５の各断面の中央部
を分断するように形成される。このように、装置１０１
の製造工程に、新たな工程を付加することなく、ラッチ
アップ耐量の高い装置１０８を得ることができる。

【０１３６】＜9.実施の形態９＞図４５は、実施の形態
９の装置の平面断面図である。また、図４５のＡ−Ａ切
断線に沿った断面図を図４６に示す。図４５は、図４６
におけるＤ−Ｄ切断線に沿った断面図に相当する。この
装置１０９は、隣り合うゲート溝８に挟まれた領域の中
央部において、ｎ型エミッタ層５がｐ型ベース層４によ
って二つに分割されている点において、装置１０１とは
特徴的に異なっている。

【０１３７】言い換えると、装置１０９では、ｎ型エミ
ッタ層５のコレクタ電極２１（またはｐ型コレクタ層
７）に対向する側壁の中央部が、反対側に至るまで後退
している。この意味で、装置１０８，１０９は、それぞ
れ、ｎ型エミッタ層５の側壁の中央部が後退した形態の
中の特別の例に相当する。装置１０８と同様に、装置１
０９においても、エミッタ電極２０は、ｎ型エミッタ層
５の後退部を満たすｐ型ベース層４の部分の上主面の少
なくとも一部にも接続されている。

【０１３８】装置１０９では、この特徴のために、ｎ型
シリコン層３からｐ型ベース層４を通過してエミッタ電
極２０へと流れるホール電流Ｊｈの流路が、ｐ型ベース
層４において広くなっている。特に、装置１０８と比較
しても、ホール電流Ｊｈの流路がさらに広くなる。この
ため、ラッチアップ耐量が、装置１０８におけるより
も、さらに向上する。

【０１３９】装置１０９を製造するには、装置１０８を
製造するための図４４の工程における開口部８７を、図
４５のｎ型エミッタ層５の平面形状に対応した断面形状
に形成するとよい。ｎ型エミッタ層５を形成する工程に
おける、図４５のＥ−Ｅ切断線に沿った断面図は、図４
４と同一に描かれる。このように、装置１０８の製造工
程に、新たな工程を付加することなく、ラッチアップ耐
量のさらに高い装置１０９を得ることができる。

【０１４０】＜10.実施の形態１０＞図４７は、実施の
形態１０の装置の平面断面図である。また、図４７のＡ
−Ａ切断線に沿った断面図を図４８に示す。図４７は、
図４８におけるＤ−Ｄ切断線に沿った断面図に相当す
る。この装置１１０は、「Ｕ」字型に一部が後退した平
面断面形状を有するｎ型エミッタ層５の後退部に、ｎ型
エミッタ層５に接するように、ｐ型シリコン層（第５半
導体層）９１が形成されている点において、装置１０８
とは特徴的に異なっている。エミッタ電極２０は、ｐ型
シリコン層９１の上主面にも接続されている。

【０１４１】ｐ型シリコン層９１におけるｐ型不純物の
濃度は、ｐ型ベース層４における濃度よりも高く設定さ
れている。このため、ｐ型シリコン層９１を含むｐ型ベ
ース層４を通過するホール電流Ｊｈによってもたらされ
る電圧降下が、装置１０８に比べてさらに低く抑えられ
る。その結果、ラッチアップ耐量がさらに向上するとい
う利点が得られる。

【０１４２】装置１１０を製造するには、例えば装置１
０８を製造するための図１８の工程に代えて、図４９お
よび図５０の工程を実行するとよい。図５０は、図４９
におけるＥ−Ｅ切断線に沿った断面図である。図４９お
よび図５０に示される工程では、図１８に示した開口部
６４を有するレジスト層６３の代わりに、ｐ型コレクタ
層７に対応する開口部６４と同時にｐ型シリコン層９１
に対応する開口部９３を有するレジスト層９２が形成さ
れる。二種類の開口部６４，９３を通じて、ボロンの選
択的注入が実行されることによって、ｐ型コレクタ層７
とｐ型シリコン層９１とが同時に形成される。

【０１４３】装置１１０を製造するために、図２５の工
程を用いた装置１０８の製造方法において、図２５の工
程に代えて、図５１の工程を実行してもよい。図５１の
工程では、ｐ型コレクタ層７に対応した開口部６４に加
えて、ｐ型シリコン層９１に対応した開口部９３が、レ
ジスト層２０３に形成される。そうして、二種類の開口
部６４，９３を通じて、ボロンの選択的注入が実行され
ることによって、ｐ型コレクタ層７とｐ型シリコン層９
１とが同時に形成される。

【０１４４】以上のいずれの方法においても、装置１０
８の製造工程に、新たな工程を付加することなく、ラッ
チアップ耐量のさらに高い装置１１０を得ることができ
る。

【０１４５】＜11.実施の形態１１＞図５２は、実施の
形態１１の装置の平面断面図である。また、図５２のＡ
−Ａ切断線に沿った断面図を図５３に示す。図５２は、
図５３おけるＤ−Ｄ切断線に沿った断面図に相当する。
この装置１１１は、装置１０９と同様に、隣り合うゲー
ト溝８に挟まれた領域の中央部において、ｎ型エミッタ
層５がｐ型ベース層４によって二つに分割されている。
さらに、装置１１０と同様に、ｐ型ベース層４よりも高
濃度にｐ型不純物を含有するｐ型シリコン層９１が、ｎ
型エミッタ層５に挟まれたｐ型ベース層４の部分に、ｎ
型エミッタ層５に接するように形成されている。エミッ
タ電極２０は、ｐ型シリコン層９１の上主面にも接続さ
れている。

【０１４６】装置１１１では、この特徴のために、ｐ型
シリコン層９１を含むｐ型ベース層４を通過するホール
電流Ｊｈによってもたらされる電圧降下が、装置１０
９、１１０のいずれに比べても、さらに低く抑えられ
る。その結果、ラッチアップ耐量がさらに向上するとい
う利点が得られる。

【０１４７】装置１１１を製造するには、装置１０９の
製造工程と装置１１０の製造工程とを組み合わせて実行
するとよい。すなわち、装置１０９を製造するための図
１８の工程に代えて、図４９および図５０の工程を実行
するとよい。あるいは、図２５の工程を用いた装置１０
９の製造方法において、図２５の工程に代えて、図５１
の工程を実行してもよい。以上のいずれの方法において
も、装置１０９または装置１１０の製造工程に、新たな
工程を付加することなく、ラッチアップ耐量のさらに高
い装置１１１を得ることができる。

【０１４８】＜12.実施の形態１２＞図５４は、実施の
形態１２の装置の断面斜視図である。この装置１１２
は、容量結合を利用したフィールドプレート１８の代わ
りに、高抵抗体として形成されるフィールドプレート２
１０が備わっている点において、装置１０１とは特徴的
に異なっている。フィールドプレート２１０は、絶縁体
に近いほどに高い電気抵抗を有する多結晶半導体、いわ
ゆるSIPOS(Semi-Insulating Polycrystaline Silicon)
で構成されている。

【０１４９】フィールドプレート２１０はLOCOS１５の
上面を覆っており、ｐ型コレクタ層７に近い側の端部に
は、コレクタ電極２１が接続され、ｎ型エミッタ層５に
近い側の端部には、エミッタ電極２０が接続されてい
る。そして、フィールドプレート２１０は、一方の端部
から他方の端部まで、隙間なく一体的に連続している。
したがって、フィールドプレート２１０には、一方の端
部から他方の端部へと微小な電流が流れる。

【０１５０】そのため、フィールドプレート２１０にお
ける電位は、一方の端部から他方の端部へ至るのにとも
なって、コレクタ電極２１の電位からエミッタ電極２０
の電位へと、連続的に変化する。フィールドプレート２
１０では、フィールドプレート１８とは異なり、一方の
端部から他方の端部へと隙間なく一体的に連続している
ので、電位の変化の滑らかさは、フィールドプレート１
８におけるよりも優れている。したがって、フィールド
プレート１８の直下のｎ型シリコン層３における電界の
分布の均一性がさらに高まる。このため、装置の耐圧が
さらに向上するという利点が得られる。

【０１５１】装置１１２を製造するには、装置１０１を
製造するための図７〜図１１の工程を、実行した後に、
図５５〜図６０の工程を実行するとよい。図５５の工程
では、まず、ｎ型シリコン層３およびLOCOS１５，１６
の上に、不純物がドープされないポリシリコン層、すな
わちSIPOS層が堆積され、さらにその上にレジスト層が
形成される。つづいて、LOCOS１５の上部の領域を除い
て、レジスト層が選択的に除去されることによって、パ
ターニングされたレジスト層２１１が得られる。そし
て、レジスト層２１１を遮蔽体として用いて、ポリシリ
コン層を選択的にエッチングすることによって、LOCOS
１５の上にフィールドプレート２１０が形成される。そ
の後、レジスト層２１１は除去される。

【０１５２】つづく図５６の工程では、ｎ型シリコン層
３、LOCOS１５，１６、および、フィールドプレート２
１０の上に、TEOS層が堆積される。その後、TEOS層の中
のゲート溝８および分離溝１１を形成すべき部位に、開
口部２１３および２１４が、それぞれ選択的に形成され
る。その結果、パターニングされたTEOS層２１２が出来
上がる。このTEOS層２１１を遮蔽体として用いつつＲＩ
Ｅを実行することにより、ｎ型シリコン層３の開口部２
１３、２１４に対応する部位に、それぞれゲート溝８お
よび分離溝１１が形成される。ＲＩＥは、ゲート溝８お
よび分離溝１１がｎ型シリコン層３を貫通するまで遂行
される。その後、TEOS層２１２が除去される。

【０１５３】つづく図５７の工程では、ｎ型シリコン層
３およびフィールドプレート２１０の表面に、シリコン
酸化膜が形成される。その結果、ｎ型シリコン層３の上
主面の中でLOCOS１５，１６に覆われない領域全体にわ
たって絶縁膜１４が形成され、ゲート溝８および分離溝
１１のｎ型シリコン層３で規定される内壁面、すなわち
側壁面に、ゲート絶縁膜９および分離絶縁膜１２が、そ
れぞれ形成され、さらに、フィールドプレート２１０の
表面の上、すなわち上面および側壁面の上には、絶縁膜
２１８が形成される。

【０１５４】その後、この中間生成物の表面全体に、不
純物がドープされたポリシリコンが堆積される。その結
果、ゲート溝８の内部に、ポリシリコンで構成されるゲ
ート電極１０が、ゲート絶縁膜９を介して埋設される。
同様に、分離溝１１の内部には、ポリシリコンで構成さ
れる分離電極１３が、分離絶縁膜１２を介して埋設され
る。さらに、ゲート電極１０の上部、分離電極１３の上
部、および、絶縁膜１４，２１０の上面全体が、ある厚
さのポリシリコン層で覆われる。

【０１５５】つづいて、ポリシリコン層の上に、レジス
ト層が堆積された後、ゲート配線１７に対応した形状
に、レジスト層がパターニングされる。その結果、パタ
ーニングされたレジスト層２１６が得られる。このレジ
スト層２１６を遮蔽体として用いつつ、ポリシリコン層
に選択的エッチングを施すことによって、ゲート配線１
７が形成される。

【０１５６】つぎの図５８の工程では、中間生成物の上
面全体にわたって、レジスト層２２０が堆積された後、
レジスト層２２０の中のｐ型コレクタ層７に対応する部
位に、開口部２２１が選択的に形成される。その後、こ
のレジスト層２２０を遮蔽体として用いつつ、ボロンが
ｎ型シリコン層３の上主面へ注入される。その結果、ｎ
型シリコン層３の上主面において、ｐ型コレクタ層７
が、開口部２２１に対応した形状に、選択的に形成され
る。その後、レジスト層２２０は除去される。

【０１５７】つづく図５９の工程では、中間生成物の上
面全体にTEOS層が堆積された後、コレクタ電極２１とｎ
型シリコン層３との接続部、コレクタ電極２１とフィー
ルドプレート２１０との接続部、エミッタ電極２０とｎ
型シリコン層３との接続部、エミッタ電極２０とフィー
ルドプレート２１０との接続部、および、ゲート配線１
７とゲート配線１９との接続部に対応するTEOS層の部位
に、開口部６６，２２７，６７，２２６，および，６８
が、それぞれ選択的に形成される。その結果、TEOSで構
成される絶縁層２２５が形成される。絶縁層２２５に規
定される開口部６６，２２７，６７，２２６，６８は、
電極および電極配線のコンタクトホールとして機能す
る。

【０１５８】つぎの図６０の工程では、まず、中間生成
物の上面全体にアルミニウムが堆積される。その結果、
コンタクトホールとしての開口部６６，２２７，６７，
２２６，６８が、アルミニウムで埋められる。すなわ
ち、各コンタクトホールの底部において、ｎ型シリコン
層３、フィールドプレート１８、または、ゲート配線１
７へと、アルミニウムが接続される。さらに、開口部６
６，２２７，６７，２２６，６８の上部、および、絶縁
層２２５の上部の全体にわたってアルミニウムが堆積さ
れる。

【０１５９】その後、図示しない遮蔽体を用いて選択的
エッチングを実行することによって、アルミニウムの堆
積層がパターニングされる。その結果、アルミニウムの
堆積層から、ゲート配線１９、エミッタ電極２０、およ
び、コレクタ電極２１が形成される。以上の工程を経る
ことによって、装置１１２が容易に得られる。

【０１６０】＜13.実施の形態１３＞図６１は、実施の
形態１３の装置の正面断面図である。また、図６１にお
けるＥ−Ｅ切断線に沿った断面図を図６２に示す。図６
１におけるＤ−Ｄ切断線に沿った断面図は、図３と同一
に表される。この装置１１３は、ｐ型ベース層４の下方
に、ｎ型シリコン層３よりもｎ型不純物濃度の高いｎ型
シリコン層（底部半導体層）２３０が形成されている点
において、装置１０１とは特徴的に異なっている。

【０１６１】ｐ型ベース層４の下方に位置するｎ型シリ
コン層３の部分は、電子電流Ｊｎが比較的集中する領域
に相当する。装置１１３では、電子電流Ｊｎが比較的集
中する領域に抵抗の低いｎ型シリコン層２３０が設けら
れているので、電子電流Ｊｎに由来する電圧降下が低く
抑えられる。このことは、オン電圧のさらなる低減に寄
与する。

【０１６２】図６３〜図６９は、装置１１３を製造する
のに好適な方法を示す製造工程図である。装置１１３を
製造するには、図６３に示すように、まず、シリコン基
板１が準備される。つぎに、図６４に示すように、シリ
コン基板１の表面にシリコン酸化膜２４０が形成され
る。

【０１６３】つぎに、図６５に示すように、ｎ型シリコ
ン層３のもとになるｎ型シリコン基板２４１が、シリコ
ン基板１とは別に準備される。その後、図６６の工程が
実行される。図６６の工程では、まず、ｎ型シリコン基
板２４１の表面にシリコン酸化膜２４２が形成される。
つづいて、シリコン酸化膜２４２に覆われたｎ型シリコ
ン基板２４１の一方主面の上にシリコン窒化膜２４３が
形成され、さらにその上に、レジスト層２４４が堆積さ
れる。

【０１６４】その後、レジスト層２４４には開口部２４
５が形成され、この開口部２４５を通じてシリコン窒化
膜２４３に選択的エッチングを施すことによって、シリ
コン窒化膜２４３にも、開口部２４５と同一の開口部が
形成される。そして、シリコン窒化膜２４３とレジスト
層２４４とを遮蔽体として用いて、リンを選択的に注入
することによって、ｎ型シリコン基板２４１の一方主面
にｎ型シリコン層２３０が選択的に形成される。その
後、レジスト層２４４、シリコン窒化膜２４３、およ
び、シリコン酸化膜２４２は除去される。

【０１６５】つづく図６７の工程では、同様の工程を通
じて、ｎ型シリコン基板２４１の一方主面にボロンを選
択的に注入し、さらに拡散することによって、ｐ型シリ
コン層２４７が形成される。このｐ型シリコン層２４７
は、アライメントマークのために形成されるものであ
り、ｎ型シリコン基板２４１の端部付近に形成される。

【０１６６】つぎに、図６８に示すように、シリコン酸
化膜２４０に覆われたシリコン基板１の一方主面と、ｎ
型シリコン基板２４１の一方主面とが貼り合わせられ
る。シリコン基板１とｎ型シリコン基板２４１との間に
挟まれるシリコン酸化膜２４０の部分が、既述したシリ
コン酸化膜２に相当する。つぎに、図６８のＪ−Ｊ切断
面まで、ｎ型シリコン基板２４１の他方主面が研磨され
る。

【０１６７】Ｊ−Ｊ切断面は、ｎ型シリコン基板２４１
の一方主面に平行であり、しかも、ｎ型シリコン層２３
０の底部（図６８では上端部）よりも深く、ｐ型シリコ
ン層２４７の底部よりも浅い位置に設定される。この研
磨の結果、ｎ型シリコン基板２４１から既述したｎ型シ
リコン層３が出来上がる。

【０１６８】つぎに、図６９に示すように、ｎ型シリコ
ン層３の他方主面に露出するｐ型シリコン層２４７に、
選択的エッチングが施される。その結果、ｎ型シリコン
層３の他方主面が、ｐ型シリコン層２４７の部位におい
て選択的に後退する。この後退部が、後続する工程で各
種の半導体層を形成する際に、ｎ型シリコン層２３０の
位置を認識するためのアライメントマークとして機能す
ることとなる。図６９の工程が終了した後に、例えば装
置１０１を製造するための図７〜図２４の工程を実行す
ることによって、装置１１３が得られる。

【０１６９】＜14.変形例＞ (1)以上の各実施の形態では、IGBTおよびMOSは、ｎ型バ
ッファ層６を備えていたが、ｎ型バッファ層６を備えな
い形態も実施可能である。ただし、ｎ型バッファ層６が
備わることによって、ｐ型ベース層４とｐ型コレクタ層
７の間の距離を短くして、しかもパンチスルーを防止す
ることが可能となる。すなわち、装置を縮小化しつつ、
しかも高い耐圧を保持することが可能となる。

【０１７０】(2)以上の各実施の形態では、装置１０３
に限って、MOSトランジスタが備わる例を示したが、実
施の形態１だけではなく、他のいくつかの実施の形態に
おいても、ｐ型コレクタ層７をｎ型ドレイン層７５へと
置き換えることによって、IGBTの代わりにMOSトランジ
スタを備える装置を実現可能である。

【０１７１】(3)実施の形態１を含むいくつかの実施の
形態において、ｐ型コレクタ層７を一般の半導体層（単
一層とは限らない）へと置き換えることによって、IGBT
だけでなく、各種の半導体装置を実現することが可能で
ある。ｐ型コレクタ層７をｎ型ドレイン層７５へ置き換
えて得られるMOSトランジスタは、その一例である。

【０１７２】(4)以上の各実施の形態では、フィールド
プレート１８にはコレクタ電極２１とゲート配線１９が
接続され、フィールドプレート２１０にはコレクタ電極
２１とエミッタ電極２０が接続される例を示した。しか
しながら、一般に、フィールドプレート１８，２１０の
いずれにおいても、コレクタ電極２１とゲート配線１９
の組、あるいは、コレクタ電極２１とエミッタ電極２０
の組のいずれが接続されておれば、耐圧の向上という効
果が得られる。

【０１７３】

【発明の効果】第１の発明の装置では、ゲート溝に埋設
されたゲート電極が、第２半導体層の縦断面に対向する
ので、チャネル幅に関する選択の幅が広く、ゲート溝の
個数、深さ、幅等を調節することによって、チャネル幅
を略無制限に幅広く変えることが可能である。すなわ
ち、オン電圧を幅広く変えることが可能であり、従来装
置に比べて低くすることも可能である。

【０１７４】第２の発明の装置では、ゲート溝が、等間
隔で配列する単位ゲート溝の列として形成されているの
で、装置全体のチャネル幅を広く確保することができ、
オン電圧を低減することが可能である。また、ゲート
溝、すなわち単位ゲート溝の列が、第２主電極へ向かう
方向に延在するので、単位ゲート溝の個数を増やすこと
が、チャネル幅の増大に効果的に結びつく。その結果、
オン電圧が効果的に低減される。

【０１７５】第３の発明の装置では、第２主電極と第２
および第３半導体層との接続部が、単位ゲート溝の列に
挟まれた複数の領域に分割配置されるとともに、その一
部が間引かれているので、第４半導体層から注入される
キャリア（第１種キャリア）による電流が間引かれた領
域を迂回するために、その周囲において第１種キャリア
の電流の密度が高まる。このため、導電率変調が強ま
り、その結果、オン電圧の一層の低減効果がもたらされ
る。

【０１７６】第４の発明の装置では、第３半導体層に、
後退部が形成され、この後退部に第１主電極が接続され
ているので、第２半導体層を通過する第１種キャリアの
電流によってもたらされる電圧降下が低く抑えられる。
このため、ラッチアップ耐量が向上する。

【０１７７】第５の発明の装置では、第４半導体層の後
退部に不純物濃度の高い第５半導体層が介挿されている
ので、電圧降下がさらに低く抑えられる。その結果、ラ
ッチアップ耐量がさらに向上する。

【０１７８】第６の発明の装置では、第４半導体層が、
第２導電型式の半導体層であるので、装置がIGBTとして
機能する。すなわち、第１種キャリアの電流がもたらす
導電率変調によってオン電圧が効果的に低減される。ま
た、ゲート溝の寸法、形状等を調節することによって、
チャネル幅だけでなく、第１種キャリアの蓄積層の面積
をも略無制限に幅広く変えることが可能であるために、
オン電圧をさらに低減することが可能である。

【０１７９】第７の発明の装置では、第１主電極が、第
３半導体層の第２主電極に近い端縁を跨ぐように、第２
および第３半導体層の露出面に接続されているので、第
２半導体層を通過する第１種キャリアの電流は、第３半
導体層の直下の横方向抵抗を経路とする必要がない。し
たがって、第３半導体層の横方向抵抗による電圧降下が
抑えられるので、ラッチアップ耐量が向上する。

【０１８０】第８の発明の装置では、第４半導体層が、
第１半導体層よりも不純物濃度の高い第１導電型式の半
導体層であるので、装置がMOSトランジスタとして機能
する。すなわち、スイッチング速度が高く、しかもオン
電圧の低いMOSトランジスタが実現する。

【０１８１】第９の発明の装置では、ゲート電極が埋設
されたゲート溝が、第２半導体層を超えて、第２主電極
に向かって、第１半導体層へと延びているので、ゲート
電極がフィールドプレートとしても機能する。このた
め、装置の耐圧が向上する。また、第４半導体層が第２
導電型式であるときには、第１種キャリアが電流の担い
手となり得るので、ゲート電極に対向する第１半導体層
の部分が、第１種キャリアの蓄積層としても機能する。
その結果、オン電圧がさらに低減される。

【０１８２】第１０の発明の装置では、ゲート溝が第２
主電極に近い側の端部において、張り出し部を有してい
るので、この張り出し部の近傍では、迂回する第１種キ
ャリアの電流のために、第１種キャリアの密度が高ま
る。その結果、導電率変調が強まるので、オン電圧の一
層の低減効果がもたらされる。

【０１８３】第１１の発明の装置では、ゲート溝が第２
半導体層よりも深いので、チャネル幅がさらに大きく確
保される。このため、オン電圧がさらに低減される。ま
た、電界の集中しやすい第２半導体層の湾曲部を覆う結
果となるので、電界の集中を緩和する効果がさらに高ま
り、耐圧がさらに向上する。

【０１８４】第１２の発明の装置は、ＳＯＩ構造の装置
として構成される。ゲート溝がＳＯＩ層としての第１半
導体層に形成されているにもかかわらず、ゲート溝が第
２主電極へと向かう方向に延在するので、ＳＯＩ層の厚
さに製造上の誤差が生じても、主電流の経路への影響が
少ない。すなわち、ＳＯＩ層の厚さに変動があっても、
オン電圧に変動を生じ難い。

【０１８５】第１３の発明の装置では、分離溝が形成さ
れるので、分離溝の外側に別種の素子を形成することが
可能である。また、ゲート溝が、分離溝と同様に、基板
絶縁膜に達する深さを有するので、これらの溝を同一工
程の中で同時に形成することが可能である。すなわち、
製造工程を簡略化することが可能である。

【０１８６】第１４の発明の装置では、第１半導体層よ
りも不純物濃度の高い半導体ウェル層が備わるので、第
１半導体層と半導体ウェル層との境界付近に第１種キャ
リアが蓄積される。このため、導電率変調がさらに強ま
るので、オン電圧がさらに低減される。

【０１８７】第１５の発明の装置では、第１半導体層よ
りも不純物濃度の高い半導体ウェル層が備わるので、第
１半導体層と半導体ウェル層との境界付近に第１種キャ
リアが蓄積される。このため、導電率変調がさらに強ま
るので、オン電圧がさらに低減される。また、半導体ウ
ェル層の底部が基板絶縁膜に達しているので、第１種キ
ャリアの電流の経路に半導体ウェルが効果的に干渉する
こととなる。その結果、第１種キャリアの蓄積効果がさ
らに高まるので、オン電圧が効果的に低減される。

【０１８８】第１６の発明の装置では、第１半導体層の
材料としての単結晶シリコンの<100>方位が、前記ゲー
ト溝の延在方向に一致している。すなわち、ゲート溝
が、最も移動度の高い方向に延在するので、オン電圧が
さらに低減される。

【０１８９】第１７の発明の装置では、フィールドプレ
ートが備わるので、耐圧が向上する。

【０１９０】第１８の発明の装置では、電流が比較的集
中する領域に、底部半導体層が備わるので、この領域に
おける電圧降下が低く抑えられる。このため、オン電圧
がさらに低減される。

【０１９１】第１９の発明の製造方法では、従来周知の
工程を組み合わせることによって、この発明の半導体装
置を容易に製造することができる。

【０１９２】第２０の発明の製造方法では、ゲート溝と
分離溝、ゲート絶縁膜と分離絶縁膜、および、ゲート電
極と分離電極が、それぞれ同一の工程の中で同時に形成
される。すなわち、この発明の半導体装置を、さらに簡
略化された方法で製造することができる。

【図面の簡単な説明】

【図１】実施の形態１の装置の断面斜視図である。

【図２】実施の形態１の装置の平面図である。

【図３】図１のＤ−Ｄ切断線に沿った断面図である。

【図４】図１のＢ−Ｂ切断線に沿った断面図である。

【図５】図３のＥ−Ｅ切断線に沿った断面図である。

【図６】図１のＡ−Ａ切断線に沿った断面図である。

【図７】実施の形態１の装置の製造工程図である。

【図８】実施の形態１の装置の製造工程図である。

【図９】実施の形態１の装置の製造工程図である。

【図１０】実施の形態１の装置の製造工程図である。

【図１１】実施の形態１の装置の製造工程図である。

【図１２】実施の形態１の装置の製造工程図である。

【図１３】実施の形態１の装置の製造工程図である。

【図１４】実施の形態１の装置の製造工程図である。

【図１５】実施の形態１の装置の製造工程図である。

【図１６】実施の形態１の装置の製造工程図である。

【図１７】実施の形態１の装置の製造工程図である。

【図１８】実施の形態１の装置の製造工程図である。

【図１９】実施の形態１の装置の製造工程図である。

【図２０】実施の形態１の装置の製造工程図である。

【図２１】実施の形態１の装置の製造工程図である。

【図２２】実施の形態１の装置の製造工程図である。

【図２３】実施の形態１の装置の製造工程図である。

【図２４】実施の形態１の装置の製造工程図である。

【図２５】実施の形態１の装置の製造工程図である。

【図２６】実施の形態２の装置の正面断面図である。

【図２７】実施の形態２の別の例の装置の正面断面図
である。

【図２８】実施の形態２のさらに別の例の装置の正面
断面図である。

【図２９】実施の形態２の装置の製造工程図である。

【図３０】実施の形態２の装置の製造工程図である。

【図３１】実施の形態３の装置の断面斜視図である。

【図３２】実施の形態３の装置の製造工程図である。

【図３３】実施の形態４の装置の平面断面図である。

【図３４】実施の形態５の装置の平面断面図である。

【図３５】図３４のＥ−Ｅ切断線に沿った断面図であ
る。

【図３６】実施の形態５の装置の製造工程図である。

【図３７】実施の形態６装置の正面断面図である。

【図３８】図３７のＤ−Ｄ切断線に沿った断面図であ
る。

【図３９】実施の形態６の装置の動作説明図である。

【図４０】実施の形態６の装置の製造工程図である。

【図４１】実施の形態７の装置の正面断面図である。

【図４２】実施の形態８の装置の平面断面図である。

【図４３】図４２のＡ−Ａ切断線に沿った断面図であ
る。

【図４４】実施の形態８の装置の製造工程図である。

【図４５】実施の形態９の装置の平面断面図である。

【図４６】図４５のＡ−Ａ切断線に沿った断面図であ
る。

【図４７】実施の形態１０の装置の平面断面図であ
る。

【図４８】図４７のＡ−Ａ切断線に沿った断面図であ
る。

【図４９】実施の形態１０の装置の製造工程図であ
る。

【図５０】実施の形態１０の装置の製造工程図であ
る。

【図５１】実施の形態１０の装置の製造工程図であ
る。

【図５２】実施の形態１１の装置の平面断面図であ
る。

【図５３】図５２のＡ−Ａ切断線に沿った断面図であ
る。

【図５４】実施の形態１２の装置の断面斜視図であ
る。

【図５５】実施の形態１２の装置の製造工程図であ
る。

【図５６】実施の形態１２の装置の製造工程図であ
る。

【図５７】実施の形態１２の装置の製造工程図であ
る。

【図５８】実施の形態１２の装置の製造工程図であ
る。

【図５９】実施の形態１２の装置の製造工程図であ
る。

【図６０】実施の形態１２の装置の製造工程図であ
る。

【図６１】実施の形態１３の装置の正面断面図であ
る。

【図６２】図６１のＥ−Ｅ切断線に沿った断面図であ
る。

【図６３】実施の形態１３の装置の製造工程図であ
る。

【図６４】実施の形態１３の装置の製造工程図であ
る。

【図６５】実施の形態１３の装置の製造工程図であ
る。

【図６６】実施の形態１３の装置の製造工程図であ
る。

【図６７】実施の形態１３の装置の製造工程図であ
る。

【図６８】実施の形態１３の装置の製造工程図であ
る。

【図６９】実施の形態１３の装置の製造工程図であ
る。

【図７０】従来の装置の正面断面図である。

【図７１】図７０のＫ−Ｋ切断線に沿った断面図であ
る。

【符号の説明】

１シリコン基板（半導体基板）、２シリコン酸化膜
（基板絶縁膜）、３ｎ型シリコン層（第１半導体層）、
４ｐ型ベース層（第２半導体層）、５ｎ型エミッタ
層（第３半導体層）、７ｐ型コレクタ層（第４半導体
層）、８ゲート溝（単位ゲート溝）、９ゲート絶縁
膜、１０ゲート電極、１１分離溝、１２分離絶縁
膜、１３分離電極、１５ LOCOS（絶縁層）、１８，
２１０フィールドプレート、２０エミッタ電極（第１
主電極）、２１コレクタ電極（第２主電極）、８１
ｎ型ウェル層（半導体ウェル層）、９１ｐ型半導体層
（第５半導体層）、２３０ｎ型シリコン層（底部半導
体層）。

Claims

【特許請求の範囲】

【請求項１】半導体装置において、一方主面と他方主面とを有する第１導電型式の第１半導
体層と、前記第１半導体層の前記一方主面に選択的に形成された
第２導電型式の第２半導体層と、前記第２半導体層の露出面の内側に、当該第２半導体層
よりも浅く、選択的に形成され、前記第１半導体層より
も不純物濃度の高い第１導電型式の第３半導体層と、前記第１半導体層の前記一方主面に、前記第２半導体層
から離れて選択的に露出する第４半導体層と、前記第２および第３半導体層に接続された第１主電極
と、前記第４半導体層に接続された第２主電極と、を備え、前記第１半導体層は、前記一方主面に開口するゲート溝
を規定し、当該ゲート溝は、前記第３半導体層から前記第２主電極
へと向かう方向へ延在し、しかも、少なくとも、前記第
３半導体層の前記第２主電極に近い端縁から前記第２半
導体層の前記第２主電極に近い端縁までを、横断するよ
うに規定されており、前記半導体装置は、前記ゲート溝の前記第１半導体層で規定される内壁面を
覆うゲート絶縁膜と、当該ゲート絶縁膜を介して前記ゲート溝に埋設されたゲ
ート電極と、をさらに備える半導体装置。
【請求項２】請求項１に記載の半導体装置において、前記ゲート溝が、等間隔で配列する単位ゲート溝の列に
分割されており、前記第１主電極と前記第２および第３半導体層との接続
部が、前記単位ゲート溝の列に挟まれた複数の領域に分
割配置されている半導体装置。
【請求項３】請求項２に記載の半導体装置において、前記第４半導体層が、第２導電型式の半導体層であり、前記接続部が、前記複数の領域の一部において間引かれ
ている半導体装置。
【請求項４】請求項２に記載の半導体装置において、前記第４半導体層が、第２導電型式の半導体層であり、前記複数の領域の各々の中央の位置で、前記第３半導体
層は、前記第４半導体層に面する側壁において、当該側
壁から反対側に向かって、ないし、当該反対側に至るま
で後退しており、前記接続部は、前記第３半導体層の後退した部分を満た
す前記第２半導体層の部分の露出面の少なくとも一部を
含んでいる半導体装置。
【請求項５】請求項４に記載の半導体装置において、前記第３半導体層の後退した部分に選択的に形成され、
前記第２半導体層よりも不純物濃度の高い第２導電型式
の第５半導体層を、さらに備える半導体装置。
【請求項６】請求項１または請求項２に記載の半導体
装置において、前記第４半導体層が、第２導電型式の半導体層である半
導体装置。
【請求項７】請求項３ないし請求項６のいずれかに記
載の半導体装置において、前記第１主電極が、前記第３半導体層の前記第２主電極
に近い端縁を跨ぐように、前記第２および第３半導体層
の露出面に接続されている半導体装置。
【請求項８】請求項１または請求項２に記載の半導体
装置において、前記第４半導体層が、前記第１半導体層よりも不純物濃
度の高い第１導電型式の半導体層である半導体装置。
【請求項９】請求項１ないし請求項８のいずれかに記
載の半導体装置において、前記ゲート溝は、前記第２半導体層の前記第２主電極に
近い端縁を超えて、その外側の前記第１半導体層の部分
へも延長されている半導体装置。
【請求項１０】請求項３ないし請求項７のいずれかに
記載の半導体装置において、前記ゲート溝は、前記第２半導体層の前記第２主電極に
近い端縁を超えて、その外側の前記第１半導体層の部分
へも延長されており、しかも、前記ゲート溝は、その延在方向の前記第２主電極に近い
側の端部において、延在方向に直交する方向に張り出し
ている半導体装置。
【請求項１１】請求項１ないし請求項１０のいずれか
に記載の半導体装置において、前記ゲート溝が、前記第２半導体層よりも深く規定され
ている半導体装置。
【請求項１２】請求項１ないし請求項１１のいずれか
に記載の半導体装置において、前記第１半導体層の前記他方主面を覆う基板絶縁膜と、当該基板絶縁膜を覆う半導体基板と、をさらに備える半
導体装置。
【請求項１３】請求項１２に記載の半導体装置におい
て、前記ゲート溝の底部は、前記基板絶縁膜に達しており、前記第１半導体層は、前記一方主面に開口する分離溝
を、さらに規定し、当該分離溝は、前記第２、第３、ならびに、第４半導体
層、および前記ゲート溝を包囲する環状であり、しか
も、その底部が前記基板絶縁膜に達しており、前記半導
体装置は、前記分離溝の前記第１半導体層で規定される内壁面を覆
う分離絶縁膜と、当該分離絶縁膜を介して前記分離溝に埋設された分離電
極と、をさらに備えている半導体装置。
【請求項１４】請求項３ないし請求項７、および請求
項１０のいずれかに記載の半導体装置において、前記第１半導体層に選択的に形成され、当該第１半導体
層よりも不純物濃度の高い第１導電型式の半導体ウェル
層を、さらに備え、当該半導体ウェル層は、前記第２半導体層の前記第２主
電極に近い側において、前記第２半導体層に接触して隣
接している半導体装置。
【請求項１５】請求項１４に記載の半導体装置におい
て、前記第１半導体層の前記他方主面を覆う基板絶縁膜と、当該基板絶縁膜を覆う半導体基板と、前記第１半導体層に選択的に形成され、当該第１半導体
層よりも不純物濃度の高い第１導電型式の半導体ウェル
層と、をさらに備え、当該半導体ウェル層は、前記第２半導体層の前記第２主
電極に近い側において、前記第２半導体層に接触して隣
接しており、しかも、その底部が前記基板絶縁膜に達し
ている半導体装置。
【請求項１６】請求項１ないし請求項１５のいずれか
に記載の半導体装置において、前記第１半導体層の材料が、単結晶シリコンであり、当該単結晶シリコンの<100>方位が、前記ゲート溝の延
在方向に一致している半導体装置。
【請求項１７】請求項１ないし請求項１６のいずれか
に記載の半導体装置において、前記第１半導体層の前記一方主面の中の前記第１および
第２主電極に挟まれた領域に、絶縁層と、当該絶縁層を
介して対向するフィールドプレートとを、さらに備え、当該フィールドプレートの前記第１主電極に近い端部
は、前記第１主電極または前記ゲート電極に電気的に接
続されており、前記第２主電極に近い端部は、前記第２
主電極に電気的に接続されている半導体装置。
【請求項１８】請求項１ないし請求項１７のいずれか
に記載の半導体装置において、前記第１半導体層の前記他方主面と前記第２半導体層の
間に選択的に形成され、当該第１半導体層よりも不純物
濃度の高い第１導電型式の底部半導体層を、さらに備え
る半導体装置。
【請求項１９】半導体装置の製造方法において、一方主面と他方主面とを有する第１導電型式の第１半導
体層を準備する準備工程と、前記第１半導体層の前記一方主面に第２導電型式の第２
半導体層を選択的に形成する工程と、前記第２半導体層の露出面の内側に、当該第２半導体層
よりも浅く、前記第１半導体層よりも不純物濃度の高い
第１導電型式の第３半導体層を、選択的に形成する工程
と、前記一方主面に開口するゲート溝を前記第１半導体層に
形成するゲート溝形成工程と、前記ゲート溝の前記第１半導体層で規定される内壁面を
覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工
程と、当該ゲート絶縁膜を介して前記ゲート溝にゲート電極を
埋設するゲート電極形成工程と、前記第１半導体層の前記一方主面に、前記第２半導体層
から離れて選択的に露出する第４半導体層を形成する工
程と、前記第２および第３半導体層に第１主電極を接続する工
程と、前記第４半導体層に第２主電極を接続する工程と、を備
え、前記ゲート溝形成工程では、前記第３半導体層から前記第２主電極へと向かう方向へ
延在し、しかも、少なくとも、前記第３半導体層の前記
第２主電極に近い端縁から前記第２半導体層の前記第２
主電極に近い端縁までを横断するように、前記ゲート溝
が形成される半導体装置の製造方法。
【請求項２０】請求項１９に記載の半導体装置の製造
方法において、前記準備工程が、一方主面と他方主面とを有する半導体基板を準備する工
程と、当該半導体基板の前記一方主面の上に、基板絶縁膜を形
成する工程と、前記基板絶縁膜の上に、前記第１半導体層を形成する工
程と、を備え、前記ゲート溝形成工程では、前記ゲート溝の底部が前記基板絶縁膜に達するように、
前記ゲート溝が形成され、前記製造方法は、前記ゲート溝形成工程と同時に実行され、前記一方主面
に開口する分離溝を前記第１半導体層に形成する分離溝
形成工程と、前記ゲート絶縁膜形成工程と同時に実行され、前記分離
溝の前記第１半導体層で規定される内壁面を覆うように
分離絶縁膜を形成する分離絶縁膜形成工程と、前記ゲート電極形成工程と同時に実行され、前記分離絶
縁膜を介して前記分離溝に分離電極を埋設する分離電極
形成工程とを、さらに備え、前記分離溝形成工程では、前記第２、第３、および、第４半導体層、ならびに、前
記ゲート溝を包囲する環状に、しかも、底部が前記基板
絶縁膜に達するように、前記分離溝が形成される半導体
装置の製造方法。