JP5148076B2 - 半導体デバイスに格納された電荷の分布を抽出するための方法 - Google Patents

半導体デバイスに格納された電荷の分布を抽出するための方法 Download PDF

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Description

この発明は、半導体の処理およびデバイス、特に不揮発性の電荷トラッピングメモリデバイスの分野にある。特にこの発明は、第１のクレームの序文に基づく、半導体デバイスの電荷トラッピング層に記憶された空間分布を抽出するための方法に関する。
不揮発性のメモリ(NVM)は、メモリセルに１ビットが一旦、保存されると、このビットは、メモリセルがもはや給電されない時でも、保有されるという事実によって特徴付けられる。また、電界がメモリセルの消去およびプログラミングに使用されるとき、NVMデバイスはEEPROM (Electrically Erasable and Programmable-Read-Only-Memory) デバイスとして知られている。フローティングゲートのEEPROMデバイスでは、電荷は二重キャパシタ構造の一部であるので導電層中に保存されるが、電荷トラッピングEEPROMデバイスでは、単一のキャパシタ構造の一部であるので電荷は、絶縁性の層の中に保存される。そのような絶縁性の電荷保存層では、例えば、窒化物、ポリシリコン、ナノクリスタルか金属ナノ粒子を含む酸化物では、電荷は、電荷格納層全体に対して一様に広がらず、この絶縁性電荷保存層に電荷が注入された箇所に実質的に閉じこめられる。電荷保存のために、導電層が１つの連続した電荷トラップとして使用されるフローティングゲートメモリデバイスに対し、電荷トラッピングメモリデバイスは、メモリ要素として個別の電荷トラッピングの存在によって特徴付けられる。 EEPROMデバイスは集積化を容易にし、かつ、ストレス起因のリーケージを減じるので、EEPROMデバイスでの開発は、ますます、局所的な電荷トラッピングに焦点が合わせられている。特に例えば、B. Eitan による国際出願 W099/070000(特許文献１)で開示されたように、絶縁性電荷保存層として窒化物を用いたNROMTMデバイスは、１メモリセルあたり物理的な２ビット(各ビットは、それぞれに窒化物充電保存層中で異なった位置にある)の格納を許可するので、極めて魅力的である。キャリヤ、例えば電子を注入することによって、窒化物層中にて、NROM(商標名)セルがプログラムされる。NROM(商標名)セルを消去するためには、既存の電子を相殺するために、反対種類のキャリアが窒化物層に注入される。しかしながら、反復(つまりセルの反復性のプログラミングと消去)の後では、耐久性と不十分な保有がNROM(商標名)の大きな欠点である。
現在、不揮発性の電荷トラッピングメモリデバイス、特にNROM(商標名)デバイスの低い耐久性と低い電荷保有の特性の正確な原因は、まだ知られておらず、これらの特性の改善を妨害している。MOSFET-タイプのデバイスでの電荷の横方向の分布を決定する１つの方法は、電荷ポンピング(CP)として知られた技術である。この方法は、最初、MOSFET-タイプのデバイスにおいて、ホットキャリヤによる退化の機構を研究するために開発された。MOSFET-タイプのデバイスでデバイスのチャンネルに沿ってしきい値電圧をスキャンすることによってトラップされた電荷に関する情報を得るために、電荷ポンピング測定は、効果的な方法である。M. Rosmeulenその他は「電荷ポンピング技術を用いて、ローカルの電荷トラッピングメモリ素子での空間的な電荷分布の特徴付け」(ソリッドステート エレクトロニクス ジャーナル、冊48(2004)l525-1530頁)において、トラッピング媒体およびメモリセルをプログラミングするための電子の注入として、電荷の局所的なたトラッピングに基づく不揮発性のメモリデバイス、特にn-タイプNROM TMデバイスへの電荷ポンプ技術の適用を教示している。特に、その開示のセクション3.3(参考のためにその全体をここに示す)は、デバイスでトラップされる全体の電荷の横方向の分布が、非旋回ベースの手順を用いた電荷ポンピング測定から、いかにして直接に計算できるかを教示する。この測定手順は、プログラミングステップの間にデバイスに注入された電子の横方向の分布の抽出を可能にするが、それは、チャンネルと誘電体スタックとのインターフェースに存在する電荷トラップの密度の変化を考慮に入れておらず、そして、その密度をチャンネルに沿って一様であるべきと仮定する。更に、デバイスが複数のプログラム/消去のステップに供せられるとき、電気的な作用によって、そのインターフェースは劣化するであろう。追加のインターフェースのトラップＮitは、特に正孔の注入により、メモリデバイスを消去する時、不均等な方法で形成されるであろう。このインターフェースの劣化への電荷ポンプ測定の感度のために、劣化したデバイスでのプログラミングまたは消去のステップの間に、トラッピング媒体に注入された電荷の横方向の分布の正確な抽出は、従って、インターフェーストラップの不均一な分布のために不可能である。
国際出願 W099/070000
他方、Chimその他は、「物理学ベースのアルゴリズムを使用する金属酸化膜半導体の電界効果トランジスタのインターフェース状態およびトラップされた電荷の空間的な分布の抽出」(Journal Applied Physics、冊81(4)(1997)、頁1993-2001) にて、ホットキャリヤにより引き起こされたMOSFETの劣化の機構の洞察を獲得するために、および、インターフェースのトラップＮitと酸化物の電荷Ｎotの双方を抽出するために、電荷ポンピングの測定データに基づく電荷抽出アルゴリズムを教示する。しかしながら、この技術が、インターフェースのトラップの値、ローカルな電圧などから繰り返しのスキームに基づくので、その精度は疑問である。
したがって、誘電体および、MOSFET-タイプデバイスのインターフェースのトラップでトラップされた電荷の空間的な分布を決定する方法の必要がある。この発明の目的は、不揮発性の電荷トラッピングのメモリデバイスでの電荷分布を決定するための方法を開示することである。この目的は、請求項１のステップを備える方法で達成される。
この発明の方法は、与えられた有効長Ｌeffを持つ電荷トラッピング層の下のチャンネルを有する半導体デバイスの電荷トラッピング層の中に保存された電荷の空間的な分布を抽出するために開発された。この方法は以下のステップを含む。電荷ポンピング技術において、１つは、変化するベースレベルの電圧測定値を用いることにより、他の一つは、変化するトップレベルの電圧測定値を用いることにより、２つの電荷ポンピングのカーブが決定される。より特別には、第１のカーブは、半導体デバイスでの第１の電荷ポンピング測定値により決定され、これにより、電荷ポンプパルスの上側のレベルのみが変更され、そして、第２のカーブは、半導体デバイスでの第２の電荷ポンピング測定値により決定され、これにより、電荷ポンプパルスの下側のレベルのみが変更される。第１と第２の電荷ポンピング測定値からのデータは、電荷トラッピング層内で電荷の空間的な分布を得るために結合される。
カーブからのデータのこの結合は以下のように実施される。電荷ポンピング電流Ｉcpの複数の値に対する電荷ポンピングカーブから、空間的な電荷分布の見積もり値を再構築することにより、電荷ポンピング電流Ｉcpと、半導体デバイスの計算されたチャンネル長Ｌcalkとの間の関係が確立される。望ましくは、これらの値は、電荷ポンピングカーブの上側の範囲内で選ばれ、より望ましくは、仮定した最大電荷ポンピング電流Ｉcp_maxにできる限り接近して選択される。複数のＩcpの値から、対応する計算されたチャンネル長Ｌcalkが半導体デバイスの有効チャンネル長Ｌeffと実質的に等しいその値が選択される。最後に、空間的な電荷分布は、このＩcpの値を使用することで電荷ポンピング値カーブから再構築される。
ベースレベルを変えること、およびトップレベルの電荷ポンピングの測定値を変えることを実行することによって、電荷トラッピング層が格納された、空間的な電荷分布を抽出できるだけでなく、インターフェースのトラップに格納された電荷の空間的な電荷分布も抽出できる。このように、誘電体層内の電子および正孔の双方の空間的な分布が得られる。このように得られた電子および正孔の分布カーブは、物理的な理解および、電荷トラッピングデバイスの別の最適化に用いられる。特に、より正確で効率的な方法で、不揮発性の電荷トラッピングのメモリデバイスの電荷保有特性への電気的ストレスの衝撃を特徴付けるためにそのカーブを使用することができる。この発明の抽出方法は、メモリデバイスの電荷トラッピング層に注入された電子および正孔の分布を抽出することを可能にし、従って、選択された電荷の分布を得るために要求される電圧設定を決定する。この抽出方法を適用することによって、プログラミング動作の後に分布した電子だけではなく、消去動作の後に分布した正孔も抽出することができる。その結果、インターフェース状態の劣化が考慮に入れられるとき、この抽出はより正確である。
この発明の方法の都合のよい具体化では、電荷ポンピングカーブからのデータの結合は、以下のステップを備える。最初に、電荷ポンピング電流Ｉcpとして１つの値が、電荷ポンピングプロフィールの１つで選択される。次に、選択された電荷ポンピング電流Ｉcpに対応する計算されたチャンネル長Ｌcalcは、この電荷ポンピング電流 Ｉcpに対して、空間的な電荷分布見積もりを再構築することにより、決定される。そして、計算されたチャンネル長Ｌcalcは、有効長Ｌeffと比較される。不整合の場合には、選択を改善するために不整合な情報を用いてその電荷ポンピング電流Ｉcpに対して新たな値が決定される。これらのステップは、不整合が実質的に０になるまで繰り替えされる。
別の具体化では、実質的に有効長Ｌeffと等しいチャンネル長Ｌcalcに対応する電荷ポンピング電流Ｉcpは、データポイント(Ｌcalc、Ｉcp)の直線的な補間により、または、データポイント(Ｌcalc、Ｉcp)から決定される解析関数 Ｌcalc (Ｉcp)− Ｌeff ＝ Oを解くことにより、得ることができる。
この方法の好ましい具体化では、電荷ポンピングカーブからのデータは、チャンネルと誘電体スタック(これは電荷トラッピング層をチャンネルから隔離する)との間のインターフェースに存在するトラップ内の電荷の空間分布を得るために更に結合される。この具体化は、電荷トラッピングデバイスの電荷トラッピング層に格納された電荷および、インターフェーストラップに格納された電荷の空間分布を個別に抽出するための方法である。これらの２つの電荷分布が公知なら、インターフェーストラップの不均等な分布が正孔の注入により生成されても、また、この電荷トラッピング層への正孔の注入を特徴付けることができる。その結果、また、この方法は、別々に、電荷トラッピングデバイスの電荷トラッピング層内の電子と正孔とを別々に抽出することを可能にする。
模範的な具体化は、図面中の関連した図面で例証される。ここで明らかにされた具体化と図面は、限定するというよりむしろ説明に役立つとものとして意図されている。
図１〜５はMOSFET-タイプのデバイスの概略断面図を示す。このデバイス(1)は、ゲート誘電体(4)によって基板(2)から切り離されたゲート電極(3)を備える。通常、ゲート電極は、必要な動作機能、および/または、伝導率を得るためにドーピングされた多結晶シリコンなどの半導体の材料から形成される。この半導体材料は、当業者には周知なように、完全にまたは部分的に珪素化されるか、または、例えば、Al, TiN, TaNのような金属も使用される。ゲート誘電体(4)は、窒化珪素、シリコン含有酸化物、シリコンオキシニトライド、半導体材料の微結晶、例えば多結晶シリコンを等の酸化被膜などの誘電性の電荷トラッピング層(10)を備える。選択的に、この電荷トラッピング層は、例えばシリコン酸化物のようなトラッピング能力が低いか全くない別の誘電体の層(11)により、基板(2)から隔てることができる。ゲート電極(3)から電荷トラッピング層(10)を切り離すために、層(11)としての同様の材料での別の層(9)を使用することができる。基板(2)は、半導体基板、例えば、シリコン、絶縁体上のシリコン(SOI)、絶縁体上のゲルマニウム(GOI)である。ゲート電極(3)およびゲート誘電体(4)に接近して、シリコン酸化物、シリコン窒化酸化物、シリコンカーバイトなどの誘電体材料内に形成された側壁スペーサ(5)が存在できる。スタックのソース(6)およびドレイン領域(7)は基板(2)内に整列して形成される。ソース(6)とドレイン領域(7)は基板(2)に対し反対の電導率タイプである。ソース(6)およびドレイン領域(7)は、チャンネル領域(8)が接触するように、スペーサ(5)の下方に延在する。このチャンネル領域(8)は、ゲート電極(3)の誘電性の制御下にある。製造半導体デバイス、特に不揮発性メモリデバイスの分野の当業者には公知の処理ステップおよび材料を用いて、図１のデバイスを製造することができる。
発明を教示する目的のために、デバイス(1)が、ドーピングされたn-タイプであるポリシリコンゲート電極(3)を備えるnMOSデバイスであると仮定される。また、ソース(6)およびドレイン(7)領域は、n-タイプにドーピングされるが、基板(2)はp-タイプにドーピングされる。シリコン酸化物で形成された側壁のスペーサ(5)が存在する。ゲート誘電体(4)は、シリコン酸化物による２つの層(9、11)の間に積層された電荷トラッピング層(10)として使用される窒化物層から成る。しかしながら、この発明はこの例に限定されない。 可能な多数の変形および変更があることに気付くであろう。このデバイスは、p-タイプにドーピングされたポリシリコンゲート電極(3)を備えるデバイスを備えるpMOSデバイスであるかもしれない。また、ソース(6)とドレイン(7)領域は、p-タイプにドーピングされるが、基板(2)はn-タイプにドーピングされる。図１で示したようなスタック化のゲートデバイスの替わりに、そのデバイスは、HIMOSメモリセルなどのゲート分離のデバイスであるかもしれず、そのメモリセルは、US 5,583,811に開示され、参考のためにここに示す。従って、その記述は範囲を制限する記述と考えるべきではない。
一般に半導体デバイス(1)の電荷トラッピング層(10)の中に格納された電荷Ｎntの空間的な分布を抽出するためのすべての方法は、以下に述べられるが、次のステップを備える。変化するベースレベル電圧Ｖbaseの電荷ポンピングカーブを決定するステップ、変化するトップレベル電圧Ｖtopの電荷ポンピングカーブを決定するステップ、および、格納された電荷Ｎntの空間分布を得るために、電荷ポンピングカーブからのデータを結合するステップ。このデータの結合は、電荷ポンピング電流Ｉcpの複数の値に対する電荷ポンピングカーブから空間電荷分布の見積もりを再構築することにより、電荷ポンピング電流Ｉcpと、半導体デバイスの計算されたチャンネル長Ｌcalcとの間の関係を確立することにより実行される。これらの複数のＩcpの値から、対応する計算されたチャンネル長Ｌcalcが半導体装置の有効チャンネル長Ｌcalcと実質的に等しい値を得ます。この電荷ポンピング電流Ｉcpは、最大電荷ポンピング電流Ｉcp_maxである。最後に、その電荷の空間分布は、Ｉcp = Ｉcp_max の値を用いて、電荷ポンピングカーブから電荷の空間分布を再構築することにより、抽出される。
以下に述べる全ての具体化では、電荷トラッピングデバイスの電荷トラッピング層内およびこの層のインターフェースに位置するトラップ内の電荷の空間分布が個別に抽出される。好ましくは、この電荷トラッピングデバイスは、不揮発性の電荷トラッピングメモリデバイスである。
電荷ポンピングカーブを決定するために使用できる電荷ポンピング測定の機構は、図１に概略で示される。ソース(6)、ドレイン(7)、および基板(2)の領域は、固定電圧、望ましくはOVまたはグランドにバイアスされる。電圧ソース(例えばパルス発生器)はゲート電極に接続され、電流は基板で測定される。また、この測定機構は、ゲート電極に印加された電圧パルスの振幅が測定の間、増大するような、振幅掃引の電荷ポンピング機構として公知である。
以下に述べる具体化では、測定シーケンスは、２つのステップ：参照のために、２つの電荷ポンピング測定がデバイスで実施される第１のステップと、同様な電荷ポンピング測定がテスト下のデバイス(DUT)で実施される第２のステップを備える。
基準デバイスは、基準状態を除き、通常、研究されたデバイスと同じである。研究されたデバイスは、チャンネルに沿って、または、測定方法に供される、少なくともチャンネルの一部、典型的にはチャンネルの半分に沿って、しきい値電圧の単調な増加か減少を持つ必要がある。この場合、それぞれのしきい値電圧は電荷ポンピングカーブの１点に対応する。このデバイスの基準状態、より正確には、それのしきい値電圧の分布は、研究されたデバイスで既にトラップされた電荷に依存する。研究された装置でのしきい値電圧の分布が単調に増加するなら、しきい値電圧分布で同様の増加を持つ基準状態を持つことがより好ましい。例えば、初期のデバイスを、軽いプログラミング操作に供して、電荷トラッピング層内で電荷の単調な増加をもたらすことができ、しきい値プロフィールＶth (x) は、図６で点線 Ｖth ref(x)で示したように、チャンネルに沿って単調に変化する。この図では、基準状態の装置のしきい値電圧はドレインdの近くでわずかに増える。インターフェーストラップの数と分布は本質的には影響を受けず、本質的にチャンネル上に一定のままで留まるべきである。しきい値電圧の分布が単調に減少するなら、減少するしきい値電圧の分布を持つ基準状態を持つこともより好ましい。最も自然な基準状態はこの場合、最初のデバイスであり、しきい値電圧は次第にチャンネル中心から接合部に向かって減少する。
図２および３で示した第１の電荷ポンピング測定は、電気的に応力をまだ受けていない(つまり、インターフェース分布がチャンネルに沿って一様と考えられる)基準状態のデバイスで実施される。最初のパルス列は、ゲート電極(3)に印加され、これにより、このパルス列の各パルスには、同じ下部レベルＶbotを持つ。パルスの振幅Ｖpは、パルスの先端平らなＶtopを増大させることによって、時間に従って単調に増加する。図２に示した模範的なパルス列は、３組のセットで分類された９パルスを備える。第１の組みのパルスは、最低の振幅を持ち、第２の組みのパルスはより高い振幅を持ち、最後の組みのパルスは最高の振幅を持つ。したがって、パルス順におけるパルスの振幅または、各パルスの電圧スイングが漸増する。パルス列でのパルスの個数、それらのデューティサイクル、各パルスの振幅、振幅Ｖpがパルス列で増大する様子(例えば、段階的に、次第に)、および上側のレベルＶtopは、選択パラメータであり、要求される制度および測定解像度の観点から選択できる。
パルスの下部レベルＶbotが、デバイス(1)のフラットバンド電圧Ｖfb_Hより下であり、かつ、パルスの上部レベルＶtopが、デバイス(1)のしきい値電圧Ｖth_Lより高いとき、蓄積層および反転層は、チャンネル(8)とゲート誘電体(4)とのインターフェースで連続的に形成されるであろう。 ソース(6)、および/または、ドレイン(7)領域からの反転層の電子は、高いパルスバイアスの間に、インターフェースの状態Ｎitを満たすであろう。これらのインターフェースの状態はその結果、負に電荷される。電圧がフラットバンド電圧Ｖfb_ref(x)より下回る時、基板(2)からの蓄積層の正孔は、トラップされた電子と急速に再結合し、電荷ポンプ電流Ｉcpを生じる。電荷ポンプ電流は、パルス周波数および、チャンネルで形成された反転域内のインターフェースの状態の個数Ｎitに比例する。この電荷ポンピングの測定から、図３で示されるように、パルス列の上位レベルＶtopの関数として、電流Ｉcpまたは、１パルスあたりの電荷で与えられた基準状態のこのデバイスの電荷ポンプカーブＩcp (Ｖp) が得られる。Ｉcpをチャンネルに沿って位置xに取り替えることによって、このカーブの縦軸を変えることができる。０電流は、チャンネルの一端、例えば x = O のソースに対応し、一方、最大電流Ｉcp_max は、チャンネルの他端、x = 100% (チャンネル有効長Ｌeff)のドレインに対応する。Maarten Rosmeulen その他より、参考のためにここに照会したSolid-State Electronics journal, 冊 48 (2004) 頁 1525-1530の「電荷ポンピング技術を用いてローカルの電荷トラッピングメモリデバイスにおける電荷空間分布の特徴付け」の3.3節で開示された方法を適用して、この電荷ポンピングカーブを再形成することによって、ソースおよびドレインに関してそれの相対的な位置xの関数として、このデバイスに印加された電圧の変化を示す、しきい値プロフィールカーブ Ｖth,ref(x) が得られる。
第２の電荷ホンピング測定は、基準状態のデバイスに対し実行される。パルス列はゲート電極(3)に適用され、それにより、このパルス列の各パルスは、同じトップレベルＶtopを持つ。パルスの振幅Ｖpは、パルスの下部レベルＶbotを下げることによって、時間に従って、単調に増加する。図４で示された模範的パルス列は、３つに分類された９パルスを備える。第１の組みのパルスは最低の振幅または電圧スイングを持ち、第２の組みのパルスはより高い振幅を持ち、最後の組みのパルスは最高の振幅を持つ。パルス列のパルス数、それらのデューティサイクル、各パルスの振幅、振幅Ｖpがパルス列に対して増大する様子(例えば段階的に、次第に)、上位レベルＶtopは、パラメータの選択であり、要求される精度および測定の解像度の観点で選択できる。固定されたトップレベルＶtopおよび変化するベースレベルＶbotを有するこのパルスは、Ｖbotがフラットバンド電圧Ｖfb_Hを下回った時、トップのタイム tup の間の電子およびパルスの底部のタイム tdn の間に正孔でインターフェースの状態を満たす。パルスのより低いレベルＶbotのフラットバンド電圧Ｖfb_Hを超えている限り、チャンネルは、反転層に留まり、そして、インターフェーストラップは常に電子で満たされる。チャンネル(8)は、次第に増大するパルス振幅である低レベルＶbotがこのフラットバンド Ｖfb_H を上回るか下回るかに依存して、反転層と蓄積層との間で切り替わり、そして、インターフェーストラップは、電荷ポンピング測定の間に、電子と正孔とで交互に満たされる。この電荷ポンピング測定から、図５で示された基準状態のこのデバイスの電荷ポンプカーブ Ｉcp (Ｖp) には、パルス列の底部のレベルＶbotの関数として、電流Ｉcpまたは、１パルス当たりの電荷が与えられる。Ｉcpをチャンネルに沿って位置xに取り替えることによって、このカーブの縦軸を変えることができる。最大電流 Ｉcp maxは、チャンネルの一端、例えば x = O のソースに対応し、一方、０電流は、チャンネルの他端、x = 100% (チャンネル有効長Ｌeff)のドレインに対応する。Maarten Rosmeulen その他より、参考のためにここに照会したSolid-State Electronics journal, 冊 48 (2004) 頁 1525-1530の「電荷ポンピング技術を用いてローカルの電荷トラッピングメモリデバイスにおける電荷空間分布の特徴付け」の3.3節で開示された方法を適用して、この電荷ポンピングカーブを再形成することによって、ソースおよびドレインに関してそれの相対的な位置xの関数として、このデバイスに印加された電圧の変化を示す、フラットバンドプロフィールカーブ Ｖth,ref(x) が得られる。
テスト中のデバイスは、電気的に応力を受け、チャージされたキャリアが電荷トラッピング層(10)に注入される。これらの注入されたキャリアは正または負にチャージされ得る。この場合、デバイスはメモリセルとして用いられ、１つのキャリアタイプがメモリセルをプログラムするために使用され、一方、反対にチャージされたキャリアは、そのプログラムされた電荷の分布プロフィールを相殺することにより、メモリセルを消去するために使用される。このデバイスでは、この発明による電荷ペンピング測定は、電荷トラッピング層(10)に格納された電荷ＱntおよびインターフェーストラップＮitにより発生された電荷Ｑitのしきい値電圧への貢献を決定するために実施される。電荷トラッピング層(10)の中に格納された電荷Ｑntは、しきい値電圧ΔＶth_Ｑntの一定のオフセットを発生させ、一方、インターフェーストラップ内に格納された電荷により発生されたオフセットΔＶth_Ｑit は、正または負の電荷がこれらのインターフェーストラップに格納されるかどうか、およびインターフェーストラップの個数Ｎitに依存する。反転層では、インターフェーストラップは、電子で満たされて、しきい値電圧が上方にシフトし、一方、蓄積層では、正孔で満たされて、しきい値電圧が下方にシフトする。例えばデバイスに印加される反復性の電気的応力によるデバイスの劣化は、インターフェーストラップの数および、したがって、しきい値電圧オフセットΔＶth Ｑitを変えるであろう。図６で示されたしきい値電圧の分布は、負のチャージ、例えば、nMOSデバイスの電荷トラッピング層(10)の中に存在する負の電荷に起因する。同様な図面は、このデバイスのフラットバンド電圧分布に対して描くことができる。図１のデバイスが不揮発性のメモリセルとして使用されるなら、当業者で周知なチャンネル・ホット電子注入により、メモリセルをプログラムするステップの間に、この層(10)に電子を注入することができる。メモリセルを消すステップの間に、例えば、当業者で周知な、帯域間のトンネリングによるホット正孔注入により、正孔を注入することができる。例えば、x1〜dの間の領域で、しきい値電圧で局部的にＶth_ref(x)-Ｖth_cyc(x) の増大および、フラットバンド電圧Ｖth_ref(x)-Ｖth_cyc(x)の増大となる。この発明の教示目的のために、負の電荷Ｑntが、nMOS メモリセル (1)の電荷トラッピング層(10)に格納され、負の電荷Ｑntが格納されたそれらの箇所では、しきい値電圧およびフラットバンド電圧の正へのシフトが生じ、つまり、しきい値電圧およびフラットバンド電圧がより正になる。現実のデバイスでは、接合部の存在および、チャンネルに沿って分布した他のインターフェーストラップＮitの存在のために、チャンネルに沿ったしきい値電圧の分布は、図６に示唆したように鋭く限定されることはなく、チャンネルに沿って変化する。
第１の電荷ポンピング測定は、テスト中のデバイスに実施される。図７に示したデバイスでは、負に帯電された粒子(x1からdのドットを記した領域)が電荷トラッピング層(10)に格納され、その結果、s〜x1の箇所に比べ、x1〜dの箇所では、しきい値電圧およびフラットバンド電圧が増大する。インターフェース状態の数Ｎitが存在する(チャンネル内のドット)。図８に示された、基準状態のデバイスでの第１の測定のパルス列に似たパルス列は、このデバイスにも印加される。基準電圧を測定する第１のステップで述べたように、固定された底のレベルＶbotおよび、変化するトップレベルを持つこのパルスは、インターフェース位置に、パルスのアップの時間tupの間に電子を満たし、パルスのダウンの時間ｔdoに正孔を満たす。インターフェース状態の数または、しきい値電圧がチャンネル(8)にわたって一定であるなら、Ｖtopがしきい値電圧Ｖthより高い限り、パルスの振幅の如何にかかわらず、各パルスで同じ電荷ポンプ電流を得るであろう。しかしながら、パルス振幅Ｖpが増大する図６で示されるように、しきい値電圧がチャンネルにわたって一様でないなら、チャンネルの増大部は、電荷ポンプ電流に貢献するであろう。パルスのより高いレベルＶupは、局所的なしきい値電圧Ｖth_H より低い限り、x1〜dの間のチャンネル部分は、電荷ポンピング電流に貢献しないであろう。それまで、より高いしきい値電圧Ｖth_Hを持つチャンネル(8)の一部は、蓄積に留まり、そして、対応するインターフェーストラップは、図７にてシンボルh+により示されるように正孔で常に満たされるであろう。より低いしきい値電圧Ｖth_Lを持っているチャンネル(8)の一部は、より上側のレベルＶtopが上か下にあるかにより、反転層と蓄積層との間で切り換えるであろう。このより低いしきい値電流および対応するインターフェーストラップは電荷ポンピングの測定の間に電子および正孔で交互に満たされるであろう。図８の順でパルスが図７のデバイスに印加されたなら、しきい値電圧Ｖth(x)がソースからドレインへ単調に増大するとき、チャンネルはソースからドレインへスキャンされる。チャンネルの半分のみが低下しているなら、Ｖth(x)は、半分のチャンネルのみで単調である必要がある。テスト中のデバイスに対し、電荷ポンピング電流からしきい値電圧のプロフィールＶth (x) を抽出する第１のステップにおいて電荷ポンピング信号に適用したのと同じ手順が、図９に示したように、作用下のデバイスに印加される。しきい値電圧のプロフィールＶth(x)とチャンネル内の位置x との間の関係は、チャンネル内の１つの位置x1から別の位置x2への電荷ポンプ電流の増大は、これらの位置の間のチャンネル領域内に位置するインターフェーストラップＮitの個数に貢献できるという事実により確立できる。この関係は次式で示される。
Figure 0005148076
 q は電荷の絶対値、fはパルスの周波数である。この図では、点線は、基準電荷ポンプ電流を示し、実線は、作用下のデバイスで得られた電荷ポンピング電流を示す。双方の電荷ポンプカーブ間の偏差および、従って対応するしきい値電圧間の偏差は、チャンネルに沿った各位置xに対して存在する合計の電荷(Ｑnt+Ｑit) により引き起こされ、次式のように示される。
Figure 0005148076
 C は誘電体スタックのキャパシタ値(F/cm2)、q は電荷の絶対値である。電子がトラップされるなら、電荷格納層 Ｎnt(x)(#/cm2)層における、電荷の集合は正であり、一方、インターフェーストラップの局部的な集合も(#/cm2)である。このパラグラフで説明されたようにゲートに印加された電圧のトップレベルを変えることによって、当業者に周知な古典的な電荷ポンプカーブが得られる。この電荷ポンピング測定の間に、与えられた箇所でのしきい値電圧およびフラットバンド電圧は、前記箇所での電荷(電荷トラッピング層(10)に格納された電子および、インターフェース状態にトラップされた正孔)により決定される。しきい値電圧のシフトは図９に示される。
第２の電荷ポンピング測定は、テスト中のデバイスに対し実行される。図１０は、負にチャージされた粒子(位置x1からドレインdの間のドットを付した領域)の個数Ｎntが、電荷トラッピング層(10)に格納されるようなデバイスを示す。インターフェース状態の個数Ｎitが存在(チャンネル内のドット)する。基準状態のデバイスへの第２の測定の間に印加されたパルスに似たパルス列は、ゲート電極３に印加され、それにより、パルス列の各パルスは、同じトップレベルＶtopを持つ。図１１で示された模範的パルス列は、３組に分類された９パルスを備える。第１の組みのパルスは最低の振幅または電圧スィングを持ち、第２の組みのパルスはより高い振幅を持ち、最後の組みのパルスは最高の振幅を持つ。パルス列におけるパルス数、それらのデューティサイクル、各パルスの振幅、振幅Ｖpがパルス列に対して増大する様子(例えば、段階的に、次第に)、およびより高いレベルＶtopは、選択のパラメータであり、かつ、要求される精度および測定解像度の観点から選択できる。固定のトップレベルＶtopおよび変化するベースレベルＶbotを持つこのパルスは、インターフェースの位置に、パルスのアップタイムｔupの間に電子を満たし、そして、パルスのダウンの時間ｔdoの間に正孔を満たす。このパルスは、対応するフラットバンド電圧を掃引したものである。パルスのより低いレベルＶbotが、局部的に、フラットバンド電圧Ｖfb_Lを上回る限り、x1からdの間のチャンネルの部分は、反転層に留まり、インターフェーストラップは図１０に示されるように、シンボル e-の電子で満たされる。より低いフラットバンド電圧 Ｖfb_L を持つチャンネル(8)のこの部分は、次第に増大する、より低いレベルのＶbotパルスの振幅が、フラットバンド電圧を上回るか下回るかに依存して、反転層と蓄積層との間で切り替わり、そして、この領域の対応するインターフェースのトラップは、電荷ポンピング測定の間に、電子と正孔で交互に満たされる。図１１のパルス順が図１０のデバイスに印加されたとき、フラットバンド電圧 Ｖfb(x) がソースからドレインまで単調に増大するなら、チャンネルがドレインからソースまでスキャンされる。テスト中のデバイスに対する電荷ポンピング電流からフラットバンド電圧Ｖfb(x)を抽出するために第１のステップにおける電荷ポンピング信号に印加されたのと同じ手順が、図１２で示したようなこの作用下のデバイスに印加される。フラットバンド電圧プロフィール Ｖfb (x) と、チャンネル内の位置 x との間の関係が、チャンネル内の１つの位置x1から他の位置x2まで電荷ポンプ電流の増大が、これらの位置の間のチャンネルエリアに存在するインターフェーストラップの個数Ｎitに貢献できるという事実により確立される。この関係は次式で示される。
Figure 0005148076
 q は電荷の値、fはパルスの周波数である。この図面では、点線は基準デバイスの電荷ポンプカーブを示し、太い点線は、作用下のデバイスで得られた電荷ポンプカーブを示す。双方の電荷ポンプカーブの差異および、従って対応するしきい値電圧間の差異は、チャンネルに沿った各位置xに対して存在する合計の電荷(Ｑnt+Ｑit) により引き起こされ、次式のように示される。
Figure 0005148076
 Cは、誘電体スタックのキャパシタンス (F/cm2) であり、qは電荷の絶対値である。電子がトラップされるなら、電荷格納層の電荷の集中Ｎnt(x)(#/cm2)は、正であるが、局部的なインターフェーストラップの集中Ｎit(x) も (#/cm2)である。このパラグラフで説明されるように、ゲートに印加された電圧パルスの下部レベルを変えることによって、図１２の電荷ポンプカーブが得られる。この電荷ポンピングの測定の間、与えられたいずれかのポイントでのしきい値電圧およびフラットバンド電圧は、前記ポイントでの電荷(電荷トラッピング層(10)に格納された電子およびインターフェース状態にトラップされた電子)により決定される。
作用下のデバイスで得られた電荷ポンピングカーブは、基準デバイスか未作用のデバイスの電荷ポンピングカーブと比較される。一方での基準カーブと、対応する作用下のカーブとの間の差異は、電荷トラッピング層(10)での電荷およびインターフェース状態での電荷により生じたしきい値変化またはフラットバンド電圧変化全体に起因する。２つの逸脱の差異はインターフェース状態のみでの電荷に起因する。図１３は、作用下のデバイスで得られた２つの電荷ポンプカーブを結合する。双方の場合で、測定された最大電流Ｉcp_maxは、実質的に同じであり、その結果、チャンネル内のあらゆる箇所で次の関係がある。
Figure 0005148076
作用下のデバイスへの２つの測定値の間の相関関係はＩcp_mzxに依存し、そのことは、抽出結果を、この値に対して極めて敏感にする。パルスのトップレベルが完全に十分高いなら(または、測定のタイプによっては、パルスのベースレベルが十分に低いなら)、電荷ポンピングカーブは、理論的に完全に飽和する。図１４の測定値は、飽和が実際に完全でないことを示し、カーブは、高電圧に対してわずかに増加が続く。これはＩcp maxで不確実を引き起こす。Ｉcp_maxの最も良い選択は後でこのテキストで説明される。
基準状態のデバイス(図３、図５)で実行された、または反復するデバイス(図９、図１２)で実行された、トップと底部でそれぞれが変化する電荷ポンピング測定からのデータおよび、上記の数式９、１０、１１、１２、１３からのデータを用いて、しきい値電圧を変更するために、電荷トラッピング層(10)での電荷の貢献および、インターフェース状態での電荷の貢献を決定できる。
数式１０と１２とを結合して次式が得られる。
Figure 0005148076
 数式９は以下のように書き換えできる。
Figure 0005148076
開始ポイントxoから終了ペイントｘendに向けて数式１４および１５を続けて解くことにより、数式１４からのインターフェース状態Ｎit(xi)に対応する数式１５から位置xを見つけることができる。電荷トラッピング層内の変化のプロフィールは、数式１０または１２を解くことによって見出される。
この方法は、抽出されたプロフィールの精度をチェックする簡単な方法を許容する。実際に、最後に計算された位置 ｘend は、チャンネルの有効長に対応しなければならない。
Figure 0005148076
 以前に説明したように、その結果は、Ｉcp_maxに対して極めて敏感である。Ｉcp_maxは、従って数式１６が検証されるように、選択される。変数としてのＩcp_maxの使用および数式１６の追加は、抽出されたプロフィールにより高い精度を許容する。これは、数式１３から１５を解決するために、新しい直接的な方法で可能にする。
以下の節で、さらに詳細に抽出手順について議論する。基準状態のデバイスのインターフェーストラップの数Ｎit,refが一定であり、そして、(Ｉcp max/Ｌeff)の比に等しいために、数式１４で(Ｖth ref (x)-Ｖfb_ref (x))の差異が一定なら、この差異は、それぞれ図３と５によって与えられたしきい値電圧プロフィールとフラットバンド電圧プロフィールを結合することによって、与えられる。対応する電荷ポンプ電流の合計が最大電荷ポンプ電流Ｉcp_maxに等しくなければならないので、基準状態のデバイスのために、数式１３は、フラットバンド電圧Ｖfb_cycに対して、対応するフラットバンド電圧Ｖfb_cycを決定することを可能にする。しきい値電圧 Ｖth_cyc(xo) はシフトせず、かつ、インターフェース状態の数Ｎit(xo) が、基準状態のデバイスにおけるインターフェース状態の数 Ｎit,ref = (Ｉcp_max/Ｌeff) に等しくなるように、開始ポイントｘoが選択される。開始ポイント ｘi = ｘo から xi = ｘendまでの電荷ポンプカーブにおける全ての測定ポイントに対して、連続的に等式６および７を直接に解くことにより、数式１４からのインターフェース状態Ｎit(xi)に対応した、数式１５から位置ｘiを見つけることができる。電荷トラッビング層における電荷のプロフィールは、数式１０か１２を解くことによって見つけ出すことができる。
数式１４における (Ｖth_ref (x)-Ｖfb ref (x)) の差異が一定でないなら、数式１４および１５を直接に解くことができない。両数式は、数学的に解法できる“Ｎit(xi)= ”の形態に書き換えられる。
Figure 0005148076
Figure 0005148076
従って、この発明による抽出技術は、しきい値電圧を変更するために、電荷トラッピング層(10)の貢献およびインターフェース状態における電荷の貢献の決定を可能にする。
図１３では、先の実施例の抽出方法に使用された２つの電荷ポンピングカーブが示される。理想では、電荷ポンピング電流Ｉcpは、電圧バイアスＶtop または Ｖbotに対応する最大電荷ポンピング電流Ｉcp_maxに達し、チャンネル(8)の全体のエリアは、電荷ポンピング電流に貢献する既知のチャンネル長Ｌeffを持つ。この明確な最大電荷ポンピング電流Ｉcpのために、半導体デバイス(1)の電荷トラッピング層(10)に格納された空間的な分布を再構築することができる。しかし、実際の測定では、変化するベースレベルまたはトップレベルの電圧パルス列を印加した時に測定された電流は、最大値に達せず、変化するパルス電流に追随するかもしれない。そのような電荷ポンピングカーブが得られた時、種々の方法(そのいくつかは以下の実施例で述べる)で、有効電荷ポンピングカーブから既知のチャンネル長Ｌeffを持つチャンネル(８)の全体のエリアに対応する最大電荷ポンピング電流 Ｉcp_maxを決定できる。
抽出方法の都合のよい具体化では、電荷ポンピングカーブは以下のように結合される。先に述べたように、電荷ポンピング電流Ｉcpと、半導体デバイスの計算されたチャンネル長Lcalcとの間の関係が確立される。この実施例では、それは、電荷ポンピングカーブの１つで、少なくとも２つの電荷ポンピング電流Ｉcpを選択し、そして、電荷ポンピング電流Ｉcpの各々に対し、空間的な電荷分布の見積もりを再構築することにより、電荷ポンピング電流Ｉcpの各々に対応する、計算されたチャンネル長Ｌcalcを決定することにより、なされる。このようにして、少なくとも２つのデータポイント(Ｌcalc, Ｉcp)の組みが得られる。この組みのデータポイントから、有効長Ｌeffに実質的に等しいチャンネル長を持つ電荷ポンピング電流Ｉcp、つまり、最大ポンピング電流 Ｉcp_max は、以下のようにして得られる。
例えば、存在する様々な計算技術を用いて、この少なくとも２つのデータポイント(Ｌcalc, Ｉcp)の組みから、データポイント(Ｌcalc = Ｌeff, Ｉcp = Ｉcp_max)を決定できる。このデータポイント(Ｌeff, Ｉcp_max)を決定するために、レニア補間またはバイナリサーチのような既知の計算解析技術を使用できる。当業者は、電荷ポンプ電流の第１の値が、測定された電荷ポンピングカーブの上側電流の範囲から、抽出プロセスの速度向上するように、選択されることに気付くであろう。
代替として、解析関数 Ｌcalc(Ｉcp) - Ｌeff = O は、少なくとも２つのデータポイント(Ｌcalc. Ｉcp)の組みから決定でき、そして、この解析関数を解くことにより、有効長Ｌeffに実質的に等しいチャンネル長を持つ電荷ポンピング電流Ｉcp、つまり、最大電荷ポンピング電流Ｉcp_maxを決定できる。その後、電荷の空間分布Ｎntは、Ｉcp = Ｉcp_max の値を用いて、電荷ポンピングカーブから空間電荷分布を再構築することにより、抽出される。当業者は、電荷ポンプ電流Ｉcpの第１の値が、測定された電荷ポンピングカーブの上側電流の範囲から、抽出プロセスの速度向上するように、選択されることに気付くであろう。
別の代替では、以下のように、電荷ポンピングカーブからのデータを結合することができる。電荷ポンピング電流Ｉcpと、半導体デバイスの計算されたチャンネル長Ｌcalcとの間の関係は、電荷ポンピングカーブの１つで、電荷ポンピング電流Ｉcpの値を選択し、そして、電荷ポンプ電流Ｉcpに対して、空間電荷分布の見積もりを再構築して、電荷ポンピング電流Ｉcpに対応する、計算されたチャンネル長Ｌcalcを決定することにより、確立される。この実施例で、しかしながら、計算されたチャンネル長Ｌcalkは、有効長Ｌeffと比較され、不整合の場合、不整合によって与えられた情報を用いて、電荷ポンピング電流Ｉcpに対する新たな値が決定される。つまり、電荷ポンピング電流Ｉcpに対する値の選択が最適化される。このステップのシーケンスは、計算されたチャンネル長Ｌcalcと、有効長Ｌeffとの間の不整合が０になるまで繰り替えされ、このケースの場合、決定された電荷ポンピング電流Ｉcpは最大電荷ポンピング電流Ｉcp_maxに対応する。その後、電荷の空間分布Ｎntは、Ｉcp = Ｉcp_max の値を用いて、電荷ポンピングカーブから空間電荷分布を再構築することにより、抽出される。当業者は、電荷ポンプ電流Ｉcpの第１の値が、測定された電荷ポンピングカーブの上側電流の範囲から、抽出プロセスの速度向上するように、選択されることに気付くであろう。
上述した抽出方法では、計算により得たチャンネル長Ｌcalcと有効長Ｌeffとの差異が、有効チャンネル長Ｌeffの２％未満、好ましくは１％未満の時、決定された電荷ポンピング電流Ｉcpは、最大電荷ポンピング電流Ｉcp_maxに対応すると言われている。
この出願による抽出方法は、メモリデバイス(1)の電荷トラッピング層(10)に格納された空間的な電荷の分布の抽出に特に有用であるが、これらの抽出方法は、誘電体のスタック(4)が電極(3)と半導体領域(2)との間に積層されるいずれの種類の半導体デバイス(1)にも適用できる。開示した抽出方法は、この誘電体のスタック(4)に格納された電荷を抽出するために用いることができる。例えばMOSFETでは、ロジックトランジスタとして使用された時, 電荷はゲートの誘電体(4)に意図することなく、導入される。典型的に、この導入された電荷は、デバイスの動作、例えば、ホットキャリアに由来し、または、固定されたまたは可動の電荷をゲート誘電体に導入する半導体製造プロセスに由来する。このゲートの誘電体は、当業者で周知のシリコン酸化物、シリコン窒化酸化物、アルミナ酸化物などの高いkの誘電体、ハフニウム酸化物などの単一の誘電体からなることができる。同様にこのゲートの誘電体は、誘電体のスタック、例えば、シリコン酸化物上に形成された高いkの誘電体であることができる。先の具体化では、メモリデバイスに対するケースなので、この電荷Ｎntは、ロジックトランジスタのしきい値電圧プロフィールＶth(x)とフラットバンド電圧プロフィールＶfb(x)に影響を及ぼすであろう。したがって、開示した方法は、導入された電荷の空間的分布Ｎntを決定するために、そのようなロジックトランジスタに適用することもできる。
開示した抽出方法では、空間的な電荷分布Ｎntは、空間的な分布を得るために、これらの電荷ポンピング電流からのデータを結合することにより、電荷ポンピングカーブから再構築される。チャンネル(8)と誘電体のスタック(4)とのインターフェースに存在するトラップにおける、空間的な電荷の分布(Ｎit)を得るために、電荷ポンピングカーブからのデータが更に結合される。したがって、この抽出方法は、電荷が誘電体スタック(4)内に存在する時にも、このインターフェース電荷Ｎitの空間的な分布を決定することも可能にする。その結果、半導体プロセスかデバイス操作のパラメータにおけるこのインターフェース電荷の依存は、より正確に決定することができる。
図１４から１６は、この発明の好ましい実施例を示す。図１４は、それぞれ上で説明された変化するトップレベルおよび変化するベースレベルのパルス列を使用することで得られた２組の電荷ポンピングカーブを示す。上昇しているカーブは、固定されたベース/変化するトップのレベルのパルス列を使用することで得られる。下降するカーブは、固定されたベース/変化するベースレベルのパルス列を使用することで得られる。各組みは、基準デバイス、つまり、ゲート誘電体としてONO層を有する未作用のNMOSデバイスに対するカーブを含み、そして、それぞれが50μs, 500μs および 10msの正孔注入に供される同じnMOSデバイス(1)に対するカーブを含む。 窒化物は電荷トラッビング層として使用される。正孔は、典型的な周知な電圧設定(ソースを接地し、ゲートへの-5Vとドレインへの5Vを印加する)を用いて注入される。注入時間が長い程、より多くの正の電荷がデバイスに格納され、そして、未使用のデバイスに較べ、電荷ポンピングカーブにおいて、より長いシフトが生じる。
これらのカーブから、この発明の抽出技術で、窒化物層(Ｎnt)とそれぞれのデバイスのためのインタフェーストラップ(Ｎit)における、電荷の分布を抽出することができる。図１５は対応する分布カーブを示す。正孔の進歩的な注入により、インターフェースは、より劣化するようになる。
この発明の電荷ポンピング技術の使用は、窒化物層内で電荷の分布プロフィールを抽出することを可能にし、その窒化物層内では電子または正孔がトラップされるが、インターフェース状態の劣化を招く。図１６は、電子がいつトラップされるかのプログラミング操作後のnMOSメモリセルの窒化物層における電荷の分布プロフィール、および、正孔がいつトラップされるかの消去動作後のnMOSメモリセルの窒化物層内の電荷の分布プロフィールを示す。nMOSメモリセルのプログラミングは、最先端の電圧設定を用いて実施される。つまり、ソースと基板をグランドに接続し、ゲートに9V、ドレインに3.5Vを印加する。nMOSメモリセルの消去は、最先端の電圧設定を用いて実施される。つまり、ソースと基板をグランドに接続し、ゲートに−5V、ドレインに5Vを印加する。
公知の電荷ポンピング測定技術は、インターフェーストラップがしきい値電圧に影響を与えないと仮定して、電荷トラッピング層(10)内に、例えば、メモリセルのプログラミングの間に注入された電子の分布を抽出のみを行う。特に、このインターフェース劣化への電荷ポンピング測定の感度のために、電荷トラッピング層(10)に正孔を注入する時、例えばメモリセルを消去する時に生成された別のインターフェーストラップにより、電荷トラッピング層内の電荷分布の抽出で従来の電荷ポンプ技術の使用を不能にする。変化するトップレベルとベースレベルのそれぞれに２つの電荷ポンピング測定を用いることにより、この発明はしかしながら、誘電体層(10)内の電子および正孔の双方の分布プロフィールが得られるように、誘電体の電荷およびインターフェーストラップの抽出を可能にする。このようにして得られた正孔と電子の分布プロフィールは、電荷トラッピングデバイスの物理的な理解とさらなる最適化に使用される。この抽出方法は、メモリデバイスの電荷トラッピング層(10)に注入された電子および正孔の分布の抽出を可能にする。この抽出方法を適用することにより、プログラミング動作後の電子の分布だけでなく、消去動作後の正孔の分布も抽出できる。インターフェース状態の劣化が考慮に入れられるとき、この抽出は、より正確である。
この発明の第１の態様に基づく電荷トラッピング半導体デバイスの電荷ポンピング測定を実行するための測定設定の断面図を示す。 第１のパルスシーケンスを示す。 この発明の第１の態様に基づき得られた電荷ポンプカーブ。 第２のパルスシーケンスを示す。 この発明の第１の態様に基づき得られた電荷ポンプカーブ。 この発明の第１の態様の実施例を示すために、プログラムされた電荷トラッピング半導体デバイスのチャンネルに沿ったしきい値電圧の変化を示す。 この発明の第１の態様の実施例を示す。 この発明の第１の態様の実施例を示す。 この発明の第１の態様の実施例を示す。 この発明の第１の態様の実施例を示す。 この発明の第１の態様の実施例を示す。 この発明の第１の態様の実施例を示す。 この発明の第１の態様の実施例を示す。 この発明の第１の態様の実施例に基づく、変化するトップレベルまたは底のレベルに対する電荷ポンピングカーブを示す。 この発明の第１の態様の実施例に基づく、電荷トラッピング層の電荷およびインターフェーストラップの電荷の分布プロフィールを示す。 この発明の第１の態様の実施例に基づく、プログラムおよび消去の動作の後のそれぞれの電子および正孔に対するトラッピング層の電荷およびプロフィールを示す。
符号の説明
1 デバイス
2 基板
3 ゲート電極
4 ゲート誘電体
5 スペーサ
6 ソース
7 ドレイン
8 チャンネル領域
9 別の層
10 電荷トラッピング層
11 別の誘電体の層

Claims (4)

  1. 有効長Leffを持つ電荷トラッピング層(4)の下方にあるチャンネル(8)および、電荷トラッピング層(4)の上方で、チャンネル層(8)の反対側に配置されたゲート電極(3)を持つ半導体デバイスの電荷トラッピング層(10)に格納された電荷の空間的な分布(Ｎnt)を抽出するための方法であって、
    ａ）半導体デバイス(1)をプログラミング動作に供し、電荷トラッピング層(10)内でチャンネル長(8)に沿って電荷が単調に増加し、その結果、チャンネル長(8)に沿って単調に変化するしきい値プロフィールＶth(x)とすることにより、半導体デバイス(1)を基準状態にするステップと、
    ｂ）前記基準状態にある前記半導体デバイスについて、電圧パルス列を前記ゲート電極に印加して、電圧(Ｖbot)の関数として電荷ポンピング電流Ｉcp(Ｖbot)を測定することによって、第１電荷ポンピングカーブを決定し、この場合、このパルス列での各パルスが同じトップレベル電圧を有し、パルスのベースレベル電圧を低下させることによって、パルスの振幅は時間とともに単調に増加するようにし、そして、電圧パルス列を前記ゲート電極に印加して、電圧(Ｖtop)の関数として電荷ポンピング電流Ｉcp(Ｖtop)を測定することによって、第２電荷ポンピングカーブを決定し、この場合、このパルス列での各パルスが同じベースレベル電圧を有し、パルスのトップレベル電圧を上昇させることによって、パルスの振幅は時間とともに単調に増加するようにしたステップと、
    ｃ）前記半導体デバイスを動作させるステップと、
    ｄ）前記動作中の半導体デバイスについて、電圧パルス列を前記ゲート電極に印加して、電圧(Ｖbot)の関数として電荷ポンピング電流Ｉcp(Ｖbot)を測定することによって、第１電荷ポンピングカーブを決定し、この場合、このパルス列での各パルスが同じトップレベル電圧を有し、パルスのベースレベル電圧を低下させることによって、パルスの振幅は時間とともに単調に増加するようにし、そして、電圧パルス列を前記ゲート電極に印加して、電圧(Ｖtop)の関数として電荷ポンピング電流Ｉcp(Ｖtop)を測定することによって、第２電荷ポンピングカーブを決定し、この場合、このパルス列での各パルスが同じベースレベル電圧を有し、パルスのトップレベル電圧を上昇させることによって、パルスの振幅は時間とともに単調に増加するようにしたステップと、
    ｅ）前記決定した電荷ポンピングカーブからのデータを結合して、前記空間的な分布を取得するステップと、を含み、
    ステップｅ）は、
    ｒ）開始値および電荷ポンピング電流Ｉcpの範囲を選択し、電荷ポンピング電流Ｉcpの前記選択した値について全ての前記決定した電荷ポンピングカーブにおいて、対応するデータポイントを決定するステップと、
    ｓ）電荷ポンピング電流Ｉcpの前記開始値および前記範囲から、前記対応したデータポイントを用いて、下記の数式
    Figure 0005148076
     および
    Figure 0005148076
     を解くとともに、下記の数式
    Figure 0005148076
     または
    Figure 0005148076
     の少なくとも１つを解いて、これにより、計算したチャンネル長Ｌcalcおよび電荷分布を取得するステップと、を含み、
    ここで、Ｖth_fer(x)は、基準デバイスのしきい値電圧カーブ、
    Ｖfb_ref(X)は、基準デバイスのフラットバンド電圧カーブ、
    Ｖth_cyc(x)は、少なくとも１つのプログラム／消去動作後の半導体デバイスのしきい値電圧カーブ、
    Vfb_cyc(x)は、少なくとも１つのプログラム／消去動作後の半導体デバイスのフラットバンド電圧カーブ、
    qは、電子電荷の絶対値、
    Ｎit(x)は、インターフェーストラップ数(個／cm 2 )、
    Ｎnt(x)は、電荷トラッピング層(10)に存在する荷電キャリア数(個／cm 2 )、
    fは、変化するレベルの電圧信号の周波数、
    Ｑntは、電荷トラッピング層(10)に存在する電荷(C／cm 2 )、
    Ｑitは、インターフェーストラップに存在する電荷(C／cm 2 )、
    xは、半導体デバイスのチャンネルに沿った座標、
    Cは、誘電体スタック(4)のキャパシタンス(F／cm 2 )であり、
    さらに、ｔ）その後、取得したチャンネル長Ｌcalcが、前記半導体デバイスの前記有効チャンネル長Leffと実質的に等しいか否かを比較するステップと、
    ｕ）等しくなければ、ステップｒ）〜ｔ）を繰り返すステップと、を含む方法。
  2. 前記電荷ポンピングカーブからの前記データはさらに結合されて、チャンネル(8)と、電荷トラッピング層(10)をチャンネル層(8)から分離する誘電体スタック(11)との間のインターフェースに存在するトラップ内の電荷空間分布(Ｎit)を得ることを特徴とする請求項１記載の方法。
  3. 前記計算で得たチャンネル長Ｌcalcと、前記有効長Ｌeffとの差が１％未満である請求項１または２記載の方法。
  4. 電荷ポンピングカーブからトラップ内の前記電荷空間分布(Ｎit)を得ることは、
    ｙ）電荷ポンピングカーブの１つにおいて、開始ポイントを選択するステップと、
    ｚ）電荷ポンピングカーブの選択された部分についての開始ポイントから下記の数式
    Figure 0005148076
     および
    Figure 0005148076
     を解くステップと、
    ａａ）下記の数式
    Figure 0005148076
     または
    Figure 0005148076
     の少なくとも１つを解くステップと、を含み、
    ここで、Ｖth_fer(x)は、基準デバイスのしきい値電圧カーブ、
    Ｖfb_ref(X)は、基準デバイスのフラットバンド電圧カーブ、
    Ｖth_cyc(x)は、少なくとも１つのプログラム／消去動作後の半導体デバイスのしきい値電圧カーブ、
    Vfb_cyc(x)は、少なくとも１つのプログラム／消去動作後の半導体デバイスのフラットバンド電圧カーブ、
    qは、電子電荷の絶対値、
    ΔNit(x)は、インターフェーストラップ数(個／cm2)、
    ΔNnt(x)は、電荷トラッピング層(10)に存在する荷電キャリア数(個／cm2)、
    fは、変化するレベルの電圧信号の周波数、
    Ｑntは、電荷トラッピング層(10)に存在する電荷(C／cm2)、
    Ｑitは、インターフェーストラップに存在する電荷(C／cm2)、
    xは、半導体デバイスのチャンネルに沿った座標、
    Cは、誘電体スタック(4)のキャパシタンス(F／cm2)である、請求項２記載の方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE460735T1 (de) * 2005-06-03 2010-03-15 Imec Verfahren zur steuerung einen nichtflüchtigen ladungshaftstellen-speicheranordnungen und verfahren zur bestimmung der programmier- /löschparameter
JP2007073969A (ja) * 2005-09-07 2007-03-22 Samsung Electronics Co Ltd 電荷トラップ型メモリ素子及びその製造方法
US8394683B2 (en) * 2008-01-15 2013-03-12 Micron Technology, Inc. Methods of forming semiconductor constructions, and methods of forming NAND unit cells
US8841682B2 (en) * 2009-08-27 2014-09-23 Cree, Inc. Transistors with a gate insulation layer having a channel depleting interfacial charge and related fabrication methods
US8941171B2 (en) * 2010-07-02 2015-01-27 Micron Technology, Inc. Flatband voltage adjustment in a semiconductor device
JP5801049B2 (ja) * 2010-12-28 2015-10-28 ラピスセミコンダクタ株式会社 半導体記憶装置へのデータの書込み方法及び半導体記憶装置
CN102163568B (zh) * 2011-03-07 2012-10-10 北京大学 一种提取mos管沿沟道电荷分布的方法
US8832619B2 (en) * 2013-01-28 2014-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Analytical model for predicting current mismatch in metal oxide semiconductor arrays
KR102606738B1 (ko) * 2017-02-10 2023-11-24 글로벌웨이퍼스 씨오., 엘티디. 반도체 구조들을 평가하기 위한 방법들
KR102783321B1 (ko) 2020-08-25 2025-03-20 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
CN121389677B (zh) * 2025-12-26 2026-03-24 兰州理工大学 基于隧穿效应与空穴抽出受限的空间电荷分布计算方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583810A (en) 1991-01-31 1996-12-10 Interuniversitair Micro-Elektronica Centrum Vzw Method for programming a semiconductor memory device
JP3247396B2 (ja) * 1991-03-29 2002-01-15 株式会社東芝 半導体装置の評価方法
IL125604A (en) * 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6331953B1 (en) * 2000-02-16 2001-12-18 Advanced Micro Devices Intelligent ramped gate and ramped drain erasure for non-volatile memory cells
US6928001B2 (en) 2000-12-07 2005-08-09 Saifun Semiconductors Ltd. Programming and erasing methods for a non-volatile memory cell
US6490204B2 (en) * 2000-05-04 2002-12-03 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array
US6396741B1 (en) 2000-05-04 2002-05-28 Saifun Semiconductors Ltd. Programming of nonvolatile memory cells
US6801453B2 (en) * 2002-04-02 2004-10-05 Macronix International Co., Ltd. Method and apparatus of a read scheme for non-volatile memory
KR100542701B1 (ko) 2003-11-18 2006-01-11 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 문턱전압 측정 방법
US7151692B2 (en) * 2004-01-27 2006-12-19 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
US7075828B2 (en) 2004-04-26 2006-07-11 Macronix International Co., Intl. Operation scheme with charge balancing erase for charge trapping non-volatile memory
US7345920B2 (en) 2004-09-09 2008-03-18 Macronix International Co., Ltd. Method and apparatus for sensing in charge trapping non-volatile memory
US20060113586A1 (en) * 2004-11-29 2006-06-01 Macronix International Co., Ltd. Charge trapping dielectric structure for non-volatile memory
JP2006196650A (ja) * 2005-01-13 2006-07-27 Sharp Corp 半導体不揮発性メモリ装置およびその消去方法
ATE460735T1 (de) 2005-06-03 2010-03-15 Imec Verfahren zur steuerung einen nichtflüchtigen ladungshaftstellen-speicheranordnungen und verfahren zur bestimmung der programmier- /löschparameter

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