JP5156155B2 - 半導体集積回路を製造する方法 - Google Patents
半導体集積回路を製造する方法 Download PDFInfo
- Publication number
- JP5156155B2 JP5156155B2 JP29114699A JP29114699A JP5156155B2 JP 5156155 B2 JP5156155 B2 JP 5156155B2 JP 29114699 A JP29114699 A JP 29114699A JP 29114699 A JP29114699 A JP 29114699A JP 5156155 B2 JP5156155 B2 JP 5156155B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- integrated circuit
- semiconductor integrated
- conductive
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
- H10W20/46—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts comprising air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/072—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
- H10W20/47—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts comprising two or more dielectric layers having different properties, e.g. different dielectric constants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/495—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
- H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
- H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H10W20/077—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers on sidewalls or on top surfaces of conductors
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスを相互に接続する配線を基板に備える半導体集積回路を製造する方法に関する。
【０００２】
【従来の技術】
微細化された半導体集積回路の動作を高速にするために、様々な試みが行われている。図１３に示されるように、半導体集積回路の動作速度は、微細化が進むにつれて、トランジスタで構成されるゲート自体の遅延(Intrinsic Gate Delay)に比べて、これらを接続する配線部分の遅延(Interconnect Delay)の割合が大きくなりつつある。配線部分の遅延は、配線のキャパシタンスおよび抵抗によって影響を受ける。
【０００３】
このような高速化の試みの１つとして、配線のキャパシタンスに起因する動作遅延を改善するために層間酸化膜にフッ素(Ｆ)または炭素(Ｃ)を添加して、膜自体の比誘電率を低減する方法がある。また、比誘電率を低減するためには、層間酸化膜の密度を小さくすることも有効であることが報告されている。
【０００４】
これとは異なる試みとして、層間膜の材料として炭素系の材料を用いて、Ｏ2プラズマを用いて炭素系層間膜を除去する方法もある。
【０００５】
また、層間膜の成膜条件を制御して層間膜中に空隙を設けることによって、実効的な比誘電率を下げる試みもある。
【０００６】
【発明が解決しようとする課題】
発明者は、半導体集積回路の動作速度に関するこれらの試みを検討した結果、以下のような問題点を見出した。
【０００７】
低誘電率のフッ素系酸化膜を形成するためには、層間膜形成用の従来のＣＶＤ装置とは異なる新たな装置が必要とされる。成膜のためには、この新たな装置に対して、細かな成長条件の設定およびこの条件のメンテナンスが必要である。フッ素系シリコン酸化物を層間膜に採用する限りは、比誘電率が３以下には下げることは難しい。
【０００８】
また、層間膜の材料として炭素系の材料を用いる方法では、炭素系層間膜の成長装置、および専用のＯ2プラズマ装置が新たに必要となる。
【０００９】
さらに、層間膜中に空隙を形成する方法では、ＣＶＤ法における成膜条件のメンテナンスすることが難しく、成膜条件のずれは断線および短絡といった不良に結びつく。これらの不良は長期に使用した後に発生する場合もあるので、半導体集積回路の信頼性上の観点から採用しがたい。
【００１０】
そこで、本発明は、新規な装置を利用することなく、半導体集積回路の動作速度を高速化することができる、半導体集積回路を製造する方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明は、半導体デバイスを相互に接続する配線を基板上に備える半導体集積回路を製造する方法に関する。基板は、第１の領域、および第１の領域と異なる第２の領域を主面上に有する。この方法は、(a)基板に半導体デバイスを形成する第１のステップと、(b)半導体デバイスを覆うようにエッチング停止膜を形成する第２のステップと、(c)半導体デバイスに接続された第１の導電部を形成する第３のステップと、(d)第１の導電部に接続するように第１の領域に第２の導電部と、シリコン酸化物を含む層間膜部とをエッチング停止膜上に形成する第４のステップと、(e) 層間膜部を貫通しエッチング停止膜に到達する開口部を第２の領域に形成する第５のステップと、(f)開口部が形成された基板を少なくともフッ化水素酸を含む溶液に浸し、層間膜部をエッチングする第６のステップと、を備える。
【００１２】
層間膜部は、シリコン酸化物といったシリコン系絶縁膜を含んでいる。シリコン酸化膜をエッチング可能な溶液で層間膜部のエッチングを行うと、このエッチングに対してエッチング停止膜が層間膜のエッチングに対する保護層として機能する。このため、このエッチング停止膜に覆われた半導体デバイスはエッチングから保護される。また、エッチングのために利用する開口部を基板上の第２の領域に設けたので、エッチング停止膜に到達する開口部を第２の導電部に遮られることなく形成できる。形成された開口部の側面に層間膜部が露出するので、あらゆる深さの層間膜部の側面からエッチングが進行する。
【００１３】
本発明は、以下のステップを含むことができる。
【００１４】
本発明に係わる半導体集積回路を製造する方法では、第３のステップは、(c1)半導体デバイスに直接に接続された導電コンタクトを形成するステップ、(c2)導電コンタクトに接続された配線層を形成するステップを含むことができる。このようなステップを備えるので、第１の導電部は、導電コンタクト及び配線層を含む。
【００１５】
本発明に係わる半導体集積回路を製造する方法では、第４のステップは、(d1)少なくとも一層の配線層、少なくとも一層の配線層および第１の導電部の間の各々に少なくとも一層のシリコン酸化膜、並びに少なくとも一層の配線層および第１の導電部を接続するように少なくとも一層のシリコン絶縁膜に導電ビア、を形成するステップを含むことができる。
【００１６】
このようなステップを備えるので、第２の導電部は、少なくとも一層の配線層および導電ビアを含むことができ、層間膜部は少なくとも一層の配線層および第１の導電部との間に少なくともシリコン酸化膜を含む。第２の導線部は任意のレベルの配線層を含むことができる。
【００１７】
また、配線層は、銅を主要構成材料として含むことができ、導電ビアおよび導電コンタクトは、タングステンを主要構成材料として含むことができる。
【００１８】
本発明に係わる半導体集積回路を製造する方法では、第４のステップでは、層間膜部に第２の導電部をダマシン法によって形成することができる。ダマシン法には、シングルダマシン法およびデュアルダマシン法が含まれる。
【００１９】
ダマシン法によれば、まず、下に横たわる導電体を覆うようにシリコン酸化膜に形成する。次いで、下地の導電体に到達する凹部をこのシリコン酸化膜に形成し、この凹部内に別の導電体を形成することができる。別の導電体には、ビア導電体および配線導電体の少なくともいずれかが含まれる。凹部には、ビア導電体が埋め込まれるように設けられた第１の凹部および配線導電体が埋め込まれるように設けられた第２の凹部の少なくともいずれかを含む。ビア導電体および配線導電体は同一工程で埋め込まれることができる。
【００２０】
第２の導電部は、配線導電体およびビア導電体から成る導電レベルを少なくとも１つを含むことができる。層間膜部は、この導電レベルの数の２倍のシリコン系絶縁物層を含むことができる。あるいは、第２の導電部は、配線導電部およびビア導電部から成る一体の導電体を少なくとも１つを含むことができる。層間膜部は、このレベル数に対応した数の導電体が埋め込まれるべきシリコン系絶縁物層を含むことができる。
【００２１】
本発明に係わる半導体集積回路を製造する方法では、第２のステップにおいて、エッチング停止膜を第１の導電部上に形成することができる。これによって、エッチング停止膜の下に設けられた第１の導電部は、エッチングに曝されることはない。第１の導電部は、開口部が形成される位置に関係なく設けられることができる。またエッチング停止膜の下層に設けられた第１の導電部には、エッチング溶液にエッチングされる材料を適用することができる。第１の導電層は、任意の数の配線層を備えることができる。
【００２２】
本発明に係わる半導体集積回路を製造する方法では、第３のステップにおいて、エッチング停止膜を貫通して半導体デバイスと接続するように第１の導電部を形成することができる。このような形態は、セルフアラインコンタクトを採用するために用いられるシリコン窒化膜をエッチング停止膜として利用する場合に好適である。
【００２３】
本発明に係わる半導体集積回路を製造する方法では、基板は、それぞれが半導体集積回路を含む複数の半導体チップ領域と、それぞれの半導体チップ領域の周囲に設けられたスクライブ領域とを含むことができる。このような基板において、第５のステップは、開口部をスクライブ領域および半導体チップ領域の少なくともいずれかに形成するステップを有することができる。
【００２４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する、同一の部分には、可能な場合には同一の符号を付して重複する説明を省略する。
【００２５】
引き続く説明において、ＭＯＳデバイスを有する半導体集積回路に本発明を適用した場合について説明するけれども、本発明は、このようなデバイスに限定されることはない。
【００２６】
図１〜図４は、本発明に係わる第１の実施の形態の示す工程断面図である。
【００２７】
図１を参照すると、基板２は、Ｐ型高濃度ウエハ４上にＰ型エピタキシャル層６を有する。基板２には、Ｎチャネル型ＭＯＳデバイス１０およびＰチャネル型ＭＯＳデバイス２０が形成されている。
【００２８】
Ｎチャネル型デバイス１０は、Ｐ型エピタキシャル層６の表層に形成される。Ｐチャネル型デバイス２０を形成するための領域を含むようにＮウエル８を形成する。Ｎチャネル型デバイス１０およびＰチャネル型デバイス２０のそれぞれを分離するための素子分離膜３０ａ、３０ｂ、３０ｃを形成する。これらの素子分離膜３０ａ〜３０ｃに囲まれた領域は、デバイス形成領域となる。Ｎチャネル型デバイス１０は、素子分離膜３０ａ、３０ｂの間に設けられる。Ｐチャネル型デバイス１０は、素子分離膜３０ｂ、３０ｃの間に設けられる。
【００２９】
デバイス形成領域にゲート絶縁膜３２を形成する。ゲート絶縁膜３２上にポリサイド構造を有するゲート電極３４ａ〜３４ｅを形成する。ゲート電極３４ａ、３０ｂ直下の領域１８、２８には、ゲート電極形成前にしきい値等を制御するためにイオン注入を行って不純物を導入している。ゲート電極３４ａ、３４ｂを形成した後に、ゲート電極３４ａと自己整合的にＮ型ソース拡散層領域１２およびＮ型ドレイン拡散層領域１４を形成する。ゲート電極３４ｂに自己整合的にＰ型ソース拡散層領域２２およびＰ型ドレイン拡散層領域２４を形成する。
【００３０】
続いて、Ｓｉ3Ｎ4膜といった第１のシリコン窒化膜３６を基板２上に形成する。エッチング停止膜として利用される第１のシリコン窒化膜３６は、例えば、ＣＶＤ法を用いて３０ｎｍ以上１００ｎｍ以下の厚さに形成される。この第１のシリコン窒化膜３６は、セルフアラインコンタクト形成に用いられるエッチング停止層と兼用されることができる。
【００３１】
次いで、ＢＰＳＧ膜といった第１のシリコン酸化膜３８を第１のシリコン窒化膜３６上に形成する。第１のシリコン酸化膜３８は、例えばＣＶＤ法を用いて５００ｎｍ以上１０００ｎｍ以下の厚さに形成される。この後、第１のシリコン酸化膜３８および第１のシリコン窒化膜３６を貫通し基板２の表面およびゲート電極に到達するように設けられたコンタクト孔を形成する。これらのコンタクト孔は、例えば、フォトリソグラフィック法およびドライエッチング法を用いて形成される。形成されたコンタクト孔には、タングステン(Ｗ)プラグといった埋め込みプラグ４０を形成する。タングステンの埋め込みに先だって、ＴｉＷ膜をコンタクト孔の底面および側面に形成することができる。ＴｉＷ膜は、例えば、スパッタリング法で形成されることができ、またＷプラグは、例えば、ＣＶＤ法で形成されることができる。埋め込みプラグ４０を形成した後に、ＣＭＰ法を用いてシリコン酸化膜３８および埋め込みプラグ４０を平坦化する。
【００３２】
平坦化されたシリコン酸化膜３８上に第１の配線層４２を形成する。第１の配線層４２は、例えば、ＴｉＷ膜、Ｗ膜、ＴｉＷ膜の３層を、それぞれスパッタリング法、ＣＶＤ法、スパッタリング法を用いて形成した後にフォトリソグラフィック法およびドライエッチング法によって所定の配線形状を形成することによって得られる。第１の配線層４２は、５００ｎｍ以上１０００ｎｍ以下の厚さを有する。
【００３３】
図２を参照しながら、さらに上層の配線層の形成について説明する。第１のシリコン酸化膜３８および第１の配線層４２上に、第２のシリコン酸化膜４４、埋め込みプラグ４６、および第２の配線層４８を形成する。これらの形成は、第１のシリコン酸化膜３８、埋め込みプラグ４０、および第１の配線層４２とほぼ同様に行うことができる。しかしながら、これと異なる形成方法を採用することができる。形成された第２のシリコン酸化膜４４は５００ｎｍ以上２０００ｎｍ以下の厚さを有し、第１の配線層４８は５００ｎｍ以上１０００ｎｍ以下の厚さを有する。
【００３４】
次いで、第２のシリコン酸化膜４４および第２の配線層４８上に、第３のシリコン酸化膜５０を形成する。第３のシリコン酸化膜５０は、例えば、ＣＶＤ法によって５００ｎｍ以上２０００ｎｍ以下の厚さに形成される。引き続いて、第３のシリコン酸化膜５０上にシリコン窒化膜５２を形成する。第３のシリコン酸化膜５０およびシリコン窒化膜５２内には、第２の配線層に４８に到達するようにビア孔を設ける。これらのビア孔は、例えば、フォトリソグラフィック法およびドライエッチング法を用いて形成される。形成されたビア孔には、タングステン(Ｗ)プラグといった埋め込みプラグ５４を形成する。コンタクト孔の場合と同様に、タングステンの埋め込みに先だって、ＴｉＷ膜をコンタクト孔の底面および側面に形成することができる。埋め込みプラグ５４を形成した後に、ＣＭＰ法を用いてシリコン窒化膜５２および埋め込みプラグ５２を平坦化する。
【００３５】
続いて、平坦化された第２のシリコン窒化膜５２上に第３の配線層５６を形成する。第３の配線層５６は、第１の配線層４２と同様の構造を有することができる。しかしながら、これに限定されることはない。第３の配線層５６は、例えば５００ｎｍ以上２０００ｎｍ以下の厚さを有する。
【００３６】
図３を参照しながら、開口部の形成について説明する。まず、第１のシリコン窒化膜３６に到達する開口部５８を形成する。開口部５８は、第１〜第３の配線層４２，４８、５６および埋め込みプラグ４０、４６、５４が設けられている第１の領域とは異なる第２の領域に形成される。
【００３７】
開口部５８を形成するために、フォトリソグラフィック法を利用して所定の孔を有するマスク層を形成する。このマスク層をエッチングマスクにして、まず、シリコン窒化膜５２をエッチングする。次いで、第１のシリコン窒化膜３６に到達するまでシリコン酸化膜３８、４４，５０のエッチングを行う。エッチングは、シリコン酸化膜３８、４４，５０に対する第１のシリコン窒化膜３６の選択比が高い条件で行われる。この選択比の条件が満たされる限りにおいて、ドライエッチングおよびウエットエッチングの少なくともいずれかを用いることができる。この選択比の条件が満たされていれば、多少のオバーエッチングが生じても、開口部５８は素子分離膜３０ａ〜３０ｃに到達することがない。さらに、開口部５８が形成されるべき領域には、ダミーゲート電極３４ｅを設けることができる。これによって、オバーエッチングに対するマージンが増す。図３に示された開口部は、ドライエッチングを用いて形成された。
【００３８】
開口部５８が形成された基板２を少なくともフッ化水素酸を含むエッチング溶液に浸す。この結果、シリコン酸化物を含む層間膜部３８、４４，５０が除去される。これらの酸化膜３８、４４，５０が除去された工程の断面を図４に示す。シリコン酸化膜３８、４４，５０の除去に好適な溶液は、フッ化水素酸(ＨＦ)溶液、またはフッ化アンモニウム含有のバッファードフッ酸(BOE)である。これらの溶液を用いて、例えば常温(例示すれば、２０℃以上２５℃以下)で被エッチング酸化膜がエッチングにより除去される条件をエッチング時間およびエッチング溶液濃度の少なくともいずれかで調整する。
【００３９】
開口部５８は、第１のシリコン窒化膜３６に到達するように設けられた孔、溝であることができる。
【００４０】
半導体デバイス１０、２０に対しては第１のシリコン窒化膜３６がエッチング停止層として機能する。また、各埋め込みプラグ４０、４６、５４および各配線層４２、４８、５６は、それぞれ、エッチング溶液にエッチングされにくい材料で形成されている。あるいは、各埋め込みプラグ４０、４６、５４および各配線層４２、４８、５６は、エッチング溶液に触れる部分がエッチング溶液にエッチングされにくい材料で形成されていることもできる。このため、シリコン酸化膜３８、４４，５０を充分にエッチングするために必要な時間だけエッチング溶液に曝しても、半導体デバイス１０、２０、各埋め込みプラグ４０、４６、５４および各配線層４２、４８、５６に関する電気的特性の劣化は生じない。
【００４１】
なお、シリコン窒化膜５２および第３の配線層５６上にプラズマＳｉＮ膜(シリコン窒化膜)、プラズマシリコン酸化膜(ｐ−ＳｉＯ膜)およびプラズマシリコン酸化窒化膜(ｐ−ＳｉＯＮ膜)といったパッシベーション膜を形成することもできる。
【００４２】
図５および図６は、ウエハ上に形成されたダイナミック・ランダムアクセス・メモリの半導体チップを示す図面である。半導体チップ８０は、４辺をスクライブ領域８１に囲まれている。スクライブ領域８１の中心線８２ａ及び８２ｂの距離は、Ｙ方向のチップサイズを表している。スクライブ領域８１の中心線８２ｃ及び８２ｄの距離は、Ｘ方向のチップサイズを表している。
【００４３】
図５および図６において、開口部５８が形成されるべき領域を示す斜線で示す。図５を参照すると、斜線部分８４がスクライブ領域８１に設けられている。また、図６を参照すると、配線が形成されない半導体チップ領域内に斜線部分８６が設けられている。図６では、斜線部分８６は、長いチップ辺に沿って半導体チップの中央に１本、長いチップ辺に交差する短いチップ辺の沿って半導体チップの中央部および両側辺の２本、それぞれ設けられている。
【００４４】
図５および図６に第２の領域になるべき部分を例示したけれども、第２の領域は、第２の導電部が形成されている第１の領域と異なる領域であるということによって規定される。したがって、図５および図６における第２の領域部分は、例示のためにのみ示されている。
【００４５】
図７〜図１１は、本発明に係わる第２の実施の形態の示す工程断面図である。
【００４６】
図７を参照すると、基板２は、Ｐ型高濃度ウエハ４上にＰ型エピタキシャル層６を有する。基板２には、Ｎチャネル型ＭＯＳデバイス１０およびＰチャネル型ＭＯＳデバイス２０が形成されている。Ｎチャネル型デバイス１０およびＰチャネル型デバイス２０は、図１に示された第１の実施の形態と同様の構造を有する。第１のシリコン窒化膜３６に関する点を除いて、第１の酸化膜３８、埋め込みプラグ４０、および第１の配線層４２の形成に関しては、第１の実施の形態と同一の工程を有する。これらについては同一の番号を付して、重複する説明を省略する。
【００４７】
引き続き、図７を参照しながら説明を行う。第１の配線層４２および第１のシリコン酸化膜３８を覆うように、Ｓｉ3Ｎ4膜といった第３のシリコン窒化膜６０を形成する。このため、本実施の形態においては、機能的な役割において、第１の実施の形態における第１のシリコン窒化膜３６には、第３のシリコン窒化膜６０が対応している。しかしながら、第３のシリコン窒化膜６０は、第１の配線層４２と半導体デバイス１０、２０との間に設けられていない。シリコン窒化膜６０は、例えば、ＣＶＤ法を用いて５０ｎｍ以上１００ｎｍ以下の厚さに形成される。
【００４８】
図８を参照しながら、引き続く工程を説明する。第３のシリコン窒化膜６０上に第４のシリコン酸化膜６２を形成する。本実施の形態では、デュアルダマシン法を用いて配線およびビアプラグを一括して形成するので、第４のシリコン酸化膜６２は、第１の配線層４２の段差並びに接続ビアプラグおよび配線の高さの総和よりも厚く形成される。第４のシリコン酸化膜６２は、例えば、ＣＶＤ法を用いて５００ｎｍ以上２０００ｎｍ以下の厚さに形成される。なお、シングルダマシン法を適用することもできる。
【００４９】
堆積された第４のシリコン酸化膜６２には、まず、フォトリソグラフィック法およびドライエッチング法を利用して、第４の配線層６６ａが形成されるべき部分に凹部６４ａを形成する。凹部６４ａは、後の工程において導電材料で埋め込まれるので、この配線層６６ａの厚さおよび幅を反映した形状を有する。次いで、再び、フォトリソグラフィック法およびドライエッチング法を利用して、第１の配線層４２と第４の配線層６６ａとを電気的に接続する接続ビアプラグ６６ｂが形成されるべき部分に凹部６４ｂを形成する。凹部６４ｂは、後の工程において凹部６４ａと同じ工程において導電材料で埋め込まれるので、接続ビアプラグ６６ｂの高さおよび開口サイズを反映した形状を有する。凹部６４ｂは、凹部６４ａの底面から第１の配線層４２の上面に到達するような深さに形成される。例示すれば、凹部６４ａの深さは５００ｎｍ以上１０００ｎｍ以下程度であり、凹部６４ｂの深さは５００ｎｍ以上１０００ｎｍ以下程度である。なお、第４のシリコン酸化膜６２は、凹部６４ａおよび凹部６４ｂとの境界にシリコン窒化膜を挟むことができる。これによって、それぞれの凹部の深さに対する制御性が増す。
【００５０】
図９を参照すると、凹部６４ａおよび６４ｂが導電体で埋め込まれている。この埋め込みは以下の順序で行われる。ます、第１の導電層６６ｃ、例えばＴａＮ膜またはＴａＳｉＮ膜といった拡散障壁層または密着層を全面に形成する。第１の導電層６６ｃは、例えばスパッタリング法を用いて３０ｎｍ以上１００ｎｍ以下程度の厚さにを堆積される。これによって、凹部６４ａ、６４ｂの底面および側面には、第１の導電層６６ｃが形成される。次いで、銅(Ｃｕ)といった導電体で凹部６４ａ、６４ｂを埋め込み、第２の導電層６６ａを形成する。Ｃｕの導電体は、例えばスパッタリング法を用いて５０ｎｍ以上１００ｎｍ以下程度の厚さのシード層を形成した後に、電解メッキ法より１μｍ以上５μｍ以下程度の厚さに成膜される。導電体の厚さは、凹部６６ａ、６６ｂを埋め込む程度の厚さに加えて、後の工程において平坦化を行うことができる程度の厚さであることが好ましい。第４の配線層６６ａおよび接続ビアプラグ６６ｂは、その機能上から別個の工程で形成される別個の部材のように表現されているけれども、上記の説明から明らかなように、第４の配線層６６ａおよび接続ビアプラグ６６ｂは同一の工程で一緒の形成される第１の導電部材６６である。
【００５１】
このように形成された第４のシリコン酸化膜６２および第１の導電部材６６は、例えばＣＭＰ法といった平坦化法を利用して、図９に示されるように平坦化される。平坦化された第４のシリコン酸化膜６２および導電部材６６上には、薄いシリコン窒化膜６７が形成されることができる。
【００５２】
引き続いて、第５のシリコン酸化膜６８ａ内に第２の導電部材７０ａをシングルダマシン法によって形成する。まず、第５のシリコン酸化膜６８ａは、既に説明された第５のシリコン酸化膜６２と同様な工程によってシリコン窒化膜６７上に形成されることができる。次いで、第５のシリコン酸化膜６８ａには、第２の導電部材７０ａが形成されるべき領域に凹部６９ａを形成する。凹部６９ａは、フォトリソグラフィック法およびドライエッチング法を採用して、シリコン窒化膜６７をエッチングにより除去し導電体６６ａに到達するように形成される。凹部６９ａには、第１の導電部材６６と同様な方法で第２の導電部材７０ａを形成することができる。このように形成された第５のシリコン酸化膜６８ａおよび第２の導電部材７０ａは、例えばＣＭＰ法といった平坦化法を利用して平坦化される。
【００５３】
引き続いて、第６のシリコン酸化膜６８ｂ内に第３の導電部材７０ｂをシングルダマシン法によって形成する。第６のシリコン酸化膜６８ｂおよび第３の導電部材７０ｂは、既に説明された第５のシリコン酸化膜６８ａおよび第２の導電部材７０ａと同様な工程によって凹部６９ｂを埋め込むことによって形成されることができるので、その詳細な説明を省略する。しかしながら、第６のシリコン酸化膜６８ａおよび第３の導電部材７０ａは、第５のシリコン酸化膜６８ａおよび第２の導電部材７０ａとそれぞれ異なる構造を有することができ、また異なる工程によって形成されることができる。
【００５４】
図１０参照すると、平坦化された第６のシリコン酸化膜６８および第２の導電部材７０が示されている。これらの表面には、第４のシリコン窒化膜７２が形成されている。第４のシリコン窒化膜７２は、例えば、ＣＶＤ法を用いて５０ｎｍ以上１００ｎｍ以下の厚さに形成される。
【００５５】
図１０を参照しながら開口部の形成について説明する。まず、第３のシリコン窒化膜６０に到達する開口部７４を形成する。開口部７４は、第１および第２の導電部６６、７０が設けられている第１の領域とは異なる第２の領域に形成される。
【００５６】
開口部７４を形成するために、フォトリソグラフィック法を利用して所定の孔を有するマスク層を形成する。このマスク層をエッチングマスクにして、シリコン酸化膜６２、６８およびシリコン窒化膜７６をシリコン窒化膜６０に到達するまでエッチングを行う。エッチングは、第３のシリコン窒化膜６０に対する選択比が高い条件でシリコン酸化膜６２、６８を除去する。この選択比の条件が満たされる限りにおいて、ドライエッチングおよびウエットエッチングの少なくともいずれかを用いることができる。この選択比の条件が満たされていれば、多少のオバーエッチングが生じても、開口部７４は第１のシリコン酸化膜３８および素子分離膜３０ａ〜３０ｃに到達することがない。図１０に示された開口部は、ドライエッチングを用いて形成された。
【００５７】
開口部７４が形成された基板２を少なくともフッ化水素酸を含むエッチング溶液に浸す。この結果、シリコン酸化物６２、６８を含む層間膜部が除去される。図１１は、これらの酸化膜６２、６８が除去された工程の断面を示す。開口部７４は、第１の実施の形態と同様に、第４のシリコン窒化膜６０に到達するように設けられた孔、溝であることができる。
【００５８】
本実施の形態においても、第１の実施の形態と同様に、半導体デバイス１０、２０に対しては第３のシリコン窒化膜６０がエッチング停止膜として機能する。第２の導電部６６、７０ａ、７０ｂは、それぞれ、エッチング溶液にエッチングされにくい材料で形成されている。あるいは、これらの導電部材６６、７０(７０ａ、７０ｂ)は、エッチング溶液に触れる部分がエッチング溶液にエッチングされにくい材料で被覆されていることもできる。このため、シリコン酸化膜６２、６８を充分にエッチングするために必要な時間だけエッチング溶液に曝しても、半導体デバイス１０、２０、第１のシリコン酸化膜３８、埋め込みプラグ４０、および配線層４２に関する電気的特性の劣化は生じない。
【００５９】
エッチング停止膜として、シリコン窒化膜を使用する場合について説明したけれども、エッチング停止膜はシリコン窒化膜に限られることはない。エッチング停止膜は、シリコン窒化膜、ＳｉＣ膜、およびアモルファスＳｉＣ：Ｈ(α−ＳｉＣ：Ｈ)膜の少なくともいずれかを含むことができる。エッチング停止膜は、シリコン酸化膜を含む層間膜部をエッチングするためのエッチング溶液に関してシリコン酸化膜のエッチレートより小さいエッチレートを有する。
【００６０】
第２の実施の形態によれば、最下層の導電層４２が、開口部７４の位置に関係なく設けられることができる。このため、半導体デバイスを接続する配線層として利用できる。配線層４２は周囲をシリコン絶縁膜に囲まれているので、配線キャパシタンスが配線層４２に付加される。しかしながら、近接した半導体デバイスの接続に配線層４２を利用する限りにおいて、このキャパシタンスの寄与は動作速度に大きく影響しないと考えられる。また、最下層の導電層４２を開口部７４の位置に関係なく設けるので、半導体集積回路内における相互接続に対する制限を実質的に増加することはない。
【００６１】
第２に実施の形態においては、エッチング停止層である第３のシリコン窒化膜６０より下には第１の導電部が設けられ、シリコン窒化膜６０より上には第２の導電部が設けられている。
【００６２】
図１２は、図１１に対応する平面図であり、Ｉ−Ｉ断面が図１１の断面に対応する。図１２によれば、第１の導電部に含まれる埋め込みプラグ４０は矩形の形状を有し、また第１の導電部に含まれる第１の配線層４２に埋め込みプラグ４０を覆って、平面的に広がっている。第２の導電部に含まれる接続ビアプラグ６６ｂおよび導電ビア７０ａは矩形の形状を有し、また第２の導電部に含まれる第４の配線層６６ａおよび第３の導電部材７０ｂは、それぞれ接続ビアプラグ６６ｂおよび導電ビア７０ａを覆って、平面的に広がっている。
【００６３】
第１および第２の実施の形態では、ＭＯＳトランジスタといったＭＩＳ型電界効果トランジスタ(ＦＥＴ)を有する半導体集積回路について説明したけれども、本発明はこれに限定されない。ＭＯＳトランジスタに代えて、またはこれに加えてバイポーラトランジスタを有する半導体集積回路に適用することができる。
【００６４】
エッチング停止層として機能するシリコン窒化膜層より上層のシリコン酸化膜を除去するので、エッチング停止層を設ける位置に応じて低キャパシタンス化したい配線層を選択することができる。
【００６５】
【発明の効果】
本発明に係わる半導体集積回路を製造する方法によれば、基板に設けられた半導体デバイスを覆うようにエッチング停止層を形成し、この上に一層以上の導電部材および層間絶縁膜を形成した後に、エッチング停止層に到達する開口部を形成する。この開口部が形成された基板を少なくともフッ化水素酸を含む溶液に浸し、シリコン酸化物の層間膜部を除去する。シリコン酸化物で形成されている層間膜部は、フッ化水素酸を含む溶液でエッチングされるので、絶縁物に接触していない配線が形成される。このエッチングに対してエッチング停止層が保護膜として機能するので、半導体デバイスはエッチングから保護されている。また、エッチングのために利用する開口部を基板上の第２の領域に設けたので、エッチング停止層に到達する開口部を導電部に関係なく形成できる。形成された開口部の側面に層間膜部が露出するので、あらゆる深さの層間膜部の側面から順にエッチングが進行する。
【００６６】
したがって、新規な装置を利用することなく、半導体集積回路の動作速度を高速化できる半導体集積回路を製造する方法が提供された。
【図面の簡単な説明】
【図１】図１は、第１の実施の形態の示す工程断面図である。
【図２】図２は、第１の実施の形態の示す工程断面図である。
【図３】図３は、第１の実施の形態の示す工程断面図である。
【図４】図４は、第１の実施の形態の示す工程断面図である。
【図５】図５は、ウエハ上に形成されたダイナミック・ランダムアクセス・メモリの半導体チップを示す図面である。
【図６】図６は、ウエハ上に形成されたダイナミック・ランダムアクセス・メモリの半導体チップを示す図面である。
【図７】図７は、第２の実施の形態の示す工程断面図である。
【図８】図８は、第２の実施の形態の示す工程断面図である。
【図９】図９は、第２の実施の形態の示す工程断面図である。
【図１０】図１０は、第２の実施の形態の示す工程断面図である。
【図１１】図１１は、第２の実施の形態の示す工程断面図である。
【図１２】図１２は、図１１に対応する平面図であり、Ｉ−Ｉ断面における断面が図１１である。
【図１３】図１３は、半導体集積回路の動作速度を示す特性図である。
【符号の説明】
２…基板、４…Ｐ型高濃度ウエハ、６…Ｐ型エピタキシャル層、８…Ｎウエル、１０…Ｎチャネル型ＭＯＳデバイス、１２…Ｎ型ソース拡散層領域、１４…Ｎ型ドレイン拡散層領域、２０…Ｐチャネル型ＭＯＳデバイス、２２…Ｐ型ソース拡散層領域、２４…Ｐ型ドレイン拡散層領域、３０ａ、３０ｂ、３０ｃ…素子分離膜、３２…ゲート絶縁膜、３４ａ〜３４ｅ…ゲート電極層、３６…第１のシリコン窒化膜、３８…第１のシリコン酸化膜、４０…埋め込みプラグ、４２…第１の配線層、４４…第２のシリコン酸化膜、４６…埋め込みプラグ、４８…第２の配線層、５０…第３のシリコン酸化膜、５２…シリコン窒化膜、５４…埋め込みプラグ、５６…第３の配線層、５８…開口部、６０…第３のシリコン窒化膜、６２…第４のシリコン酸化膜、６４ａ、６４ｂ…凹部、６６ａ…第４の配線層、６６ｂ…接続ビアプラグ、６６ｃ…第１の導電層、６８ａ…第５のシリコン酸化膜、７０ａ…第２の導電部材(導電ビア)、６８ｂ…第５のシリコン酸化膜、７０ｂ…第３の導電部材、７２…第４のシリコン窒化膜、７４…開口部、８０…半導体チップ、８１…スクライブ領域
【発明の属する技術分野】
本発明は、半導体デバイスを相互に接続する配線を基板に備える半導体集積回路を製造する方法に関する。
【０００２】
【従来の技術】
微細化された半導体集積回路の動作を高速にするために、様々な試みが行われている。図１３に示されるように、半導体集積回路の動作速度は、微細化が進むにつれて、トランジスタで構成されるゲート自体の遅延(Intrinsic Gate Delay)に比べて、これらを接続する配線部分の遅延(Interconnect Delay)の割合が大きくなりつつある。配線部分の遅延は、配線のキャパシタンスおよび抵抗によって影響を受ける。
【０００３】
このような高速化の試みの１つとして、配線のキャパシタンスに起因する動作遅延を改善するために層間酸化膜にフッ素(Ｆ)または炭素(Ｃ)を添加して、膜自体の比誘電率を低減する方法がある。また、比誘電率を低減するためには、層間酸化膜の密度を小さくすることも有効であることが報告されている。
【０００４】
これとは異なる試みとして、層間膜の材料として炭素系の材料を用いて、Ｏ2プラズマを用いて炭素系層間膜を除去する方法もある。
【０００５】
また、層間膜の成膜条件を制御して層間膜中に空隙を設けることによって、実効的な比誘電率を下げる試みもある。
【０００６】
【発明が解決しようとする課題】
発明者は、半導体集積回路の動作速度に関するこれらの試みを検討した結果、以下のような問題点を見出した。
【０００７】
低誘電率のフッ素系酸化膜を形成するためには、層間膜形成用の従来のＣＶＤ装置とは異なる新たな装置が必要とされる。成膜のためには、この新たな装置に対して、細かな成長条件の設定およびこの条件のメンテナンスが必要である。フッ素系シリコン酸化物を層間膜に採用する限りは、比誘電率が３以下には下げることは難しい。
【０００８】
また、層間膜の材料として炭素系の材料を用いる方法では、炭素系層間膜の成長装置、および専用のＯ2プラズマ装置が新たに必要となる。
【０００９】
さらに、層間膜中に空隙を形成する方法では、ＣＶＤ法における成膜条件のメンテナンスすることが難しく、成膜条件のずれは断線および短絡といった不良に結びつく。これらの不良は長期に使用した後に発生する場合もあるので、半導体集積回路の信頼性上の観点から採用しがたい。
【００１０】
そこで、本発明は、新規な装置を利用することなく、半導体集積回路の動作速度を高速化することができる、半導体集積回路を製造する方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明は、半導体デバイスを相互に接続する配線を基板上に備える半導体集積回路を製造する方法に関する。基板は、第１の領域、および第１の領域と異なる第２の領域を主面上に有する。この方法は、(a)基板に半導体デバイスを形成する第１のステップと、(b)半導体デバイスを覆うようにエッチング停止膜を形成する第２のステップと、(c)半導体デバイスに接続された第１の導電部を形成する第３のステップと、(d)第１の導電部に接続するように第１の領域に第２の導電部と、シリコン酸化物を含む層間膜部とをエッチング停止膜上に形成する第４のステップと、(e) 層間膜部を貫通しエッチング停止膜に到達する開口部を第２の領域に形成する第５のステップと、(f)開口部が形成された基板を少なくともフッ化水素酸を含む溶液に浸し、層間膜部をエッチングする第６のステップと、を備える。
【００１２】
層間膜部は、シリコン酸化物といったシリコン系絶縁膜を含んでいる。シリコン酸化膜をエッチング可能な溶液で層間膜部のエッチングを行うと、このエッチングに対してエッチング停止膜が層間膜のエッチングに対する保護層として機能する。このため、このエッチング停止膜に覆われた半導体デバイスはエッチングから保護される。また、エッチングのために利用する開口部を基板上の第２の領域に設けたので、エッチング停止膜に到達する開口部を第２の導電部に遮られることなく形成できる。形成された開口部の側面に層間膜部が露出するので、あらゆる深さの層間膜部の側面からエッチングが進行する。
【００１３】
本発明は、以下のステップを含むことができる。
【００１４】
本発明に係わる半導体集積回路を製造する方法では、第３のステップは、(c1)半導体デバイスに直接に接続された導電コンタクトを形成するステップ、(c2)導電コンタクトに接続された配線層を形成するステップを含むことができる。このようなステップを備えるので、第１の導電部は、導電コンタクト及び配線層を含む。
【００１５】
本発明に係わる半導体集積回路を製造する方法では、第４のステップは、(d1)少なくとも一層の配線層、少なくとも一層の配線層および第１の導電部の間の各々に少なくとも一層のシリコン酸化膜、並びに少なくとも一層の配線層および第１の導電部を接続するように少なくとも一層のシリコン絶縁膜に導電ビア、を形成するステップを含むことができる。
【００１６】
このようなステップを備えるので、第２の導電部は、少なくとも一層の配線層および導電ビアを含むことができ、層間膜部は少なくとも一層の配線層および第１の導電部との間に少なくともシリコン酸化膜を含む。第２の導線部は任意のレベルの配線層を含むことができる。
【００１７】
また、配線層は、銅を主要構成材料として含むことができ、導電ビアおよび導電コンタクトは、タングステンを主要構成材料として含むことができる。
【００１８】
本発明に係わる半導体集積回路を製造する方法では、第４のステップでは、層間膜部に第２の導電部をダマシン法によって形成することができる。ダマシン法には、シングルダマシン法およびデュアルダマシン法が含まれる。
【００１９】
ダマシン法によれば、まず、下に横たわる導電体を覆うようにシリコン酸化膜に形成する。次いで、下地の導電体に到達する凹部をこのシリコン酸化膜に形成し、この凹部内に別の導電体を形成することができる。別の導電体には、ビア導電体および配線導電体の少なくともいずれかが含まれる。凹部には、ビア導電体が埋め込まれるように設けられた第１の凹部および配線導電体が埋め込まれるように設けられた第２の凹部の少なくともいずれかを含む。ビア導電体および配線導電体は同一工程で埋め込まれることができる。
【００２０】
第２の導電部は、配線導電体およびビア導電体から成る導電レベルを少なくとも１つを含むことができる。層間膜部は、この導電レベルの数の２倍のシリコン系絶縁物層を含むことができる。あるいは、第２の導電部は、配線導電部およびビア導電部から成る一体の導電体を少なくとも１つを含むことができる。層間膜部は、このレベル数に対応した数の導電体が埋め込まれるべきシリコン系絶縁物層を含むことができる。
【００２１】
本発明に係わる半導体集積回路を製造する方法では、第２のステップにおいて、エッチング停止膜を第１の導電部上に形成することができる。これによって、エッチング停止膜の下に設けられた第１の導電部は、エッチングに曝されることはない。第１の導電部は、開口部が形成される位置に関係なく設けられることができる。またエッチング停止膜の下層に設けられた第１の導電部には、エッチング溶液にエッチングされる材料を適用することができる。第１の導電層は、任意の数の配線層を備えることができる。
【００２２】
本発明に係わる半導体集積回路を製造する方法では、第３のステップにおいて、エッチング停止膜を貫通して半導体デバイスと接続するように第１の導電部を形成することができる。このような形態は、セルフアラインコンタクトを採用するために用いられるシリコン窒化膜をエッチング停止膜として利用する場合に好適である。
【００２３】
本発明に係わる半導体集積回路を製造する方法では、基板は、それぞれが半導体集積回路を含む複数の半導体チップ領域と、それぞれの半導体チップ領域の周囲に設けられたスクライブ領域とを含むことができる。このような基板において、第５のステップは、開口部をスクライブ領域および半導体チップ領域の少なくともいずれかに形成するステップを有することができる。
【００２４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する、同一の部分には、可能な場合には同一の符号を付して重複する説明を省略する。
【００２５】
引き続く説明において、ＭＯＳデバイスを有する半導体集積回路に本発明を適用した場合について説明するけれども、本発明は、このようなデバイスに限定されることはない。
【００２６】
図１〜図４は、本発明に係わる第１の実施の形態の示す工程断面図である。
【００２７】
図１を参照すると、基板２は、Ｐ型高濃度ウエハ４上にＰ型エピタキシャル層６を有する。基板２には、Ｎチャネル型ＭＯＳデバイス１０およびＰチャネル型ＭＯＳデバイス２０が形成されている。
【００２８】
Ｎチャネル型デバイス１０は、Ｐ型エピタキシャル層６の表層に形成される。Ｐチャネル型デバイス２０を形成するための領域を含むようにＮウエル８を形成する。Ｎチャネル型デバイス１０およびＰチャネル型デバイス２０のそれぞれを分離するための素子分離膜３０ａ、３０ｂ、３０ｃを形成する。これらの素子分離膜３０ａ〜３０ｃに囲まれた領域は、デバイス形成領域となる。Ｎチャネル型デバイス１０は、素子分離膜３０ａ、３０ｂの間に設けられる。Ｐチャネル型デバイス１０は、素子分離膜３０ｂ、３０ｃの間に設けられる。
【００２９】
デバイス形成領域にゲート絶縁膜３２を形成する。ゲート絶縁膜３２上にポリサイド構造を有するゲート電極３４ａ〜３４ｅを形成する。ゲート電極３４ａ、３０ｂ直下の領域１８、２８には、ゲート電極形成前にしきい値等を制御するためにイオン注入を行って不純物を導入している。ゲート電極３４ａ、３４ｂを形成した後に、ゲート電極３４ａと自己整合的にＮ型ソース拡散層領域１２およびＮ型ドレイン拡散層領域１４を形成する。ゲート電極３４ｂに自己整合的にＰ型ソース拡散層領域２２およびＰ型ドレイン拡散層領域２４を形成する。
【００３０】
続いて、Ｓｉ3Ｎ4膜といった第１のシリコン窒化膜３６を基板２上に形成する。エッチング停止膜として利用される第１のシリコン窒化膜３６は、例えば、ＣＶＤ法を用いて３０ｎｍ以上１００ｎｍ以下の厚さに形成される。この第１のシリコン窒化膜３６は、セルフアラインコンタクト形成に用いられるエッチング停止層と兼用されることができる。
【００３１】
次いで、ＢＰＳＧ膜といった第１のシリコン酸化膜３８を第１のシリコン窒化膜３６上に形成する。第１のシリコン酸化膜３８は、例えばＣＶＤ法を用いて５００ｎｍ以上１０００ｎｍ以下の厚さに形成される。この後、第１のシリコン酸化膜３８および第１のシリコン窒化膜３６を貫通し基板２の表面およびゲート電極に到達するように設けられたコンタクト孔を形成する。これらのコンタクト孔は、例えば、フォトリソグラフィック法およびドライエッチング法を用いて形成される。形成されたコンタクト孔には、タングステン(Ｗ)プラグといった埋め込みプラグ４０を形成する。タングステンの埋め込みに先だって、ＴｉＷ膜をコンタクト孔の底面および側面に形成することができる。ＴｉＷ膜は、例えば、スパッタリング法で形成されることができ、またＷプラグは、例えば、ＣＶＤ法で形成されることができる。埋め込みプラグ４０を形成した後に、ＣＭＰ法を用いてシリコン酸化膜３８および埋め込みプラグ４０を平坦化する。
【００３２】
平坦化されたシリコン酸化膜３８上に第１の配線層４２を形成する。第１の配線層４２は、例えば、ＴｉＷ膜、Ｗ膜、ＴｉＷ膜の３層を、それぞれスパッタリング法、ＣＶＤ法、スパッタリング法を用いて形成した後にフォトリソグラフィック法およびドライエッチング法によって所定の配線形状を形成することによって得られる。第１の配線層４２は、５００ｎｍ以上１０００ｎｍ以下の厚さを有する。
【００３３】
図２を参照しながら、さらに上層の配線層の形成について説明する。第１のシリコン酸化膜３８および第１の配線層４２上に、第２のシリコン酸化膜４４、埋め込みプラグ４６、および第２の配線層４８を形成する。これらの形成は、第１のシリコン酸化膜３８、埋め込みプラグ４０、および第１の配線層４２とほぼ同様に行うことができる。しかしながら、これと異なる形成方法を採用することができる。形成された第２のシリコン酸化膜４４は５００ｎｍ以上２０００ｎｍ以下の厚さを有し、第１の配線層４８は５００ｎｍ以上１０００ｎｍ以下の厚さを有する。
【００３４】
次いで、第２のシリコン酸化膜４４および第２の配線層４８上に、第３のシリコン酸化膜５０を形成する。第３のシリコン酸化膜５０は、例えば、ＣＶＤ法によって５００ｎｍ以上２０００ｎｍ以下の厚さに形成される。引き続いて、第３のシリコン酸化膜５０上にシリコン窒化膜５２を形成する。第３のシリコン酸化膜５０およびシリコン窒化膜５２内には、第２の配線層に４８に到達するようにビア孔を設ける。これらのビア孔は、例えば、フォトリソグラフィック法およびドライエッチング法を用いて形成される。形成されたビア孔には、タングステン(Ｗ)プラグといった埋め込みプラグ５４を形成する。コンタクト孔の場合と同様に、タングステンの埋め込みに先だって、ＴｉＷ膜をコンタクト孔の底面および側面に形成することができる。埋め込みプラグ５４を形成した後に、ＣＭＰ法を用いてシリコン窒化膜５２および埋め込みプラグ５２を平坦化する。
【００３５】
続いて、平坦化された第２のシリコン窒化膜５２上に第３の配線層５６を形成する。第３の配線層５６は、第１の配線層４２と同様の構造を有することができる。しかしながら、これに限定されることはない。第３の配線層５６は、例えば５００ｎｍ以上２０００ｎｍ以下の厚さを有する。
【００３６】
図３を参照しながら、開口部の形成について説明する。まず、第１のシリコン窒化膜３６に到達する開口部５８を形成する。開口部５８は、第１〜第３の配線層４２，４８、５６および埋め込みプラグ４０、４６、５４が設けられている第１の領域とは異なる第２の領域に形成される。
【００３７】
開口部５８を形成するために、フォトリソグラフィック法を利用して所定の孔を有するマスク層を形成する。このマスク層をエッチングマスクにして、まず、シリコン窒化膜５２をエッチングする。次いで、第１のシリコン窒化膜３６に到達するまでシリコン酸化膜３８、４４，５０のエッチングを行う。エッチングは、シリコン酸化膜３８、４４，５０に対する第１のシリコン窒化膜３６の選択比が高い条件で行われる。この選択比の条件が満たされる限りにおいて、ドライエッチングおよびウエットエッチングの少なくともいずれかを用いることができる。この選択比の条件が満たされていれば、多少のオバーエッチングが生じても、開口部５８は素子分離膜３０ａ〜３０ｃに到達することがない。さらに、開口部５８が形成されるべき領域には、ダミーゲート電極３４ｅを設けることができる。これによって、オバーエッチングに対するマージンが増す。図３に示された開口部は、ドライエッチングを用いて形成された。
【００３８】
開口部５８が形成された基板２を少なくともフッ化水素酸を含むエッチング溶液に浸す。この結果、シリコン酸化物を含む層間膜部３８、４４，５０が除去される。これらの酸化膜３８、４４，５０が除去された工程の断面を図４に示す。シリコン酸化膜３８、４４，５０の除去に好適な溶液は、フッ化水素酸(ＨＦ)溶液、またはフッ化アンモニウム含有のバッファードフッ酸(BOE)である。これらの溶液を用いて、例えば常温(例示すれば、２０℃以上２５℃以下)で被エッチング酸化膜がエッチングにより除去される条件をエッチング時間およびエッチング溶液濃度の少なくともいずれかで調整する。
【００３９】
開口部５８は、第１のシリコン窒化膜３６に到達するように設けられた孔、溝であることができる。
【００４０】
半導体デバイス１０、２０に対しては第１のシリコン窒化膜３６がエッチング停止層として機能する。また、各埋め込みプラグ４０、４６、５４および各配線層４２、４８、５６は、それぞれ、エッチング溶液にエッチングされにくい材料で形成されている。あるいは、各埋め込みプラグ４０、４６、５４および各配線層４２、４８、５６は、エッチング溶液に触れる部分がエッチング溶液にエッチングされにくい材料で形成されていることもできる。このため、シリコン酸化膜３８、４４，５０を充分にエッチングするために必要な時間だけエッチング溶液に曝しても、半導体デバイス１０、２０、各埋め込みプラグ４０、４６、５４および各配線層４２、４８、５６に関する電気的特性の劣化は生じない。
【００４１】
なお、シリコン窒化膜５２および第３の配線層５６上にプラズマＳｉＮ膜(シリコン窒化膜)、プラズマシリコン酸化膜(ｐ−ＳｉＯ膜)およびプラズマシリコン酸化窒化膜(ｐ−ＳｉＯＮ膜)といったパッシベーション膜を形成することもできる。
【００４２】
図５および図６は、ウエハ上に形成されたダイナミック・ランダムアクセス・メモリの半導体チップを示す図面である。半導体チップ８０は、４辺をスクライブ領域８１に囲まれている。スクライブ領域８１の中心線８２ａ及び８２ｂの距離は、Ｙ方向のチップサイズを表している。スクライブ領域８１の中心線８２ｃ及び８２ｄの距離は、Ｘ方向のチップサイズを表している。
【００４３】
図５および図６において、開口部５８が形成されるべき領域を示す斜線で示す。図５を参照すると、斜線部分８４がスクライブ領域８１に設けられている。また、図６を参照すると、配線が形成されない半導体チップ領域内に斜線部分８６が設けられている。図６では、斜線部分８６は、長いチップ辺に沿って半導体チップの中央に１本、長いチップ辺に交差する短いチップ辺の沿って半導体チップの中央部および両側辺の２本、それぞれ設けられている。
【００４４】
図５および図６に第２の領域になるべき部分を例示したけれども、第２の領域は、第２の導電部が形成されている第１の領域と異なる領域であるということによって規定される。したがって、図５および図６における第２の領域部分は、例示のためにのみ示されている。
【００４５】
図７〜図１１は、本発明に係わる第２の実施の形態の示す工程断面図である。
【００４６】
図７を参照すると、基板２は、Ｐ型高濃度ウエハ４上にＰ型エピタキシャル層６を有する。基板２には、Ｎチャネル型ＭＯＳデバイス１０およびＰチャネル型ＭＯＳデバイス２０が形成されている。Ｎチャネル型デバイス１０およびＰチャネル型デバイス２０は、図１に示された第１の実施の形態と同様の構造を有する。第１のシリコン窒化膜３６に関する点を除いて、第１の酸化膜３８、埋め込みプラグ４０、および第１の配線層４２の形成に関しては、第１の実施の形態と同一の工程を有する。これらについては同一の番号を付して、重複する説明を省略する。
【００４７】
引き続き、図７を参照しながら説明を行う。第１の配線層４２および第１のシリコン酸化膜３８を覆うように、Ｓｉ3Ｎ4膜といった第３のシリコン窒化膜６０を形成する。このため、本実施の形態においては、機能的な役割において、第１の実施の形態における第１のシリコン窒化膜３６には、第３のシリコン窒化膜６０が対応している。しかしながら、第３のシリコン窒化膜６０は、第１の配線層４２と半導体デバイス１０、２０との間に設けられていない。シリコン窒化膜６０は、例えば、ＣＶＤ法を用いて５０ｎｍ以上１００ｎｍ以下の厚さに形成される。
【００４８】
図８を参照しながら、引き続く工程を説明する。第３のシリコン窒化膜６０上に第４のシリコン酸化膜６２を形成する。本実施の形態では、デュアルダマシン法を用いて配線およびビアプラグを一括して形成するので、第４のシリコン酸化膜６２は、第１の配線層４２の段差並びに接続ビアプラグおよび配線の高さの総和よりも厚く形成される。第４のシリコン酸化膜６２は、例えば、ＣＶＤ法を用いて５００ｎｍ以上２０００ｎｍ以下の厚さに形成される。なお、シングルダマシン法を適用することもできる。
【００４９】
堆積された第４のシリコン酸化膜６２には、まず、フォトリソグラフィック法およびドライエッチング法を利用して、第４の配線層６６ａが形成されるべき部分に凹部６４ａを形成する。凹部６４ａは、後の工程において導電材料で埋め込まれるので、この配線層６６ａの厚さおよび幅を反映した形状を有する。次いで、再び、フォトリソグラフィック法およびドライエッチング法を利用して、第１の配線層４２と第４の配線層６６ａとを電気的に接続する接続ビアプラグ６６ｂが形成されるべき部分に凹部６４ｂを形成する。凹部６４ｂは、後の工程において凹部６４ａと同じ工程において導電材料で埋め込まれるので、接続ビアプラグ６６ｂの高さおよび開口サイズを反映した形状を有する。凹部６４ｂは、凹部６４ａの底面から第１の配線層４２の上面に到達するような深さに形成される。例示すれば、凹部６４ａの深さは５００ｎｍ以上１０００ｎｍ以下程度であり、凹部６４ｂの深さは５００ｎｍ以上１０００ｎｍ以下程度である。なお、第４のシリコン酸化膜６２は、凹部６４ａおよび凹部６４ｂとの境界にシリコン窒化膜を挟むことができる。これによって、それぞれの凹部の深さに対する制御性が増す。
【００５０】
図９を参照すると、凹部６４ａおよび６４ｂが導電体で埋め込まれている。この埋め込みは以下の順序で行われる。ます、第１の導電層６６ｃ、例えばＴａＮ膜またはＴａＳｉＮ膜といった拡散障壁層または密着層を全面に形成する。第１の導電層６６ｃは、例えばスパッタリング法を用いて３０ｎｍ以上１００ｎｍ以下程度の厚さにを堆積される。これによって、凹部６４ａ、６４ｂの底面および側面には、第１の導電層６６ｃが形成される。次いで、銅(Ｃｕ)といった導電体で凹部６４ａ、６４ｂを埋め込み、第２の導電層６６ａを形成する。Ｃｕの導電体は、例えばスパッタリング法を用いて５０ｎｍ以上１００ｎｍ以下程度の厚さのシード層を形成した後に、電解メッキ法より１μｍ以上５μｍ以下程度の厚さに成膜される。導電体の厚さは、凹部６６ａ、６６ｂを埋め込む程度の厚さに加えて、後の工程において平坦化を行うことができる程度の厚さであることが好ましい。第４の配線層６６ａおよび接続ビアプラグ６６ｂは、その機能上から別個の工程で形成される別個の部材のように表現されているけれども、上記の説明から明らかなように、第４の配線層６６ａおよび接続ビアプラグ６６ｂは同一の工程で一緒の形成される第１の導電部材６６である。
【００５１】
このように形成された第４のシリコン酸化膜６２および第１の導電部材６６は、例えばＣＭＰ法といった平坦化法を利用して、図９に示されるように平坦化される。平坦化された第４のシリコン酸化膜６２および導電部材６６上には、薄いシリコン窒化膜６７が形成されることができる。
【００５２】
引き続いて、第５のシリコン酸化膜６８ａ内に第２の導電部材７０ａをシングルダマシン法によって形成する。まず、第５のシリコン酸化膜６８ａは、既に説明された第５のシリコン酸化膜６２と同様な工程によってシリコン窒化膜６７上に形成されることができる。次いで、第５のシリコン酸化膜６８ａには、第２の導電部材７０ａが形成されるべき領域に凹部６９ａを形成する。凹部６９ａは、フォトリソグラフィック法およびドライエッチング法を採用して、シリコン窒化膜６７をエッチングにより除去し導電体６６ａに到達するように形成される。凹部６９ａには、第１の導電部材６６と同様な方法で第２の導電部材７０ａを形成することができる。このように形成された第５のシリコン酸化膜６８ａおよび第２の導電部材７０ａは、例えばＣＭＰ法といった平坦化法を利用して平坦化される。
【００５３】
引き続いて、第６のシリコン酸化膜６８ｂ内に第３の導電部材７０ｂをシングルダマシン法によって形成する。第６のシリコン酸化膜６８ｂおよび第３の導電部材７０ｂは、既に説明された第５のシリコン酸化膜６８ａおよび第２の導電部材７０ａと同様な工程によって凹部６９ｂを埋め込むことによって形成されることができるので、その詳細な説明を省略する。しかしながら、第６のシリコン酸化膜６８ａおよび第３の導電部材７０ａは、第５のシリコン酸化膜６８ａおよび第２の導電部材７０ａとそれぞれ異なる構造を有することができ、また異なる工程によって形成されることができる。
【００５４】
図１０参照すると、平坦化された第６のシリコン酸化膜６８および第２の導電部材７０が示されている。これらの表面には、第４のシリコン窒化膜７２が形成されている。第４のシリコン窒化膜７２は、例えば、ＣＶＤ法を用いて５０ｎｍ以上１００ｎｍ以下の厚さに形成される。
【００５５】
図１０を参照しながら開口部の形成について説明する。まず、第３のシリコン窒化膜６０に到達する開口部７４を形成する。開口部７４は、第１および第２の導電部６６、７０が設けられている第１の領域とは異なる第２の領域に形成される。
【００５６】
開口部７４を形成するために、フォトリソグラフィック法を利用して所定の孔を有するマスク層を形成する。このマスク層をエッチングマスクにして、シリコン酸化膜６２、６８およびシリコン窒化膜７６をシリコン窒化膜６０に到達するまでエッチングを行う。エッチングは、第３のシリコン窒化膜６０に対する選択比が高い条件でシリコン酸化膜６２、６８を除去する。この選択比の条件が満たされる限りにおいて、ドライエッチングおよびウエットエッチングの少なくともいずれかを用いることができる。この選択比の条件が満たされていれば、多少のオバーエッチングが生じても、開口部７４は第１のシリコン酸化膜３８および素子分離膜３０ａ〜３０ｃに到達することがない。図１０に示された開口部は、ドライエッチングを用いて形成された。
【００５７】
開口部７４が形成された基板２を少なくともフッ化水素酸を含むエッチング溶液に浸す。この結果、シリコン酸化物６２、６８を含む層間膜部が除去される。図１１は、これらの酸化膜６２、６８が除去された工程の断面を示す。開口部７４は、第１の実施の形態と同様に、第４のシリコン窒化膜６０に到達するように設けられた孔、溝であることができる。
【００５８】
本実施の形態においても、第１の実施の形態と同様に、半導体デバイス１０、２０に対しては第３のシリコン窒化膜６０がエッチング停止膜として機能する。第２の導電部６６、７０ａ、７０ｂは、それぞれ、エッチング溶液にエッチングされにくい材料で形成されている。あるいは、これらの導電部材６６、７０(７０ａ、７０ｂ)は、エッチング溶液に触れる部分がエッチング溶液にエッチングされにくい材料で被覆されていることもできる。このため、シリコン酸化膜６２、６８を充分にエッチングするために必要な時間だけエッチング溶液に曝しても、半導体デバイス１０、２０、第１のシリコン酸化膜３８、埋め込みプラグ４０、および配線層４２に関する電気的特性の劣化は生じない。
【００５９】
エッチング停止膜として、シリコン窒化膜を使用する場合について説明したけれども、エッチング停止膜はシリコン窒化膜に限られることはない。エッチング停止膜は、シリコン窒化膜、ＳｉＣ膜、およびアモルファスＳｉＣ：Ｈ(α−ＳｉＣ：Ｈ)膜の少なくともいずれかを含むことができる。エッチング停止膜は、シリコン酸化膜を含む層間膜部をエッチングするためのエッチング溶液に関してシリコン酸化膜のエッチレートより小さいエッチレートを有する。
【００６０】
第２の実施の形態によれば、最下層の導電層４２が、開口部７４の位置に関係なく設けられることができる。このため、半導体デバイスを接続する配線層として利用できる。配線層４２は周囲をシリコン絶縁膜に囲まれているので、配線キャパシタンスが配線層４２に付加される。しかしながら、近接した半導体デバイスの接続に配線層４２を利用する限りにおいて、このキャパシタンスの寄与は動作速度に大きく影響しないと考えられる。また、最下層の導電層４２を開口部７４の位置に関係なく設けるので、半導体集積回路内における相互接続に対する制限を実質的に増加することはない。
【００６１】
第２に実施の形態においては、エッチング停止層である第３のシリコン窒化膜６０より下には第１の導電部が設けられ、シリコン窒化膜６０より上には第２の導電部が設けられている。
【００６２】
図１２は、図１１に対応する平面図であり、Ｉ−Ｉ断面が図１１の断面に対応する。図１２によれば、第１の導電部に含まれる埋め込みプラグ４０は矩形の形状を有し、また第１の導電部に含まれる第１の配線層４２に埋め込みプラグ４０を覆って、平面的に広がっている。第２の導電部に含まれる接続ビアプラグ６６ｂおよび導電ビア７０ａは矩形の形状を有し、また第２の導電部に含まれる第４の配線層６６ａおよび第３の導電部材７０ｂは、それぞれ接続ビアプラグ６６ｂおよび導電ビア７０ａを覆って、平面的に広がっている。
【００６３】
第１および第２の実施の形態では、ＭＯＳトランジスタといったＭＩＳ型電界効果トランジスタ(ＦＥＴ)を有する半導体集積回路について説明したけれども、本発明はこれに限定されない。ＭＯＳトランジスタに代えて、またはこれに加えてバイポーラトランジスタを有する半導体集積回路に適用することができる。
【００６４】
エッチング停止層として機能するシリコン窒化膜層より上層のシリコン酸化膜を除去するので、エッチング停止層を設ける位置に応じて低キャパシタンス化したい配線層を選択することができる。
【００６５】
【発明の効果】
本発明に係わる半導体集積回路を製造する方法によれば、基板に設けられた半導体デバイスを覆うようにエッチング停止層を形成し、この上に一層以上の導電部材および層間絶縁膜を形成した後に、エッチング停止層に到達する開口部を形成する。この開口部が形成された基板を少なくともフッ化水素酸を含む溶液に浸し、シリコン酸化物の層間膜部を除去する。シリコン酸化物で形成されている層間膜部は、フッ化水素酸を含む溶液でエッチングされるので、絶縁物に接触していない配線が形成される。このエッチングに対してエッチング停止層が保護膜として機能するので、半導体デバイスはエッチングから保護されている。また、エッチングのために利用する開口部を基板上の第２の領域に設けたので、エッチング停止層に到達する開口部を導電部に関係なく形成できる。形成された開口部の側面に層間膜部が露出するので、あらゆる深さの層間膜部の側面から順にエッチングが進行する。
【００６６】
したがって、新規な装置を利用することなく、半導体集積回路の動作速度を高速化できる半導体集積回路を製造する方法が提供された。
【図面の簡単な説明】
【図１】図１は、第１の実施の形態の示す工程断面図である。
【図２】図２は、第１の実施の形態の示す工程断面図である。
【図３】図３は、第１の実施の形態の示す工程断面図である。
【図４】図４は、第１の実施の形態の示す工程断面図である。
【図５】図５は、ウエハ上に形成されたダイナミック・ランダムアクセス・メモリの半導体チップを示す図面である。
【図６】図６は、ウエハ上に形成されたダイナミック・ランダムアクセス・メモリの半導体チップを示す図面である。
【図７】図７は、第２の実施の形態の示す工程断面図である。
【図８】図８は、第２の実施の形態の示す工程断面図である。
【図９】図９は、第２の実施の形態の示す工程断面図である。
【図１０】図１０は、第２の実施の形態の示す工程断面図である。
【図１１】図１１は、第２の実施の形態の示す工程断面図である。
【図１２】図１２は、図１１に対応する平面図であり、Ｉ−Ｉ断面における断面が図１１である。
【図１３】図１３は、半導体集積回路の動作速度を示す特性図である。
【符号の説明】
２…基板、４…Ｐ型高濃度ウエハ、６…Ｐ型エピタキシャル層、８…Ｎウエル、１０…Ｎチャネル型ＭＯＳデバイス、１２…Ｎ型ソース拡散層領域、１４…Ｎ型ドレイン拡散層領域、２０…Ｐチャネル型ＭＯＳデバイス、２２…Ｐ型ソース拡散層領域、２４…Ｐ型ドレイン拡散層領域、３０ａ、３０ｂ、３０ｃ…素子分離膜、３２…ゲート絶縁膜、３４ａ〜３４ｅ…ゲート電極層、３６…第１のシリコン窒化膜、３８…第１のシリコン酸化膜、４０…埋め込みプラグ、４２…第１の配線層、４４…第２のシリコン酸化膜、４６…埋め込みプラグ、４８…第２の配線層、５０…第３のシリコン酸化膜、５２…シリコン窒化膜、５４…埋め込みプラグ、５６…第３の配線層、５８…開口部、６０…第３のシリコン窒化膜、６２…第４のシリコン酸化膜、６４ａ、６４ｂ…凹部、６６ａ…第４の配線層、６６ｂ…接続ビアプラグ、６６ｃ…第１の導電層、６８ａ…第５のシリコン酸化膜、７０ａ…第２の導電部材(導電ビア)、６８ｂ…第５のシリコン酸化膜、７０ｂ…第３の導電部材、７２…第４のシリコン窒化膜、７４…開口部、８０…半導体チップ、８１…スクライブ領域
Claims (10)
- 複数の半導体デバイスを接続する配線を基板上に備える半導体集積回路を製造する方法であって、前記基板は、第１の領域および前記第１の領域と異なる第２の領域を有し、
前記複数の半導体デバイスを前記基板に形成するとともに、前記第２の領域にダミーパターンを形成する第１のステップと、
前記複数の半導体デバイスを覆うようにエッチング停止膜を形成する第２のステップと、
前記複数の半導体デバイスを接続するように第１の導電部を形成する第３のステップと、
前記第１の導電部を接続するように前記第１の領域に第２の導電部と、シリコン酸化物を含む層間膜部とを前記エッチング停止膜上に形成する第４のステップと、
前記層間膜部を貫通し前記エッチング停止膜に到達する開口部を前記第２の領域の前記ダミーパターンの上面に形成する第５のステップと、
前記開口部が形成された前記基板を少なくともフッ化水素酸を含む溶液に浸し、前記層間膜部をエッチングする第６のステップと、
を備える半導体集積回路を製造する方法。 - 第３のステップは、前記半導体デバイスに直接に接続された導電コンタクトと、前記導電コンタクトに接続された配線層とを形成するステップを備え、
前記第１の導電部は前記導電コンタクトおよび前記配線層を含む、請求項１に記載の半導体集積回路を製造する方法。 - 第４のステップは、少なくとも一層の配線層、前記少なくとも一層の配線層および前記第１の導電部の間の各々に少なくとも一層のシリコン酸化膜、並びに前記少なくとも一層の配線層および前記第１の導電部を接続するように前記少なくとも一層のシリコン酸化膜に設けられた導電ビアを形成するステップを含み、
前記第２の導電部は、前記少なくとも一層の配線層および前記導電ビアを含み、前記層間膜部は、前記少なくとも１層のシリコン酸化膜を含む、請求項１または請求項２に記載の半導体集積回路を製造する方法。 - 前記配線層は銅を主要構成材料として含み、前記導電ビアはタングステンを主要構成材料として含む、請求項３に記載の半導体集積回路を製造する方法。
- 前記第４のステップでは、前記層間膜部に前記第２の導電部をダマシン法によって形成する、請求項１〜請求項４のいずれかに記載の半導体集積回路を製造する方法。
- 前記基板は、前記半導体集積回路を含む半導体チップ領域と半導体チップ領域の周囲に設けられたスクライブ領域とを含み、
前記第５のステップは、前記開口部を前記スクライブ領域に形成するステップを有する、請求項１〜請求項５のいずれかに記載の半導体集積回路を製造する方法。 - 前記基板は、前記半導体集積回路を含む半導体チップ領域と半導体チップ領域の周囲に設けられたスクライブ領域とを含み、
前記第５のステップは、前記開口部を前記半導体チップ領域に形成するステップを有する、請求項１〜請求項５のいずれかに記載の半導体集積回路を製造する方法。 - 前記第２のステップでは、前記エッチング停止膜を前記第１の導電部上に形成する、請求項１〜７のいずれかに記載の半導体集積回路を製造する方法。
- 前記第３のステップでは、前記エッチング停止膜を貫通して前記半導体デバイスと接続するように前記第１の導電部を形成する、請求項１〜７のいずれかに記載の半導体集積回路を製造する方法。
- 前記開口部は、前記エッチング停止膜に到達する孔および溝の少なくともいずれかである、請求項１〜請求項９に記載の半導体集積回路を製造する方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29114699A JP5156155B2 (ja) | 1999-10-13 | 1999-10-13 | 半導体集積回路を製造する方法 |
| TW089121368A TW473973B (en) | 1999-10-13 | 2000-10-12 | Method of manufacturing semiconductor integrated circuit |
| US09/689,838 US6346475B1 (en) | 1999-10-13 | 2000-10-13 | Method of manufacturing semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29114699A JP5156155B2 (ja) | 1999-10-13 | 1999-10-13 | 半導体集積回路を製造する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001110745A JP2001110745A (ja) | 2001-04-20 |
| JP5156155B2 true JP5156155B2 (ja) | 2013-03-06 |
Family
ID=17765048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29114699A Expired - Fee Related JP5156155B2 (ja) | 1999-10-13 | 1999-10-13 | 半導体集積回路を製造する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6346475B1 (ja) |
| JP (1) | JP5156155B2 (ja) |
| TW (1) | TW473973B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3430091B2 (ja) * | 1999-12-01 | 2003-07-28 | Ｎｅｃエレクトロニクス株式会社 | エッチングマスク及びエッチングマスクを用いたコンタクトホールの形成方法並びにその方法で形成した半導体装置 |
| US6514850B2 (en) * | 2001-01-31 | 2003-02-04 | Applied Materials, Inc. | Interface with dielectric layer and method of making |
| KR100420122B1 (ko) * | 2001-07-21 | 2004-03-02 | 삼성전자주식회사 | 강유전체 메모리 장치 및 그 제조방법 |
| US7067862B2 (en) * | 2002-08-02 | 2006-06-27 | Unity Semiconductor Corporation | Conductive memory device with conductive oxide electrodes |
| TWI282814B (en) * | 2002-09-13 | 2007-06-21 | Daikin Ind Ltd | Etchant and etching method |
| US7071532B2 (en) * | 2003-09-30 | 2006-07-04 | International Business Machines Corporation | Adjustable self-aligned air gap dielectric for low capacitance wiring |
| WO2005059957A2 (en) * | 2003-12-12 | 2005-06-30 | Great Wall Semiconductor Corporation | Metal interconnect system and method for direct die attachment |
| US7157365B2 (en) * | 2004-05-10 | 2007-01-02 | Agere Systems Inc. | Semiconductor device having a dummy conductive via and a method of manufacture therefor |
| JP4425707B2 (ja) * | 2004-05-25 | 2010-03-03 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR100722988B1 (ko) * | 2005-08-25 | 2007-05-30 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| US7842999B2 (en) * | 2007-05-17 | 2010-11-30 | Elpida Memory, Inc. | Semiconductor memory device and method of manufacturing the same |
| US7910986B2 (en) | 2007-05-31 | 2011-03-22 | Elpida Memory, Inc. | Semiconductor memory device and data processing system |
| JP4691124B2 (ja) | 2008-03-14 | 2011-06-01 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| JP4609907B2 (ja) * | 2008-05-22 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| CN109328395B (zh) * | 2016-08-25 | 2024-02-13 | 索尼半导体解决方案公司 | 半导体装置、摄像装置及半导体装置制造方法 |
| DE112018006764T5 (de) * | 2018-01-05 | 2020-09-10 | Sony Semiconductor Solutions Corporation | Halbleitervorrichtung |
| WO2020049132A1 (en) * | 2018-09-07 | 2020-03-12 | Chemetall Gmbh | Method for treating surfaces of aluminum containing substrates |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107746A (ja) * | 1984-10-31 | 1986-05-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2546297B2 (ja) * | 1987-11-02 | 1996-10-23 | 日本電気株式会社 | 半導体記憶装置 |
| US5000818A (en) * | 1989-08-14 | 1991-03-19 | Fairchild Semiconductor Corporation | Method of fabricating a high performance interconnect system for an integrated circuit |
| JPH04212426A (ja) * | 1990-06-21 | 1992-08-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100231965B1 (ko) * | 1990-11-08 | 1999-12-01 | 클라크 3세 존 엠. | 집적 회로용 고성능 상호 접속 시스템 |
| JP3278933B2 (ja) * | 1992-11-13 | 2002-04-30 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JP2705556B2 (ja) * | 1993-12-24 | 1998-01-28 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| JPH0927545A (ja) * | 1995-07-11 | 1997-01-28 | Sony Corp | 半導体装置の製造方法 |
| JP2962272B2 (ja) * | 1997-04-18 | 1999-10-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6153490A (en) * | 1997-07-01 | 2000-11-28 | Texas Instruments Incorporated | Method for forming integrated circuit capacitor and memory |
| JP2971454B2 (ja) * | 1997-08-21 | 1999-11-08 | 松下電子工業株式会社 | 半導体装置とその製造方法 |
| US6177351B1 (en) * | 1997-12-24 | 2001-01-23 | Texas Instruments Incorporated | Method and structure for etching a thin film perovskite layer |
| TW386306B (en) * | 1998-03-09 | 2000-04-01 | Mosel Vitelic Inc | Process for increasing surface area of capacitance and structure of such a capacitance |
| KR100320957B1 (ko) * | 2000-01-27 | 2002-01-29 | 윤종용 | 반도체 장치의 컨택홀 형성 방법 |
-
1999
- 1999-10-13 JP JP29114699A patent/JP5156155B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-12 TW TW089121368A patent/TW473973B/zh not_active IP Right Cessation
- 2000-10-13 US US09/689,838 patent/US6346475B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001110745A (ja) | 2001-04-20 |
| US6346475B1 (en) | 2002-02-12 |
| TW473973B (en) | 2002-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8138036B2 (en) | Through silicon via and method of fabricating same | |
| JP4118029B2 (ja) | 半導体集積回路装置とその製造方法 | |
| US8461692B2 (en) | Semiconductor device structures including damascene trenches with conductive structures and related method | |
| US8072074B2 (en) | Semiconductor device and method of manufacturing same | |
| US6251790B1 (en) | Method for fabricating contacts in a semiconductor device | |
| KR100351687B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100582038B1 (ko) | 반도체 장치 및 그 제조 방법, 반도체 집적회로 및 그 제조 방법 | |
| JP4550185B2 (ja) | Ｄｒａｍ装置の製造方法 | |
| US6346475B1 (en) | Method of manufacturing semiconductor integrated circuit | |
| JPH0851154A (ja) | バイアをつくる方法 | |
| EP0534631B1 (en) | Method of forming vias structure obtained | |
| KR100791339B1 (ko) | 평탄화 저항 패턴을 포함하는 복합칩 반도체 소자 및 그제조 방법 | |
| JPH0214552A (ja) | 半導体装置内の下方レベルの金属に接触するように少なくとも１つの付加的なレベルの金属相互接続を形成するための方法 | |
| KR100377370B1 (ko) | 중간 레벨 배선패턴의 수가 감소된 반도체 장치 및 그 형성방법 | |
| US6576963B2 (en) | Semiconductor device having transistor | |
| KR100613283B1 (ko) | 반도체 소자의 배선 형성방법 | |
| US20030057556A1 (en) | Semiconductor device including a pad and a method of manufacturing the same | |
| US20040018754A1 (en) | Conductive contact structure and process | |
| US6025272A (en) | Method of planarize and improve the effectiveness of the stop layer | |
| KR100798270B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100562329B1 (ko) | 콘택 형성 방법 및 이를 이용한 반도체 소자 | |
| CN120511258A (zh) | 半导体结构及其形成方法 | |
| KR100195225B1 (ko) | 반도체 장치의 콘택홀 형성 방법 | |
| KR100349345B1 (ko) | 반도체 장치의 비트라인 및 그 제조방법 | |
| KR980011890A (ko) | 반도체 장치의 콘택홀 매립 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060927 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091026 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091104 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100203 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100208 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20101130 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20101210 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110412 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110810 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110817 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20111104 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120710 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120713 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120808 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120815 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120910 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120913 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121210 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151214 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |