JPS61107746A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61107746A JPS61107746A JP22918084A JP22918084A JPS61107746A JP S61107746 A JPS61107746 A JP S61107746A JP 22918084 A JP22918084 A JP 22918084A JP 22918084 A JP22918084 A JP 22918084A JP S61107746 A JPS61107746 A JP S61107746A
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- wiring
- layer
- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層構造により配線パターンを形成する方法に
係り、特（二半導体装置の製造に適用するものである。
係り、特（二半導体装置の製造に適用するものである。
従来、多層配線の形成は下層の配線層の上ζ二直接絶縁
膜を形成し、七の上Ｉ：上層の配線を形成している。と
ころが、この場合下層の配線パターンＣ；よる段差が生
ずるため製造が困難であり、特に段差部で断線の恐れが
ある。さら（：、絶縁膜の誘電率は大きいため同じ厚さ
の中空層より上層と下層の配線の交叉部での容量が大き
くなる。また配線の金属の上（二Ｓｉｎ、等の絶縁膜ヲ
つ（する場合、金属の上ではＳｉｎ、等の膜厚がその周
囲の絶縁膜上より薄く形成さ几（予定した厚さより薄く
形成される）、そのためなお一層配線の交叉部の容量が
大となる。したがって、従来の多層配線構造では容量が
大となる結果、ＩＣの動作速度が遅（なる。
膜を形成し、七の上Ｉ：上層の配線を形成している。と
ころが、この場合下層の配線パターンＣ；よる段差が生
ずるため製造が困難であり、特に段差部で断線の恐れが
ある。さら（：、絶縁膜の誘電率は大きいため同じ厚さ
の中空層より上層と下層の配線の交叉部での容量が大き
くなる。また配線の金属の上（二Ｓｉｎ、等の絶縁膜ヲ
つ（する場合、金属の上ではＳｉｎ、等の膜厚がその周
囲の絶縁膜上より薄く形成さ几（予定した厚さより薄く
形成される）、そのためなお一層配線の交叉部の容量が
大となる。したがって、従来の多層配線構造では容量が
大となる結果、ＩＣの動作速度が遅（なる。
谷ｔＹ小さくするため（二、特（ニバワーＦＥＴ ｃ
用いられる配線方法として＄３図に示すようなエアブリ
ッジ法がある。図のごとく配線１と配線２の交叉部（二
中空部３を形成する。当然この構造では誘電率が小さな
千空部を介して配線１，２が交叉するために、容量が小
さくなる。しかし、エアプリッジ法では、凹凸は平坦化
に反して一層大きくなり、ＩＣの多層配線に適さない。
用いられる配線方法として＄３図に示すようなエアブリ
ッジ法がある。図のごとく配線１と配線２の交叉部（二
中空部３を形成する。当然この構造では誘電率が小さな
千空部を介して配線１，２が交叉するために、容量が小
さくなる。しかし、エアプリッジ法では、凹凸は平坦化
に反して一層大きくなり、ＩＣの多層配線に適さない。
本発明は、従来の多層配線構造の欠点である上述の段差
が形成される点及び容量が大きくなるという問題を共に
解決するものである。
が形成される点及び容量が大きくなるという問題を共に
解決するものである。
本発明は、配線層と配線層との間（二中空部を設けるこ
とにより交叉容量を少なくすると共に平坦な配線パター
ンの形成をなすものであり、下層１：形成されたパター
ンの上に、除去しゃすいスベーナなスピンコード等の方
法で塗布して上面を平坦（ヒして上部配線を容易になす
。この後、上層配線と接続する部分、及び必要により上
層部の支柱となる部分のスベーナを取去り、コンタクト
用金属をメッキや蒸着などの方法で形成する。この後絶
縁膜全形成し、スクライブライン等下部のパターン（＝
影響のない所の絶縁膜をエツチングして収去った後、ス
ペーサ層を適当な溶剤で除去して中空ジ 部をつくる。さらに絶縁膜にコンタクトホールな形成し
て上部配線を形成する。
とにより交叉容量を少なくすると共に平坦な配線パター
ンの形成をなすものであり、下層１：形成されたパター
ンの上に、除去しゃすいスベーナなスピンコード等の方
法で塗布して上面を平坦（ヒして上部配線を容易になす
。この後、上層配線と接続する部分、及び必要により上
層部の支柱となる部分のスベーナを取去り、コンタクト
用金属をメッキや蒸着などの方法で形成する。この後絶
縁膜全形成し、スクライブライン等下部のパターン（＝
影響のない所の絶縁膜をエツチングして収去った後、ス
ペーサ層を適当な溶剤で除去して中空ジ 部をつくる。さらに絶縁膜にコンタクトホールな形成し
て上部配線を形成する。
上記（二おいて、コンタクト用金属はスペーサ層の除去
後Ｉ：おいて上層部の支柱１：なる。スペーサ層を充分
厚くすることによって１表面の平坦化がなされ、また上
、下記線層を誘電率が小さな中空部で充分Ｃ＝離隔でき
、容量を紙間できる。
後Ｉ：おいて上層部の支柱１：なる。スペーサ層を充分
厚くすることによって１表面の平坦化がなされ、また上
、下記線層を誘電率が小さな中空部で充分Ｃ＝離隔でき
、容量を紙間できる。
第１図１；おいて、下部パターンが形成された基板１１
が図Ａのようζ二用意され、図Ｂにおいて、後で中空部
となる予定のスペーサ層１２をスピンコード等で形成す
る。スペーサ層１２はレジスト層またはポリイミド樹ｊ
ｌ（ＦＺＱ）等後で除去が容易な材料を用いる。スペー
サ層１２の厚さは厚く１例えば１μ罵位（二形成する。
が図Ａのようζ二用意され、図Ｂにおいて、後で中空部
となる予定のスペーサ層１２をスピンコード等で形成す
る。スペーサ層１２はレジスト層またはポリイミド樹ｊ
ｌ（ＦＺＱ）等後で除去が容易な材料を用いる。スペー
サ層１２の厚さは厚く１例えば１μ罵位（二形成する。
図Ｃで、上層配線と接続する部分及び必要により上層部
の支柱となる部分のスペーサ層１２を取去り、孔２１
、２２を形成する。
の支柱となる部分のスペーサ層１２を取去り、孔２１
、２２を形成する。
図Ｄｃおいて、コンタクト用金属１３，１４．例えば’
Ｊ’ ｉ ／Ｐ ｔ ／Ａｘをスパッタ、メッキ等で付
着する。
Ｊ’ ｉ ／Ｐ ｔ ／Ａｘをスパッタ、メッキ等で付
着する。
、：
図ＥＣ；おいて、絶縁膜１５、例えばＳｉｎ、又はＳＬ
ｓべを３ａａａＡ程度堆積し１図Ｆにおいて、レジス
ト１７を用いて絶縁膜１５をパターニングして上層の配
線のコンタクトホール２３．２４ Ｙ形成している。そ
して、この例ではコンタクトホールの形成に引続いてス
ペーサ層１２を除去しており、中空部１６が形成されて
いる。ＩＣチップが非常に大きい場合、例えばｉ ｃｍ
Ｘｉ ａｍでは、スペーサ層の除去が困難になる。その
場合は下部の配線パターンに影響のない所の絶縁膜１５
をコンタクトホール形成時Ｉ：付加的に除去し、溶剤が
入り易いように孔を開ける。
ｓべを３ａａａＡ程度堆積し１図Ｆにおいて、レジス
ト１７を用いて絶縁膜１５をパターニングして上層の配
線のコンタクトホール２３．２４ Ｙ形成している。そ
して、この例ではコンタクトホールの形成に引続いてス
ペーサ層１２を除去しており、中空部１６が形成されて
いる。ＩＣチップが非常に大きい場合、例えばｉ ｃｍ
Ｘｉ ａｍでは、スペーサ層の除去が困難になる。その
場合は下部の配線パターンに影響のない所の絶縁膜１５
をコンタクトホール形成時Ｉ：付加的に除去し、溶剤が
入り易いように孔を開ける。
次（二図Ｇ（：おいて、上部配Ｍ１１８ 、１９を形成
する。
する。
なお、スペーサ層の除去は図Ｅの絶縁膜の除去以降であ
れば上記例に限らずいつ行っても良い。スペーサ層の除
去のため（：溶剤は１例えばレジストの場合アセトンを
用い、ポリイミド樹脂の場合抱水ヒドラジンとエチレン
ジアミンの混合液を用いる。またスペーサ層の池の材料
とし・てポリブテン−スルホンを用い、酸素プラズマエ
ツチングで除去しても良い。
れば上記例に限らずいつ行っても良い。スペーサ層の除
去のため（：溶剤は１例えばレジストの場合アセトンを
用い、ポリイミド樹脂の場合抱水ヒドラジンとエチレン
ジアミンの混合液を用いる。またスペーサ層の池の材料
とし・てポリブテン−スルホンを用い、酸素プラズマエ
ツチングで除去しても良い。
第２図は、上部配線の上にさらに層間絶縁膜２５を介し
て配線層２７ 、２８を形成した例であり、各部の符号
は対応箇所において第１図と統一シている。ここで２９
、３０はスペーサ層の除去のために開けた穴である。
て配線層２７ 、２８を形成した例であり、各部の符号
は対応箇所において第１図と統一シている。ここで２９
、３０はスペーサ層の除去のために開けた穴である。
また上層の配線の上に再び同様の中空層を形成すること
も可能である。
も可能である。
本発明によれば、スペーサ層を充分厚く形成することに
より、平坦化と、上部、下部配線間の容量の低減が可能
になる。そして、原理的に何層でも配線が可ｉであり、
交叉容量の非常に小さい配線パターンが実現できるので
、ＬＳＩなどの演算速度の高速化（：大きな効果がある
。
より、平坦化と、上部、下部配線間の容量の低減が可能
になる。そして、原理的に何層でも配線が可ｉであり、
交叉容量の非常に小さい配線パターンが実現できるので
、ＬＳＩなどの演算速度の高速化（：大きな効果がある
。
第１図Ａ〜Ｇは本発明の実施例の工程図、第２図は本発
明の実施例の配線構造の断面図、第３図は従来のエアブ
リッジ法を示す模式図である。 （主な符号） １１・・・下部パターンが形成された基板１２・・・ス
ペーサ層 １５ 、１４川コンタクト用金属 １５・・・絶縁膜 １６・・・中空部 １８ 、１９・・・上部配線
明の実施例の配線構造の断面図、第３図は従来のエアブ
リッジ法を示す模式図である。 （主な符号） １１・・・下部パターンが形成された基板１２・・・ス
ペーサ層 １５ 、１４川コンタクト用金属 １５・・・絶縁膜 １６・・・中空部 １８ 、１９・・・上部配線
Claims (1)
- 下層配線パターンが形成された基板上に平坦なスペーサ
層を形成する工程と、該スペーサ層の上部配線を接続す
る部分もしくは上層部の支柱を形成する部分を取去って
スペーサ層に孔を形成する工程と、該孔をコンタクト用
金属で埋める工程と、絶縁層を該コンタクト用金属及び
スペーサ層の表面に形成する工程の各工程を備え、その
後、該スペーサ層を除去して中空部を形成する工程を有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22918084A JPS61107746A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22918084A JPS61107746A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61107746A true JPS61107746A (ja) | 1986-05-26 |
| JPH0530068B2 JPH0530068B2 (ja) | 1993-05-07 |
Family
ID=16888047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22918084A Granted JPS61107746A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107746A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120457A (ja) * | 1986-11-08 | 1988-05-24 | Mitsubishi Electric Corp | 半導体装置 |
| JPH01196145A (ja) * | 1988-01-30 | 1989-08-07 | Sony Corp | 配線形成方法 |
| EP0872887A3 (en) * | 1997-04-18 | 1999-05-12 | NEC Corporation | Multilevel interconnection structure having an air gap between interconnects |
| JP2001110745A (ja) * | 1999-10-13 | 2001-04-20 | Applied Materials Inc | 半導体集積回路を製造する方法 |
| US6333255B1 (en) | 1997-08-21 | 2001-12-25 | Matsushita Electronics Corporation | Method for making semiconductor device containing low carbon film for interconnect structures |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834686A (ja) * | 1971-09-09 | 1973-05-21 | ||
| JPS57114254A (en) * | 1981-01-07 | 1982-07-16 | Nec Corp | Semiconductor device and manufacture thereof |
-
1984
- 1984-10-31 JP JP22918084A patent/JPS61107746A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834686A (ja) * | 1971-09-09 | 1973-05-21 | ||
| JPS57114254A (en) * | 1981-01-07 | 1982-07-16 | Nec Corp | Semiconductor device and manufacture thereof |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120457A (ja) * | 1986-11-08 | 1988-05-24 | Mitsubishi Electric Corp | 半導体装置 |
| JPH01196145A (ja) * | 1988-01-30 | 1989-08-07 | Sony Corp | 配線形成方法 |
| EP0872887A3 (en) * | 1997-04-18 | 1999-05-12 | NEC Corporation | Multilevel interconnection structure having an air gap between interconnects |
| US6064118A (en) * | 1997-04-18 | 2000-05-16 | Nec Corporation | Multilevel interconnection structure having an air gap between interconnects |
| US6368939B1 (en) * | 1997-04-18 | 2002-04-09 | Nec Corporation | Multilevel interconnection structure having an air gap between interconnects |
| US6333255B1 (en) | 1997-08-21 | 2001-12-25 | Matsushita Electronics Corporation | Method for making semiconductor device containing low carbon film for interconnect structures |
| US6534868B2 (en) | 1997-08-21 | 2003-03-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2001110745A (ja) * | 1999-10-13 | 2001-04-20 | Applied Materials Inc | 半導体集積回路を製造する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0530068B2 (ja) | 1993-05-07 |
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