JP5169773B2 - 半導体メモリ、半導体メモリの動作方法およびシステム - Google Patents

Description

本発明は、セルトランジスタおよび選択トランジスタを含むメモリセルを有する半導体メモリに関する。

セルトランジスタおよび選択トランジスタを含むメモリセルを有する半導体メモリとして、フラッシュメモリが知られている。例えば、セルトランジスタのゲートに接続される制御ゲート線と選択トランジスタのゲートに接続される選択ゲート線とは、共通のデコーダを用いて駆動される（例えば、特許文献１および特許文献２参照）。
特開２００１−１８９０８７号公報 特開２００５−３４６８１９号公報

一般に、セルトランジスタは、ゲート容量が大きく、セルトランジスタのゲートに印加される電圧（絶対値）は大きい。このため、セルトランジスタを駆動するドライバは、高耐圧のトランジスタで形成される。高耐圧のトランジスタは動作速度が遅いため、セルトランジスタを迅速に駆動するためには、大きい駆動能力を持った回路サイズの大きいドライバが必要である。特に、読み出しアクセス時間を短縮するためには、セルトランジスタを迅速に駆動する必要がある。

本発明の目的は、チップサイズを大きくすることなく、セルトランジスタを迅速に駆動することである。

半導体メモリは、セルトランジスタおよび選択トランジスタをそれぞれ有する複数のメモリセルと、セルトランジスタのゲートにそれぞれ接続された制御ゲート線と、選択トランジスタのゲートにそれぞれ接続された選択ゲート線と、選択ゲート線にそれぞれ所定の電圧を設定する選択ドライバと、制御ゲート線を、対応する選択ゲート線にそれぞれ接続するスイッチ回路と、制御ゲート線および電圧線に接続され、制御ゲート線の電圧を、電圧線に供給される電圧に変換するレベル変換部とを有している。

制御ゲート線をスイッチ回路を介して選択ゲート線に接続することで、選択トランジスタを選択するために選択ゲート線に供給される電圧を利用して制御ゲート線を駆動できる。これにより、セルトランジスタ用の特別なドライバを形成することなく、セルトランジスタを、選択トランジスタの駆動タイミングに同期して駆動できる。この結果、チップサイズを大きくすることなく、セルトランジスタを迅速に駆動できる。特に、高電圧を必要としない読み出し動作において、セルトランジスタを迅速に駆動できる。

以下、図面を用いて実施形態を説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。

半導体メモリＭＥＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成される。半導体メモリＭＥＭは、データ入出力バッファ１０、コマンドバッファ１２、動作制御回路１４、アドレスバッファ１６、電圧生成部回路１８およびメモリコア２０を有している。

データ入出力バッファ１０は、データバスＤＢを介してメモリコア２０から出力される読み出しデータをデータ端子ＤＱに出力する。データ入出力バッファ１０は、データ端子ＤＱに供給される書き込みデータを、データバスＤＢを介してメモリコア２０に出力する。特に限定されないが、データ端子ＤＱのビット数は、例えば１６ビットである。

コマンドバッファ１２は、メモリコア２０を動作するためのコマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤを動作制御回路１４に出力する。例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥを含む。

動作制御回路１４は、コマンドバッファ１２からのコマンド信号ＣＭＤに応じて、メモリコア２０を動作するための制御信号（タイミング信号）をメモリコア２０に出力する。制御信号は、コマンド信号ＣＭＤだけでなく、データ信号ＤＢ、アドレス信号ＲＡＤ、ＣＡＤの少なくとも１ビットを用いて生成されてもよい。制御信号は、読み出し信号ＲＤ、プログラム信号ＰＧＭおよび消去信号ＥＲＳを含む。メモリセルＭＣに保持されているデータを読み出す読み出し動作が読み出しコマンドに応じて実行されるとき、読み出し信号ＲＤが出力される。メモリセルＭＣに論理０をプログラムするプログラム動作（書き込み動作）がプログラムコマンド（書き込みコマンド）に応じて実行されるとき、プログラム信号ＰＧＭが出力される。メモリセルＭＣを論理１の状態に消去する消去動作が消去コマンドに応じて実行されるとき、消去信号ＥＲＳが出力される。

アドレスバッファ１６は、例えば、アドレス端子で受けるアドレス信号ＡＤの上位ビットをロウアドレス信号ＲＡＤとして出力し、アドレス信号ＡＤの下位ビットをカラムアドレス信号ＣＡＤとして出力する。ロウアドレス信号ＲＡＤおよびカラムアドレス信号ＣＡＤにより、アクセスされるメモリセルＭＣが選択される。具体的には、ロウアドレス信号ＲＡＤは、制御ゲート線ＣＧ、選択ゲート線ＳＧおよびソース線ＳＬを選択するために使用される。カラムアドレス信号ＣＡＤは、ビット線ＢＬを選択するために使用される。

電圧生成回路１８は、電源端子に供給される電源電圧ＶＣＣ（例えば、１．８Ｖ）および接地電圧ＧＮＤ（０Ｖ）に基づいて、複数種の内部電圧ＨＶ３、ＨＶ５、ＨＶ９、ＮＶ９を生成する。電圧生成回路１８は、動作制御回路１４からの制御信号に同期して動作する。特に限定されないが、内部電圧ＨＶ３、ＨＶ５、ＨＶ９、ＮＶ９は、それぞれ３Ｖ、５Ｖ、９Ｖ、−９Ｖである。例えば、内部電圧ＨＶ３、ＨＶ５、ＨＶ９、ＮＶ９は、容量結合を利用したポンプ回路により生成される。内部電圧ＨＶ３、ＨＶ５、ＨＶ９、ＮＶ９は、内部電圧線を介してメモリコア２０に供給される。内部電圧ＨＶ９は、消去動作時にメモリセルアレイのｐ形ウエル領域にも供給される。電源電圧ＶＣＣおよび接地電圧ＧＮＤは他の回路にも供給される。

メモリコア２０は、ソースドライバ部ＳＬＤＲＶ、レベル変換部ＬＶＬＣ、スイッチ部ＴＲＳＷ、選択ゲートドライバ部ＳＧＤＲＶ、ワードデコーダ部ＸＤＥＣ、センスアンプ部ＳＡ、カラムデコーダ部ＹＤＥＣ、カラムスイッチ部ＹＳＷ、セクタスイッチＳＳＷおよびメモリセルアレイＡＲＹを有している。この実施形態では、制御ゲート線ＣＧを駆動する制御ゲートドライバは形成されない。メモリコア２０の各回路は、動作制御回路１４からの各制御信号に同期して動作する。

ソースドライバ部ＳＬＤＲＶは、ロウアドレス信号ＲＡＤから生成されるデコード信号に応じてソース線ＳＬのいずれかを選択する。デコード信号は、ワードデコーダ部ＸＤＥＣにより生成してもよく、別のデコーダにより生成してもよい。レベル変換部ＬＶＬＣは、制御ゲート線ＣＧの電圧を所定の電圧に変換する。

スイッチ部ＴＲＳＷは、制御ゲート線ＣＧを選択ゲート線ＳＧに接続する。選択ゲートドライバ部ＳＧＤＲＶは、ワードデコーダ部ＸＤＥＣからのロウデコード信号に応じて選択ゲート線ＳＧのいずれかを選択する。ワードデコーダ部ＸＤＥＣは、選択ゲート線ＳＧを選択するためのロウデコード信号をロウアドレス信号ＲＡＤに応じて生成する。この実施形態では、制御ゲート線ＣＧは、選択ゲート線ＳＧに供給される電圧を利用して駆動されるため、ワードデコーダ部ＸＤＥＣは、選択ゲート線ＳＧおよび制御ゲート線ＣＧに共通に設けられる。

センスアンプ部ＳＡのセンスアンプは、読み出し動作時に、ビット線ＢＬを介してメモリセルＭＣから読み出されるデータ信号を増幅し、読み出しデータとしてデータバスＤＢに出力する。具体的には、センスアンプは、ビット線ＢＬを流れる電流量に応じて、データ信号の論理を判定する。カラムデコーダ部ＹＤＥＣは、ビット線ＢＬを選択するためのカラムデコード信号をカラムアドレス信号ＣＡＤに応じて生成する。カラムスイッチ部ＹＳＷは、カラムデコード信号に応じて、グローバルビット線ＧＢＬ（図２）のいずれかをセンスアンプに接続する。セクタスイッチＳＳＷは、カラムデコード信号に応じて、データ端子毎にビット線ＢＬのいずれかをグローバルビット線ＧＢＬに接続する。

メモリセルアレイＡＲＹは、マトリックス状に配置される複数のメモリセルＭＣを有している。制御ゲート線ＣＧ、ソース線ＳＬおよび選択ゲート線ＳＧは、図の横方向に並ぶメモリセルＭＣの列に共通に接続されている。ビット線ＢＬは、図の縦方向に並ぶメモリセルＭＣの列に共通に接続されている。各メモリセルＭＣは、ソース線ＳＬとビット線ＢＬとの間に直列に配置されたセルトランジスタＣＴおよび選択トランジスタＳＴを有している。

セルトランジスタＣＴは、ｎＭＯＳトランジスタの構造を有しており、電子を蓄積するフローティングゲートと、制御ゲート線ＣＧに接続された制御ゲートとを有している。なお、セルトランジスタＣＴは、電子が所定の場所に蓄積されるトラップゲートを用いて形成されてもよい。選択トランジスタＳＴは、ゲートが選択ゲート線ＳＧに接続されたｎＭＯＳトランジスタである。

例えば、選択トランジスタＳＴは、耐圧が２ＶのＣＭＯＳプロセスを用いて形成されている。選択トランジスタＳＴは、ゲート絶縁膜が薄く、高速に動作する。例えば、セルトランジスタＣＴは、耐圧が１０ＶのＣＭＯＳプロセスを用いて形成されている。セルトランジスタＣＴは、ゲート絶縁膜が厚く、選択トランジスタＳＴより動作速度が遅い。

図２は、図１に示した電圧生成回路１８およびメモリセルアレイＡＲＹの例を示している。電圧生成回路１８は、内部電圧ＨＶ３、ＨＶ５、ＨＶ９、ＮＶ９をそれぞれ生成する電圧生成器ＨＶＧＥＮ３、ＨＶＧＥＮ５、ＨＶＧＥＮ９、ＮＶＧＥＮ９を有している。電圧生成器ＨＶＧＥＮ３、ＨＶＧＥＮ５、ＨＶＧＥＮ９、ＮＶＧＥＮ９は、動作制御回路１４からの制御信号に同期してそれぞれ動作する。特に限定されないが、各電圧生成器ＨＶＧＥＮ３、ＨＶＧＥＮ５、ＨＶＧＥＮ９、ＮＶＧＥＮ９は、メモリコア２０が必要なときのみ内部電圧（ＨＶ３、ＨＶ５、ＨＶ９、ＮＶ９のいずれか）を生成する。これにより、ポンプ回路が常時動作することを防止でき、半導体メモリＭＥＭの消費電流を削減できる。特に、スタンバイ電流を削減できる。なお、消費電流が比較的小さく、読み出し動作時に必要な内部電圧ＨＶ３を生成する電圧生成器ＨＶＧＥＮ３は、常時動作させてもよい。これにより、読み出し動作時に、内部電圧ＨＶ３が所定値まで上昇する時間を省くことができ、読み出しアクセス時間を短縮できる。

メモリセルアレイＡＲＹは、例えば、４個のセクタＳＥＣ（ＳＥＣ０−３）を有している。なお、セクタＳＥＣの数は、１個、２個、８個あるいは１６個でもよい。セクタＳＥＣ０−３は、例えば、ロウアドレス信号ＲＡＤの上位２ビットの値に応じて識別される。各セクタＳＥＣ０−３内のビット線ＢＬは、セクタスイッチＳＳＷを介して共通のグローバルビット線ＧＢＬに接続される。カラムスイッチ部ＹＳＷに接続されるグローバルビット線ＧＢＬのいずれかは、内部データ線ＩＤＴを介してセンスアンプ部ＳＡに接続される。図２では、１個のデータ端子ＤＱに対応するビット線ＢＬを示している。実際には、各セクタＳＥＣ０−３は、データ端子ＤＱ毎に図２に示した構成を有している。セクタＳＥＣ０−３は、互いに同じ回路構成であるため、以降では、セクタＳＥＣ０について説明する。

図３は、図２に示したセクタＳＥＣ０の例を示している。例えば、セクタＳＥＣ０は、４個のサブブロックＳＢＬＫ（ＳＢＬＫ０−３）、内部電圧セレクタＶＰＸＳＥＬ、ＶＳＧＳＥＬＬ、ＶＳＧＳＥＬＨ、ＸＤＳＳＥＬ、ＷＥＬＳＥＬ、ＳＬＳＥＬ（ＳＬＳＥＬ０−３）およびワードデコーダＸＤＥＣ（ＸＤＥＣ０−３）、ＶＸＤＥＣ（ＶＸＤＥＣ０−３）を有している。内部電圧セレクタＶＰＸＳＥＬ、ＶＳＧＳＥＬＬ、ＶＳＧＳＥＬＨ、ＸＤＳＳＥＬ、ＷＥＬＳＥＬ、ＳＬＳＥＬ０−３およびワードデコーダＸＤＥＣ０−３、ＶＸＤＥＣ０−３は、動作制御回路１４からの制御信号にそれぞれ同期して動作する。なお、サブブロックＳＢＬＫの数は、１個、２個、８個あるいは１６個でもよい。

内部電圧セレクタＶＰＸＳＥＬは、内部電圧ＨＶ３、ＨＶ９および接地電圧ＧＮＤを受け、電圧線ＶＰＸに内部電圧ＨＶ３、ＨＶ９または接地電圧ＧＮＤのいずれかを出力する。内部電圧セレクタＶＳＧＳＥＬＬは、電源電圧ＶＣＣ、内部電圧ＨＶ３および接地電圧ＧＮＤを受け、電圧線ＶＳＧＬに、電源電圧ＶＣＣ、内部電圧ＨＶ３または接地電圧ＧＮＤのいずれかを出力する。ＶＳＧＳＥＬＨは、電源電圧ＶＣＣ、内部電圧ＨＶ３および接地電圧ＧＮＤを受け、電圧線ＶＳＧＨに、電源電圧ＶＣＣ、内部電圧ＨＶ３または接地電圧ＧＮＤのいずれかを出力する。

内部電圧セレクタＸＤＳＳＥＬは、内部電圧ＮＶ９および接地電圧ＧＮＤを受け、電圧線ＸＤＳに内部電圧ＮＶ９または接地電圧ＧＮＤのいずれかを出力する。内部電圧セレクタＷＥＬＳＥＬは、内部電圧ＨＶ９および接地電圧ＧＮＤを受け、電圧線ＰＷに内部電圧ＨＶ９または接地電圧ＧＮＤのいずれかを出力する。電圧線ＰＷは、セクタＳＥＣ０内のメモリセルアレイＡＲＹのｐ形ウエル領域ＰＷＥＬに接続されている。ｐ形ウエル領域は、ｎＭＯＳトランジスタの基板領域である。

内部電圧セレクタＳＬＳＥＬ０は、内部電圧ＨＶ５および接地電圧ＧＮＤを受け、ソース線ＳＬ０に内部電圧ＨＶ５または接地電圧ＧＮＤのいずれかを出力する。同様に、内部電圧セレクタＳＬＳＥＬ１（またはＳＬＳＥＬ２−３）は、内部電圧ＨＶ５および接地電圧ＧＮＤを受け、ソース線ＳＬ１（またはＳＬ２−３）に内部電圧ＨＶ５または接地電圧ＧＮＤのいずれかを出力する。内部電圧セレクタＳＬＳＥＬ０−３は、ソースドライバ部ＳＬＤＲＶ内に設けられ、ソースドライバとして動作する。

内部電圧セレクタＶＰＸＳＥＬ、ＶＳＧＳＥＬＬ、ＶＳＧＳＥＬＨ、ＸＤＳＳＥＬ、ＷＥＬＳＥＬは、サブブロックＳＢＬＫ０−３に共通に設けられ、かつセクタＳＥＣ０−３毎に設けられる。すなわち、電圧線ＶＰＸ、ＶＳＧＬ、ＶＳＧＨ、ＸＤＳおよびＰＷは、セクタＳＥＣ０−３毎に配線される。ソース線ＳＬ０−３は、サブブロックＳＢＬＫ０−３にそれぞれ接続され、かつセクタＳＥＣ０−３毎に設けられる。

ワードデコーダＶＸＤＥＣ０−３は、互いに同じ回路構成である。ワードデコーダＶＸＤＥＣ０は、ロウアドレス信号ＲＡＤの２ビットの値に応じて、ロウデコード信号ＶＳＧ０、ＶＳＧＢ０を出力する。ロウデコード信号ＶＳＧ０、ＶＳＧＢ０は、対応するメモリセルＭＣを選択するときに、高レベル（ＶＣＣ）および低レベル（ＧＮＤ）に設定される。同様に、ワードデコーダＶＸＤＥＣ１（またはＶＸＤＥＣ２−３）は、ロウアドレス信号ＲＡＤの２ビットの値に応じて、ロウデコード信号ＶＳＧ１、ＶＳＧＢ１（またはＶＳＧ２−３、ＶＳＧＢ２−３）を出力する。ワードデコーダＶＸＤＥＣ０−３は、サブブロックＳＢＬＫ０−３毎に設けられ、かつセクタＳＥＣ０−３毎に設けられる。

ワードデコーダＸＤＥＣ０−３は、互いに同じ回路構成である。ワードデコーダＸＤＥＣ０−３は、ロウアドレス信号ＲＡＤの２ビットの値に応じて、ロウデコード信号ＧＳＧＮ０−３、ＧＳＧＢ０−３を出力する。ワードデコーダＸＤＥＣ０−３に供給されるロウアドレス信号ＲＡＤの２ビットは、ワードデコーダＶＸＤＥＣ０−３に供給されるロウアドレス信号ＲＡＤの２ビットとは異なる。ロウデコード信号ＧＳＧＮ０、ＧＳＧＢ０は、読み出し動作およびプログラム動作において、対応するメモリセルＭＣを選択するときに、低レベル（ＧＮＤ）に設定される。ロウデコード信号ＧＳＧＮ０、ＧＳＧＢ０は、読み出し動作およびプログラム動作において、対応するメモリセルＭＣを非選択するときに、高レベル（ＶＣＣ）に設定される。ロウデコード信号ＧＳＧＮ１−３、ＧＳＧＢ１−３も同じである。ワードデコーダＸＤＥＣ０−３は、サブブロックＳＢＬＫ０−３に共通に設けられ、かつセクタＳＥＣ０−３毎に設けられる。

ワードデコーダＶＸＤＥＣ０−３、ＸＤＥＣ０−３は、ワードデコーダ部ＸＤＥＣ内に設けられる。ワードデコーダＶＸＤＥＣ０−３により、サブブロックＳＢＬＫ０−３のいずれかが選択される。ワードデコーダＸＤＥＣ０−３により、各サブブロックＳＢＬＫ０−３内の４個の選択ゲートドライバＳＧＤＲＶ（例えば、ＳＧＤＲＶ０−３）のいずれかが選択される。そして、後述する読み出し動作およびプログラム動作では、ワードデコーダＶＸＤＥＣ０−３、ＸＤＥＣ０−３の両方により選択された１個の選択ゲートドライバＳＧＤＲＶのみが動作する。

サブブロックＳＢＬＫ０−３は、互いに同じ回路構成のため、サブブロックＳＢＬＫ０についてのみ説明する。サブブロックＳＢＬＫ０は、４個の信号線ペアＣＧ０／ＳＧ０、ＣＧ１／ＳＧ１、ＣＧ２／ＳＧ２、ＣＧ３／ＳＧ３を有している。すなわち、４個のサブブロックＳＢＬＫ０−３を有する各セクタＳＥＣ０−３は、１６個の信号線ペアＣＧ／ＳＧを有している。サブブロックＳＢＬＫ０は、４個の信号線ペアＣＧ／ＳＧに対応して、レベル変換回路ＬＶＬＣ（ＬＶＬＣ０−３）、スイッチ回路ＴＲＳＷ（ＴＲＳＷ０−３）および選択ゲートドライバＳＧＤＲＶ（ＳＧＤＲＶ０−３）を有している。なお、レベル変換回路ＬＶＬＣ０−３は、サブブロックＳＢＬＫ０−３の外側に形成されてもよい。

レベル変換回路ＬＶＬＣ０−３は、互いに同じ回路構成である。スイッチ回路ＴＲＳＷ０−３は、互いに同じ回路構成である。選択ゲートドライバＳＧＤＲＶ０−３は、互いに同じ回路構成である。なお、各サブブロックＳＢＬＫ０−３に配線される信号線ペアＣＧ／ＳＧの数は、１ペア、２ペア、８ペアあるいは１６ペアでもよい。このとき、レベル変換回路ＬＶＬＣ０−３、スイッチ回路ＴＲＳＷ０−３、選択ゲートドライバＳＧＤＲＶ０−３およびワードデコーダＸＤＥＣ０−３の数は、信号線ペアＣＧ／ＳＧの数に応じて変更される。

レベル変換回路ＬＶＬＣ０−３は、レベル変換部ＬＶＬＣ内に設けられる。スイッチ回路ＴＲＳＷ０−３は、スイッチ部ＴＲＳＷ内に設けられる。選択ゲートドライバＳＧＤＲＶ０−３は、選択ゲートドライバ部ＳＧＤＲＶ内に設けられる。各レベル変換回路ＬＶＬＣ０−３および各スイッチ回路ＴＲＳＷ０−３は、制御ゲート線ＣＧ０−３にそれぞれ接続されている。各選択ゲートドライバＳＧＤＲＶ０−３は、選択ゲート線ＳＧ０−３にそれぞれ接続されている。各選択ゲートドライバＳＧＤＲＶ０−３は、ロウデコード信号ＶＳＧ０、ＶＳＧＢ０と、ロウデコード信号ＧＳＧＮ０−３のいずれかと、ロウデコード信号ＧＳＧＢ０−３のいずれかを受けて動作する。

図４は、図３に示したセクタＳＥＣ０の要部を示している。他のセクタＳＥＣ１−３の構成も、図４と同じである。斜線を付したトランジスタは、ｐＭＯＳトランジスタである。斜線のないトランジスタは、ｎＭＯＳトランジスタである。丸印で囲ったトランジスタは、高耐圧（例えば、１０Ｖ）のＣＭＯＳプロセスで製造される。その他のトランジスタは、通常の耐圧（例えば、２Ｖ；以下、低耐圧とも称する）のＣＭＯＳプロセスで製造される。トランジスタに付した矢印は、そのトランジスタの基板領域（ウエル領域）を示している。レベル変換回路ＬＶＬＣ０−１５、スイッチ回路ＴＲＳＷ０−１５および選択ゲートドライバＳＧＤＲＶ０−１５は、互いに同じ回路であるため、ここでは、制御ゲート線ＣＧ０および選択ゲート線ＳＧ０に接続される回路のみについて説明する。特に限定されないが、メモリセルアレイＡＲＹは、１０２４本のビット線ＢＬ０−１０２３を有している。

レベル変換回路ＬＶＬＣ０は、ソースが電圧線ＶＰＸに接続されたｐＭＯＳトランジスタＰ１、Ｐ２とソースが電圧線ＸＤＳに接続されたｎＭＯＳトランジスタＮ１とを有している。トランジスタＰ１、Ｎ１のゲートおよびトランジスタＰ２のドレインは、制御ゲート線ＣＧ０に接続されている。トランジスタＰ１、Ｎ１のドレインは、トランジスタＰ２のゲートに接続されている。レベル変換回路ＬＶＬＣ０は、読み出し動作およびプログラム動作において、制御ゲート線ＣＧ０の電圧が上昇したときに、トランジスタＮ１、Ｐ１を順次にオンし、制御ゲート線ＣＧ０の電圧を電圧線ＶＰＸの電圧（１．８Ｖまたは９Ｖ）に変換する。具体的には、レベル変換回路ＬＶＬＣ０は、制御ゲート線ＣＧ０の電圧がトランジスタＮ１の閾値電圧（例えば、０．３Ｖ）を超えたときに、電圧の変換動作を開始する。

ｎＭＯＳトランジスタＮ２は、ゲートで制御信号ＤＩＳＣＧを受け、ソースを電圧線ＸＤＳに接続し、ドレインを制御ゲート線ＣＧ０に接続している。ｎＭＯＳトランジスタＮ２は、消去動作において、０Ｖの制御信号ＤＩＳＣＧ、−９Ｖの制御信号ＸＤＳを受け、制御ゲート線ＣＧ０を負電圧（−９Ｖ）に設定する。なお、トランジスタＮ２は、レベル変換回路ＬＶＬＣ０の外側に形成してもよい。

スイッチ回路ＴＲＳＷ０は、制御ゲート線ＣＧ０と選択ゲート線ＳＧ０との間に直列に配置されたｎＭＯＳトランジスタＮ３、Ｎ４を有している。トランジスタＮ３のゲートは、電圧線ＶＳＧＨに接続されている。トランジスタＮ４のゲートは、電圧線ＶＳＧＬに接続されている。読み出し動作において、電圧線ＶＳＧＨ、ＶＳＧＬは、３Ｖに設定され、制御ゲート線ＣＧ０は、選択ゲート線ＳＧ０に接続される。プログラム動作において、電圧線ＶＳＧＨ、ＶＳＧＬは、１．８Ｖに設定され、制御ゲート線ＣＧ０は、選択ゲート線ＳＧ０に接続される。

消去動作において、電圧線ＶＳＧＨは、トランジスタＮ３をオフするために−９Ｖに設定される。電圧線ＶＳＧＬは、トランジスタＮ４をオフするために０Ｖに設定される。制御ゲート線ＣＧ０は−９Ｖに設定される。メモリセルＭＣのｐ形ウエル領域ＰＷＥＬに、９Ｖが印加される。消去動作時にフローティング状態に設定される選択ゲート線ＳＧ０は、ｐ形ウエル領域ＰＷＥＬに９Ｖが印加されるときに、カップリング現象により正電圧にチャージされる。制御ゲート線ＣＧ０は−９Ｖに設定されるため、例えば、トランジスタ対Ｎ３、Ｎ４の間（スイッチ回路ＴＲＳＷ０の両端）に、１０Ｖ以上の電圧が掛かるおそれがある。しかし、トランジスタＮ３、Ｎ４がともにオフしているため、各トランジスタＮ３、Ｎ４に耐圧を超える電圧が印加されることを防止できる。

なお、消去動作時に、トランジスタＮ３、Ｎ４間に掛かる電圧が、１２Ｖより低いとき、トランジスタＮ４は、通常の耐圧のトランジスタで形成してもよい。ここで、１２Ｖは、高耐圧のトランジスタの耐圧（例えば、１０Ｖ）と通常のトランジスタの耐圧（例えば、２Ｖ）の和である。

選択ゲートドライバＳＧＤＲＶ０は、ｐＭＯＳトランジスタＰ３およびｎＭＯＳトランジスタＮ５、Ｎ６を有している。トランジスタＰ３は、ソースがロウデコード信号線ＶＳＧ０に接続され、ゲートがロウデコード信号線ＧＳＧＮ０に接続され、ドレインが選択ゲート線ＳＧ０に接続されている。トランジスタＮ５は、ソースが接地線に接続され、ゲートがロウデコード信号線ＧＳＧＢ０に接続され、ドレインが選択ゲート線ＳＧ０に接続されている。トランジスタＮ６は、ソースが接地線に接続され、ゲートがロウデコード信号線ＶＳＧＢ０に接続され、ドレインが選択ゲート線ＳＧ０に接続されている。

選択ゲートドライバＳＧＤＲＶ０は、読み出し動作およびプログラム動作において、低レベルのロウデコード信号ＧＳＧＮ０、ＧＳＧＢ０、低レベルのロウデコード信号ＶＳＧＢ０および高レベルのロウデコード信号ＶＳＧ０を受けたときに、選択される。すなわち、選択ゲートドライバＳＧＤＲＶ０は、ワードデコーダＸＤＥＣ０、ＶＸＤＥＣの両方により選択されたときに有効になる。このとき、選択ゲートドライバＳＧＤＲＶ０は、ロウデコード信号線ＶＳＧ０の高レベル電圧（１．８Ｖ）を選択ゲート線ＳＧ０に出力する。

選択ゲートドライバＳＧＤＲＶ０は、消去動作において、高レベルのロウデコード信号ＧＳＧＮ０、ＶＳＧ０と、低レベルのロウデコード信号ＧＳＧＢ０、ＶＳＧＢ０とを受け、選択ゲート線ＳＧ０をフローティング状態に設定する。

図１に示したように、スイッチ回路ＴＲＳＷ（スイッチ部ＴＲＳＷ）は、メモリセルアレイＡＲＹと選択ゲートドライバ部ＳＧＤＲＶの間に配置される。これにより、選択ゲートドライバＳＧＤＲＶの出力を最短距離で制御ゲート線ＣＧに接続できる。したがって、後述するように、選択ゲートドライバＳＧＤＲＶから出力される高レベルを制御ゲート線ＣＧに迅速に伝達できる。

図５は、図１に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。なお、後述する実施形態においても、半導体メモリＭＥＭは、図５と同じシステムＳＹＳに搭載される。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。

例えば、ＳｏＰは、ＣＰＵ（コントローラ）、図１に示した半導体メモリＭＥＭ、ＲＯＭ、ＲＡＭおよび周辺回路Ｉ／Ｏを有している。ＣＰＵ、半導体メモリＭＥＭ、ＲＯＭ、ＲＡＭおよび周辺回路Ｉ／Ｏは、システムバスＳＢＵＳにより互いに接続されている。なお、ＣＰＵと半導体メモリＭＥＭの間にメモリコントローラを配置してもよい。

ＣＰＵは、半導体メモリＭＥＭ、ＲＯＭ、ＲＡＭおよび周辺回路Ｉ／Ｏをアクセスするとともにシステム全体の動作を制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、読み出し動作、プログラム動作および消去動作を実行する。なお、システムＳＹＳの最小構成は、ＣＰＵと半導体メモリＭＥＭである。

図６は、図１に示した半導体メモリＭＥＭが動作するときに信号線の電圧の例を示している。この例では、読み出し動作（ＲＤ）では、セクタＳＥＣ０の制御ゲート線ＣＧ０とビット線ＢＬ０に接続されたメモリセルＭＣからデータが読み出される。プログラム動作（ＰＲＧ）では、セクタＳＥＣ０の制御ゲート線ＣＧ０とビット線ＢＬ０に接続されたメモリセルＭＣに論理０が書き込まれる。消去動作（ＥＲＳ）では、セクタＳＥＣ０内の全てのメモリセルＭＣに論理１が書き込まれる。各動作の詳細は、図７から図９に示す。

なお、読み出し動作およびプログラム動作では、アクセスされるメモリセルＭＣに接続された制御ゲート線ＣＧ０のみが、高レベル（１．８Ｖまたは９Ｖ）に設定される。セルトランジスタＣＴのゲート（ＣＧ）に高レベルが印加される頻度を低くすることで、メモリセルＭＣのディスターブを減らすことができる。

図７は、図６に示した読み出し動作の例を示している。特に断らない限り、セクタＳＥＣ０の動作について説明する。図では、クロック信号ＣＬＫを示していないが、実際には、半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作する。

まず、読み出しコマンドＲＤと読み出しアドレスＡ１が、コマンド端子ＣＭＤおよびアドレス端子ＡＤに供給される（図７（ａ））。読み出しアドレスＡ１は、データを読み出すメモリセルＭＣを示す。図３に示した内部電圧セレクタＶＳＧＳＥＬＬ、ＶＳＧＳＥＬＨは、読み出しコマンドＲＤに応答して、電圧線ＶＳＧＬ、ＶＳＧＨを内部電圧ＨＶ３（３Ｖ）に設定する（図７（ｂ））。これにより、セクタＳＥＣ０内の全てのスイッチ回路ＴＲＳＷ０−１５は、オンする。なお、電圧線ＶＳＧＬ、ＶＳＧＨの高レベル電圧は、選択ゲート線ＳＧ０の高レベル電圧（１．８Ｖ）にトランジスタＮ３、Ｎ４の閾値電圧（例えば、０．５Ｖ）を加えた電圧（この例では、２．３Ｖ）以上にすることが望ましい。これにより、選択ゲート線ＳＧ０に供給される高レベル電圧の値（１．８Ｖ）を制御ゲート線ＣＧ０に確実に伝達できる。但し、この実施形態では、後述するように、制御ゲート線ＣＧ０の電圧がトランジスタＮ１の閾値電圧（例えば、０．５Ｖ）以上であれば、半導体メモリＭＥＭは正常に動作する。

ワードデコーダＸＤＥＣ０は、アドレス信号Ａ１に応答してロウデコード信号ＧＳＧＮ０、ＧＳＧＢ０を低レベル（０Ｖ）に設定する（図７（ｃ））。他のロウデコード信号ＧＳＧＮ１−３、ＧＳＧＢ１−３は、高レベル（１．８Ｖ）に保持される（図７（ｄ））。ワードデコーダＶＸＤＥＣ０は、アドレス信号Ａ１に応答してロウデコード信号ＶＳＧ０、ＶＳＧＢ０を高レベル（１．８Ｖ）および低レベル（０Ｖ）にそれぞれ設定する（図７（ｅ））。他のロウデコード信号ＶＳＧ１−３、ＶＳＧＢ１−３は、低レベル（０Ｖ）および高レベル（１．８Ｖ）に保持される（図７（ｆ））。

選択ゲートドライバＳＧＤＲＶ０は、低レベルのロウデコード信号ＧＳＧＮ０および高レベルのロウデコード信号ＶＳＧ０に応答して選択ゲート線ＳＧ０に高レベル（１．８Ｖ）を出力する（図７（ｇ））。すなわち、選択ゲート線ＳＧ０が駆動される。スイッチ回路ＴＲＳＷ０がオンしているため、選択ゲート線ＳＧ０の高レベルは、制御ゲート線ＣＧ０に伝達される。これにより、制御ゲート線ＣＧ０の電圧は、選択ゲート線ＳＧ０の電圧上昇に同期して上昇する。但し、スイッチ回路ＴＲＳＷ０のトランジスタＮ３、Ｎ４は、高耐圧であり、動作速度が遅い。また、制御ゲート線ＣＧ０は、セルトランジスタＣＴのゲートに接続されているため、負荷が大きい。このため、制御ゲート線ＣＧ０の電圧は、選択ゲート線ＳＧ０の電圧に比べて緩やかに上昇する（図７（ｈ））。

制御ゲート線ＣＧ０の電圧が、図４に示したトランジスタＮ１の閾値電圧（例えば、０．５Ｖ）を超えると、トランジスタＮ１がオンし、トランジスタＰ２のゲートが低レベルを受ける。トランジスタＰ２はオンし、制御ゲート線ＣＧ０の電圧は、電圧線ＶＰＸの電圧（１．８Ｖ）まで上昇する（図７（ｉ））。すなわち、制御ゲート線ＣＧ０の電圧は、読み出し動作の開始時に、選択ゲートドライバＳＧＤＲＶ０により駆動されて上昇し、その後、選択ゲートドライバＳＧＤＲＶ０およびレベル変換回路ＬＶＬＣ０により高レベル（１．８Ｖ）に設定される。これにより、セルトランジスタＣＴを、選択トランジスタＳＴの駆動タイミングに同期して駆動できる。換言すれば、レベル変換回路ＬＶＬＣ０の変換動作前に制御ゲート線ＣＧ０の電圧を上昇できるため、読み出しアクセス時間を短縮できる。

この後、アクセスされるメモリセルＭＣに接続されたビット線ＢＬ０のみが高レベル（１．８Ｖ）に設定される（図７（ｊ））。そして、ビット線ＢＬ０とソース線ＳＬ０との間に流れる電流量に応じてアクセスされるメモリセルＭＣに保持されている論理が判定される。具体的には、フローティングゲートに電子が蓄積されているときに、セルトランジスタＣＴの閾値電圧は高く、ビット線ＢＬ０にメモリセル電流は流れない。フローティングゲートに電子が蓄積されていないときに、セルトランジスタＣＴの閾値電圧は低く、ビット線ＢＬ０にメモリセル電流が流れる。例えば、メモリセル電流が流れないときに、データ端子ＤＱに低レベル（論理０）が出力される。メモリセル電流が流れるときに、データ端子ＤＱに高レベル（論理１）が出力される。この後、各信号線の電圧は、初期状態に戻され、読み出し動作が完了する。

なお、アクセスされないセクタＳＥＣ１−３の信号線の電圧は、例えば、サブブロックＳＢＬＫ１の信号線（ＶＳＧ１、ＶＳＧＢ１、ＳＧ４−７、ＣＧ４−７、ＳＬ１）の電圧と同じである。各セクタＳＥＣ１−３のロウデコード信号ＧＳＧＮ０−３、ＧＳＧＢ０−３は、高レベル（１．８Ｖ）に設定される。各セクタＳＥＣ１−３の電圧線ＶＰＸは、高レベル（１．８Ｖ）に設定され、電圧線ＸＤＳ、ＤＩＳＣＧ、ＶＳＧＨ、ＶＳＧＬおよびビット線ＢＬ０−１０２３は、低レベル（０Ｖ）に設定される。

図８は、図６に示したプログラム動作の例を示している。図７と同じ動作については、詳細な説明を省略する。プログラム動作では、電圧線ＶＰＸ、電圧線ＶＳＧＬ、ＶＳＧＨ、アクセスされるメモリセルＭＣに接続された制御ゲート線ＣＧ０、ソース線ＳＬ０およびビット線ＢＬ０−１０２３の波形が、図７に示した読み出し動作と相違する。特に断らない限り、セクタＳＥＣ０の動作について説明する。図では、クロック信号ＣＬＫを示していないが、実際には、半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作する。なお、プログラム動作時間は、読み出し動作時間より長い。

まず、プログラムコマンドＰＲＧとプログラムアドレスＡ２が、コマンド端子ＣＭＤおよびアドレス端子ＡＤに供給される（図８（ａ））。プログラムアドレスＡ２は、プログラムするメモリセルＭＣを示す。図３に示した内部電圧セレクタＶＳＧＳＥＬＬ、ＶＳＧＳＥＬＨは、プログラムコマンドＰＲＧに応答して、電圧線ＶＳＧＬ、ＶＳＧＨを電源電圧ＶＣＣ（１．８Ｖ）に設定する（図８（ｂ））。これにより、スイッチ回路ＴＲＳＷ０がオンする。スイッチ回路ＴＲＳＷ０のオンにより、選択ゲート線ＳＧ０の高レベルは、制御ゲート線ＣＧに伝達される（図８（ｃ））。但し、スイッチ回路ＴＲＳＷ０のトランジスタＮ３、Ｎ４のゲート電圧が１．８Ｖのため、制御ゲート線ＣＧ０の電圧は、例えば、１．３Ｖまで上昇する。１．３Ｖは、選択ゲート線ＳＧ０の電圧に対して、トランジスタＮ３、Ｎ４の閾値電圧（例えば、０．５Ｖ）だけ低い値である。

プログラムされるメモリセルＭＣに接続されたソース線ＳＬ０に対応する内部電圧セレクタＳＬＳＥＬ０は、プログラムコマンドＰＲＧに応答して、ソース線ＳＬ０に内部電圧ＨＶ５（５Ｖ）を出力する（図８（ｄ））。なお、ソース線ＳＬ１−３は、０Ｖに保持される。プログラムされるメモリセルＭＣに接続されたビット線ＢＬ０は、０Ｖに保持される（図８（ｅ））。その他のビット線ＢＬ１−１０２３は、プログラムコマンドＰＲＧに応答して、１．８Ｖに設定される（図８（ｆ））。

図２に示した電圧生成器ＨＶＧＥＮ９は、プログラムコマンドＰＲＧに応答して、ポンプ動作を開始し、内部電圧ＨＶ９（９Ｖ）を生成する。図３に示した内部電圧セレクタＶＰＸＳＥＬは、プログラムコマンドＰＲＧに応答して、電圧線ＶＰＸを内部電圧線ＨＶ９に接続する。これにより、電圧線ＶＰＸは、ポンプ動作とともに９Ｖまで上昇する（図８（ｇ））。制御ゲート線ＣＧ０の電圧が、図４に示したトランジスタＮ１の閾値電圧（例えば、０．５Ｖ）を超えると、トランジスタＮ１、Ｐ２が順次にオンする。このとき、電圧線ＶＰＸは１．８Ｖから９Ｖに向けて上昇しているため、制御ゲート線ＣＧ０の電圧は、電圧ＶＰＸの変化とともに９Ｖまで上昇する（図８（ｈ））。これにより、セルトランジスタＣＴはオンする。

このとき、スイッチ回路ＴＲＳＷ０のトランジスタＮ３、Ｎ４のゲートは、１．８Ｖ（ＶＳＧＬ、ＶＳＧＨ）を受けている。このため、制御ゲート線ＣＧ０の高電圧（９Ｖ）がスイッチ回路ＴＲＳＷ０を介して選択ゲート線ＳＧ０に伝達されることを防止できる。換言すれば、制御ゲート線ＣＧ０が高電圧（９Ｖ）に設定されるときも、トランジスタＮ３、Ｎ４のゲート電圧を変化させる必要はない。トランジスタＮ３、Ｎ４のゲート電圧は、選択ゲート線ＳＧ０の電圧（１．８Ｖ）にトランジスタＮ３、Ｎ４の閾値電圧を加えた電圧以下に設定すればよい。

プログラムするメモリセルＭＣの選択トランジスタＳＴは、高レベルの選択ゲート線ＳＧ０によりオンする。このため、ソース線ＳＬ０からビット線ＢＬ０に電流が流れ、プログラムするセルトランジスタＣＴのチャネル領域にホットエレクトロンが発生する。ホットエレクトロンは、制御ゲート線ＣＧ０の高レベル電圧（９Ｖ）により、セルトランジスタＣＴのフローティングゲートに注入され、蓄積される。そして、セルトランジスタＣＴの閾値電圧が上昇する。すなわち、論理０がメモリセルＭＣに書き込まれる。この後、各信号線の電圧は、初期状態に戻され、プログラム動作が完了する。

なお、アクセスされないセクタＳＥＣ１−３の信号線の電圧は、例えば、サブブロックＳＢＬＫ１の信号線（ＶＳＧ１、ＶＳＧＢ１、ＳＧ４−７、ＣＧ４−７、ＳＬ１）の電圧と同じである。各セクタＳＥＣ１−３のロウデコード信号ＧＳＧＮ０−３、ＧＳＧＢ０−３は、高レベル（１．８Ｖ）に設定される。各セクタＳＥＣ１−３の電圧線ＶＰＸは、高レベル（１．８Ｖ）に設定され、電圧線ＸＤＳ、ＤＩＳＣＧ、ＶＳＧＨ、ＶＳＧＬおよびビット線ＢＬ０−１０２３は、低レベル（０Ｖ）に設定される。

図９は、図６に示した消去動作の例を示している。図７と同じ動作については、詳細な説明を省略する。消去動作は、セクタＳＥＣ毎に実行される。消去動作により、選択されたセクタＳＥＣ内の全てのメモリセルＭＣに論理１に設定される。この例では、セクタＳＥＣ０の消去動作について説明する。図では、クロック信号ＣＬＫを示していないが、実際には、半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作する。

まず、消去コマンドＥＲＳと消去アドレスＡ３が、コマンド端子ＣＭＤおよびアドレス端子ＡＤに供給される（図９（ａ））。消去アドレスＡ３は、消去するセクタＳＥＣを示す。図３に示した内部電圧セレクタＶＰＸＳＥＬは、消去コマンドＥＲＳに応答して、電圧線ＶＰＸを接地線ＧＮＤに接続する。これにより、電圧線ＶＰＸは、０Ｖに設定され、セクタＳＥＣ０内のレベル変換回路ＬＶＬＣ０−１５は非活性化され、レベル変換動作を停止する（図９（ｂ））。

ワードデコーダＸＤＥＣ０−３は、消去コマンドＥＲＳおよび消去アドレスＡ３に応答してセクタＳＥＣ０内のロウデコード信号ＧＳＧＢ０−３を低レベル（０Ｖ）に設定する（図９（ｃ））。セクタＳＥＣ０内のロウデコード信号ＧＳＧＮ０−３は、高レベル（１．８Ｖ）に保持される（図９（ｄ））。ワードデコーダＶＸＤＥＣ０は、消去コマンドＥＲＳおよび消去アドレスＡ３に応答してロウデコード信号ＶＳＧ０−３を高レベル（１．８Ｖ）に設定し、ロウデコード信号ＶＳＧＢ０−３を低レベル（０Ｖ）に設定する（図９（ｅ、ｆ））。これにより、セクタＳＥＣ０内の選択ゲート線ＳＧ０−１５は、フローティング状態ＦＬＴになる（図９（ｇ））。ソース線ＳＬ０−３も、セクタＳＥＣ０内の内部電圧セレクタＳＬＳＥＬ０−３が電圧の出力動作を停止することで、フローティング状態ＦＬＴになる（図９（ｈ））。

図２に示した電圧生成器ＮＶＧＥＮ９は、消去コマンドＥＲＳに応答して、ポンプ動作を開始し、内部電圧ＮＶ９（−９Ｖ）を生成する。図３に示した内部電圧セレクタＸＤＳＳＥＬは、消去コマンドＥＲＳに応答して、電圧線ＸＤＳを内部電圧線ＮＶ９に接続する。電圧線ＸＤＳは、ポンプ動作とともに−９Ｖまで下降する（図９（ｉ））。同様に、内部電圧セレクタＶＳＧＳＥＬＨは、消去コマンドＥＲＳに応答して、電圧線ＶＳＧＨを内部電圧線ＮＶ９に接続する。これにより、電圧線ＶＳＧＨは、ポンプ動作とともに−９Ｖまで下降する（図９（ｊ））。図４に示したセクタＳＥＣ０内のスイッチ回路ＴＲＳＷ０−１５のトランジスタＮ３は、電圧線ＶＳＧＨの−９Ｖを受けてオフする。トランジスタＮ４は、電圧線ＶＳＧＬの０Ｖを受けてオフする。

セクタＳＥＣ０内のレベル変換回路ＬＶＬＣ０−１５のトランジスタＮ２は、ゲートで電圧線ＤＩＳＣＧの電圧（０Ｖ）を受け、ソースで電圧線ＸＤＳの電圧を受けている。トランジスタＮ２は、そのゲートソース間電圧が、トランジスタＮ２の閾値電圧（例えば、０．５Ｖ）より大きくなったときにオンする。すなわち、電圧線ＸＤＳの電圧が−０．５Ｖより低くなったとき、トランジスタＮ２はオンする。これにより、セクタＳＥＣ０内の制御ゲート線ＣＧ０−１５の電圧は、電圧線ＸＤＳの電圧の変化とともに、−９Ｖまで下降する（図９（ｋ））。

フローティング状態の選択ゲート線ＳＧ０−１５は、ｐ形ウエルに９Ｖが印加されるときに、カップリング現象により正電圧にチャージされる。これにより、スイッチ回路ＴＲＳＷ０−１５の両端に１０Ｖ以上の電圧が掛かるおそれがある。しかし、上述したように、トランジスタＮ３、Ｎ４がともにオフしているため、各トランジスタＮ３、Ｎ４に耐圧を超える電圧が印加されることを防止できる。

ビット線ＢＬ０−１０２３は、セクタスイッチＳＳＷおよびカラムスイッチＹＳＷの少なくともいずれかがオフすることで、フローティング状態ＦＬＴに設定される（図９（ｌ））。セクタスイッチＳＳＷおよびカラムスイッチＹＳＷの動作は、動作制御回路１４により制御される。

図２に示した電圧生成器ＨＶＧＥＮ９は、消去コマンドＥＲＳに応答して、ポンプ動作を開始し、内部電圧ＨＶ９（９Ｖ）を生成する。図３に示した内部電圧セレクタＷＥＬＳＥＬは、消去コマンドＥＲＳに応答して、電圧線ＰＷを内部電圧線ＨＶ９に接続する。これにより、電圧線ＰＷは、ポンプ動作とともに９Ｖまで上昇する（図９（ｍ））。すなわち、セクタＳＥＣ０の全てのメモリセルＭＣのセルトランジスタＣＴのウエル領域ＰＷＥＬは９Ｖに設定される。

セクタＳＥＣ０の全てのメモリセルＭＣのセルトランジスタＣＴは、ゲートで負電圧を受け、ウエル領域ＰＷＥＬが高電圧に設定される。これにより、セルトランジスタＣＴのフローティングゲートにトラップされている電子がウエル領域ＰＷＥＬ（チャネル）に放出され、メモリセルＭＣの閾値電圧が下がる。すなわち、セクタＳＥＣ０の全てのメモリセルＭＣに保持されたデータが論理１に設定される。この後、各信号線の電圧は、初期状態に戻され、消去動作が完了する。

なお、アクセスされないセクタＳＥＣ１−３では、ロウデコード信号ＧＳＧＮ０−３、ＧＳＧＢ０−３、ＶＳＧＨ０−３は、高レベル（１．８Ｖ）に設定され、ロウデコード信号ＶＳＧＢ０−３は、低レベル（０Ｖ）に設定される。電圧線ＶＰＸは、高レベル（１．８Ｖ）に設定され、電圧線ＸＤＳ、ＤＩＳＣＧ、ＶＳＧＨ、ＶＳＧＬ、ＰＷは、低レベル（０Ｖ）に設定される。そして、制御ゲート線ＣＧ０−１５、選択ゲート線ＳＧ０−１５およびソース線ＳＬ０−３は、フローティング状態ＦＬＴに設定される。

以上、この実施形態では、読み出し動作およびプログラム動作において、制御ゲート線ＣＧを、スイッチ回路ＴＲＳＷを介して選択ゲート線ＳＧに接続する。これにより、選択ゲート線ＳＧに供給される高レベル電圧を利用してセルトランジスタＣＴを駆動できる。換言すれば、選択ゲートドライバＳＧＤＲＶを利用して選択ゲート線ＳＧと制御ゲート線ＣＧを同時に駆動でき、セルトランジスタＣＴを、選択トランジスタＳＴの駆動タイミングに同期して駆動できる。この結果、半導体メモリＭＥＭのチップサイズを大きくすることなく、セルトランジスタＣＴを迅速に駆動できる。半導体メモリＭＥＭの読み出し時間および書き込み時間を短縮できる。特に、高電圧を必要としない読み出し動作において、セルトランジスタを迅速に駆動できる。

図１０は、別の実施形態における半導体メモリの読み出し動作の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、読み出し動作時に動作制御回路１４が出力する制御信号のタイミングが異なることを除き、図１と同じである。例えば、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図５に示したシステムＳＹＳに搭載される。プログラム動作および消去動作は、図８および図９と同じである。

この例の読み出し動作では、アドレス信号Ａ１によりセクタＳＥＣ０内のサブブロックＳＢＬＫ０のメモリセルＭＣがアクセスされる。この実施形態では、読み出しコマンドＲＤに応答して、全てのセクタＳＥＣ０−３内の全てのロウデコード信号ＧＳＧＮ０−３、ＧＳＧＢ０−３が低レベル（０Ｖ）に設定される（図１０（ａ、ｂ）。また、全てのセクタＳＥＣ０−３内の全てのロウデコード信号ＶＳＧ０−３が高レベル（１．８Ｖ）に設定され、全てのＶＳＧＢ０−３が低レベル（０Ｖ）に設定される（図１０（ｃ、ｄ））。

全てのセクタＳＥＣ０−３内の電圧線ＶＳＧＬ、ＶＳＧＨは、高レベル（３Ｖ）に設定される（図１０（ｅ））。これにより、セクタＳＥＣ０−３内の全ての選択ゲート線ＳＧ０−１５と全ての制御ゲート線ＣＧ０−１５は、高レベル（１．８Ｖ）に設定される。具体的には、制御ゲート線ＣＧ０−１５は、まず、スイッチ回路ＴＲＳＷ０−１５を介して選択ゲート線ＳＧ０−１５の電圧変化とともに上昇する。この後、レベル変換回路ＬＶＬＣ０−１５が動作し、制御ゲート線ＣＧ０−１５の電圧は、電圧線ＶＰＸの電圧（１．８Ｖ）に設定される。なお、ビット線ＢＬ０−１０２３およびソース線ＳＬ０−３は、低レベル（０Ｖ）に設定されているため、この時点でメモリセルＭＣに電流は流れない。

次に、全てのセクタＳＥＣ０−３内の電圧線ＶＳＧＬ、ＶＳＧＨは、低レベル（０Ｖ）に設定される（図１０（ｆ））。これにより、全てのセクタＳＥＣ０−３のスイッチ回路ＴＲＳＷ０−１５はオフし、制御ゲート線ＣＧ０−１５は、選択ゲート線ＳＧ０−１５から切り離される。これ以降、全てのセクタＳＥＣ０−３の全ての制御ゲート線ＣＧ０−１５は、選択ゲート線ＳＧ０−１５の電圧レベルに関わりなく、１．８Ｖに保持される。

次に、アクセスするメモリセルＭＣに対応しないロウデコード信号ＧＳＧＮ１−３、ＧＳＧＢ１−３が高レベル（１．８Ｖ）に設定される（図１０（ｇ））。同様に、アクセスするメモリセルＭＣに対応しないロウデコード信号ＶＳＧ１−３、ＶＳＧＢ１−３が低レベル（０Ｖ）および高レベル（１．８Ｖ）にそれぞれ設定される（図１０（ｈ））。これにより、アクセスしないメモリセルＭＣに対応する選択ゲートドライバＳＧＤＲＶ１−１５では、トランジスタＮ５またはＮ６の少なくともいずれかがオンする。そして、アクセスしないメモリセルＭＣに接続された選択ゲート線ＳＧ１−１５は、低レベル（０Ｖ）に変化する（図１０（ｉ））。換言すれば、アクセスするメモリセルＭＣに接続された選択ゲート線ＳＧ０のみが高レベル（１．８Ｖ）に保持される（図１０（ｊ））。

この後、図７と同様に、アクセスするメモリセルＭＣに接続されたビット線ＢＬ０のみが高レベル（１．８Ｖ）に設定される（図１０（ｋ））。そして、ビット線ＢＬ０とソース線ＳＬ０との間に流れる電流量に応じてアクセスされるメモリセルＭＣに保持されている論理が判定される。

図１１は、図１０に示した読み出し動作の別の例を示している。この例では、選択ゲート線ＳＧのみを順次に切り替えるために、アドレス信号ＡＤ（ロウアドレス信号）が順次に供給され、読み出し動作が連続して実行される。図１０と同じ動作については、詳細な説明を省略する。

読み出しコマンドＲＤとともに供給されるアドレス信号Ａ１によるセクタＳＥＣ０の読み出し動作は、図１０と同じである。最初の読み出し動作の後、次のアドレス信号Ａ４が供給される（図１１（ａ））。例えば、アドレス信号Ａ４は、読み出しコマンドＲＤから所定数後のクロック信号ＣＬＫに同期して供給される。動作制御回路１４は、所定数のクロックサイクル内に次のアドレス信号ＡＤが供給されたとき、読み出し動作を続ける。実際には、例えば、読み出し動作は、チップイネーブル信号／ＣＥが低レベルに活性化されているときに、連続して半導体メモリＭＥＭに供給されるアドレス信号ＡＤにより続けられる。この例では、アドレス信号Ａ４は、セクタＳＥＣ０の制御ゲート線ＣＧ６（ＳＢＬＫ１）と、ビット線ＢＬ１０に接続されたメモリセルＭＣを示す。

アドレス信号Ａ４により、アクセスするメモリセルＭＣに対応するロウデコード信号ＧＳＧＮ２、ＧＳＧＢ２が低レベルに設定される（図１１（ｂ））。同様に、アクセスするメモリセルＭＣに対応するロウデコード信号ＶＳＧ１、ＶＳＧＢ１が高レベルおよび低レベルにそれぞれ設定される（図１１（ｃ））。そして、アクセスするメモリセルＭＣに接続された選択ゲート線ＳＧ６およびビット線ＢＬ１０は、高レベルに変化し、読み出し動作が実行される（図１１（ｄ、ｅ））。この実施形態では、制御ゲート線ＣＧ０−１５は、最初の読み出し動作時にレベル変換回路ＬＶＬＣ０−１５により高レベルに保持される。負荷の大きい制御ゲート線ＣＧ０−１５を駆動する必要がないため、読み出し動作のアクセス時間を短縮できる。

次に、アドレス信号Ａ５が半導体メモリＭＥＭに供給される（図１１（ｆ））。例えば、アドレス信号Ａ５は、セクタＳＥＣ３の制御ゲート線ＣＧ５（ＳＢＬＫ１）と、ビット線ＢＬ８に接続されたメモリセルＭＣを示す。アドレス信号Ａ５により、セクタＳＥＣ３のロウデコード信号ＧＳＧＮ１、ＧＳＧＢ１が低レベルに設定される（図１１（ｇ））。同様に、セクタＳＥＣ３のロウデコード信号ＶＳＧ１、ＶＳＧＢ１が高レベルおよび低レベルにそれぞれ設定される（図１１（ｈ））。そして、セクタＳＥＣ３の選択ゲート線ＳＧ５およびビット線ＢＬ８は、高レベルに変化し、読み出し動作が実行される（図１１（ｉ、ｊ））。以降、アドレス信号ＡＤを半導体メモリに順次に供給することで、任意のセクタＳＥＣ０−３の任意のメモリセルＭＣを高速かつランダムにアクセスできる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、読み出し動作において、全ての制御ゲート線ＣＧ０−１５を高レベルに設定した後、スイッチ回路ＴＲＳＷ０−１５をオフすることで、その後、制御ゲート線ＣＧ０−１５を再び駆動することなく読み出し動作を実行でできる。この結果、任意のセクタＳＥＣ０−３の任意のメモリセルＭＣを高速かつランダムにアクセスできる。

図１２は、別の実施形態における半導体メモリのセクタＳＥＣ０の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、内部電圧セレクタＶＳＧＳＥＬＬを持たないこと、および動作制御回路１４が出力する制御信号のタイミングが異なることを除き、図１および図２と同じである。例えば、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図５に示したシステムＳＹＳに搭載される。

セクタＳＥＣ１−３の構成も、図２と同じである。半導体メモリＭＥＭは、各セクタＳＥＣ０−３毎に１個のレベル変換回路ＬＶＬＣ０を有している。レベル変換回路ＬＶＬＣ０の出力は、１６本の制御ゲート線ＣＧ０−１５に共通に接続されている。サブブロックＳＢＬＫ０の制御ゲート線ＣＧ０−３は、スイッチ回路ＴＲＳＷ０−３を介してロウデコード信号線ＶＳＧ０に共通に接続されている。同様に、サブブロックＳＢＬＫ１−３の制御ゲート線ＣＧ４−１５は、スイッチ回路ＴＲＳＷ４−１５を介してロウデコード信号線ＶＳＧ１−３にそれぞれに接続されている。セクタＳＥＣ０のその他の構成は、図３と同じである。なお、レベル変換回路ＬＶＬＣ０は、サブブロックＳＢＬＫ０−３毎に設けられてもよい。また、ワードデコーダＶＸＤＥＣ０は、サブブロックＳＢＬＫ０−３毎に設けられてもよい。制御ゲート線ＣＧ０−３を１個のスイッチ回路ＴＲＳＷ０を介してロウデコード信号線ＶＳＧ０に接続してもよい。

図１３は、図１２に示したセクタＳＥＣ０の要部を示している。各スイッチ回路ＴＲＳＷ（ＴＲＳＷ０−１５）は、制御ゲート線ＣＧ（ＣＧ０−１５）とロウデコード信号線ＶＳＧ０との間に配置されたｎＭＯＳトランジスタＮ３を有している。すなわち、この実施形態では、図４に示したトランジスタＮ４は削除されている。選択ゲートドライバＳＧＤＲＶ（ＳＧＤＲＶ０−１５）のトランジスタＰ３は、図４に示したトランジスタＮ４の機能を担っている。ここで、トランジスタＮ４の機能は、上述したように、消去動作時にトランジスタに耐圧を超える電圧が印加されることを防止することである。各スイッチ回路ＴＲＳＷ０−１５をトランジスタＮ３のみで形成することで、半導体メモリＭＥＭのチップサイズを削減できる。

トランジスタＮ３のゲートは、電圧線ＶＳＧＨに接続されている。トランジスタＮ３のゲートに接続された電圧線ＶＳＧＨが高レベルのとき、各制御ゲート線ＣＧ０−１５は、ロウデコード信号線ＶＳＧ０−３のいずれかに接続される。選択ゲートドライバＳＧＤＲＶ０−３および選択ゲート線ＳＧ０−１５は、図３および図４と同じである。

図１４は、図１２に示した半導体メモリＭＥＭが動作するときに信号線の電圧の例を示している。この例では、読み出し動作（ＲＤ）において、セクタＳＥＣ０の制御ゲート線ＣＧ０が高レベル（１．８Ｖ）に設定されるとき、セクタＳＥＣ０内の他の制御ゲート線ＣＧ１−１５も高レベル（１．８Ｖ）に設定される。同様に、プログラム動作（ＰＲＧ）において、セクタＳＥＣ０の制御ゲート線ＣＧ０が高レベル（９Ｖ）に設定されるとき、セクタＳＥＣ０内の他の制御ゲート線ＣＧ１−１５も高レベル（９Ｖ）に設定される。その他の電圧は、図６と同じである。

図１５は、図１４の読み出し動作の例を示している。図７と同じ動作については、詳細な説明を省略する。この実施形態では、選択ゲート線ＳＧ０に接続されたメモリセルＭＣがアクセスされるとき、制御ゲート線ＣＧ０だけでなく、制御ゲート線ＣＧ１−１５も高レベル（１．８Ｖ）に変化する（図１５（ａ））。その他の動作は、電圧線ＶＳＧＬが存在しないことを除き、図７と同じである。電圧線ＶＳＧＨが高レベルに設定され、ロウデコード信号ＧＳＧＮ０、ＧＳＧＢ０が低レベルに設定されているとき、図１３に示したトランジスタＮ３、Ｐ３はオンする。これにより、制御ゲート線ＣＧ０は、トランジスタＮ３、Ｐ３を介して選択ゲート線ＳＧ０に接続される。すなわち、制御ゲート線ＣＧ０は、スイッチ回路ＴＲＳＷ０により、選択ゲートドライバＳＧＤＲＶ０を介して選択ゲート線ＳＧ０に接続される。

アクセスに関係しない制御ゲート線ＣＧ１−１５が高レベルに変化しても、選択ゲート線ＳＧ１−１５は低レベルである。このため、読み出し動作を実行するメモリセルＭＣを除いてメモリセル電流は流れず、半導体メモリＭＥＭは誤動作しない。また、例えば、制御ゲート線ＣＧ０は、トランジスタＮ３のみを介してロウデコード信号線ＶＳＧ０に接続される。制御ゲート線ＣＧ０に接続される負荷を小さくできるため、ロウデコード信号線ＶＳＧ０の電圧変化を迅速に制御ゲート線ＣＧ０に伝達できる。この結果、半導体メモリＭＥＭのチップサイズを大きくすることなく、読み出しアクセス時間を短縮できる。

図１６は、図１４に示したプログラム動作の例を示している。図８と同じ動作については、詳細な説明を省略する。この実施形態では、選択ゲート線ＳＧ０に接続されたメモリセルＭＣがアクセスされるとき、制御ゲート線ＣＧ０だけでなく、制御ゲート線ＣＧ１−１５も高レベル（９Ｖ）に変化する（図１６（ａ））。その他の動作は、電圧線ＶＳＧＬが存在しないことを除き、図８と同じである。

アクセスに関係しない制御ゲート線ＣＧ１−１５が高レベルに変化しても、選択ゲート線ＳＧ１−１５は低レベルである。このため、プログラム動作を実行するメモリセルＭＣを除いて、メモリセル電流は流れない。すなわち、着目するメモリセルＭＣ以外のメモリセルＭＣがプログラムされることが防止される。その他の動作は、電圧線ＶＳＧＬが存在しないことを除き、図７と同じである。さらに、読み出し動作と同様に、ロウデコード信号線ＶＳＧ０の電圧変化を迅速に制御ゲート線ＣＧ０に伝達でき、プログラム動作時間を短縮できる。

図１７は、図１４に示した消去動作の例を示している。図９と同じ動作については、詳細な説明を省略する。この実施形態では、ワードデコーダＶＸＤＥＣ０−３は、消去動作時に、ロウデコード信号ＶＳＧ０−３を低レベル（０Ｖ）に保持する（図１７（ａ））。その他の動作は、電圧線ＶＳＧＬが存在しないことを除き、図９と同じである。

制御ゲート線ＣＧ０−１５は、−９Ｖに設定される。スイッチ回路ＴＲＳＷ０−１５の制御ゲート線ＣＧ０−１５の反対側のノードは、ワードデコーダＶＸＤＥＣ０−３により接地線ＧＮＤに接続される。これにより、図１３に示したスイッチ回路ＴＲＳＷ０−１５の両端には、９Ｖの電圧が掛かる。しかし、スイッチ回路ＴＲＳＷ０−１５のトランジスタＮ３は高耐圧（例えば、１０Ｖ）のＣＭＯＳプロセスで製造されているため、破壊されることはない。

一方、上述したように、フローティング状態の選択ゲート線ＳＧ０−１５は、カップリング現象により正電圧（例えば、１．８Ｖ）にチャージされる。このため、図１３に示した選択ゲートドライバＳＧＤＲＶ０−３のトランジスタＰ３の両端には、２Ｖの電圧が掛かる。しかし、トランジスタＰ３の耐圧は２Ｖであるため、破壊されることはない。このように、消去動作時にスイッチ回路ＴＲＳＷ０−１５の制御ゲート線ＣＧ０−１５と反対側のノードを０Ｖに設定することで、トランジスタＮ３のみでスイッチ回路ＴＲＳＷ０−１５を形成できる。したがって、スイッチ回路ＴＲＳＷ０−１５の回路サイズを削減できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、スイッチ回路ＴＲＳＷ０−１５をトランジスタＮ３のみで形成することで、チップサイズを削減でき、セルトランジスタＣＴを迅速に駆動できる。スイッチ回路ＴＲＳＷ０−１５をトランジスタＮ３のみで形成するときにも、トランジスタＮ３、Ｐ３に耐圧以上の電圧が掛かることを防止できる。

図１８は、別の実施形態における半導体メモリＭＥＭの読み出し動作の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、読み出し動作時に動作制御回路１４が出力する制御信号のタイミングが異なることを除き、図１２および図１３と同じである。但し、この実施形態では、図１２において、サブブロックＳＢＬＫ０−３毎に、ワードデコーダＶＸＤＥＣ０が形成される。サブブロックＳＢＬＫ０に対応するワードデコーダＶＸＤＥＣ０は、ロウデコード信号ＶＳＧ０、ＶＳＧＢ０をサブブロックＳＢＬＫ０に出力する。サブブロックＳＢＬＫ１に対応するワードデコーダＶＸＤＥＣ０は、ロウデコード信号ＶＳＧ１、ＶＳＧＢ１をサブブロックＳＢＬＫ１に出力する。サブブロックＳＢＬＫ２に対応するワードデコーダＶＸＤＥＣ０は、ロウデコード信号ＶＳＧ２、ＶＳＧＢ２をサブブロックＳＢＬＫ２に出力する。サブブロックＳＢＬＫ３に対応するワードデコーダＶＸＤＥＣ０は、ロウデコード信号ＶＳＧ３、ＶＳＧＢ３をサブブロックＳＢＬＫ３に出力する。

例えば、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図５に示したシステムＳＹＳに搭載される。プログラム動作および消去動作は、図１６および図１７と同じである。

この実施形態では、図１３に示したスイッチ回路ＴＲＳＷ０−１５がオンするときに（電圧線ＶＳＧＨ＝３Ｖ）、ロウデコード信号ＶＳＧ０−３は高レベル（１．８Ｖ）、ＶＳＧＢ０−３は低レベル（０Ｖ）に設定される（図１８（ａ））。これにより、セクタＳＥＣ０内の全ての制御ゲート線ＣＧ０−１５は、高レベル（１．８Ｖ）に設定される（図１８（ｂ、ｃ））。上述したように、制御ゲート線ＣＧ０−１５の高レベルへの変化は、レベル変換回路ＬＶＬＣ０の動作も利用される。

高レベルのロウデコード信号ＧＳＧＢ０−３により、図１３に示した選択ゲートドライバＳＧＤＲＶ０−３のトランジスタＮ５はオンし、選択ゲート線ＳＧ０−１５は、低レベル（０Ｖ）に保持される（図１８（ｄ、ｅ））。このため、スイッチ回路ＴＲＳＷ０−１５がオンしている間にメモリセルＭＣにメモリセル電流が流れることを防止できる。

電圧線ＶＳＧＨが低レベル（０Ｖ）に変化し、スイッチ回路ＴＲＳＷ０−１５がオフした後、アクセスさせるメモリセルＭＣに対応するロウデコード信号ＧＳＧＮ０、ＧＳＧＢ０は、低レベル（０Ｖ）に変化する（図１８（ｆ））。アクセスされないメモリセルＭＣに対応するロウデコード信号ＶＳＧ１−３、ＶＳＧＢ１−３は、低レベル（０Ｖ）および高レベル（１．８Ｖ）にそれぞれ変化する（図１８（ｇ））。これにより、選択ゲートドライバＳＧＤＲＶ０は、選択ゲート線ＳＧ０を高レベル（１．８Ｖ）に駆動する（図１８（ｈ））。そして、図１１と同様に、読み出し動作が実行される。アドレスＡ４、Ａ５に対応する読み出し動作は、図１１と同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、アドレス信号ＡＤを順次に半導体メモリＭＥＭに供給し、読み出し動作を連続して実行するときにも、セルトランジスタＣＴを迅速に駆動できる。この結果、チップサイズを大きくすることなく、読み出しアクセス時間を短縮できる。

図１９は、別の実施形態における半導体メモリＭＥＭのセクタＳＥＣ０の要部を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、スイッチ回路ＴＲＳＷ０−１５が図４と相違している。その他の構成は、動作制御回路１４が制御信号ＦＳＧＮ、ＦＳＧＢを生成することを除き、図１から図３と同じである。

例えば、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図５に示したシステムＳＹＳに搭載される。

スイッチ回路ＴＲＳＷ０は、図４に示したトランジスタＮ４の代わりに、ｎＭＯＳトランジスタＮ７、Ｎ８およびｐＭＯＳトランジスタＰ４を有している。スイッチ回路ＴＲＳＷ１−１５は、スイッチ回路ＴＲＳＷ０と同じである。トランジスタＮ７、Ｐ４は、ＣＭＯＳトランスファスイッチとして機能する。トランジスタＮ８は、制御ゲート線ＣＧ０と接地線との間に配置される。トランジスタＮ７のゲートは、制御信号線ＦＳＧＢに接続されている。トランジスタＰ４、Ｎ８のゲートは、制御信号線ＦＳＧＮに接続されている。特に限定されないが、制御信号線ＦＳＧＢ、ＦＳＧＮは、全てのセクタＳＥＣ０−３に共通に配線されている。

トランジスタＮ７、Ｎ８、Ｐ４は、通常の耐圧（２Ｖ）のＣＭＯＳプロセスを用いて形成されている。このため、トランジスタＮ７、Ｎ８、Ｐ４のレイアウト面積は、図４に示した高耐圧のトランジスタＮ４のレイアウト面積に比べて小さい。また、ＣＭＯＳトランスファスイッチの動作速度は、図４に示したトランジスタＮ４の動作速度より速い。これにより、面積が小さく、高速なスイッチ回路ＴＲＳＷ０−１５を形成できる。

制御信号線ＦＳＧＢ、ＦＳＧＮがそれぞれ高レベル、低レベルのとき、ＣＭＯＳトランスファスイッチはオンする。ＣＭＯＳトランスファスイッチがオンしているとき、制御ゲート線ＣＧ０は、選択ゲート線ＳＧ０に接続される。制御信号線ＦＳＧＢ、ＦＳＧＮがそれぞれ低レベル、高レベルのとき、ＣＭＯＳトランスファスイッチはオフし、トランジスタＮ８はオンする。これにより、制御ゲート線ＣＧ０は、選択ゲート線ＳＧ０から切り離され、低レベル（０Ｖ）に設定される。

図２０は、図１９に示した半導体メモリＭＥＭが動作するときに信号線の電圧の例を示している。この例では、読み出し動作（ＲＤ）において、制御信号線ＦＳＧＢ、ＦＳＧＮは、それぞれ高レベル（１．８Ｖ）および低レベル（０Ｖ）に設定される。その他の信号線の電圧は、図６と同じである。制御信号線ＦＳＧＢ、ＦＳＧＮの電圧の変化タイミングは、図７に示した電圧線ＶＳＧＨの電圧の変化タイミングと同じである。これにより、スイッチ回路ＴＲＳＷ０−１５がオンし、アクセスされるメモリセルＭＣに接続された制御ゲート線ＣＧ（例えば、ＣＧ０）は、選択ゲート線ＳＧ（例えば、ＳＧ０）に接続される。

読み出し動作のタイミングは、電圧線ＶＳＧＬが存在しないことを除き、図７と同じである。但し、この実施形態では、制御ゲート線ＣＧは、高耐圧のトランジスタＮ３と通常の耐圧のトランジスタＮ７、Ｐ４を介して選択ゲート線ＳＧに接続される。スイッチ回路ＴＲＳＷ０−１５の負荷が小さいため、図７に比べて、制御ゲート線ＣＧは、迅速に高レベルに上昇する。レベル変換回路ＬＶＬＣ０−３が動作を開始するタイミングも早くなる。この結果、読み出しアクセス時間を図７に比べて短縮できる。

プログラム動作（ＰＲＧ）においても、制御信号線ＦＳＧＢ、ＦＳＧＮは、それぞれ高レベル（１．８Ｖ）および低レベル（０Ｖ）に設定される。その他の信号線の電圧は、図６と同じである。プログラム動作のタイミングは、電圧線ＶＳＧＬが存在しないことを除き、図８と同じである。但し、読み出し動作と同様に、スイッチ回路ＴＲＳＷ０−１５の動作速度を速くできるため、プログラム動作時間を図８に比べて短縮できる。

消去動作（ＥＲＳ）では、制御信号線ＦＳＧＢ、ＦＳＧＮは、それぞれ低レベル（０Ｖ）および高レベル（１．８Ｖ）に設定される。ＣＭＯＳトランスファスイッチはオフし、トランジスタＮ８はオンする。このとき、高耐圧のトランジスタＮ３の制御ゲート線ＣＧと反対側のノードは、低レベル（０Ｖ）に設定される。これにより、図１３と同様に、高耐圧のトランジスタＮ３を１個用いることで、消去動作時にトランジスタに耐圧を超える電圧が掛かることを防止できる。消去動作のタイミングは、電圧線ＶＳＧＬが存在しないことを除き、図９と同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、図４の高耐圧のトランジスタＮ４の代わりにトランジスタＮ７、Ｎ８、Ｐ４を配置することで、セルトランジスタＣＴを迅速に駆動できる。この結果、チップサイズを大きくすることなく、読み出しアクセス時間およびプログラム時間を短縮できる。

図２１は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、図１の半導体メモリＭＥＭにモード設定回路２２を追加している。その他の構成は、動作制御回路１４の機能が異なることを除き、図１から図４と同じである。

例えば、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図５に示したシステムＳＹＳに搭載される。

モード設定回路２２は、第１モード中にモード信号ＭＤを低レベルに設定し、第２モード中にモード信号ＭＤを高レベルに設定する。例えば、コマンドバッファ１２がコマンド端子ＣＭＤを介してモード設定コマンドを受けときに、モード設定回路２２は、アドレス信号ＡＤまたはデータ信号ＤＱのいずれかのビット値に応じてモード信号ＭＤの論理レベルを設定する。

動作制御回路１４は、モード信号ＭＤの論理レベルに応じて、半導体メモリＭＥＭを第１モードあるいは第２モードで動作する。具体的には、動作制御回路１４は、低レベルのモード信号線ＭＤを受けているとき（第１モード）、図７に示したタイミングで読み出し動作を実行する。動作制御回路１４は、高レベルのモード信号線ＭＤを受けているとき（第２モード）、図１０および図１１に示したタイミングで読み出し動作を実行する。第１モード（図７のタイミング）では、アクセスされるメモリセルＭＣに接続された制御ゲート線ＣＧが駆動される。このため、半導体メモリＭＥＭに掛かるディスターブを減らすことができる。第２モードでは、複数の制御ゲート線ＣＧが同時に駆動されるため、読み出しアクセス時間を短縮できる。プログラム動作および消去動作のタイミングは、動作モードによらず図８および図９と同じである。これにより、１個の半導体メモリＭＥＭを、読み出し動作仕様の異なる２種類の半導体メモリＭＥＭとすることができる。

なお、モード信号ＭＤの論理レベルは、モード設定回路２２内に設けられるヒューズ回路等のプログラム回路のプログラム状態に応じて設定されてもよい。あるいは、モード信号ＭＤの論理レベルは、モード信号線ＭＤを接地線ＧＮＤまたは電源線ＶＣＣに接続することで設定されてもよい。例えば、モード信号線ＭＤは、半導体メモリＭＥＭを製造時に配線工程で使用されるフォトマスクの種類に応じて、接地線ＧＮＤまたは電源線ＶＣＣに接続される。あるいは、モード信号ＭＤの論理レベルは、ユーザーが用途に応じてダイナミックに切り替えても良い。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、複数の動作モードを選択的に用いて、チップサイズを大きくすることなく、セルトランジスタＣＴを迅速に駆動できる。

なお、上述した実施形態は、ＮＯＲタイプのフラッシュメモリに適用する例について述べた。しかし、例えば、上述した実施形態を、セルトランジスタＣＴおよび選択トランジスタＳＴを含むメモリセルＭＣを有する他の半導体メモリに適用してもよい。

図１２または図１９に示した半導体メモリＭＥＭに、図２１に示したモード設定回路２２を追加してもよい。

上述した実施形態に関して、さらに以下の付記を開示する。
（付記１）
セルトランジスタおよび選択トランジスタをそれぞれ有する複数のメモリセルと、
前記セルトランジスタのゲートにそれぞれ接続された制御ゲート線と、
前記選択トランジスタのゲートにそれぞれ接続された選択ゲート線と、
前記選択ゲート線に電圧を印加する選択ゲートドライバと、
前記制御ゲート線を、対応する選択ゲート線にそれぞれ接続するスイッチ回路と、
前記制御ゲート線および電圧線に接続され、前記制御ゲート線の電圧を、前記電圧線に供給される電圧に変換するレベル変換部と
を備えていることを特徴とする半導体メモリ。
（付記２）
前記メモリセルが配置されるメモリセルアレイと、
前記選択ゲートドライバが配置される選択ゲートドライバ部と
を備え、
前記スイッチ回路は、前記メモリセルアレイと前記選択ゲートドライバ部の間に配置されること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
読み出し動作において、前記スイッチ回路をオンし、アクセスされるメモリセルに接続された選択ゲート線に第１レベル電圧を出力するために前記選択ゲートドライバの動作を制御する制御回路を備え、
前記レベル変換部は、読み出し動作において、前記電圧線を介して第２レベル電圧を受け、第１レベル電圧に設定される選択ゲート線に接続された制御ゲート線の電圧を第２レベル電圧に変換すること
を特徴とする付記１または付記２に記載の半導体メモリ。
（付記４）
読み出し動作において、前記スイッチ回路を所定期間オンした後にオフし、前記スイッチ回路をオンしているときに、全ての選択ゲート線に第１レベル電圧を出力するために前記選択ゲートドライバの動作を制御し、前記スイッチ回路をオフした後に、アクセスされないメモリセルに接続された選択ゲート線に低レベル電圧を出力するために前記選択ゲートドライバの動作を制御する制御回路を備え、
前記レベル変換部は、読み出し動作において、前記電圧線を介して第２レベル電圧を受け、第１レベル電圧に設定される選択ゲート線に接続された制御ゲート線の電圧を第２レベル電圧に変換すること
を特徴とする付記１または付記２に記載の半導体メモリ。
（付記５）
前記制御回路は、前記スイッチ回路をオフした後に、アクセスするメモリセル示すアドレス信号が変更される毎に、アクセスするメモリセルに接続された選択ゲート線に第１レベル電圧を出力し、アクセスされないメモリセルに接続された選択ゲート線に前記第１レベル電圧よりも低い第３レベル電圧を出力するために前記選択ゲートドライバの動作を制御すること
を特徴とする付記４に記載の半導体メモリ。
（付記６）
半導体メモリの動作モードを第１モードおよび第２モードのいずれかに設定するモード設定部と、
前記スイッチ回路および前記選択ゲートドライバの動作を制御する制御回路と
を備え、
前記半導体メモリの動作モードが前記第１モードに設定されているときに、読み出し動作において、
前記制御回路は、前記スイッチ回路をオンし、アクセスされるメモリセルに接続された選択ゲート線に第１レベル電圧を出力するために前記選択ゲートドライバの動作を制御し、
前記レベル変換部は、前記電圧線を介して第２レベル電圧を受け、第１レベル電圧に設定される選択ゲート線に接続された制御ゲート線の電圧を第２レベル電圧に変換し、
前記半導体メモリの動作モードが前記第２モードに設定されているときに、読み出し動作において、
前記制御回路は、前記スイッチ回路を所定期間オンした後にオフし、前記スイッチ回路をオンしているときに、全ての選択ゲート線に第１レベル電圧を出力するために前記選択ゲートドライバの動作を制御し、前記スイッチ回路をオフした後に、アクセスされないメモリセルに接続された選択ゲート線に前記第１レベル電圧よりも低い第３レベル電圧を出力するために前記選択ゲートドライバの動作を制御し、
前記レベル変換部は、前記電圧線を介して第２レベル電圧を受け、第１レベル電圧に設定される選択ゲート線に接続された制御ゲート線の電圧を第２レベル電圧に変換すること
を特徴とする付記１または付記２に記載の半導体メモリ。
（付記７）
前記各セルトランジスタに設けられたフローティングゲートと、
前記メモリセルにそれぞれ接続されたソース線と、
プログラム動作において、データが書き込まれるメモリセルに電流を流すために、データが書き込まれるメモリセルに対応するソース線を高レベル電圧に設定するソースドライバと、
プログラム動作において、前記スイッチ回路をオンし、データが書き込まれるメモリセルに接続された選択ゲート線に第１レベル電圧を出力するために前記選択ゲートドライバの動作を制御する制御回路と
を備え、
前記レベル変換部は、プログラム動作において、前記電圧線を介して第１レベル電圧より高い第４レベル電圧を受け、データが書き込まれるメモリセルの前記フローティングゲートに電荷をトラップするために、第１レベル電圧に設定される選択ゲート線に接続された制御ゲート線の電圧を前記第４レベル電圧に変換すること
を特徴とする付記１ないし付記６のいずれか１項に記載の半導体メモリ。
（付記８）
データが消去されるメモリセルに対応する制御ゲート線を負電圧に設定する負電圧設定回路と、
データが消去されるメモリセルのセルトランジスタに設けられたフローティングゲートからチャネル領域に電荷を引き抜くために、前記チャネル領域を高電圧に設定する高電圧設定回路と、
消去動作において、前記スイッチ回路をオフし、データが消去されるメモリセルに接続された選択ゲート線への電圧の出力を停止するために前記選択ゲートドライバの動作を制御する制御回路と
を備え、
前記レベル変換部は、消去動作において、電圧レベルの変換動作を停止すること
を特徴とする付記１ないし付記７のいずれか１項に記載の半導体メモリ。
（付記９）
前記各スイッチ回路は、対応する制御ゲート線および対応する選択ゲート線の間に直列に接続された第１および第２トランスファトランジスタを備え、
前記制御回路は、消去動作において、前記第１および第２トランスファトランジスタのゲートに、前記第１および第２トランスファトランジスタをそれぞれオフする電圧を出力すること
を特徴とする付記８に記載の半導体メモリ。
（付記１０）
前記制御回路は、消去動作において、前記第１トランスファトランジスタのゲートに前記負電圧を出力し、前記第２トランスファトランジスタのゲートに接地電圧を出力すること
を特徴とする付記９に記載の半導体メモリ。
（付記１１）
前記各スイッチ回路は、消去動作において、前記第１および第２トランスファトランジスタを互いに接続する接続ノードを接地線に接続する接地スイッチを備えていること
を特徴とする付記９または付記１０のいずれか１項に記載の半導体メモリ。
（付記１２）
アクセスされるメモリセルを含む所定数の選択ゲートドライバを選択する第１デコーダと、
アクセスされるメモリセルを含む別の所定数の選択ゲートドライバに前記第１レベル電圧を出力する第２デコーダと
を備え、
前記第１デコーダにより選択され、かつ前記第２デコーダからの前記第１レベル電圧を受ける選択ゲートドライバは、対応する選択ゲート線に前記第１レベル電圧を出力し、
前記各スイッチ回路は、一端が前記制御ゲート線に接続され、他端が前記第２デコーダの出力に接続され、
前記各スイッチ回路の他端は、対応する選択ゲートドライバを介して前記選択ゲート線に接続されること
ことを特徴とする付記１ないし付記８のいずれか１項に記載の半導体メモリ。
（付記１３）
前記各スイッチ回路は、対応する制御ゲート線および対応する選択ゲート線の間に接続されたトランスファトランジスタを備え、
前記トランスファトランジスタのゲートは、消去動作時に、前記トランスファトランジスタをオフする電圧を受けること
を特徴とする付記１２に記載の半導体メモリ。
（付記１４）
セルトランジスタおよび選択トランジスタをそれぞれ有する複数のメモリセルと、前記セルトランジスタのゲートにそれぞれ接続された制御ゲート線と、前記選択トランジスタのゲートにそれぞれ接続された選択ゲート線と、前記選択ゲート線にそれぞれ所定の電圧を設定する選択ゲートドライバと、前記制御ゲート線を、対応する選択ゲート線にそれぞれ電気的に接続するスイッチ回路と、前記制御ゲート線および電圧線に接続され、前記制御ゲート線の電圧を、前記電圧線に供給される電圧に変換するレベル変換部とを備えた半導体メモリの動作方法であって、
読み出し動作において、
前記スイッチ回路をオンし、
アクセスされるメモリセルに対応する選択ゲートドライバから、アクセスされるメモリセルに接続された選択ゲート線に第１レベル電圧を出力し、
前記電圧線を介して第２レベル電圧を受ける前記レベル変換部により、前記第１高レベル電圧に設定される選択ゲート線に接続された制御ゲート線の電圧を前記第２レベル電圧に変換し、
アクセスされるメモリセルに保持されている論理を、アクセスされるメモリセルに接続されたビット線に流れる電流量に応じて判定すること
を特徴とする半導体メモリの動作方法。
（付記１５）
セルトランジスタおよび選択トランジスタをそれぞれ有する複数のメモリセルと、前記セルトランジスタのゲートにそれぞれ接続された制御ゲート線と、前記選択トランジスタのゲートにそれぞれ接続された選択ゲート線と、前記選択ゲート線にそれぞれ所定の電圧を設定する選択ゲートドライバと、前記制御ゲート線を、対応する選択ゲート線にそれぞれ電気的に接続するスイッチ回路と、前記制御ゲート線および電圧線に接続され、前記制御ゲート線の電圧を、前記電圧線に供給される電圧に変換するレベル変換部とを備えた半導体メモリの動作方法であって、
読み出し動作において、
前記スイッチ回路を所定期間オンした後にオフし、
前記スイッチ回路をオンしているときに、全ての選択ゲートドライバから、全ての選択ゲート線に第１レベル電圧を出力し、
前記スイッチ回路をオフした後に、アクセスされないメモリセルに対応する選択ゲートドライバから、アクセスされないメモリセルに接続された選択ゲート線に前記第１レベル電圧よりも低い第３レベル電圧を出力し、
前記電圧線を介して第２レベル電圧を受ける前記レベル変換部により、前記第１レベル電圧に設定される選択ゲート線に接続された制御ゲート線の電圧を前記第２レベル電圧に変換し、
アクセスされるメモリセルに保持されている論理を、アクセスされるメモリセルに接続されたビット線に流れる電流量に応じて判定すること
を特徴とする半導体メモリの動作方法。
（付記１６）
プログラム動作において、
前記スイッチ回路をオンし、
データが書き込まれるメモリセルに対応する前記選択ゲートドライバから、データが書き込まれるメモリセルに接続された選択ゲート線に前記第１レベル電圧を出力し、
前記電圧線を介して前記第１レベル電圧より高い第３レベル電圧を受ける前記レベル変換部により、前記第１レベル電圧に設定される選択ゲート線に接続された制御ゲート線の電圧を前記第３レベル電圧に変換し、
データが書き込まれるメモリセルに対応するソース線を高レベル電圧に設定し、
データが書き込まれるメモリセルを介して前記ソース線からビット線に電流を流し、
データが書き込まれるメモリセルのセルトランジスタに設けられたフローティングゲートに電荷をトラップする
ことを特徴とする付記１４または付記１５に記載の半導体メモリの動作方法。
（付記１７）
消去動作において、
前記スイッチ回路をオフし、
データが消去されるメモリセルに対応する選択ゲートドライバ回路によるデータが消去されるメモリセルに接続された選択ゲート線への電圧の出力を停止し、
前記レベル変換部による電圧レベルの変換動作を停止し、
データが消去されるメモリセルに対応する制御ゲート線を負電圧に設定し、
データが消去されるメモリセルのセルトランジスタのチャネル領域を高電圧に設定し、
データが消去されるメモリセルのセルトランジスタに設けられたフローティングゲートから前記チャネル領域に電荷を引き抜く
ことを特徴とする付記１４ないし付記１６のいずれか１項に記載の半導体メモリの動作方法。
（付記１８）
付記１ないし付記１３のいずれか１項に記載の半導体メモリと、
前記半導体メモリをアクセスするコントローラと
を備えていることを特徴とするシステム。

以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。

一実施形態における半導体メモリを示している。 図１に示した電圧生成回路およびメモリセルアレイの例を示している。 図２に示したセクタの例を示している。 図３に示したセクタの要部を示している。 図１に示した半導体メモリが搭載されるシステムの例を示している。 図１に示した半導体メモリが動作するときに信号線の電圧の例を示している。 図６に示した読み出し動作の例を示している。 図６に示したプログラム動作の例を示している。 図６に示した消去動作の例を示している。 別の実施形態における半導体メモリの読み出し動作の例を示している。 図１０に示した読み出し動作の別の例を示している。 別の実施形態における半導体メモリのセクタの例を示している。 図１２に示したセクタの要部を示している。 図１２に示した半導体メモリが動作するときに信号線の電圧の例を示している。 図１４の読み出し動作の例を示している。 図１４に示したプログラム動作の例を示している。 図１４に示した消去動作の例を示している。 別の実施形態における半導体メモリの読み出し動作の例を示している。 別の実施形態における半導体メモリのセクタの要部を示している。 図１９に示した半導体メモリが動作するときに信号線の電圧の例を示している。 別の実施形態における半導体メモリの例を示している。

符号の説明

１０‥データ入出力バッファ；１２‥コマンドバッファ；１４‥動作制御回路；１６‥アドレスバッファ；１８‥電圧生成部回路；２０‥メモリコア；２２‥モード設定回路；ＡＲＹ‥メモリセルアレイ；ＢＬ‥ビット線；ＣＧ‥制御ゲート線；ＣＴ‥セルトランジスタ；ＨＶＧＥＮ３、ＨＶＧＥＮ５、ＨＶＧＥＮ９、ＮＶＧＥＮ９‥電圧生成器；ＬＶＬＣ‥レベル変換部；ＬＶＬＣ０−３‥レベル変換回路；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＳＡ‥センスアンプ部；ＳＢＬＫ０−３‥サブブロック；ＳＥＣ０−３‥セクタ；ＳＧ‥選択ゲート線；ＳＧＤＲＶ‥選択ゲートドライバ部；ＳＧＤＲＶ０−３‥選択ゲートドライバ；ＳＬ‥ソース線；ＳＬＤＲＶ‥ソースドライバ；ＳＬＳＥＬ０−３‥内部電圧セレクタ；ＳＳＷ‥セクタスイッチ；ＳＴ‥選択トランジスタ；ＴＲＳＷ‥スイッチ部；ＴＲＳＷ０−３‥スイッチ回路；ＶＰＸＳＥＬ‥内部電圧セレクタ；ＶＳＧＨＳＥＬ‥内部電圧セレクタ；ＶＳＧＬＳＥＬ‥内部電圧セレクタ；ＶＸＤＥＣ０−３‥ワードデコーダ；ＷＥＬＳＥＬ‥内部電圧セレクタ；ＸＤＥＣ‥ワードデコーダ部；ＸＤＥＣ０−３‥ワードデコーダ；ＸＤＳＳＥＬ‥内部電圧セレクタ；ＹＤＥＣ‥カラムデコーダ部；ＹＳＷ‥カラムスイッチ部

Claims (10)

1. セルトランジスタおよび選択トランジスタをそれぞれ有する複数のメモリセルと、
   前記セルトランジスタのゲートにそれぞれ接続された制御ゲート線と、
   前記選択トランジスタのゲートにそれぞれ接続された選択ゲート線と、
   前記選択ゲート線に電圧を印加する選択ゲートドライバと、
   前記制御ゲート線を、対応する選択ゲート線にそれぞれ接続するスイッチ回路と、
   前記制御ゲート線および電圧線に接続され、前記制御ゲート線の電圧を、前記電圧線に供給される電圧に変換するレベル変換部と
   を備えていることを特徴とする半導体メモリ。
2. 前記メモリセルが配置されるメモリセルアレイと、
   前記選択ゲートドライバが配置される選択ゲートドライバ部と
   を備え、
   前記スイッチ回路は、前記メモリセルアレイと前記選択ゲートドライバ部の間に配置されること
   を特徴とする請求項１に記載の半導体メモリ。
3. 読み出し動作において、前記スイッチ回路をオンし、アクセスされるメモリセルに接続された選択ゲート線に第１レベル電圧を出力するために前記選択ゲートドライバの動作を制御する制御回路を備え、
   前記レベル変換部は、読み出し動作において、前記電圧線を介して第２レベル電圧を受け、第１レベル電圧に設定される選択ゲート線に接続された制御ゲート線の電圧を第２レベル電圧に変換すること
   を特徴とする請求項１または請求項２に記載の半導体メモリ。
4. 読み出し動作において、前記スイッチ回路を所定期間オンした後にオフし、前記スイッチ回路をオンしているときに、全ての選択ゲート線に第１レベル電圧を出力するために前記選択ゲートドライバの動作を制御し、前記スイッチ回路をオフした後に、アクセスされないメモリセルに接続された選択ゲート線に低レベル電圧を出力するために前記選択ゲートドライバの動作を制御する制御回路を備え、
   前記レベル変換部は、読み出し動作において、前記電圧線を介して第２レベル電圧を受け、第１レベル電圧に設定される選択ゲート線に接続された制御ゲート線の電圧を第２レベル電圧に変換すること
   を特徴とする請求項１または請求項２に記載の半導体メモリ。
5. 半導体メモリの動作モードを第１モードおよび第２モードのいずれかに設定するモード設定部と、
   前記スイッチ回路および前記選択ゲートドライバの動作を制御する制御回路と
   を備え、
   前記半導体メモリの動作モードが前記第１モードに設定されているときに、読み出し動作において、
   前記制御回路は、前記スイッチ回路をオンし、アクセスされるメモリセルに接続された選択ゲート線に第１レベル電圧を出力するために前記選択ゲートドライバの動作を制御し、
   前記レベル変換部は、前記電圧線を介して第２レベル電圧を受け、第１レベル電圧に設定される選択ゲート線に接続された制御ゲート線の電圧を第２レベル電圧に変換し、
   前記半導体メモリの動作モードが前記第２モードに設定されているときに、読み出し動作において、
   前記制御回路は、前記スイッチ回路を所定期間オンした後にオフし、前記スイッチ回路をオンしているときに、全ての選択ゲート線に第１レベル電圧を出力するために前記選択ゲートドライバの動作を制御し、前記スイッチ回路をオフした後に、アクセスされないメモリセルに接続された選択ゲート線に前記第１レベル電圧よりも低い第３レベル電圧を出力するために前記選択ゲートドライバの動作を制御し、
   前記レベル変換部は、前記電圧線を介して第２レベル電圧を受け、第１レベル電圧に設定される選択ゲート線に接続された制御ゲート線の電圧を第２レベル電圧に変換すること
   を特徴とする請求項１または請求項２に記載の半導体メモリ。
6. 前記各セルトランジスタに設けられたフローティングゲートと、
   前記メモリセルにそれぞれ接続されたソース線と、
   プログラム動作において、データが書き込まれるメモリセルに電流を流すために、データが書き込まれるメモリセルに対応するソース線を高レベル電圧に設定するソースドライバと、
   プログラム動作において、前記スイッチ回路をオンし、データが書き込まれるメモリセルに接続された選択ゲート線に第１レベル電圧を出力するために前記選択ゲートドライバの動作を制御する制御回路と
   を備え、
   前記レベル変換部は、プログラム動作において、前記電圧線を介して第１レベル電圧より高い第４レベル電圧を受け、データが書き込まれるメモリセルの前記フローティングゲートに電荷をトラップするために、第１レベル電圧に設定される選択ゲート線に接続された制御ゲート線の電圧を前記第４レベル電圧に変換すること
   を特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体メモリ。
7. データが消去されるメモリセルに対応する制御ゲート線を負電圧に設定する負電圧設定回路と、
   データが消去されるメモリセルのセルトランジスタに設けられたフローティングゲートからチャネル領域に電荷を引き抜くために、前記チャネル領域を高電圧に設定する高電圧設定回路と、
   消去動作において、前記スイッチ回路をオフし、データが消去されるメモリセルに接続された選択ゲート線への電圧の出力を停止するために前記選択ゲートドライバの動作を制御する制御回路と
   を備え、
   前記レベル変換部は、消去動作において、電圧レベルの変換動作を停止すること
   を特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体メモリ。
8. セルトランジスタおよび選択トランジスタをそれぞれ有する複数のメモリセルと、前記セルトランジスタのゲートにそれぞれ接続された制御ゲート線と、前記選択トランジスタのゲートにそれぞれ接続された選択ゲート線と、前記選択ゲート線にそれぞれ所定の電圧を設定する選択ゲートドライバと、前記制御ゲート線を、対応する選択ゲート線にそれぞれ電気的に接続するスイッチ回路と、前記制御ゲート線および電圧線に接続され、前記制御ゲート線の電圧を、前記電圧線に供給される電圧に変換するレベル変換部とを備えた半導体メモリの動作方法であって、
   読み出し動作において、
   前記スイッチ回路をオンし、
   アクセスされるメモリセルに対応する選択ゲートドライバから、アクセスされるメモリセルに接続された選択ゲート線に第１レベル電圧を出力し、
   前記電圧線を介して第２レベル電圧を受ける前記レベル変換部により、前記第１レベル電圧に設定される選択ゲート線に接続された制御ゲート線の電圧を前記第２レベル電圧に変換し、
   アクセスされるメモリセルに保持されている論理を、アクセスされるメモリセルに接続されたビット線に流れる電流量に応じて判定すること
   を特徴とする半導体メモリの動作方法。
9. セルトランジスタおよび選択トランジスタをそれぞれ有する複数のメモリセルと、前記セルトランジスタのゲートにそれぞれ接続された制御ゲート線と、前記選択トランジスタのゲートにそれぞれ接続された選択ゲート線と、前記選択ゲート線にそれぞれ所定の電圧を設定する選択ゲートドライバと、前記制御ゲート線を、対応する選択ゲート線にそれぞれ電気的に接続するスイッチ回路と、前記制御ゲート線および電圧線に接続され、前記制御ゲート線の電圧を、前記電圧線に供給される電圧に変換するレベル変換部とを備えた半導体メモリの動作方法であって、
   読み出し動作において、
   前記スイッチ回路を所定期間オンした後にオフし、
   前記スイッチ回路をオンしているときに、全ての選択ゲートドライバから、全ての選択ゲート線に第１レベル電圧を出力し、
   前記スイッチ回路をオフした後に、アクセスされないメモリセルに対応する選択ゲートドライバから、アクセスされないメモリセルに接続された選択ゲート線に前記第１レベル電圧よりも低い第３レベル電圧を出力し、
   前記電圧線を介して第２レベル電圧を受ける前記レベル変換部により、前記第１レベル電圧に設定される選択ゲート線に接続された制御ゲート線の電圧を前記第２レベル電圧に変換し、
   アクセスされるメモリセルに保持されている論理を、アクセスされるメモリセルに接続されたビット線に流れる電流量に応じて判定すること
   を特徴とする半導体メモリの動作方法。
10. 請求項１ないし請求項７のいずれか１項に記載の半導体メモリと、
    前記半導体メモリをアクセスするコントローラと
    を備えていることを特徴とするシステム。
    

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