JP5196980B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
低耐圧系ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）はノートパソコンやＬＣＤ（Liquid Crystal Display）のＡＣアダプタ、サーバーのスイッチング電源などに広く用いられ、低オン抵抗化、高速化が求められている。低耐圧系ＭＯＳＦＥＴでは、オン抵抗がチャネル抵抗に依存する割合が高いことから、微細化などによりオン抵抗の低減が行われてきた。そして、チャネル抵抗の低減が実現されるにともない、ドリフト抵抗の低減にも目が向けられるようになってきている。
ドリフト抵抗を低減する構造の一例として、高耐圧系では実績のある、ドリフト層にｐｎ接合構造部を横方向に繰り返し設けたいわゆる「スーパージャンクション構造」が挙げられる（例えば、特許文献１）。また、低耐圧系では、ｎ型のドリフト層の深さ方向の途中までｐ型ピラー層を設けたいわゆる「セミスーパージャンクション構造」において、オン抵抗の低減が実現し、耐圧とオン抵抗とのトレードオフが改善したとの報告がある。
特開２００６−１７９５９８号公報
本発明は、高耐圧化及び低オン抵抗化の両立を図れる半導体装置を提供する。
本発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層の主面上に設けられ、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、前記第２の半導体層の上に設けられた第２導電型の第３の半導体層と、前記第３の半導体層の上に選択的に設けられた第１導電型の第４の半導体層と、前記第３の半導体層を貫通して前記第２の半導体層に至るトレンチ内に設けられたゲート電極と、前記第４の半導体層に接すると共に、隣り合う前記ゲート電極間における前記第４の半導体層を貫通して設けられたコンタクト溝を介して前記第３の半導体層に接する第１の主電極と、前記第１の半導体層の前記主面の反対側の面に設けられた第２の主電極と、前記第２の半導体層中における前記コンタクト溝の下に対応する部分に設けられた第２導電型の第５の半導体層と、を備え、前記第５の半導体層の最上部は前記第３の半導体層に接し、前記第５の半導体層の最下部は前記第５の半導体層における他の部分よりも不純物濃度が高く、前記第２の半導体層中に位置して前記第１の半導体層には接しておらず、前記第５の半導体層は、前記最上部から前記最下部にかけて一体に設けられ、前記第５の半導体層は、前記最上部から前記最下部に向かうにしたがって細くされたことを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、第１導電型の第１の半導体層の主面上に、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層、第２導電型の第３の半導体層および第１導電型の第４の半導体層が順に設けられた半導体層の表面側にトレンチゲート構造が設けられた構造を形成する工程と、隣り合う前記トレンチゲート構造間における前記第４の半導体層を貫通して前記第３の半導体層に達すると共に、前記第３の半導体層に向かって深くなるほど幅が狭められたコンタクト溝を形成する工程と、前記第３の半導体層に向かって深くなるほど幅が狭められた前記コンタクト溝が選択的に形成された前記第４の半導体層をマスクとして、前記第２の半導体層中における前記第１の半導体層の主面に達しない初回導入位置から順に前記第３の半導体層側の浅い位置にかけて複数回に分けて、前記第２の半導体層中に第２導電型の不純物を導入する工程と、を備え、前記初回導入位置への不純物導入時のドーズ量は、前記初回導入位置よりも浅い位置への不純物導入時のドーズ量よりも高くすることを特徴とする半導体装置の製造方法が提供される。
また、本発明のさらに他の一態様によれば、第１導電型の第１の半導体層の主面上に、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層、第２導電型の第３の半導体層および第１導電型の第４の半導体層が順に設けられた半導体層の表面側にトレンチゲート構造が設けられた構造を形成する工程と、隣り合う前記トレンチゲート構造間における前記第４の半導体層を貫通して前記第３の半導体層に達するコンタクト溝を形成する工程と、前記コンタクト溝が選択的に形成された前記第４の半導体層をマスクとして、前記第２の半導体層中における前記第１の半導体層の主面に達しない初回導入位置から順に前記第３の半導体層側の浅い位置にかけて複数回に分けて、前記第２の半導体層中に第２導電型の不純物を導入する工程と、を備え、前記初回導入位置よりも浅い位置ほど、前記コンタクト溝の幅を広げて前記不純物を導入することを特徴とする半導体装置の製造方法が提供される。
また、本発明のさらに他の一態様によれば、第１導電型の第１の半導体層の主面上に、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層、第２導電型の第３の半導体層および第１導電型の第４の半導体層が順に設けられた半導体層の表面側にトレンチゲート構造が設けられた構造を形成する工程と、隣り合う前記トレンチゲート構造間における前記第４の半導体層を貫通して前記第３の半導体層に達するコンタクト溝を形成する工程と、前記コンタクト溝が選択的に形成された前記第４の半導体層をマスクとして、前記第２の半導体層中における前記第１の半導体層の主面に達しない初回導入位置から順に前記第３の半導体層側の浅い位置にかけて複数回に分けて、前記第１の半導体層の前記主面に対して平行な方向及び垂直な方向の両方向に対して傾斜した方向から前記第２の半導体層中に第２導電型の不純物を導入する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、高耐圧化及び低オン抵抗化の両立を図れる半導体装置が提供される。
以下、図面を参照し、本発明の実施形態について説明する。以下に示す実施形態では、半導体材料として例えばシリコンが用いられた半導体構造部の表面側に設けられた第１の主電極と、この第１の主電極が設けられた表面の反対側の裏面側に設けられた第２の主電極との間を結ぶ縦方向にゲートオン時に主電流経路が形成される縦型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を一例に挙げて説明する。また、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の断面構造を示す模式図である。
本実施形態に係る半導体装置は、第１の半導体層としてのｎ＋型のドレイン層（または半導体基板）１の主面上に、ドレイン層１よりも不純物濃度が低いｎ型の第２の半導体層としてのドリフト層２、ｐ型の第３の半導体層としてのベース層３、およびドリフト層２よりも不純物濃度が高いｎ＋型の第４の半導体層としてのソース層４が順に設けられた半導体層の表面側にトレンチゲート構造が設けられたトレンチゲート型の縦型ＭＯＳＦＥＴである。
ドリフト層２はドレイン層１の主面上にエピタキシャル成長され、そのドリフト層２の上（表層部）にベース層３が設けられ、ベース層３の上（表層部）に選択的にソース層４が設けられている。
ソース層４の表面からベース層３を貫通してドリフト層２に至る複数のトレンチＴが互いに離間して形成され、各トレンチＴ内にゲート絶縁膜６を介してゲート電極１３が設けられ、トレンチゲート構造が構成される。トレンチゲート構造は、図１において紙面を貫く方向に延在するストライプ状に設けられている。
ゲート絶縁膜６は例えばシリコン酸化膜であり、ゲート電極１３とトレンチＴ底部との間およびゲート電極１３とトレンチＴ側壁との間に形成されている。ベース層３は、ゲート絶縁膜６を介してゲート電極１３に対向している。ゲート電極１３及びトレンチＴの上には層間絶縁膜（例えばシリコン酸化膜）７が設けられている。
ベース層３上にはソース層４を覆うように第１の主電極としてのソース電極１１が設けられている。ソース電極１１はソース層４とオーミック接触し、ソース層４はソース電極１１と電気的に接続されている。
また、ソース電極１１は、コンタクト溝８内にも設けられ、その部分を介してベース層３の表面に接している。コンタクト溝８は、隣り合うゲート電極１３間におけるソース層４を貫通して形成され、ベース層３に向かって深くなるほど幅が狭められている。コンタクト溝８の周囲を囲むソース層４の側面は、対向するソース層４の側面との間の距離が深くなるにつれて徐々に短くなるように傾斜しており、コンタクト溝８の断面形状は図１に示すように逆台形状となっている。すなわち、コンタクト溝８の幅は深くなるにつれて徐々に連続的に狭められている。
ベース層３においてソース電極１１と接する表層部は、ベース層３の他の部分よりも不純物濃度が高いｐ＋型とされ、ベース層３とソース電極１１とはオーミック接触し、ベース層３はソース電位とされる。
ドリフト層２中において、隣り合うゲート電極１３間であってコンタクト溝８の下に対応する部分には、第５の半導体層としてのｐ型ピラー層（または埋め込み拡散層）５が設けられている。
ｐ型ピラー層５は、ソース電極１１を形成する前に、コンタクト溝８が選択的に形成されたソース層４およびトレンチゲート構造をマスクとして、複数回に分けて行われるｐ型不純物（例えばボロン）の注入およびその後の熱処理により形成される。
図１に示す例では、例えば４回のイオン注入が行われるが、回数はこれに限ることはない。ｐ型ピラー層５の最下部５ｄは、１回目のイオン注入でドリフト層２中に注入されたｐ型不純物が熱処理により拡散して形成されたものであり、その上の部分５ｃは、２回目のイオン注入でドリフト層２中における１回目よりも浅い位置に注入されたｐ型不純物が熱処理により拡散して形成されたものであり、その上の部分５ｂは、３回目のイオン注入でドリフト層２中における２回目よりも浅い位置に注入されたｐ型不純物が熱処理により拡散して形成されたものであり、最上部５ａは、４回目のイオン注入でドリフト層２中における３回目よりも浅い位置に注入されたｐ型不純物が熱処理により拡散して形成されたものである。
ｐ型ピラー層５の最上部５ａはベース層３に接し、その下の部分５ｂは最上部５ａに接し、その下の部分５ｃは部分５ｂおよび最下部５ｄに接しており、各部分はドリフト層２中で深さ方向（縦方向）につながっている。
ｐ型ピラー層５の最下部５ｄは、ドリフト層２中に位置してドレイン層１には接していない。ｐ型ピラー層５の最下部５ｄとドレイン層１との間にはドリフト層２が存在している。また、ｐ型ピラー層５の最下部５ｄは、ｐ型ピラー層５における他の部分５ａ〜５ｃよりも不純物濃度が高い。
ｎ型ピラー層１１とｐ型ピラー層１２とは、オン時に主電流経路が形成される縦方向に対して略垂直な横方向（ドレイン層２の主面に対して略平行な方向）に交互に周期的に配列され、いわゆる「スーパージャンクション構造」を構成している。例えば、ｎ型ピラー層１１及びｐ型ピラー層１２の平面パターンはストライプ状である。
ｐ型ピラー層５は、最上部５ａから最下部５ｄに向かうにしたがって（深くなるにつれて）、段階的に細くなっている。すなわち、最上部５ａが最もｐ型不純物の横方向拡散距離が大きく、その下の部分５ｂから最下部５ｄに向かうにしたがってｐ型不純物の横方向拡散距離が段階的に小さくなっている。
ドレイン層１の主面の反対側の裏面には、第２の主電極としてのドレイン電極１２が設けられ、ドレイン層１はドレイン電極１２と電気的に接続されている。なお、ゲート電極１３は、図示しないゲート電極引き出し部を介してゲートパッドと電気的に接続されている。
以上説明したように構成される半導体装置において、ゲート電極１３に所定のゲート電圧が印加されると、ゲート絶縁膜６を介してゲート電極１３に対向しているベース層３に反転層（チャネル）が形成され、ソース層４、チャネル、ドリフト層２、およびドレイン層１を介して、ソース電極１１とドレイン電極１２との間の縦方向に主電流が流れる（オン状態となる）。
本実施形態に係る半導体装置は、ベース層３とドリフト層２との界面（ｐｎ接合面）からドリフト層２の途中の深さまでドリフト層２中にｐ型ピラー層５が設けられ、ドリフト層２の横方向にｐｎ接合の繰り返し構造が形成されたいわゆる「セミスーパージャンクション構造」を有する。この構造により、オフ時にドレイン電極１２に高電圧が印加されると、ドリフト層２とｐ型ピラー層とのｐｎ接合面から横方向にも空乏層が広がり、ベース層３とドリフト層２とのｐｎ接合面からのみしか空乏層が広がらないｐ型ピラー層５のない構造に比べて、同じドレイン電圧を印加した場合、ドリフト層２に広がる空乏層が広く、高い耐圧が得られる。
ｐ型ピラー層５がドリフト層２の途中の深さまでしか設けられていないセミスーパージャンクション構造は、ｐ型ピラー層５をドリフト層２の厚さ（深さ）方向のすべてにわたって設けた構造に比べて、容易且つ低コストで得られる。
そのようなセミスーパージャンクション構造において、その最下部５ｄの不純物濃度をｐ型ピラー層５における他の部分５ａ〜５ｃよりも高くすることにより、最下部５ｄとドリフト層２とのｐｎ接合から下方向（ドリフト層２中）へと空乏層が広がりやすくなりさらに高耐圧な構造とすることができる。
ｐ型ピラー層５は、複数回にわたるイオン注入及びその注入後の熱処理により得られる複数の不純物拡散層を縦方向に積み重ねて得られ、その際、最下部５ｄを形成するための１回目のイオン注入時の不純物ドーズ量を２回目以降のイオン注入時の不純物ドーズ量よりも高くすることで最下部５ｄの不純物濃度を他の部分５ａ〜５ｃよりも高くできる。
同じマスクを使ったイオン注入により不純物拡散層を形成する場合、ドーズ量が高いほど、形成される不純物拡散層の横及び縦方向の幅が広くなる。したがって、同じマスクを用いたイオン注入により、ｐ型ピラー層の最下部の不純物濃度だけを高くしようとすると、図９に示す第１の比較例のように、ｐ型ピラー層５５の最下部５５ａの幅がｐ型ピラー層５５における他の部分よりも広くなる。
なお、図９に示す第１の比較例の半導体装置における各構成要素のうち、図１に示す本発明の第１の実施形態に係る半導体装置の構成要素と同様なものについては同じ符号を付している。また、第１の比較例におけるソース層５４の側面は傾斜しておらず、すなわちコンタクト溝５８は第１の実施形態のように深くなるにつれて幅が狭まった形状ではなく、幅がほぼ一定のコンタクト溝５８となっている。
図９に示す第１の比較例のように、ｐ型ピラー層５５の最下部５５ａの幅が広いと、その分、ドリフト層２における電流経路の一部が狭くなり、オン抵抗が増大してしまう。
これに対して、本実施形態では、深くなるほど幅が狭められたコンタクト溝８を利用した後述するプロセス（イオン注入）により、最下部５ｄを高不純物濃度とするべくイオン注入時のドーズ量を高めても、深くなるにつれて段階的に細くなったｐ型ピラー層５を形成することができる。
この結果、ｐ型ピラー層５の最下部５ｄの不純物濃度を他の部分５ａ〜５ｃよりも高くすることにより、最下部５ｄとドリフト層２とのｐｎ接合から下方向へと空乏層が広がりやすくなり、より高耐圧な構造とすることができ、なおかつ、ドリフト層２における電流経路の狭窄を抑制してオン抵抗の増大を抑制できる。
図２に、図１に示す第１の実施形態、図９に示す第１の比較例、図１０に示す第２の比較例のそれぞれの構造について、耐圧（Ｖ）と、オン抵抗（ｍΩｍｍ）とをシミュレーション計算した結果を示す。図２において、白丸（○）が第１の実施形態についての結果を、黒丸（●）が第１の比較例についての結果を、バツ印（×）が第２の比較例についての結果をそれぞれ示す。
図９に示す第１の比較例は、同一マスクを用いたイオン注入により、ｐ型ピラー層５５の最下部５５ａを形成するためのイオン注入時のドーズ量を高くして、その最下部５５ａの不純物濃度が他の部分よりも高くなるようにした構造であり、前述したように、最下部５５ａの幅が広くなってドリフト層２における電流経路の一部が狭くなっている。
図１０に示す第２の比較例は、ドーズ量を一定として複数回のイオン注入を行って、ｐ型ピラー層６５を形成した構造であり、ｐ型ピラー層６５の幅及び不純物濃度は深さ方向でほぼ一定となっている。また、この第２の比較例のｐ型ピラー層６５における不純物濃度は耐圧が最大となる濃度としている。
図２の結果より、第２の比較例に比べ、ｐ型ピラー層の最下部の不純物濃度を高めた本発明第１の実施形態の方が耐圧が高くなっている。また、第１の実施形態と第１の比較例とを比較すると、第１の実施形態の方が第１の比較例よりも耐圧は低いが、第１の実施形態の方が第１の比較例よりもオン抵抗が低くなっている。したがって、第１の実施形態の構造とすることにより、耐圧とオン抵抗とのトレードオフを改善して、高耐圧化及び低オン抵抗化の両立を図ることができる。
次に、図３は、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
まず、ｎ＋型のドレイン層（または半導体基板）１の主面上に、ｎ型のドリフト層２をエピタキシャル成長させた後、そのドリフト層２の表層部に選択的にｐ型不純物を導入してｐ型のベース層３を形成する。
次に、ベース層３の表面からベース層３を貫通してドリフト層２に達するトレンチＴを形成した後、そのトレンチＴ内にゲート絶縁膜６を形成してからトレンチＴ内にゲート電極１３を埋め込む。
次に、ベース層３の表層部に選択的にｎ型不純物を導入してｎ＋型のソース層４を形成した後、そのソース層４を貫通してベース層３に達するコンタクト溝８を形成する。このとき、コンタクト溝８がベース層３に向かって深くなるほど幅が狭くなるように、コンタクト溝８の内壁面（コンタクト溝８に臨むソース層４の側面）に傾斜をつける。具体的には、初めに幅の狭いマスクによりコンタクト溝を異方性エッチングにより形成し、その後マスクをエッチバックしその溝より幅の広いマスクにより異方性エッチングを行う。これを数回繰り返し傾斜のついたコンタクト溝８を形成する。
次に、図３（ｂ）に示すように、コンタクト溝８が選択的に形成されたソース層４をマスクとして、ドリフト層２中にｐ型不純物（例えばボロン）を導入（注入）する。この不純物導入（イオン注入）は、ｐ型ピラー層５の最下部５ｄを形成するための初回導入位置から順にベース層３側の浅い位置にかけて複数回に分けて行う。
まず、最下部５ｄを形成するための初回導入位置にイオン注入を行い、次に、初回導入位置よりも浅い位置に不純物拡散層５ｃを形成するための２回目のイオン注入を行い、次に、２回目よりも浅い位置に不純物拡散層５ｂを形成するための３回目のイオン注入を行い、最後に最も浅い位置に最上部５ａを形成するためのイオン注入を行う。深い位置に注入するほどイオン加速電圧は高くする。
初回導入位置への不純物導入時のドーズ量は、初回導入位置よりも浅い位置への２回目以降の不純物導入時のドーズ量よりも高くする。したがって、ｐ型ピラー層５の最下部５ｄの不純物濃度は他の部分５ａ〜５ｃよりも高くなる。
本実施形態では、コンタクト溝８は深くなるにつれて幅が狭くなるように形成され、そのコンタクト溝８周囲のソース層４側面が傾斜して形成されていることから、図３（ｂ）に矢印で模式的に示すように、同じ加速エネルギーとした場合、コンタクト溝８周囲のソース層４の傾斜面に打ち込まれた不純物はソース層４を通過する分、ソース層４を通過せずにコンタクト溝８の底面からドリフト層２中に打ち込まれる不純物よりも到達位置が浅くなる。
そして、ソース層４における傾斜面の下方の厚さは、コンタクト溝８の中心から横方向に離れるにつれて徐々に厚くなっているため、ソース層４の傾斜面において、より上方部分から下方に入り込む不純物ほどソース層４を通過する距離が長くなり、到達位置がより浅くなる。したがって、ソース層４の傾斜面の下の部分では、不純物到達位置の違いにより、傾斜面に沿うような到達位置の分布勾配が形成される。
このため、ドリフト層２中においてベース層３に近い浅い位置ほど、注入された不純物は横方向に広がって存在し、したがって、不純物注入後の熱処理によって、浅い位置ほど横方向に広がった不純物拡散層となり、最下部５ｄにおいてはドーズ量を高くしても、注入された不純物が浅い位置よりも横方向に狭い範囲に制限されて存在することから、熱処理時の横方向拡散を抑えることができる。
この結果、ｐ型ピラー層５は、最上部５ａから最下部５ｄに向かって段階的に細くされた形状となり、最下部５ｄの不純物濃度を高めて前述したように高耐圧化を図りつつも、ドリフト層２における電流経路の狭窄をまねかず、オン抵抗の増大を抑制できる。
また、図４は、第１の実施形態に係る半導体装置の他の製造方法を示す工程断面図である。
この具体例においても、ｐ型ピラー層５は、最下部５ｄを形成するための前述した初回導入位置からこれよりも浅い位置にかけての数回のイオン注入により形成される。このとき、初回導入位置への１回目の不純物導入から２回目、３回目、４回目と不純物導入の回数を重ねるごとにコンタクト溝１８の幅を順次広くしていく。なお、この具体例では、コンタクト溝１８の幅は深さ方向でほぼ一定である。
まず、図４（ａ）に示すように、最下部５ｄを形成するための初回導入位置に１回目のイオン注入を行う。
この後、コンタクト溝８に臨むソース層４の側面を膜面方向（ドレイン層１の主面に対して略平行な横方向）にエッチバックして、図４（ｂ）に示すように、１回目よりもコンタクト溝８の幅を広げた状態で、初回導入位置よりも浅い位置に不純物拡散層５ｃを形成するための２回目のイオン注入を行う。
次いで、ソース層４をさらにエッチバックして、図４（ｃ）に示すように、２回目よりもさらにコンタクト溝８の幅を広げた状態で、２回目よりも浅い位置に不純物拡散層５ｂを形成するための３回目のイオン注入を行う。
最後に、ソース層４をさらにエッチバックして、図４（ｄ）に示すように、３回目よりもさらにコンタクト溝８の幅を広げた状態で、最も浅い位置に最上部５ａを形成するためのイオン注入を行う。
初回導入位置への不純物導入時のドーズ量は、初回導入位置よりも浅い位置への２回目以降の不純物導入時のドーズ量よりも高くする。したがって、ｐ型ピラー層５の最下部５ｄの不純物濃度は他の部分５ａ〜５ｃよりも高くなる。
本具体例では、深い位置から浅い位置にかけてのイオン注入回数を重ねるごとにマスク開口幅が広くなるので、ドリフト層２中においてベース層３に近い浅い位置ほど、注入された不純物は横方向に広がって存在し、したがって、不純物注入後の熱処理によって、浅い位置ほど横方向に広がった不純物拡散層となり、最下部５ｄにおいてはドーズ量を高くしても、注入された不純物が浅い位置よりも横方向に狭い範囲に制限されて存在することから、熱処理時の横方向拡散を抑えることができる。
この結果、本具体例においても、ｐ型ピラー層５は、最上部５ａから最下部５ｄに向かって段階的に細くされた形状となり、最下部５ｄの不純物濃度を高めて前述したように高耐圧化を図りつつも、ドリフト層２における電流経路の狭窄をまねかず、オン抵抗の増大を抑制できる。
［第２の実施形態］
図５は、本発明の第２の実施形態に係る半導体装置の断面構造を示す模式図である。なお、前述した第１の実施形態と同じ構成要素には同一の符号を付し、その詳細な説明は省略する。
本実施形態においても、ドリフト層２中において、隣り合うゲート電極１３間であってコンタクト溝８の下に対応する部分に、ｐ型ピラー層５が設けられている。
前述した図１に示す第１の実施形態では、ｐ型ピラー層５を構成する各不純物拡散層５ａ〜５ｄの中心を膜厚方向に結ぶ中心線Ｃ１がドレイン層１の主面に対して略垂直となっており、ｐ型ピラー層５はその中心線Ｃ１に対して回転対称性を有する。
これに対して、図５に示す第２の実施形態では、各不純物拡散層５ａ〜５ｄの中心を膜厚方向に結ぶ中心線Ｃ２がドレイン層１の主面に対して略垂直な方向から傾いており、ｐ型ピラー層５はその中心線Ｃ２に対して回転非対称となっている。
本実施形態においても、コンタクト溝２８が選択的に形成されたソース層４をマスクとして、ドリフト層２中にｐ型不純物（例えばボロン）を導入（注入）する。この不純物導入（イオン注入）は、ｐ型ピラー層５の最下部５ｄを形成するための初回導入位置から順にベース層３側の浅い位置にかけて複数回に分けて行う。また、本実施形態では、コンタクト溝２８の幅は深さ方向にほぼ一定である。すなわち、ソース層４におけるコンタクト溝２８に臨む側面に傾斜がついていない。
本実施形態においても、初回導入位置への不純物導入時のドーズ量は、初回導入位置よりも浅い位置への２回目以降の不純物導入時のドーズ量よりも高くする。したがって、ｐ型ピラー層５の最下部５ｄの不純物濃度は他の部分５ａ〜５ｃよりも高くなる。
そして、本実施形態では、イオン注入時、図６にイオン打ち込み方向を矢印で模式的に示すように、ドレイン層１の主面に対して平行な方向及び垂直な方向の両方向に対して傾斜した方向からイオン注入を行う。これにより、イオンは、コンタクト溝２８の底面およびコンタクト溝２８周囲のソース層４のうち入射方向側に向くソース層４の側面（図６においてはコンタクト溝２８の左側のソース層４の側面）に対して打ち込まれ、このソース層４の側面がマスクとなりｐ型ピラー層５においてそのソース層４側（図６において左側）には傾斜がつかず、反対側（図６において右側）のソース層４側の下方には真下方向へのイオン注入が制限されて傾斜がついた形状となる。このため、本実施形態においても、最上部５ａから最下部５ｄに向かって段階的に細くされた形状のｐ型ピラー層５が得られる。
この結果、ｐ型ピラー層５の最下部５ｄの不純物濃度を高めて前述したように高耐圧化を図りつつも、ドリフト層２における電流経路の狭窄をまねかず、オン抵抗の増大を抑制できる。
［第３の実施形態］
図７は、本発明の第３の実施形態に係る半導体装置の断面構造を示す模式図である。なお、前述した実施形態と同じ構成要素には同一の符号を付し、その詳細な説明は省略する。
本実施形態においても、ドリフト層２中において、隣り合うゲート電極１３間であってコンタクト溝３８の下に対応する部分には、ｐ型ピラー層２５が設けられている。
ｐ型ピラー層２５は、ソース電極１１を形成する前に、コンタクト溝３８が選択的に形成されたソース層２４およびトレンチゲート構造をマスクとして、複数回に分けて行われるｐ型不純物（例えばボロン）の注入およびその後の熱処理により形成される。
コンタクト溝３８に臨むソース層２４の側部は階段状に形成され、コンタクト溝３８の幅は、表面側からベース層３側に深くなるにつれて段階的に幅が狭く形成され、この形状に合わせて、ｐ型ピラー層２５は、ベース層３に接する最上部２５ａから最下部２５ｂにかけて段階的に細くされた形状となっている。
ｐ型ピラー層２５の最下部２５ｂは、ドリフト層２中に位置してドレイン層１には接しておらず、ｐ型ピラー層２５の最下部２５ｂとドレイン層１との間にはドリフト層２が存在している。また、ｐ型ピラー層２５の最下部２５ｂは、ｐ型ピラー層２５における他の部分よりも不純物濃度が高い。
図８は、第３の実施形態に係る半導体装置の他の製造方法を示す工程断面図である。
前述した第１の実施形態と同様に各半導体層およびトレンチゲート構造を形成した後、ソース層２４を貫通してベース層３に達するコンタクト溝３８を形成する。このとき、コンタクト溝３８の内周壁として機能するソース層２４の側部が階段状になるようにし、コンタクト溝３８がベース層３に向かって深くなるほど幅が狭くなるようにする。具体的には、初めに幅の狭いマスクによりコンタクト溝を異方性エッチングにより形成し、その後マスクをエッチバックしその溝より幅の広いマスクにより異方性エッチングを行う。これを数回繰り返し階段状のコンタクト溝３８を形成する。
次に、図８（ｂ）に示すように、そのコンタクト溝３８が選択的に形成されたソース層２４をマスクとして、ドリフト層２中にｐ型不純物（例えばボロン）を導入（注入）する。
このとき、コンタクト溝３８は深くなるにつれて幅が狭くなるように形成され、そのコンタクト溝３８周囲のソース層２４側部が階段状に形成されていることから、図８（ｂ）に矢印で模式的に示すように、同じ加速エネルギーとした場合、コンタクト溝３８周囲のソース層２４に打ち込まれた不純物はソース層２４を通過する分、ソース層２４を通過せずにコンタクト溝３８の底面からドリフト層２中に打ち込まれる不純物よりも到達位置が浅くなる。
そして、コンタクト溝３８周囲のソース層２４の厚さは、コンタクト溝３８の中心から横方向に離れるにつれて段階的に厚くなっているため、ソース層２４の階段状部分において、より上方部分から下方に入り込む不純物ほどソース層２４を通過する距離が長くなり、到達位置がより浅くなる。したがって、ソース層２４の階段状部分の下の部分では、不純物到達位置の違いによる到達位置の分布勾配が形成される。
このため、ドリフト層２中においてベース層３に近い浅い位置ほど、注入された不純物は横方向に広がって存在し、したがって、不純物注入後の熱処理によって、浅い位置ほど横方向に広がった不純物拡散層となり、最下部２５ｂにおいてはドーズ量を高くしても、注入された不純物が浅い位置よりも横方向に狭い範囲に制限されて存在することから、熱処理時の横方向拡散を抑えることができる。
この結果、ｐ型ピラー層２５は、最上部２５ａから最下部２５ｂに向かって段階的に細くされた形状となり、最下部２５ｂの不純物濃度を高めて前述したように高耐圧化を図りつつも、ドリフト層２における電流経路の狭窄をまねかず、オン抵抗の増大を抑制できる。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
前述した実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実施可能である。
また、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）など他の縦型半導体装置にも適用可能である。
また、半導体としては、シリコンに限らず、例えば、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）などを用いることもできる。
本発明の第１の実施形態に係る半導体装置の断面構造を示す模式図。 本発明第１の実施形態と第１の比較例と第２の比較例とについて、オン抵抗と耐圧との関係を示すグラフ。 同第１の実施形態に係る半導体装置の製造方法を示す工程断面図。 同第１の実施形態に係る半導体装置の他の製造方法を示す工程断面図。 本発明の第２の実施形態に係る半導体装置の断面構造を示す模式図。 同第２の実施形態に係る半導体装置の製造方法を示す工程断面図。 本発明の第３の実施形態に係る半導体装置の断面構造を示す模式図。 同第３の実施形態に係る半導体装置の製造方法を示す工程断面図。 第１の比較例の半導体装置の断面構造を示す模式図。 第２の比較例の半導体装置の断面構造を示す模式図。
符号の説明
１…第１の半導体層、２…第２の半導体層、３…第３の半導体層、４，２４…第４の半導体層、５，２５…第５の半導体層、８，１８，２８，３８…コンタクト溝、１１…第１の主電極、１２…第２の主電極、１３…ゲート電極

Claims (5)

  1. 第１導電型の第１の半導体層と、
    前記第１の半導体層の主面上に設けられ、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、
    前記第２の半導体層の上に設けられた第２導電型の第３の半導体層と、
    前記第３の半導体層の上に選択的に設けられた第１導電型の第４の半導体層と、
    前記第３の半導体層を貫通して前記第２の半導体層に至るトレンチ内に設けられたゲート電極と、
    前記第４の半導体層に接すると共に、隣り合う前記ゲート電極間における前記第４の半導体層を貫通して設けられたコンタクト溝を介して前記第３の半導体層に接する第１の主電極と、
    前記第１の半導体層の前記主面の反対側の面に設けられた第２の主電極と、
    前記第２の半導体層中における前記コンタクト溝の下に対応する部分に設けられた第２導電型の第５の半導体層と、
    を備え、
    前記第５の半導体層の最上部は前記第３の半導体層に接し、前記第５の半導体層の最下部は前記第５の半導体層における他の部分よりも不純物濃度が高く、前記第２の半導体層中に位置して前記第１の半導体層には接しておらず、前記第５の半導体層は、前記最上部から前記最下部にかけて一体に設けられ、前記第５の半導体層は、前記最上部から前記最下部に向かうにしたがって細くされたことを特徴とする半導体装置。
  2. 前記第５の半導体層は、前記最上部から前記最下部に向かうにしたがって段階的に細くされたことを特徴とする請求項１記載の半導体装置。
  3. 第１導電型の第１の半導体層の主面上に、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層、第２導電型の第３の半導体層および第１導電型の第４の半導体層が順に設けられた半導体層の表面側にトレンチゲート構造が設けられた構造を形成する工程と、
    隣り合う前記トレンチゲート構造間における前記第４の半導体層を貫通して前記第３の半導体層に達すると共に、前記第３の半導体層に向かって深くなるほど幅が狭められたコンタクト溝を形成する工程と、
    前記第３の半導体層に向かって深くなるほど幅が狭められた前記コンタクト溝が選択的に形成された前記第４の半導体層をマスクとして、前記第２の半導体層中における前記第１の半導体層の主面に達しない初回導入位置から順に前記第３の半導体層側の浅い位置にかけて複数回に分けて、前記第２の半導体層中に第２導電型の不純物を導入する工程と、
    を備え、
    前記初回導入位置への不純物導入時のドーズ量は、前記初回導入位置よりも浅い位置への不純物導入時のドーズ量よりも高くすることを特徴とする半導体装置の製造方法。
  4. 第１導電型の第１の半導体層の主面上に、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層、第２導電型の第３の半導体層および第１導電型の第４の半導体層が順に設けられた半導体層の表面側にトレンチゲート構造が設けられた構造を形成する工程と、
    隣り合う前記トレンチゲート構造間における前記第４の半導体層を貫通して前記第３の半導体層に達するコンタクト溝を形成する工程と、
    前記コンタクト溝が選択的に形成された前記第４の半導体層をマスクとして、前記第２の半導体層中における前記第１の半導体層の主面に達しない初回導入位置から順に前記第３の半導体層側の浅い位置にかけて複数回に分けて、前記第２の半導体層中に第２導電型の不純物を導入する工程と、
    を備え、
    前記初回導入位置よりも浅い位置ほど、前記コンタクト溝の幅を広げて前記不純物を導入することを特徴とする半導体装置の製造方法。
  5. 第１導電型の第１の半導体層の主面上に、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層、第２導電型の第３の半導体層および第１導電型の第４の半導体層が順に設けられた半導体層の表面側にトレンチゲート構造が設けられた構造を形成する工程と、
    隣り合う前記トレンチゲート構造間における前記第４の半導体層を貫通して前記第３の半導体層に達するコンタクト溝を形成する工程と、
    前記コンタクト溝が選択的に形成された前記第４の半導体層をマスクとして、前記第２の半導体層中における前記第１の半導体層の主面に達しない初回導入位置から順に前記第３の半導体層側の浅い位置にかけて複数回に分けて、前記第１の半導体層の前記主面に対して平行な方向及び垂直な方向の両方向に対して傾斜した方向から前記第２の半導体層中に第２導電型の不純物を導入する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833188B2 (en) 2018-03-14 2020-11-10 Renesas Electronics Corporation Manufacturing method of semiconductor device and semiconductor device

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012059931A (ja) * 2010-09-09 2012-03-22 Toshiba Corp 半導体装置
JP2012064849A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置
US9716167B2 (en) * 2011-02-22 2017-07-25 National Semiconductor Corporation Trench DMOS transistor with reduced gate-to-drain capacitance
JP5558392B2 (ja) 2011-03-10 2014-07-23 株式会社東芝 半導体装置とその製造方法
JP5729331B2 (ja) 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置
WO2012165329A1 (ja) * 2011-05-27 2012-12-06 新電元工業株式会社 トレンチゲートパワー半導体装置及びその製造方法
US20130026496A1 (en) * 2011-07-29 2013-01-31 Huaxiang Yin Semiconductor Device and Manufacturing Method Thereof
JP6290526B2 (ja) 2011-08-24 2018-03-07 ローム株式会社 半導体装置およびその製造方法
JP6524279B2 (ja) * 2011-08-24 2019-06-05 ローム株式会社 半導体装置およびその製造方法
JP2013201191A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 半導体装置
CN104254920B (zh) * 2012-07-19 2017-03-08 富士电机株式会社 半导体装置及半导体装置的制造方法
CN104037206B (zh) * 2013-03-08 2017-02-15 上海华虹宏力半导体制造有限公司 超级结器件及制造方法
JP6170812B2 (ja) 2013-03-19 2017-07-26 株式会社東芝 半導体装置の製造方法
JP2014236120A (ja) * 2013-06-03 2014-12-15 トヨタ自動車株式会社 半導体装置及びその製造方法
JP6207627B2 (ja) * 2013-11-13 2017-10-04 三菱電機株式会社 半導体装置
JP6428489B2 (ja) * 2014-09-16 2018-11-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法
DE102014117780B4 (de) * 2014-12-03 2018-06-21 Infineon Technologies Ag Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
DE102014119465B3 (de) 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
CN105895520A (zh) * 2015-01-26 2016-08-24 中航（重庆）微电子有限公司 超结器件制备工艺
JP6152861B2 (ja) * 2015-02-09 2017-06-28 トヨタ自動車株式会社 ダイオードの製造方法
JP6439606B2 (ja) * 2015-06-18 2018-12-19 住友電気工業株式会社 炭化珪素半導体装置
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6750300B2 (ja) * 2016-05-16 2020-09-02 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6649197B2 (ja) * 2016-07-14 2020-02-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6625938B2 (ja) * 2016-07-22 2019-12-25 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
DE102016114229B3 (de) 2016-08-01 2017-12-07 Infineon Technologies Austria Ag Transistorbauelement mit einer zwei schichten umfassenden feldelektrodeund sein herstellverfahren
JP6766512B2 (ja) * 2016-08-05 2020-10-14 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6801323B2 (ja) * 2016-09-14 2020-12-16 富士電機株式会社 半導体装置および半導体装置の製造方法
CN108110039B (zh) * 2016-11-25 2020-04-24 深圳尚阳通科技有限公司 超结器件及其制造方法
CN107170837A (zh) * 2017-06-20 2017-09-15 广微集成技术（深圳）有限公司 一种半导体器件及制造方法
SE541571C2 (en) * 2017-09-15 2019-11-05 Ascatron Ab A double grid structure
JP6791083B2 (ja) 2017-09-28 2020-11-25 豊田合成株式会社 半導体装置の製造方法
US10727062B2 (en) 2017-12-29 2020-07-28 Micron Technology, Inc. Methods of forming integrated circuit well structures
US11031478B2 (en) * 2018-01-23 2021-06-08 Infineon Technologies Austria Ag Semiconductor device having body contacts with dielectric spacers and corresponding methods of manufacture
JP7106882B2 (ja) * 2018-02-09 2022-07-27 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102018103973B4 (de) 2018-02-22 2020-12-03 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement
JP6927112B2 (ja) 2018-03-27 2021-08-25 豊田合成株式会社 半導体装置の製造方法
DE102019111308A1 (de) 2018-05-07 2019-11-07 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
DE102018124740B4 (de) 2018-10-08 2025-08-28 Infineon Technologies Ag Verfahren zur herstellung eines halbleiterbauelements
US10586845B1 (en) 2018-11-16 2020-03-10 Infineon Technologies Ag SiC trench transistor device and methods of manufacturing thereof
US10903322B2 (en) 2018-11-16 2021-01-26 Infineon Technologies Ag SiC power semiconductor device with integrated body diode
US10985248B2 (en) 2018-11-16 2021-04-20 Infineon Technologies Ag SiC power semiconductor device with integrated Schottky junction
JP7275573B2 (ja) * 2018-12-27 2023-05-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE102019101304B4 (de) * 2019-01-18 2023-04-27 Infineon Technologies Dresden GmbH & Co. KG Leistungshalbleitervorrichtung und Verfahren zum Bilden einer Leistungshalbleitervorrichtung
JP7272235B2 (ja) * 2019-10-30 2023-05-12 株式会社デンソー 炭化珪素半導体装置およびその製造方法
CN112164718A (zh) * 2020-08-28 2021-01-01 电子科技大学 具有控制栅保护层的分离栅器件及其制造方法
JP2022090527A (ja) * 2020-12-07 2022-06-17 株式会社デンソー 電界効果トランジスタの製造方法
JP7615904B2 (ja) * 2021-06-11 2025-01-17 株式会社デンソー 電界効果トランジスタとその製造方法
CN113707713B (zh) * 2021-08-31 2023-06-30 西安电子科技大学 多级瓣状体区金属氧化物半导体功率器件及其制作方法
JP2023072446A (ja) * 2021-11-12 2023-05-24 株式会社デンソー 炭化珪素半導体装置の製造方法
JP7750090B2 (ja) * 2021-12-27 2025-10-07 富士電機株式会社 半導体装置およびその製造方法
US20230282693A1 (en) * 2022-03-07 2023-09-07 Semiconductor Components Industries, Llc Trench channel semiconductor devices and related methods
US12310048B2 (en) * 2022-04-08 2025-05-20 Hong Kong Applied Science and Technology Research Institute Company Limited Silicon-carbide (SiC) metal-oxide-semiconductor field-effect transistor (MOSFET) with short circuit protection
CN115485855B (zh) * 2022-04-08 2025-09-19 香港应用科技研究院有限公司 具有短路保护功能的碳化硅(SiC)金属氧化物半导体场效应晶体管(MOSFET)
CN115394851B (zh) * 2022-06-24 2023-09-01 安世半导体科技(上海)有限公司 半导体器件及其制备方法
CN117690972A (zh) * 2024-02-04 2024-03-12 深圳天狼芯半导体有限公司 一种碳化硅功率器件及其制作方法
CN120379295B (zh) * 2025-06-25 2025-09-09 深圳市威兆半导体股份有限公司 半导体功率器件及其制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030060013A1 (en) * 1999-09-24 2003-03-27 Bruce D. Marchant Method of manufacturing trench field effect transistors with trenched heavy body
JP3804375B2 (ja) * 1999-12-09 2006-08-02 株式会社日立製作所 半導体装置とそれを用いたパワースイッチング駆動システム
JP3994703B2 (ja) * 2001-08-29 2007-10-24 株式会社デンソー 炭化珪素半導体装置およびその製造方法
KR100464534B1 (ko) * 2002-05-13 2005-01-03 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
JP4304433B2 (ja) * 2002-06-14 2009-07-29 富士電機デバイステクノロジー株式会社 半導体素子
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4813762B2 (ja) 2003-12-25 2011-11-09 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2006093430A (ja) * 2004-09-24 2006-04-06 Nec Electronics Corp 半導体装置
JP4768259B2 (ja) * 2004-12-21 2011-09-07 株式会社東芝 電力用半導体装置
AT504998A2 (de) * 2005-04-06 2008-09-15 Fairchild Semiconductor Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben
JP2006332607A (ja) * 2005-04-28 2006-12-07 Nec Electronics Corp 半導体装置
JP5074671B2 (ja) * 2005-04-28 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2007012858A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体素子及びその製造方法
US7687851B2 (en) * 2005-11-23 2010-03-30 M-Mos Semiconductor Sdn. Bhd. High density trench MOSFET with reduced on-resistance
JP2008108962A (ja) * 2006-10-26 2008-05-08 Toshiba Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833188B2 (en) 2018-03-14 2020-11-10 Renesas Electronics Corporation Manufacturing method of semiconductor device and semiconductor device
US11631764B2 (en) 2018-03-14 2023-04-18 Renesas Electronics Corporation Manufacturing method of semiconductor device and semiconductor device

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