JP5216183B2

JP5216183B2 - 半導体装置

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Publication number: JP5216183B2
Application number: JP2004117549A
Authority: JP
Inventors: 哲也林; 正勝星; 秀明田中
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2004-04-13
Filing date: 2004-04-13
Publication date: 2013-06-19
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Also published as: JP2005303025A

Description

本発明は、ヘテロ接合を有する半導体装置に関する。

本発明の背景となる従来技術として、本出願人が出願した下記特許文献１がある。
従来技術は、Ｎ^＋型の炭化珪素基板領域上にＮ⁻型のエピタキシャル領域が形成された半導体基体の一主面に、Ｎ型の多結晶シリコン領域が接するように形成されており、エピタキシャル領域とＮ型の多結晶シリコン領域とはヘテロ接合をしている。また、このヘテロ接合の端部に接するようにＰ型の電界緩和領域が形成されている。さらに、Ｎ^＋型炭化珪素基板領域の裏面には裏面電極が、多結晶シリコン領域の表面には表面電極が形成されている。

上記のような構成の従来技術において、裏面電極をカソード、表面電極をアノードとすると、例えばカソードを接地してアノードに正電位を印加した場合は、ダイオードの順方向特性に相当する導通特性が得られる。逆にアノードに負電位を印加した場合は、ダイオードの逆方向特性に相当する素子特性が得られており、さらにＰ型の電界緩和領域をヘテロ接合の端部に接するように形成することによって、ヘテロ接合の端部にエピタキシャル領域から拡がる電界が集中しないように電界を緩和している。
この従来技術においては、多結晶シリコン領域の不純物濃度や導電型を変えることにより、例えば所定の逆方向特性（それに応じた順方向特性）を有するダイオードを任意に調整できるため、ショットキー接合によるダイオードに比べて、必要に応じて最適な耐圧系に調整できるという利点を持つ。

特開２００３−３１８４１３号公報

多結晶シリコン領域とエピタキシャル領域との間で得られる逆方向特性すなわち耐圧を、１次元の接合面で得られる理想的な耐圧に近づけるためは、多面的な形状効果による耐圧低下を極力抑える必要があり、多結晶シリコン領域端部に形成された電界緩和領域の不純物濃度を小さくすることが有効である。
しかしながら、従来構造においては、電界緩和領域の不純物濃度を小さくしてエピタキシャル領域と電界緩和領域との間で保持できる耐圧を高めようとすると、電界緩和領域全域に空乏層が広がり、ヘテロ接合の端部がエピタキシャル領域に広がっていた電界にさらされるため、その端部におけるリーク電流が増大してしまう。すなわち、従来構造においては、電界緩和領域によってエピタキシャル領域の耐圧性能を向上する効果と、多結晶シリコン領域端部で生じる漏れ電流を防止する効果は相反する関係にあった。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、第一の半導体領域の耐圧性能を向上する効果と、該第一の半導体領域とヘテロ接合を形成する第二の半導体領域端部で生じる漏れ電流を防止する効果を両立することが可能な半導体装置を提供することを目的とする。

上記課題を解決するために、本発明は、第一導電型の第一の半導体領域を含んでなる半導体基体と、前記第一の半導体領域の表層に接して前記第一の半導体領域とはバンドギャップが異なりかつ第二導電型の第一のヘテロ半導体領域と、前記第一の半導体領域の表層に接して前記半導体基体とはバンドギャップが異なりかつ前記第一のヘテロ半導体領域とは導電型が異なるか或いは不純物濃度が異なる第二のヘテロ半導体領域とを有する半導体装置において、前記第一の半導体領域と前記第一のヘテロ半導体領域との接合面の端部に接するように、前記第一の半導体領域中に第二導電型のパンチスルー防止領域を介して第二導電型の電界緩和領域を有し、前記電界緩和領域が、前記第一の半導体領域の表層、かつ前記接合面の端部の全周囲に設けられ、前記パンチスルー防止領域が、前記電界緩和領域内でかつ前記電界緩和領域の表層、かつ前記接合面の端部の全周囲に設けられ、前記パンチスルー防止領域の不純物濃度が前記電界緩和領域の不純物濃度を超えており、さらに、前記電界緩和領域および前記パンチスルー防止領域が前記第二のヘテロ半導体領域の外側に形成されているという構成になっている。

本発明によれば、第一の半導体領域の耐圧性能を向上する効果と、該第一の半導体領域とヘテロ接合を形成する第二の半導体領域端部で生じる漏れ電流を防止する効果を両立することが可能な半導体装置を提供することができる。

以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（第１の実施の形態）
図１は本発明による半導体装置の第１の実施の形態の断面構造を示し、図２はそのチップ表面を示している。図１に示す構造は、例えば図２に示すような半導体チップにおいて、線分Ａ−Ａ’の半導体チップの外周端部の周辺構造として形成される。本実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明する。

例えば炭化珪素のポリタイプが４ＨタイプのＮ^＋型である基板領域１上にＮ⁻型のエピタキシャル領域２が形成されている。基板領域１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが２００〜４００μｍ程度のものを用いる。エピタキシャル領域２としては、例えばＮ型の不純物濃度が１×１０^１５〜１×１０^１８ｃｍ^−３、厚みが数〜数１０μｍのものを用いる。なお、本実施の形態では、一例として基板領域１上にエピタキシャル領域２を形成した半導体基体１００で説明するが、抵抗率の大きさに関わらず、基板領域１のみで形成された半導体基体１００を使用してもかまわない。

エピタキシャル領域２の基板領域１との接合面に対向する主面に接するように、第二の半導体層の一例として炭化珪素よりもバンドギャップの小さい第一のヘテロ半導体領域３が堆積されている。この第一のヘテロ半導体領域３には不純物が導入されており、ここではＰ型でかつ高不純物濃度にドープされている。エピタキシャル領域２と第一のヘテロ半導体領域３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。なお、図２においては、エピタキシャル領域２中に形成される各領域の位置関係を判りやすくするために、第一のヘテロ半導体領域３およびその上に積層される表面金属電極８は省略した構造を示している。

また、本実施の形態においては、エピタキシャル領域２と第一のヘテロ半導体領域３の接合部の外周端部に接するように、Ｐ^＋型のパンチスルー防止領域４と、このパンチスルー防止領域４よりは不純物濃度が小さいＰ⁻型の電界緩和領域５とが形成されている。また、本実施の形態においては、第一のヘテロ半導体領域３とパンチスルー防止領域４とが共に高不純物濃度で形成されており、互いにオーミック接続している。また、本実施の形態においては、図２からも判るように、パンチスルー領域４並びに電界緩和領域５は環状に形成されている。なお、図１においては、パンチスルー防止領域４とエピタキシャル領域２とが接しない場合を例示しているが、パンチスルー防止領域４の一部がエピタキシャル領域２と接していても良い。また、電界緩和領域５の外周には、例えばＰ型のガードリング領域６が形成されている。本実施の形態においては、ガードリング領域６は２本のフローティングリングによって構成された場合を示しているが、特に何本で構成されていてもかまわないし、無くてもかまわない。また、ガードリング領域６の深さについても、電界緩和領域５と同等の場合を示しているが、電界緩和領域５に比べて、深くても浅くてもかまわない。ただし、ガードリング領域６を形成する場合、パンチスルー防止領域４と電界緩和領域５のいずれか、もしくは両方と同時に形成することで、製造工程を簡略化することが可能となる。

また、本実施の形態においては基板領域１の裏面側には裏面金属電極７が形成されている。裏面金属電極７は基板領域１とオーミック接続されており、金属材料としては、例えばＴｉ（チタン）とその上にＮｉ（ニッケル）を堆積したもの等を用いることができる。
また、第一のヘテロ半導体領域３表面には表面金属電極８が形成されている。表面金属電極８は第一のヘテロ半導体領域３とオーミック接続されており、金属材料としては、例えばＴｉ（チタン）とその上にＡｌ（アルミ）を堆積したもの等を用いることができる。
また、図１においては、第一のヘテロ半導体領域３の端部が層間絶縁膜９に乗り上げるように形成されているが、例えば図３に示すように、特に層間絶縁膜９が形成されていなくてもかまわない。
このように、本実施の形態では表面金属電極８をアノード、裏面金属電極７をカソードとした縦型のダイオードを構成する場合について説明する。

次に、本実施の形態の動作について説明する。
まず、裏面金属電極７を接地電位とし、表面金属電極８に正電位を印加すると、ダイオードは順方向特性を示し、ショットキー接合ダイオードのごとく動作する。つまり、ヘテロ接合部からエピタキシャル領域２並びに第一のヘテロ半導体領域３にそれぞれ広がる内蔵電位の和から決まる電圧降下で電流を流すことができる。例えば本実施の形態においては、ヘテロ接合部からエピタキシャル領域２並びに第一のヘテロ半導体領域３にそれぞれ広がる内蔵電位の和が約１．３Ｖであり、それに応じた電圧降下で順方向電流が流れる。このとき、電界緩和領域５とエピタキシャル領域２との間にも順バイアスが印加されているが、ともに炭化珪素からなるＰＮ接合の内蔵電位が約３Ｖとヘテロ接合部より高いので、ＰＮ接合は動作しない。つまり、本実施の形態においては、順方向動作時においてはモノポーラ型のダイオードとして動作する。

次に、表面金属電極８を接地電位とし、裏面金属電極７に正電位を印加すると、ダイオードは逆方向特性を示し、遮断状態となる。つまり、裏面金属電極７に印加された電位に応じて、エピタキシャル領域２と第一のヘテロ半導体領域３とのヘテロ接合部、並びにエピタキシャル領域２と電界緩和領域５とのＰＮ接合部から空乏層が伸張する。このとき、本実施の形態においては、電界緩和領域５の不純物濃度を小さくしているため、エピタキシャル領域２側だけでなく、電界緩和領域５側にも空乏層が伸びるため、電界緩和領域５とエピタキシャル領域２との接合部で最大電界となる外周端部の曲率が緩和され、平坦部での耐圧により近づけることができる。

このとき、従来構造では、本実施の形態のように電界緩和領域５の不純物濃度を小さくした場合、電界緩和領域５が全域空乏化すると、第一のヘテロ半導体領域３に空乏層が到達し、第一のヘテロ半導体領域３の端部での漏れ電流が流れ出す。特に、本実施の形態のように、第一のヘテロ半導体領域３として、結晶粒のかたまりである多結晶シリコンを用いた場合、外周端部において電界にさらされてしまうと、単一金属のショットキー金属や単結晶のシリコンなどに比べて、漏れ電流が急激に増大してしまう。しかし、本実施の形態においては、第一のヘテロ半導体領域３に接するように、パンチスルー防止領域４が形成されているため、空乏層の到達を防ぐことができる。つまり、本実施の形態においては、エピタキシャル領域２での耐圧を向上させつつ、第一のヘテロ半導体領域３の端部でのリーク電流の増大を防ぐことができるため、従来に比べて高い耐圧（遮断性）を実現することができる。

さらに、本実施の形態においては、裏面金属電極７にさらに高い電位が印加され、エピタキシャル領域２と電界緩和領域５との間でアバランシェ降伏が生じた際に、生じた正孔はパンチスルー防止領域４を介してオーミック接続した第一のヘテロ半導体領域３に低抵抗で速やかに排出される。つまり、環状に形成されたパンチスルー防止領域４の外周全域でほぼ均一にアバランシェ降伏が起こるので、アバランシェ降伏電流の集中が起こりにくく、アバランシェ耐量を向上することができる。

このように、本実施の形態のような構造にすることによって、順方向特性は従来技術と同様の効果を有するのに加えて、逆方向特性の耐圧を向上することができる。なお、図１においては、図２のヘテロ半導体素子の中央部に形成されるヘテロダイオードが、外周部と同じＰ型高不純物濃度の第一のヘテロ半導体領域３で形成されている場合で説明してきたが、図４に示すように例えばＮ型の第二のヘテロ半導体領域１０が形成されていても良い。つまり、第二のヘテロ半導体領域１０は第一のヘテロ半導体領域３と導電型もしくは不純物濃度が異なっていても良い。

以上、本実施の形態ではパンチスルー防止領域４をヘテロ半導体素子の外周部に用いる場合を例に説明してきたが、例えば、図５に示すように、ヘテロ半導体素子の外周部以外にも、第一のヘテロ半導体領域３もしくは第二のヘテロ半導体領域（１０）の端部が形成された部分に接するように、パンチスルー防止領域４を形成することで、第一のヘテロ半導体領域３もしくは第二のヘテロ半導体領域（１０）の端部における遮断性能を向上することが可能である。

（第２の実施の形態）
図６は本発明による半導体装置の第２の実施の形態を示している。図６は第１の実施の形態の図１に対応した断面図である。本実施の形態においては、図１と同様の動作をする部分の説明は省略し、異なる特徴について詳しく説明する。
図６は図１で示したヘテロ接合ダイオードのヘテロ接合界面の一部に、ゲート絶縁膜１１を介してゲート電極１２を形成した、所謂トランジスタを構成している。図６に示すように、本実施の形態においてはエピタキシャル領域２に溝を形成した構成としているが、溝を形成しないいわゆるプレーナ型の構成でもかまわない。

次に、本実施の形態の動作について説明する。
本実施の形態においては、例えば表面金属電極８を接地し、裏面金属電極７に正電位を印加して使用する。
まず、ゲート電極１２を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体領域３とエピタキシャル領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、本実施の形態においては、第１の実施の形態で説明したように、第一のヘテロ半導体領域３の端部における漏れ電流特性が発生しないように、パンチスルー防止領域４を形成し、かつエピタキシャル領域２の平坦部の耐圧に近づけるように、電界緩和領域５が低不純物濃度で形成されているため、より高い遮断性を保持できる。

次に、遮断状態から導通状態へと転じるべくゲート電極１２に正電位を印加した場合、ゲート絶縁膜１１を介して第一のヘテロ半導体領域３とエピタキシャル領域２が接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極１２近傍の第一のヘテロ半導体領域３並びにエピタキシャル領域２には伝導電子の反転層が形成される。すなわち、ゲート電極１２近傍の第一のヘテロ半導体領域３とエピタキシャル領域２との接合界面における第一のヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、エピタキシャル領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。図６においては一例として、ゲート絶縁膜１１に接するように第一のヘテロ半導体領域３を形成しているが、図７に示すように、ゲート絶縁膜１１と第一のヘテロ半導体領域３との間に、第二のヘテロ半導体領域１０を介していても良い。第二のヘテロ半導体領域１０の導電型並びに不純物濃度はいずれでも良いが、例えばＮ型の高不純物濃度とすれば、電流が導通するチャネル部がより蓄積しやすく、駆動力が向上する。

次に、導通状態から遮断状態に移行すべく、再びゲート電極１２を接地電位とすると、第一のヘテロ半導体領域３並びにエピタキシャル領域２のヘテロ接合界面に形成されていた伝導電子の反転状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域３からエピタキシャル領域２への伝導電子の流れが止まり、さらにエピタキシャル領域２中にあった伝導電子は炭化珪素基板１に流れ、枯渇すると、エピタキシャル領域２側にはヘテロ接合部から空乏層が広がり遮断状態となる。
また、本実施の形態においては、従来構造と同様に、例えば表面金属電極８を接地し、裏面金属電極７に負電位が印加された逆方向導通（還流動作）も可能である。
例えば表面金属電極８並びにゲート電極１２を接地電位とし、裏面金属電極７に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、エピタキシャル領域２側から第一のヘテロ半導体領域３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極１２を接地にせずに制御電極として使用する場合も可能である。

（第３の実施の形態）
図８は本発明による半導体装置の第３の実施の形態を示している。図８は第２の実施の形態の図６に対応した断面図である。本実施の形態においては、図６と同様の動作をする部分の説明は省略し、異なる特徴について詳しく説明する。
第２の実施の形態においては、一例としてヘテロ接合部をゲート駆動するスイッチの一部に、第２の実施の形態で説明した漏れ電流を低減する構成を使用した場合を説明してきたが、図８のようにヘテロ接合部をスイッチ素子の一部に内蔵された還流ダイオードとして使用しても良い。図８は炭化珪素からなるＭＯＳＦＥＴにヘテロダイオードを内蔵した構成をしている。つまり、炭化珪素からなる第一導電型の基板領域２１並びにエピタキシャル領域２２からなる半導体基体１００に、第二導電型のベース領域２３と第一導電型のソース領域２４が形成されており、エピタキシャル領域２２並びにベース領域２３並びにソース領域２４に接するようにゲート絶縁膜２５を介してゲート電極２６が形成されている。また、ベース領域２３とソース領域２４はソース電極２７に接続されており、基板領域２１はドレイン電極２８に接続されている。さらに、エピタキシャル領域２２とはバンドギャップが異なり、例えば多結晶シリコンからなる第一のヘテロ半導体領域２９がエピタキシャル領域２２とヘテロ接合を形成するように配置されている。なお、第一のヘテロ半導体領域２９はソース電極２７に接続されている。さらに、本実施の形態においては、第一のヘテロ半導体領域２９の端部に接するようにパンチスルー防止領域３０と電界緩和領域３１が形成されている。なお、図８においては、電界緩和領域３１とベース領域２３を同時に形成し、共通化した構造を示しているが、別構造であっても良い。このように、ＭＯＳＦＥＴの内蔵還流ダイオードとしてヘテロ接合を形成した場合においてもパンチスルー防止領域３０を形成することによって、漏れ電流を防止することができる。したがって、第２の実施の形態と同様に、遮断状態におけるヘテロ接合部での漏れ電流を低減することができるため、遮断性が高い半導体装置を提供することができる。
以上のように、いずれにしても、トランジスタを構成する各部において、少なくとも一部でも本実施の形態で説明した例えば多結晶シリコンからなる第一のヘテロ半導体領域２９の端部にパンチスルー防止領域３０が含まれていれば、漏れ電流低減の効果をもたらすことが可能である。

なお、図８においては、ヘテロ半導体素子の中央部に形成されるヘテロダイオードが、外周部と同じＰ型高不純物濃度の第一のヘテロ半導体領域２９で形成されている場合で説明してきたが、図９に示すように例えばＮ型の第二のヘテロ半導体領域３２が形成されていても良い。つまり、第二のヘテロ半導体領域３２は第一のヘテロ半導体領域２９と導電型もしくは不純物濃度が異なっていても良い。

以上説明したように第１の実施の形態から第３の実施の形態では、エピタキシャル領域２（もしくは２２）と、該エピタキシャル領域２（もしくは２２）とはバンドギャップの異なる第一のヘテロ半導体領域３（もしくは２９）からなるヘテロ接合を有し、エピタキシャル領域２（もしくは２２）と第一のヘテロ半導体領域３（もしくは２９）との接合面の端部に接するように、エピタキシャル領域２（もしくは２２）中に第二導電型のパンチスルー防止領域４（もしくは３０）を介して第二導電型の電界緩和領域５（もしくは３１）を有し、少なくともパンチスルー防止領域４（もしくは３０）は電界緩和領域５（もしくは３１）よりも不純物濃度が同等以上になっている。このような構成によりエピタキシャル領域２（もしくは２２）の耐圧性能を向上する効果と、多結晶シリコン領域からなる第一のヘテロ半導体領域３（もしくは２９）の端部で生じる漏れ電流を防止する効果を両立することが可能であり、遮断時の特性を向上することができる。

また、少なくともエピタキシャル領域２（もしくは２２）と接する第一のヘテロ半導体領域３（もしくは２９）の端部が第二導電型になっている。このような構成によりエピタキシャル領域２（もしくは２２）でアバランシェ降伏が起こった場合、生じた少数キャリアをパンチスルー防止領域４（もしくは３０）並びに第一のヘテロ半導体領域３（もしくは２９）を通して、速やかに排出できるため、アバランシェ耐量が向上する。

また、少なくともエピタキシャル領域２（もしくは２２）と接する第一のヘテロ半導体領域３（もしくは２９）の端部が、パンチスルー防止領域４（もしくは３０）とオーミック接続している。このような構成によりエピタキシャル領域２（もしくは２２）でアバランシェ降伏が起こった場合、生じた少数キャリアをパンチスルー防止領域４（もしくは３０）並びに第一のヘテロ半導体領域３（もしくは２９）を通して、さらに速やかに排出できるため、さらにアバランシェ耐量が向上する。

また、エピタキシャル領域２（もしくは２２）を含んでなる半導体基体１００と、半導体基体１００の一主面に接して該半導体基体１００とはバンドギャップの異なる第二のヘテロ半導体領域１０（図４）とを有し、半導体基体１００と第二のヘテロ半導体領域１０との接合端部の少なくとも最外周部近傍において、第一のヘテロ半導体領域３（もしくは２９）並びにパンチスルー防止領域４（もしくは３０）並びに電界緩和領域５（もしくは３１）がそれぞれ形成されている。このような構成により前述の構成をヘテロ半導体素子の外周部に適用することによって、具体的な構造として前述の効果が得られる。

また、第２および第３の実施の形態では、第一のヘテロ半導体領域３（もしくは２９）（もしくは図４の第二のヘテロ半導体領域１０）と半導体基体１００との接合部の一部にゲート絶縁膜１１または２５を介してゲート電極１２または２６が形成されている。このような構成により前述の構成を三端子ヘテロ半導体素子の外周部に適用することによって、具体的な構造として前述の効果が得られる。
また、第３の実施の形態では、エピタキシャル領域２２を含んでなる半導体基体１００と、該半導体基体１００の所定領域に、第二導電型のベース領域２３並びに第一導電型のソース領域２４とを有し、少なくとも半導体基体１００並びにソース領域２４に接するようにゲート絶縁膜２５を介してゲート電極２６を有し、半導体基体１００と第一のヘテロ半導体領域２９との接合端部の少なくとも最外周部近傍において、パンチスルー防止領域３０並びに電界緩和領域３１がそれぞれ形成されている。このような構成により前述の構成を三端子半導体素子の内蔵ダイオードとして適用することによって、具体的な構造として前述の効果が得られる。

また、第３の実施の形態では、エピタキシャル領域２２を含んでなる半導体基体１００と、該半導体基体１００の所定領域に、第二導電型のベース領域２３並びに第一導電型のソース領域２４とを有し、少なくとも半導体基体１００並びにソース領域２４に接するようにゲート絶縁膜２５を介してゲート電極２６を有し、半導体基体１００に接して該半導体基体１００とはバンドギャップの異なる第二のヘテロ半導体領域３２（図９）を有し、半導体基体１００と第二のヘテロ半導体領域１０との接合端部の少なくとも最外周部近傍において、第一のヘテロ半導体領域２９並びにパンチスルー防止領域３０並びに電界緩和領域３１がそれぞれ形成されている。このような構成により前述の構成を三端子半導体素子の内蔵ダイオードとして適用することによって、具体的な構造として前述の効果が得られる。

また、第１から第３の実施の形態では、エピタキシャル領域２（もしくは２２）が炭化珪素からなっている。このような構成により一般的な材料で容易に実現可能である。
さらに、第一のヘテロ半導体領域３（もしくは２９）、第二のヘテロ半導体領域１０が単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかからなっている。このような構成により一般的な材料かつプロセスで容易に実現可能である。
なお、上記実施の形態のエピタキシャル領域２、２２が特許請求の範囲の第一の半導体領域に、第一のヘテロ半導体領域３、２９が第二の半導体領域に、第二のヘテロ半導体領域１０がヘテロ半導体領域に相当する。

なお、第１の実施の形態から第３の実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての実施の形態において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、全ての実施の形態において、裏面金属電極７（もしくはドレイン電極２８）と表面金属電極８（もしくはソース電極２７）とをエピタキシャル領域２（もしくはエピタキシャル領域２２）を挟んで対向するように配置し、両者間の電流を縦方向に流す所謂縦型構造で説明してきたが、例えば裏面金属電極７（もしくはドレイン電極２８）と表面金属電極８（もしくはソース電極２７）とを同一主面上に配置し、両者間の電流を横方向に流す所謂横型構造であってもかまわない。また、第一のヘテロ半導体領域３、２９、第二のヘテロ半導体領域１０に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する半導体材料（例えば、単結晶シリコン、ゲルマニウム、シリコンゲルマンなど）であれば、各々別々の材料でも、どの材料でもかまわない。また、一例として、エピタキシャル領域２、２２としてＮ型の炭化珪素を、第一のヘテロ半導体領域３、２９としてＰ型の多結晶シリコンを用いて説明しているが、Ｎ型の炭化珪素とＮ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコンという組み合わせでもよい。
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
なお、以上説明した実施の形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。

本発明の第１の実施の形態を示す断面図である。本発明の第１の実施の形態を有するチップ表面図である。本発明の第１の別の実施の形態を示す断面図である。本発明の第１のさらに別の実施の形態を示す断面図である。本発明の第１のさらに別の実施の形態を示す断面図である。本発明の第２の実施の形態を示す断面図である。本発明の第２の別の実施の形態を示す断面図である。本発明の第３の実施の形態を示す断面図である。本発明の第３のさらに別の実施の形態を示す断面図である。

符号の説明

１…基板領域２…エピタキシャル領域
３…第一のヘテロ半導体領域４…パンチスルー防止領域
５…電界緩和領域６…ガードリング領域
７…裏面金属電極８…表面金属電極
９…層間絶縁膜１０…第二のヘテロ半導体領域
１１…ゲート絶縁膜１２…ゲート電極
２１…基板領域２２…エピタキシャル領域
２３…ベース領域２４…ソース領域
２５…ゲート絶縁膜２６…ゲート電極
２７…ソース電極２８…ドレイン電極
２９…第一のヘテロ半導体領域３０…パンチスルー防止領域
３１…電界緩和領域（ベース領域２３と共通）
３２…第二のヘテロ半導体領域
１００…半導体基体

Claims

第一導電型の第一の半導体領域を含んでなる半導体基体と、
前記第一の半導体領域の表層に接して前記第一の半導体領域とはバンドギャップが異なりかつ第二導電型の第一のヘテロ半導体領域と、前記第一の半導体領域の表層に接して前記半導体基体とはバンドギャップが異なりかつ前記第一のヘテロ半導体領域とは導電型が異なるか或いは不純物濃度が異なる第二のヘテロ半導体領域とを有する半導体装置において、
前記第一の半導体領域と前記第一のヘテロ半導体領域との接合面の端部に接するように、前記第一の半導体領域中に第二導電型のパンチスルー防止領域を介して第二導電型の電界緩和領域を有し、
前記電界緩和領域が、前記第一の半導体領域の表層、かつ前記接合面の端部の全周囲に設けられ、
前記パンチスルー防止領域が、前記電界緩和領域内でかつ前記電界緩和領域の表層、かつ前記接合面の端部の全周囲に設けられ、
前記パンチスルー防止領域の不純物濃度が前記電界緩和領域の不純物濃度を超えており、
さらに、前記電界緩和領域および前記パンチスルー防止領域が前記第二のヘテロ半導体領域の外側に形成されていることを特徴とする半導体装置。
第一導電型の第一の半導体領域と、前記第一の半導体領域とはバンドギャップが異なりかつ前記第一の半導体領域の表層にてヘテロ接合する第二導電型の第二の半導体領域を有する半導体装置において、
前記第一の半導体領域と前記第二の半導体領域との接合面の端部に接するように、前記第一の半導体領域中に第二導電型のパンチスルー防止領域を介して第二導電型の電界緩和領域を有し、
前記電界緩和領域が、前記第一の半導体領域の表層、かつ前記接合面の端部の全周囲に設けられ、
前記パンチスルー防止領域が、前記電界緩和領域内でかつ前記電界緩和領域の表層、かつ前記接合面の端部の全周囲に設けられ、
前記パンチスルー防止領域の不純物濃度が前記電界緩和領域の不純物濃度を超えているように形成され、
さらに、前記第二の半導体領域と前記第一の半導体領域との接合部の一部にゲート絶縁膜を介してゲート電極が形成され、前記ゲート絶縁膜が前記第二の半導体領域を貫通していることを特徴とする半導体装置。
第一導電型の第一の半導体領域を含んでなる半導体基体と、
前記第一の半導体領域の表層に接して前記第一の半導体領域とはバンドギャップが異なりかつ第二導電型の第一のヘテロ半導体領域と、前記第一の半導体領域の表層に接して前記半導体基体とはバンドギャップが異なりかつ前記第一のヘテロ半導体領域とは導電型が異なるか或いは不純物濃度が異なる第二のヘテロ半導体領域とを有する半導体装置において、
前記第一の半導体領域と前記第一のヘテロ半導体領域との接合面の端部に接するように、前記第一の半導体領域中に第二導電型のパンチスルー防止領域を介して第二導電型の電界緩和領域を有し、
前記電界緩和領域が、前記第一の半導体領域の表層、かつ前記接合面の端部の全周囲に設けられ、
前記パンチスルー防止領域が、前記電界緩和領域内でかつ前記電界緩和領域の表層、かつ前記接合面の端部の全周囲に設けられ、
前記パンチスルー防止領域の不純物濃度が前記電界緩和領域の不純物濃度を超えるように形成され、
さらに、前記半導体基体の所定領域に、第二導電型のベース領域並びに第一導電型のソース領域とを有し、少なくとも前記半導体基体並びに前記ソース領域に接するようにゲート絶縁膜を介してゲート電極を有し、前記半導体基体と前記第一のヘテロ半導体領域との接合端部の少なくとも最外周部近傍において、前記第二のヘテロ半導体領域並びに前記パンチスルー防止領域並びに前記電界緩和領域がそれぞれ形成され、前記パンチスルー防止領域の外側の前記半導体基体の一主面に前記ソース領域が形成され、前記ソース領域を取り囲むように前記半導体基体の一主面に前記ベース領域が形成され、前記半導体基体および前記ソース領域に接して前記ゲート絶縁膜が形成され、前記ゲート絶縁膜に接して前記ゲート電極が形成されていることを特徴とする半導体装置。
少なくとも前記第一の半導体領域と接する前記第一のヘテロ半導体領域の前記端部が、前記パンチスルー防止領域とオーミック接続していることを特徴とする請求項１または３に記載の半導体装置。
少なくとも前記第一の半導体領域と接する前記第二の半導体領域の前記端部が、前記パンチスルー防止領域とオーミック接続していることを特徴とする請求項２に記載の半導体装置。
前記第一及び第二のヘテロ半導体領域が単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかからなることを特徴とする請求項１または３または４に記載の半導体装置。
前記第二の半導体領域が単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかからなることを特徴とする請求項２または５に記載の半導体装置。
前記第一の半導体領域または前記半導体基体が炭化珪素からなることを特徴とする請求項１ないし７のいずれかに記載の半導体装置。