JP5236285B2 - プログラマブル入力レンジａｄｃ - Google Patents

Description

発明の分野
本発明は、一般的にはアナログ入力信号のスケーリング、特に収集および変換以前の、ＡＤＣのダイナミックレンジへの双極性および単極性の入力信号両方のスケーリングに関し、より具体的には、高圧送電ゲート（high-voltage transmission gate）を通過するアナログ入力信号を、ＡＤＣの入力レンジをプログラムするための選択された組合せのサンプリングキャパシタにサンプリングすることを目的とする。

発明の背景
多重入力、広ダイナミックレンジの、双極性および単極性アナログ・ディジタル変換器（ＡＤＣ）は、従来から、アナログ入力において抵抗分圧器（resistor divider）ネットワークを使用して、収集と変換を行う前に、入力信号を変換器のダイナミックレンジにスケーリングしてきた。ＡＤＣによる変換の以前に入力信号を減衰させるこの方法は、過去において非常に有効に使用されていた。しかしながら、それにはいくつかの顕著な欠点があった。
まず第１に、従来の抵抗分圧器手法においては、アナログ入力源は、常に、接地または何らかの参照電圧に対して抵抗性負荷を参照する。該入力源は、該負荷を接地し得なければならない。第２には、抵抗分圧器ネットワークは、内部参照とアナログ入力源の両方から電力を消費する。第３の問題は、この従来技術手法では、許容されるアナログ入力レンジをユーザがプログラミングするための簡便な方法がないことである。第４の欠点は、入力抵抗器の大きさによって、変換器の全電力帯域幅が制限されることである。

抵抗分圧器を形成する抵抗器ネットワークのノードは、集積回路（ＩＣ）のピンを介して、ユーザに対してアクセス可能にすることができる。そのときには、ユーザは、ハードウエア接続を介して、必要とされるアナログ入力レンジに適合する抵抗分圧ネットワークを構成する。しかしながら、ユーザがレンジを変更することを望む場合には、ハードウエアを配線し直す必要がある。
従来技術において、５ボルトデバイスだけを利用するプロセスを用いて、アナログ・ディジタル変換器回路を構築することは知られている。このＡＤＣは、キャパシタ配列ＤＡＣ（ＣａｐＤＡＣ）を使用して実現される、逐次近似（successive approximation）ＡＤＣである。内部参照（Ｖｒｅｆ）は、５ボルト供給電圧の半分、すなわち２．５ボルトに設定される。この特定のデバイスは、０からＶｒｅｆレンジに対してＣａｐＤＡＣ全体に、０から２×Ｖｒｅｆレンジに対してこの配列の半分に、サンプリングすることによって、２つの異なる入力電圧レンジに対処することが可能である。勿論のこと、最大入力電圧は５ボルトに限定される。このデバイスは、アナログデバイシズ社（Analog Devices, Inc.）から、同社の部品番号ＡＤ７８６６として入手可能である。

また、より高い入力電圧には、高電圧プロセスを使用して、デバイス全体を製造することによって対応することができることが示唆されている。１９７５年１２月のIEEE Journal of Solid Sate Circuitsにおいて、著者James L. McCrearyとPaul R. Grayは、±１０ボルト電源に対処することのできる、全体を高電圧プロセスで製造したＳＡＲ ＡＤＣを記載している。１０ボルトに設定された参照電圧を用いて、このデバイスは、キャパシタＤＡＣ配列全体にサンプリングすることによって、０から１０ボルトの入力電圧レンジに対処することができ、したがってＣａｐＤＡＣ配列のちょうど半分にサンプリングすることによって、−１０ボルトから＋１０ボルトまでの入力電圧レンジに対応することができる。おそらく、この文献に記載されたデバイスに対するゲート長は、６ミクロン程度であり、したがって一個のデバイスに対して、かなりのチップ面積を消費する。
その結果として、集積回路用途に対して容易に適応させることができ、抵抗性負荷を接地させるための入力信号を必要とせず、電力消費を最小化し、許容されるアナログ入力電圧の変更を必要とする場合には、容易にプログラム可能である、アナログ入力電圧スケーリング手法に対する要求が生じる。

発明の要約
これらおよびその他の要求は、本発明の入力電圧レンジプログラム可能シスステム（programmable input voltage range system）および方法によって満たされ、このシステムおよび方法においては、分割ゲート酸化物プロセス（split gate oxide process）によって、標準サブミクロン５ボルトＣＭＯＳデバイスと同じシリコン基板上で、高電圧スイッチ（例えば、±１５ボルト）を使用することが可能となる。このプロセスによって、アナログ入力電圧は、先行する減衰回路を必要とすることなく、サンプリングキャパシタに直接、サンプリングすることができる。所与の比のサンプリングキャパシタにサンプリングすることだけによって、アナログ入力を、ＡＤＣ自体のダイナミックレンジに適合するようにスケーリングまたは減衰させることができる。

本発明のシステムは、データ変換以前に入力信号がサンプリングされる、ＡＤＣ実装に適用可能である。そのようなシステムの一例では、データ変換のために逐次近似ＡＤＣ、またはＳＡＲ ＡＤＣを使用する。このようなシステムにおいては、サンプリングキャパシタは、ＳＡＲ ＡＤＣ自体において使用される実際の容量再分布ディジタル・アナログ変換器（ＣａｐＤＡＣ）、または別個のキャパシタ配列とすることができる。ＣａｐＤＡＣまたは別個のサンプリング配列のどのビットにサンプリングするかを選択することによって、入力レンジをプログラムすることができる。アナログ入力信号が、ＳＡＲ変換器の許容されるダイナミックレンジに一致するように減衰されると、従来式ＳＡＲ方式を使用して、入力信号をディジタル語に変換することができる。

このようにして、従来式方法の問題の多くが克服される。アナログ電源は、接地に対して抵抗性負荷ではなく容量性負荷を参照し、したがって、電源からのＤＣ電力を必要としない。第２には、抵抗分圧ネットワークのバイアスにおいて、追加の電力の消費がない。最後に、容量性再分布ＤＡＣまたは別個のサンプリング配列のどのビットにサンプリングするかを選択することによって、ソフトウエアによって、アナログ入力レンジをプログラムすることができる。

要するに、本発明は、キャパシタ配列を使用して、アナログ入力をＡＤＣのレンジにスケーリングする。しかしながら、それは、多くの条件で従来技術と異なっている。従来技術のデバイスは、使用するコア変換器への給電によって制限されるレンジにおいてのみ動作が可能である。本発明においては、同一のシリコン基板上で、高電圧と低電圧のＭＯＳＦＥＴの組合せがある。したがって、本発明はＡＤＣの給電によって制限されることはなく、サンプリングスイッチにのみ給電する、高電圧給電によってのみ制限される。したがって、サブミクロン低電圧プロセスＡＤＣの速度と回路密度を利用して、同時に高電圧スイッチ、キャパシタ配列、およびある種のディジタル論理を使用して、参照電圧の倍数でレンジを（高電圧電源の限界まで）変化させることができる。

この２重電圧デバイス技法は、以前には利用可能ではなかった。したがって、設計者が、高速の、サブミクロン、低電圧ＡＤＣを使用して、大きな信号（大きいとは０から５Ｖレンジの範囲外を意味する）を変換したい場合には、設計者は、ＡＤＣに入力電圧を印加する前に、抵抗器を使用して入力電圧をスケーリングする何らかの方法を考案しなければならなかった。この新技術によって、設計者は、これを行うために、その本質的な利点のすべてを備えて、キャパシタ実装に戻ることができる。

本発明の一観点によれば、入力電圧レンジプログラム可能アナログ・ディジタル変換器（programmable input voltage range analog-to-digital converter）は、固有ダイナミックレンジを有するアナログ・ディジタル変換器（ＡＤＣ）、および入力電圧が１つまたは２つ以上の選択サンプリングキャパシタにサンプリングされて、入力電圧をＡＤＣの固有ダイナミックレンジに実質的に一致するようにスケーリングする、入力電圧スケーリングネットワークを含む。本発明の一形態において、入力電圧スケーリングネットワークは、サンプリングされた入力電圧をＡＤＣに供給する入力増幅器内に、並列接続サンプリングキャパシタの配列を含む。ＳＡＲ ＡＤＣの場合には、この入力増幅器は、サンプル・アンド・ホールド増幅器（ＳＨＡ）としてもよい。
サンプリングキャパシタは、アナログ入力電圧と、サンプリングされた出力信号がそこから引き出される入力増幅器との間に置いてもよい。ＡＤＣ自体は、例えば、シグマ・デルタ変換器、パイプライン変換器、または逐次近似変換器とすることができる。

高電圧サンプリングスイッチのネットワークは、入力電圧と、入力電圧スケーリングネットワークの間に置いて、レンジデコーダ論理が、入力電圧がそのにサンプリングされる入力電圧スケーリングネットワークの、１つまたは２つ以上の要素を選択するようにしてもよい。入力電圧レンジは双極性としてもよい。
本発明の別の形態においては、低電圧から高電圧へのレベルへシフタのネットワークが、高電圧サンプリングスイッチに制御信号を結合する。好ましくは、レンジデコーダ論理は、関連するレンジレジスタ中に書き込まれたレンジ選択制御語（range selection control word）に応答する。レンジレジスタは、ディジタル通信インターフェイスを介してプログラム可能とすることができる。ディジタル通信インターフェイスは、ユーザによるレンジレジスタのプログラミングおよび、検証のために加えてＡＤＣ自体のその他の機能のプログラミングのためのレンジレジスタ内容の読み戻し、の両方に対応するために、シリアル、双方向通信インターフェイスとするのが好ましい。

本発明のさらに別の観点では、単一基板上に製造される入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイスは、標準サブミクロン低電圧ＣＭＯＳプロセスを使用して製造されて、固有ダイナミックレンジを有する、アナログ・ディジタル変換器（ＡＤＣ）サブシステム；１つまたは２つ以上の選択されたサンプリングキャパシタに入力電圧をサンプリングして、前記ＡＤＣの固有ダイナミックレンジに実質的に一致するように入力電圧をスケーリングする、入力電圧スケーリングネットワーク；およびより高いゲート電圧に対応するために分割ゲート酸化物プロセスを使用して製造される高電圧ＭＯＳサンプリングスイッチのネットワークであって、入力電圧がサンプリングキャパシタの１つまたは２つ以上に選択的にサンプリングされるように、前記入力電圧と前記入力電圧スケーリングネットワークの間に置かれている、前記高電圧サンプリングスイッチのネットワークを含む。
本発明の、さらに別の目的、特徴および利点は、以下の説明と図面から明白になるであろう。

発明の詳細な説明
本明細書では、従来技術と比較して顕著な利点をもたらす入力レンジプログラム可能ＡＤＣについて説明する。本発明の一形態においては、この変換システムは、ＳＡＲ ＡＤＣとして実装することができる。図１は、変換の前に、広レンジの双極性および単極性のアナログ入力信号を、減衰させるのに使用される従来式方法を示している。この例においては＋２．５ボルトである、参照電圧Ｖｒｅｆが、バッファ１０２の入力に印加される。バッファリングされた参照電圧は、Ｒ１、Ｒ２、およびＲ３で形成される抵抗分圧器の上端に印加される。

アナログ入力信号Ａｉｎは、この例示的回路においては−１０〜＋１０ボルトの範囲であり、電圧分圧器入力１０３に印加される。参照電圧Ｖｒｅｆは、電圧分圧器に対するバイアス電圧の役割を果たし、その結果として、分圧器ネットワークが、入力信号のスケーリングおよびレベルシフトを行う。アナログ入力電圧Ａｉｎは、−１０ボルトから＋１０ボルトまで変化するときに、共通ノード１０４において、ゼロボルトから＋２．５ボルトまでの変化を生ずる。スケーリングされた出力電圧で、ＳＡＲ ＡＤＣのサンプル・アンド・ホールド（sample and hold）入力に通常結合されているは、この出力ノード１０４である。ここで留意すべきことは、この従来技術ネットワークにおけるアナログ入力信号Ａｉｎは、４０Ｋ（キロオーム）を接地させなくてはならないことである。

図２は、本発明の一形態に従って、８ビットＣａｐＤＡＣ配列にサンプリングされる、双極性（±１０ボルト）アナログ入力信号を示す。アナログ入力信号へのスイッチは、双極性入力信号を直接、サンプリングすることのできる、±１５ボルトスイッチである。このスイッチについて、以下により詳しく説明する。
図２に関してここで留意すべきことは、ＡＤＣのコンパレータおよびすべてのＳＡＲ論理は、５ボルトサブミクロンＣＭＯＳ技術を用いて実施することができることである。アナログ入力スイッチだけが、±１５ボルトＣＭＯＳデバイスを使用して製造する必要があり、このデバイスは、要求される高いゲート電圧に対処するために、より太いゲート酸化物を使用する。

±１０ボルト入力レンジに対してサンプリング中の、電荷式は以下のとおりである。

ここで、Ｃ_ｔｏｔ＝２５６Ｃである。
すなわち、サンプリングされるアナログ入力電圧は次のようになる。

Ｖ_ｃｏｍが１．２５ボルトに等しい場合には、±１０ボルトレンジのアナログ入力電圧に対して、サンプリングされるアナログ電圧は、０から２．５ボルトの間である。参照電圧が２．５ボルトの場合には、アナログ入力は変換器のダイナミックレンジの範囲内に維持され、双極性入力信号は通常のＳＡＲ技法を使用して変換することができる。

入力レンジをプログラムするためには、単に、ＣａｐＤＡＣ配列のどのビットにサンプリングするかを選択する。このことを、８ビット例について、以下の表１に示してある。

この例においては、レンジを選択するのに３つのビットだけが必要であり、それは、極性ビット（入力信号が双極性であるか、または単極性であるかを示す）および２つのレンジビットである。以下の表２は、いくつかの入力レンジに対する選択ビット値を示す。

ここで留意すべきことは、双極性信号に対して、ＭＳＢ（極性ビット）は、サンプリング中は参照値に保持される。この理由は、以下の説明において明らかになるであろう。
上記のように、図２は、２値重み付けキャパシタＣ_７〜Ｃ_０の集合と、コンパレータ２０４に対して最短距離に位置する「ダミー」キャパシタ（または終端キャパシタ）Ｃ_Ｄとからなる、容量性再分布ＤＡＣ、またはＣａｐＤＡＣを示している。Ｃ_Ｄの値は、ＬＳＢキャパシタＣ_０のキャパシタンスと実質的に等しい。図２の回路において、終端キャパシタは、アナログ入力のサンプリングを行わず、オフセットを最小化するために、接地に維持される。図２の８ビットキャパシタ配列は、サンプルモードで示してある。配列の合計キャパシタンスは２５６Ｃであり、ここで、Ｃは図示された実装に対する、単位キャパシタンスである。

この例示的態様において、ＭＳＢ Ｂ７は、サンプリング中には、以下にさらに詳細を説明するアナログスイッチの配列２０７の一部であるスイッチＳ７によって、Ｖｒｅｆ２０２に拘束されている。第３の最高位ビット、Ｂ５は、スイッチＳ５によってアナログ入力電圧２０１に拘束されている。サンプリング期間が終了すると、Ｓ５を接地２０８に切り換えることによって、アナログ入力から蓄積される電荷はキャパシタ配列の上端プレートに伝達される。共通モードスイッチ２０６は、サンプリングキャパシタ両端の合計電荷が保存されるように、最初に開放される。
このように、この例においては、アナログ入力信号は、８分の１に減衰される。したがって、＋１０から−１０ボルトまで変化する入力信号を仮定すると、コンパレータ２０４は、実際には±１．２５ボルトを認識する。共通モード電圧Ｖｃｏｍ２０３が１．２５ボルトの場合には、入力信号は、コンパレータ２０４の共通モードレンジ範囲内に保持される。次いで、既知の逐次近似技法を使用して、入力信号をディジタル化することができる。

ＭＳＢビットトライアルの検査は有用である。先の述べたように、ＭＳＢは、サンプリング中はＶｒｅｆ（２．５ボルト）に拘束された。サンプリング後に、ＭＳＢをどのように処理するかの決定がなされるまで、ＭＳＢはＶｒｅｆのままとなる。例示のためだけに、アナログ入力信号が正（例えば＋１０ボルト）であるとすると、コンパレータの非反転入力（ＮＣＰノード２０５）における電圧は、上記の式（２）から、‐Ａｉｎ／８＋Ｖ_ｃｏｍで与えられる。共通モード電圧Ｖ_ｃｏｍが＋１．２５ボルトである場合には、Ｖ_ｎｃｐ＝０ボルトである。コンパレータ２０４の出力は、論理ＬＯＷレベルである。

ＮＣＰノードを、共通モード電圧に収束させることが期待される。これを達成するために、この点を接地に切り替えると、キャパシタ配列の上端プレートに負の電荷が伝達されてＮＣＰ電圧を共通モード電圧から逸脱させることになるので、ＭＳＢは、Ｖｒｅｆに接続したままにする。論理は入力が双極性であることがわっているので、これらの状況のもとでは、データ出力の第１のビットを論理「１」に設定するように、ＳＡＲ論理を構造化することができる。

第２のＭＳＢ Ｂ６ビットトライアルは、スイッチＳ６を使用してＢ６を接地からＶｒｅｆに切り換えることによって始まる。これによって、重み付けＶｒｅｆ／４の正電荷がキャパシタ配列の上端プレートに伝達される。ＮＣＰ電圧２０５に対する式は次のようになる。

この例におけるサンプリングされたアナログ入力信号は、＋１０ボルトであり、共通モード電圧は＋１．２５ボルト、参照電圧Ｖｒｅｆは＋２．５ボルトであるので、ＮＣＰノード２０５における電圧は０．６２５ボルトである。コンパレータ出力は、まだ論理ＬＯＷであるが、ＮＣＰ電圧は共通モード電圧に収束し始めている。したがって、第２ＭＳＢ Ｂ６はＶｒｅｆに拘束されたままとなり、ＳＡＲ論理はこれを論理「１」と解釈して、データ出力の第２ビットを「１」に設定する。８ビットすべてが検査されるまで、残りのビットトライアルが同様にして行われ、ＮＣＰノード２０５は、共通モード電圧の１ＬＳＢ範囲である。

アナログ入力電圧が負の場合には、反対のことが起こる。−１０ボルトの入力電圧がアナログ入力信号として印加されると、上記の式（２）は、ＮＣＰノード電圧が２．５ボルトになることを示している。コンパレータ出力は、論理ＨＩＧＨとなり、ＳＡＲ論理はこれを、ＭＳＢをＶｒｅｆから接地に切り換える、と解釈してデータ出力の第１ビットを論理「０」に設定する。第２のＭＳＢビットトライアルに対して、Ｂ６がＶｒｅｆに切り換えられ、ＮＣＰノードは＋１．８７５ボルトとなり、コンパレータ出力はＨＩＧＨのままとなる。ＳＡＲ論理は、このビットを接地に切り換えることによって拒否する。すなわち、ＳＡＲプロセスは、ＮＣＰノードが共通モード電圧に収束するまで続くことになる。ビットトライアル中のＮＣＰ電圧に対する式は、次の式（４）で与えられる。

Ｖｒｅｆ／２項（ＭＳＢ）は、負の符号を有し、やはりビット７の逆数で乗算される。これは、Ｖｒｅｆ／２項は、Ｂ７が論理「０」である（すなわち、実際のアナログ入力が極性において負である）場合にだけ、含められるためである。したがって、ＭＳＢはサインビットのように挙動する。

図３は、本発明における使用に適するスイッチング配設の簡略化した図である。−１０から＋１０ボルトのレンジにおけるアナログ入力信号に対応するために、並列接続の高電圧ＰＭＯＳトランジスタ３０１と、ＮＭＯＳトランジスタ３０２の対から、伝送ゲートが形成される。好ましくは、図示したデバイスは、±１０ボルトレンジにおける入力信号を処理する場合に、任意２端子間において３０ボルト差に耐えるとともに、適当な安全余裕をもたらすことになる。

勿論のこと、説明したレンジは単に例示である。適切な製造技法を使用して、スイッチとして使用されるデバイスを、その他の供給電圧および入力電圧レンジで動作するように、設計することもできる。本明細書に記載する例示的態様において選択される電圧は、非常に異なる動作電圧を有するデバイスを含めて、集積回路を効率的に製造できることを例証している。
高電圧デバイス３０１、３０２は、アナログ入力信号を取り込み、それを直接、サンプリングキャパシタ３０３へと切り換える。勿論のこと、高電圧制御信号が、高電圧トランジスタ３０１、３０２のゲートに対して必要となるが、これらの制御信号は、５ボルトＣＭＯＳレベルからの簡単なレベルシフトによってもたらすことができる。

高電圧および低電圧のＭＯＳデバイスを単一シリコン基板上に存在させることを可能にする、実際のプロセス技術には、追加の処理ステップを含む、標準サブミクロンＣＭＯＳプロセスを使用することが必要である。これらのステップは、例えば、低電圧ＣＭＯＳと比較する場合に、埋設層（buried layer）、高電圧デバイス用の絶縁ウエル、および高電圧デバイス用のより厚いゲート酸化物の構築を含む場合がある。レイアウトとプロセスの両方に、相当な注意を払って、高電圧デバイスの１つに接近しすぎる低電圧デバイスがないことを確実にしなくてはならない。
図４は、本発明による、全体を番号４００で示す、プログラマブル入力電圧レンジ機能を組み込んだ、完成したＳＡＲ ＡＤＣシステムのブロック図である。ＣａｐＤＡＣの１つまたは２つ以上のキャパシタに、高電圧スイッチ４０２の配列を介して、アナログ入力信号４０１が流される。ＳＡＲ論理４０６は、知られた方法で信号取得と変換の制御も行うが、これはまた、ＣａｐＤＡＣ配列のどのキャパシタに、入力信号をサンプリングするかを制御する。

ＳＡＲ論値４０６はこのことを、レンジレジスタ４０９からレンジプログラミング入力を受け取る、レンジデコーダ論理４０７に基づいて行う。レンジデコーダ論理４０７については、後により詳細に説明する。当面は、レンジレジスタ４０９の内容は、従来型シリアルポート４１０の上でレジスタに書込みを行うことによって、変更することができることを注記するので十分である。ユーザがレンジレジスタ４０９にアクセスすることを可能にすることによって、ＳＡＲ ＡＤＣ４００のレンジに対するソフトウエアプログラミング能力がもたらされる。
図５は、レンジデコーダ論理の詳細図である。勿論のこと、いくつかの論理実装が、この応用を満足するであろう。図５の実装は単に、ＳＡＲ ＡＤＣに対する適当な組のレンジを生成する１つの有効な方法である。ＳＡＲ ＡＤＣのレンジを制御する３つの入力信号がある。これらは、極性ビット（Polarity Bit）５０１、レンジ１ビット（Range 1 bit）５０２、およびレンジ０ビット（Range 0 bit）５０３である。これらの信号のそれぞれは、インバータ５０４に流されて、信号およびその論理補数の両方が、デコーダセクションに対して利用可能にされる。

デコーダ自体は、入力信号とその補数の固有の組合せがそれに対して流される、ＮＯＲゲートの配列である。例えば、アナログ入力信号が−１０から＋１０ボルトの期待電圧振幅を含む双極性である場合に、極性ビット５０１の補数は、レンジ１ビットおよびレンジ０ビットとともにＮＯＲゲート５０５に送られる。図示されているように、この場合には適切なスケーリングのために、入力信号は、ＣａｐＤＡＣ配列の第３のＭＳＢにサンプリングされる。制御ビットの固有の組合せが、異なるＮＯＲゲートの入力にマッピングされ、それによって、ソフトウエアプログラミングを介して、ＳＡＲ ＡＤＣ用に６つの異なる入力レンジを選択することができる。

図６は、本発明の代替態様を示しており、この態様においては、ＣａｐＤＡＣ変換配列６０２の選択キャパシタに直接、サンプリングすることを選ぶのではなく、アナログ入力信号は、別個のサンプル配列６０１にサンプリングされる。この実装においては、選択論理は、ＳＡＲ ＡＤＣのレンジをプログラムするために、サンプル配列６０１の１つまたは２つ以上の要素を選択する。この構成の主たる利点は、必要とされる高電圧スイッチの数が実質的に減少することである。期待されるように、別個のサンプリング配列を使用する場合には、それに相応してチップ面積が節減される。

先述のように、本発明のシステムには、データ変換を実行するためのＳＡＲ ＡＤＣを実装してもよい。しかしながら、本発明はまた、アナログ入力信号が、変換される前に何らかの形態のメモリデバイス（例えば、キャパシタ）にサンプリングされる、任意の変換技法に対して容易に適用可能である。利用可能なデータ変換技術を精査する前に、ここで再びアナログ信号のサンプリングの問題について考えることは有用である。
アナログ・ディジタル変換器の大多数は、時間軸のある点において、変換すべき信号は何らかの形態のメモリデバイスにサンプリングしなくてはならないという、原理に基づいて動作する。次いで、格納された信号は、既知の変換技法／アーキテクチャによってディジタル語に変換することができる。通常は（必須ではないが）、サンプリングされたアナログ信号を格納するためのメモリデバイスとしてキャパシタを使用する。

例示的なサンプル・アンド・ホールド（Ｓ／Ｈ）回路としては、図７のスイッチドキャパシタ回路がある。この回路は３つの基本要素で構成されており、それは、すなわちスイッチＳ１、Ｓ２、Ｓ３、入力をサンプリングするためのキャパシタＣ_Ｈ、および相互コンダクタンス（transconductance）増幅器７０３である。サンプリング中に、Ｓ１およびＳ２は閉じており、その間にＳ３は開いている。キャパシタＣ_Ｈは入力電圧７０１まで充電され、この時間間隔は通常、トラック時間と呼ばれる。Ｓ１およびＳ２が開いて、Ｓ３が閉じているとき、回路はホールドモードに入る。キャパシタＣ_Ｈに格納されたアナログ入力信号は、相互コンダクタンス増幅器７０３の入力と出力の間に接続されており、したがってアナログ入力電圧は、Ｓ／Ｈ出力７０２に生じる。この出力ノード７０２をアナログ・ディジタル変換器に接続することによって、信号をディジタル語に変換することができる。ここで留意すべきことは、アナログ・ディジタル変換器は、いかなる特異な種類またはアーキテクチャのものである必要がないことである。

図７に示すこのサンプル・アンド・ホールド回路は、サンプリングされたシステムに対する基本ビルディングブロックである。キャパシタＣ_Ｈの上端プレートに余分のキャパシタンスを追加すると、合計サンプリングキャパシタンスの大きさを増大させることができる。しかしながら、サンプリングキャパシタの一部分にだけサンプリングしたいとする。そのときには、Ｓ／Ｈ出力において認識される実際電圧を、次の関係に従ってスケーリングする。

Ｃ_{ＴＯＴＡＬ}＝８×Ｃ_Ｈの場合には、入力を８分の１にスケーリングしたことになる。ここでは、先に考察したように、高電圧スイッチを回路に導入すると仮定する。図８の回路は、サンプリング回路のアナログ入力側に、スイッチとキャパシタのバンクを含む。値Ｃ_Ｈの各単位キャパシタは、接地へのスイッチと、アナログ入力へのスイッチとを有する。サンプリング期間（トラック期間）中に、どのスイッチを接地に接続するか、およびどのスイッチをアナログ入力電圧に接続するかをプログラミングすることによって、後続のアナログ・ディジタル変換器の所望レンジに、アナログ入力をスケーリングすることができる。
ここで、スイッチはすべて、本発明の先の態様について考察した、高電圧デバイスで構成されていると仮定する。広レンジ信号は、式（５）によって減衰させることができる。±１０ｖ信号に対しては、１×Ｃ_Ｈだけにサンプリング（すなわち、８で除算）。±５ｖ信号に対しては、２×Ｃ_Ｈ上だけにサンプリング（すなわち、４で除算）、以下同様である。

したがって、ディジタル語への変換を行う前に、それに間に合わせて入力信号をサンプリングする必要のある任意の種類の変換器は、本発明の技法と一緒に使用することができる。先に説明した本発明の例示的態様において、便宜的な例としてＳＡＲアーキテクチャを使用したのは、特に、ＳＡＲ ＡＤＣ動作はそれ自体が、基本概念の詳細な説明に役立つからである。しかしながら、入力信号をメモリデバイスにサンプリングすることを必要とする、任意のアーキテクチャを使用することもできる。有用な変換器アーキテクチャとしては、具体的には、シグマ・デルタ変換器およびパイプライン変換器がある。勿論のこと、シグマ・デルタ変換器は、一般に、サンプル・アンド・ホールド増幅器を使用せず、単に、例えば、スイッチドキャパシタ積分器として機能することのできる、入力増幅器回路だけを使用する。

図１５は、シグマ・デルタアナログ・ディジタル変換器の一形態を示しており、この場合に、積分器１５０３がコンパレータ１５０４を備えるループ内に配置されている。アナログ入力信号１５０１は、１と０のビットストリーム（すなわちディジタル語）に変換され、この場合に、「１の密度」は、アナログ入力信号の絶対値に比例する。出力ビットストリームの専用ディジタルフィルタリングと合わせて、アナログ・ディジタル変換器を容易に達成することができる。
おそらく、シグマ・デルタ変換器の基本ビルディングブロックの最も重要なものは、図１５のシグマ・デルタ変換器の合計１５０２部分および積分器１５０３部分を実現するスイッチドキャパシタ積分器である。図９は、概略図形式で、スイッチドキャパシタ積分器を示す。このスイッチドキャパシタ積分器は、アナログ入力電圧Ｖ１をサンプリングするのに使用される。

スイッチドキャパシタ積分器の動作の中心となるのは、図１０に示すように、非重畳クロック信号φ_１、φ_２の選択された位相によって制御される、アナログスイッチ９０１〜９０４の配列である。図１１は、スイッチ９０１、９０２が閉じられ、スイッチ９０３、９０４が開いているときの、φ_１期間中の実際の回路構成を示す。電荷Ｑによって回路動作を記述し、図１１を参照すると、φ_１期間中に、次のことが成り立つのがわかる。

φ_２期間中の同様の電荷分析を使用して、図１２を参照すると、この図は、スイッチ９０３、９０４が閉じており、スイッチ９０１、９０２が開いている場合の、回路構成を示しており、これから次のことがわかる。

この結果に電荷保存を適用して、

ｚ変換を行うと、

すなわち、次式を得る。

非反転積分器は、明らかに遅延を含む。ここで注記すべき重要なことは、電圧Ｖ_２は、キャパシタンスＣ_１とＣ_２の比によって、Ｖ_１と関係することである。図８のＣ_Ｈキャパシタに対して図示したのと正確に同様に、Ｃ_１を実装する場合には、入力レンジを、変換器のダイナミックレンジ内にプログラムすることができることは明らかである。Ｖ_２を変換器に印加される電圧と考え、Ｖ_１を実際のアナログ入力電圧として考えるのが有効である。

パイプライン変換器も、本発明による入力レンジプログラム可能システムにおける使用に完全に好適である。図１３は、パイプライン変換器が、単に同一のステージ１３０１のカスケード型配設であることを示す。パイプライン変換器の個々のステージは、図１４に示すものとよく類似している。ここで注記すべきことは、パイプラインアーキテクチャにおいてアナログ入力電圧が最初に認識するのは、ＳＨＡ（サンプル・アンド・ホールド増幅器）回路であることである。上記で概説したように、上述のような高電圧スイッチ技術が利用可能であれば、ＳＨＡ回路（図８に示す）を操作することによって、入力信号に沿って広いダイナミックレンジを取り込むことができる。

本明細書においては、従来技術と比較すると顕著な利点をもたらす、入力レンジプログラム可能ＳＡＲ ＡＤＣについて説明した。本発明の趣旨と範囲から逸脱することなく、修正を加えることができることは、当業者には明白であろう。したがって、添付の特許請求の範囲の観点で必要とする以外には、本発明を限定することを意図するものではない。

変換前にアナログ入力信号を減衰させるのに使用される、従来技術の抵抗分圧器回路を示す図である。 本発明の原理による、ＣａｐＤＡＣ配列にサンプリングされる双極性アナログ入力信号を示す図である。 本発明における使用に好適なスイッチングトランジスタ配設を示す略図である。 本発明の原理を組み込んだ完全ＳＡＲ ＡＤＣを示すブロック図である。 本発明に使用するのに好適なレンジデコーダ論理を示す図である。 本発明の代替態様による変換配列から分離されたサンプリング配列を示す図である。 代表的なサンプル・アンド・ホールド回路を示す概略図である。 サンプル・アンド・ホールド回路に送られるアナログ入力信号を所望レンジにスケーリングする方法を示す略図形態で示す図である。 スイッチドキャパシタ積分器を示す図である。 非重畳クロック信号の２つの位相を示す、タイミング図である。 クロック信号の位相１の間の、図９の積分器に対する等価回路を示す図である。 クロック信号の位相２の間の、図９の積分器に対する等価回路を示す図である。 ブロック図形態における、基本パイプライン変換器アーキテクチャを示す図である。 図１３のパイプライン変換器の単一ステージを示す簡略ブロック図である。 一次シグマ・デルタ様式アナログ・ディジタル変換器の表現図である。

Claims (20)

1. 単一基板上に製造される入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイスであって、
   標準サブミクロン低電圧ＣＭＯＳプロセスを使用して製造されて、固有ダイナミックレンジを有する、アナログ・ディジタル変換器（ＡＤＣ）サブシステム；
   入力電圧が１つまたは２つ以上の選択されたサンプリングキャパシタにサンプリングされて、前記ＡＤＣの固有ダイナミックレンジに実質的に一致するように前記入力電圧がスケーリングされる、入力電圧スケーリングネットワーク；
   より高いゲート電圧に対応するために分割ゲート酸化物プロセスを使用して製造される高電圧ＭＯＳサンプリングスイッチのネットワークであって、前記入力電圧が前記サンプリングキャパシタの１つまたは２つ以上に選択的にサンプリングされるように、前記入力電圧と前記入力電圧スケーリングネットワークの間に置かれている、前記高電圧サンプリングスイッチのネットワーク；および
   前記高電圧サンプリングスイッチに低電圧の制御信号を結合するための、低電圧から高電圧へのレベルシフタのネットワーク、
   を含む、前記入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
2. 入力電圧スケーリングネットワークは、ＡＤＣにサンプリングされる入力電圧を供給する入力増幅器内に並列接続されたサンプリングキャパシタの配列を含む、請求項１に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
3. サンプリングキャパシタは、アナログ入力電圧とサンプリングされる出力信号がそこから引き出される入力増幅器との間に置かれている、請求項２に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
4. ＡＤＣはシグマ・デルタ変換器である、請求項３に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
5. ＡＤＣはパイプライン変換器である、請求項３に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
6. ＡＤＣは逐次近似変換器である、請求項３に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
7. 入力電圧がそれにサンプリングされる入力電圧スケーリングネットワークの１つまたは２つ以上の要素を選択する、レンジデコーダ論理をさらに含む、請求項１に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
8. 入力電圧レンジは双極性である、請求項７に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
9. レンジデコーダ論理は、関連するレンジレジスタに書き込まれたレンジ選択制御語に応答する、請求項７に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
10. レンジレジスタは、ディジタル通信インターフェイスを介してプログラム可能である、請求項９に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
11. ディジタル通信インターフェイスは、シリアル通信インターフェイスである、請求項１０に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
12. シリアル通信インターフェイスは双方向性である、請求項１１に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
13. 単一基板上に製造される入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイスであって、
    標準サブミクロン低電圧ＣＭＯＳプロセスを使用して製造されて、固有ダイナミックレンジを有する、アナログ・ディジタル変換器（ＡＤＣ）サブシステム；
    入力電圧が１つまたは２つ以上の選択されたサンプリングキャパシタにサンプリングされて、前記ＡＤＣの固有ダイナミックレンジに実質的に一致するように前記入力電圧がスケーリングされる、入力電圧スケーリングネットワーク；
    より高いゲート電圧に対応するために分割ゲート酸化物プロセスを使用して製造される高電圧ＭＯＳサンプリングスイッチのネットワークであって、前記入力電圧が前記サンプリングキャパシタの１つまたは２つ以上に選択的にサンプリングされるように、前記入力電圧と前記入力電圧スケーリングネットワークの間に置かれた、前記高電圧サンプリングスイッチのネットワーク；
    前記高電圧ＭＯＳサンプリングスイッチのネットワークを制御して、前記サンプリングキャパシタの前記１つまたは２つ以上を選択する、レンジデコーダ論理；
    前記レンジデコーダ論理がそれに応答するレンジ選択制御語が、それに書き込まれるレンジレジスタ；および
    前記高電圧サンプリングスイッチに低電圧の制御信号を結合するための、低電圧から高電圧へのレベルシフタのネットワーク、
    を含む、前記入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
14. ＡＤＣはシグマ・デルタ変換器である、請求項１３に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
15. ＡＤＣはパイプライン変換器である、請求項１３に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
16. ＡＤＣは逐次近似変換器である、請求項１３に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
17. レンジレジスタは、ディジタル通信インターフェイスを介してプログラム可能である、請求項１３に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
18. ディジタル通信インターフェイスは、シリアル通信インターフェイスである、請求項１７に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
19. シリアル通信インターフェイスは双方向性である、請求項１８に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。
20. 入力電圧レンジは双極性である、請求項１３に記載の入力電圧レンジプログラム可能アナログ・ディジタル変換器集積回路デバイス。

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