JPH01176115A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01176115A JPH01176115A JP62336010A JP33601087A JPH01176115A JP H01176115 A JPH01176115 A JP H01176115A JP 62336010 A JP62336010 A JP 62336010A JP 33601087 A JP33601087 A JP 33601087A JP H01176115 A JPH01176115 A JP H01176115A
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- JP
- Japan
- Prior art keywords
- channel
- turned
- inverter
- mosfet
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 230000006378 damage Effects 0.000 abstract description 2
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000006866 deterioration Effects 0.000 abstract description 2
- 238000007493 shaping process Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 239000000919 ceramic Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高耐圧、大電流を取り扱う半導体集積回路に関
し、特に、低電圧系のＣＭＯＳ回路から高電圧系のＣＭ
ＯＳ回路へレベルを変換するレベルシフト回路に関する
。
し、特に、低電圧系のＣＭＯＳ回路から高電圧系のＣＭ
ＯＳ回路へレベルを変換するレベルシフト回路に関する
。
従来のこの種のレベルシフト回路の一例を第３図に示す
。同図（ａ）は回路図であり、Ｍ１３〜Ｍ１５は高耐圧
ＮｃｈＭＯＳＦＥＴ、Ｍ１６〜Ｍ１８は高耐圧ＰｃｈＭ
Ｏ３ＦＥＴで構成されている。また、同図（ｂ）にその
各部の動作波形を示す。低電圧系の信号２０（ＩＮＯ）
が“Ｈ″になるとＮｃｈＭＯ３ＦＥＴＭ１４がオンし、
ＮｃｈＭＯＳＦＥＴＭ１３゜Ｍｌ５がオフする。この時
ノード２３の電位が下がるため、ＰｃｈＭＯＳＦＥＴＭ
１６とＭｌ８がオンし、ノード２２と出力端子２４の電
位が上がりＰｃｈＭＯ３ＦＥＴＭ１７がオフする。信号
２０（ＩＮＯ）が“Ｈ″になると、上記と反対の動作が
起り、ＮｃｈＭＯＳＦＥＴＭ１３．Ｍ１＝５とＰｃｈＭ
Ｏ３ＦＥＴＭＩ ７がオンし、ＮｃｈＭＯ３ＦＥＴＭ１
４とＰｃｈＭＯ３ＦＥＴＭ１６．Ｍｌ ８がオフし、出
力端子２４の電位が下がる。
。同図（ａ）は回路図であり、Ｍ１３〜Ｍ１５は高耐圧
ＮｃｈＭＯＳＦＥＴ、Ｍ１６〜Ｍ１８は高耐圧ＰｃｈＭ
Ｏ３ＦＥＴで構成されている。また、同図（ｂ）にその
各部の動作波形を示す。低電圧系の信号２０（ＩＮＯ）
が“Ｈ″になるとＮｃｈＭＯ３ＦＥＴＭ１４がオンし、
ＮｃｈＭＯＳＦＥＴＭ１３゜Ｍｌ５がオフする。この時
ノード２３の電位が下がるため、ＰｃｈＭＯＳＦＥＴＭ
１６とＭｌ８がオンし、ノード２２と出力端子２４の電
位が上がりＰｃｈＭＯ３ＦＥＴＭ１７がオフする。信号
２０（ＩＮＯ）が“Ｈ″になると、上記と反対の動作が
起り、ＮｃｈＭＯＳＦＥＴＭ１３．Ｍ１＝５とＰｃｈＭ
Ｏ３ＦＥＴＭＩ ７がオンし、ＮｃｈＭＯ３ＦＥＴＭ１
４とＰｃｈＭＯ３ＦＥＴＭ１６．Ｍｌ ８がオフし、出
力端子２４の電位が下がる。
上述した従来のレベルシフト回路は、最終段のＮｃｈＭ
ＯＳＦＥＴＭ１５とＰｃｈＭＯＳＦＥＴＭ１８のオン−
オフの切り換えが同じタイミングで起きるため、切り換
えた時にオン−オンの期間が生じ、最終段で電流起動能
力が大きいために、かなり大きな貫通電流が流れていた
。このため、消費電力の増加や貫通電流による大電流の
ために素子の劣化や破壊を起す事もあった。
ＯＳＦＥＴＭ１５とＰｃｈＭＯＳＦＥＴＭ１８のオン−
オフの切り換えが同じタイミングで起きるため、切り換
えた時にオン−オンの期間が生じ、最終段で電流起動能
力が大きいために、かなり大きな貫通電流が流れていた
。このため、消費電力の増加や貫通電流による大電流の
ために素子の劣化や破壊を起す事もあった。
本発明のレベルシフト回路は、Ｐチャネル型ＭＯＳＦＥ
ＴとＮチャネル型ＭＯＳＦＥＴのドレインを接続したバ
ッファのＰチャネル側をＮチャネル側のそれぞれのゲー
トに遅延回路を通した信号を入力し、出力の状態変化時
にＰチャネル側からＮチャネル側に向って流れる貫通電
流をなくす事を特徴としている。
ＴとＮチャネル型ＭＯＳＦＥＴのドレインを接続したバ
ッファのＰチャネル側をＮチャネル側のそれぞれのゲー
トに遅延回路を通した信号を入力し、出力の状態変化時
にＰチャネル側からＮチャネル側に向って流れる貫通電
流をなくす事を特徴としている。
次に、図面を参照して本発明をより詳細に説明する。
第１図（ａ）、（ｂ）は本発明の一実施例の回路図およ
び動作波形図である。
び動作波形図である。
入力信号は立ち下りの遅いインバータＩｌ＋ Ｉｓに加
えられ、インバータ１１の出力はインバータＩ２゜■、
を介してＮｃｈＭＯＳＦＥＴＭ１のゲートに与えられる
とともにインバータエ、を介してＮｃｈＭＯ３ＦＥＴＭ
２のゲートに与えられる。ＮｃｈＭＯＳＦＥＴＭＩとＰ
ｃｈＭｏＳＦＥＴＭ４とは直列に接続され、ＮｃｈＭＯ
３ＦＥＴＭ２とＰｃｈＭＯＳＦＥＴＭ５とも直列に接続
され、ＰｃｈＭＯ３ＦＥＴＭ４のゲートに接続点５が、
又ＰｃｈＭＯＳＦＥＴＭ５のゲートに接続点４がそれぞ
れたすき掛けに接続されている。接続点５からはＰｃｈ
出力ＭＯＳＦＥＴＭ６のゲートに信号が与えられている
。
えられ、インバータ１１の出力はインバータＩ２゜■、
を介してＮｃｈＭＯＳＦＥＴＭ１のゲートに与えられる
とともにインバータエ、を介してＮｃｈＭＯ３ＦＥＴＭ
２のゲートに与えられる。ＮｃｈＭＯＳＦＥＴＭＩとＰ
ｃｈＭｏＳＦＥＴＭ４とは直列に接続され、ＮｃｈＭＯ
３ＦＥＴＭ２とＰｃｈＭＯＳＦＥＴＭ５とも直列に接続
され、ＰｃｈＭＯ３ＦＥＴＭ４のゲートに接続点５が、
又ＰｃｈＭＯＳＦＥＴＭ５のゲートに接続点４がそれぞ
れたすき掛けに接続されている。接続点５からはＰｃｈ
出力ＭＯＳＦＥＴＭ６のゲートに信号が与えられている
。
インバータエ、の出力はインバータエ。、エアを介して
Ｎ ｃ ｈ出力ＭＯ３ＦＥＴＭ３のゲートに信号が与え
られている。Ｐｃｈ出力ＭＯＳＦＥＴＭ６とＮｃｈ出力
ＭＯ３ＦＥＴＭ３とは直列に接続され、それらのドレイ
ン共通接続点から出力端子６に出力が取り出されている
。
Ｎ ｃ ｈ出力ＭＯ３ＦＥＴＭ３のゲートに信号が与え
られている。Ｐｃｈ出力ＭＯＳＦＥＴＭ６とＮｃｈ出力
ＭＯ３ＦＥＴＭ３とは直列に接続され、それらのドレイ
ン共通接続点から出力端子６に出力が取り出されている
。
低電圧系のインバータエ、は、立ち下りの遅いインバー
タであり、ＮｃｈＭＯ８のｇｍを下げて立下りを遅らせ
ている。貫通電流を避けるためのデイレイ時間は２０ｎ
Ｓ程度でよく、チャネル長を長くしてｇ、を下げる事で
、十分このデイレイ時間は得られる。このインバータの
後ろに１段から数段インバータＩ２．Ｉｓをつける事で
波形整形を行っている。
タであり、ＮｃｈＭＯ８のｇｍを下げて立下りを遅らせ
ている。貫通電流を避けるためのデイレイ時間は２０ｎ
Ｓ程度でよく、チャネル長を長くしてｇ、を下げる事で
、十分このデイレイ時間は得られる。このインバータの
後ろに１段から数段インバータＩ２．Ｉｓをつける事で
波形整形を行っている。
これによって高耐圧ＮｃｈＭＯＳＦＥＴＭ２がオンにな
り、最終段高耐圧ＰｃｈＭＯＳＦＥＴＭ６がオンになる
のを遅らせる事ができる。インバータエ、のｇｍを下げ
たのはＮｃｈＭＯＳＦＥＴＭ１．Ｍ２だけでないので、
ＭＯ３ＦＥＴＭＩがオンになりＭＯ３ＦＥＴＭ２がオフ
になるのタイミングにデイレイはないので、ＰｃｈＭＯ
３ＦＥＴＭ６は入力信号ＩＮＯの変化の同時にオフする
。同様にして立上りの遅いインバーターＩ、中のＰｃｈ
ＭＯ３ＦＥＴのｇ、、ｌを下げる事で高耐圧ＮｃｈＭＯ
ＳＦＥＴＭ３のオンだけを遅らせる事ができる。Ｎｃｈ
ＭＯＳＦＥＴＭ３とＰｃｈＭＯＳＦＥＴＭ６のそれぞれ
のオフからオンへとタイミングを２０ｎＳずつずらすこ
とで、オンオンの期間をなくす事ができる。
り、最終段高耐圧ＰｃｈＭＯＳＦＥＴＭ６がオンになる
のを遅らせる事ができる。インバータエ、のｇｍを下げ
たのはＮｃｈＭＯＳＦＥＴＭ１．Ｍ２だけでないので、
ＭＯ３ＦＥＴＭＩがオンになりＭＯ３ＦＥＴＭ２がオフ
になるのタイミングにデイレイはないので、ＰｃｈＭＯ
３ＦＥＴＭ６は入力信号ＩＮＯの変化の同時にオフする
。同様にして立上りの遅いインバーターＩ、中のＰｃｈ
ＭＯ３ＦＥＴのｇ、、ｌを下げる事で高耐圧ＮｃｈＭＯ
ＳＦＥＴＭ３のオンだけを遅らせる事ができる。Ｎｃｈ
ＭＯＳＦＥＴＭ３とＰｃｈＭＯＳＦＥＴＭ６のそれぞれ
のオフからオンへとタイミングを２０ｎＳずつずらすこ
とで、オンオンの期間をなくす事ができる。
第２図（ａ） 、 （ｂ）は本発明の他の実施例の回路
図および動作波形図である。第１図の実施例が２つの遅
延回路（インバータＬ、Ｉｓ）をもち、出力の立上りと
立下りを独立に決めているのに対し、本実施例では、１
つの遅延回路２７で最終段高耐圧ＰｃｈＭＯ３ＦＥＴＭ
１２と高耐圧ＮｃｈＭＯＳＦＥＴＭ９それぞれのオフか
らオンへのタイミングデイレイを決めている。高圧出力
の立上りと立下りのデイレイを独立に最適化することは
できないが、調整すべきパラメーターが１つになり、簡
単になるという利点がある。
図および動作波形図である。第１図の実施例が２つの遅
延回路（インバータＬ、Ｉｓ）をもち、出力の立上りと
立下りを独立に決めているのに対し、本実施例では、１
つの遅延回路２７で最終段高耐圧ＰｃｈＭＯ３ＦＥＴＭ
１２と高耐圧ＮｃｈＭＯＳＦＥＴＭ９それぞれのオフか
らオンへのタイミングデイレイを決めている。高圧出力
の立上りと立下りのデイレイを独立に最適化することは
できないが、調整すべきパラメーターが１つになり、簡
単になるという利点がある。
〔発明の効果〕
以上説明したように、最終段高耐圧ＰｃｈＭＯＳＦＥＴ
、高耐圧Ｎ ｃ ｈ ＭＯＳ Ｆ Ｅ Ｔのそれぞれの
オフからオンになるタイミングを遅らせる事でオンオン
の期間をなくし、通常最終段で電流駆動能力が大きいた
め大きな貫通電流が流れていたのをなくす事ができる。
、高耐圧Ｎ ｃ ｈ ＭＯＳ Ｆ Ｅ Ｔのそれぞれの
オフからオンになるタイミングを遅らせる事でオンオン
の期間をなくし、通常最終段で電流駆動能力が大きいた
め大きな貫通電流が流れていたのをなくす事ができる。
ＡＣ型のプラズマデイスプレィでは、４０ＶでＩ Ｍ
Ｈｚ程度のスイッチングを行なっている。６４回路の高
圧出力をもった従来技術のＩＣでは、約０．８Ｗの貫通
電流による電力と約０．８Ｗのパネル負荷による電力の
合わせて約１．６Ｗの電力を消費していた。本発明を利
用する事で貫通電流による電力を“０”にする事ができ
、ＩＣの消費電力を従来の半分の０．８Ｗにする事がで
きる。
Ｈｚ程度のスイッチングを行なっている。６４回路の高
圧出力をもった従来技術のＩＣでは、約０．８Ｗの貫通
電流による電力と約０．８Ｗのパネル負荷による電力の
合わせて約１．６Ｗの電力を消費していた。本発明を利
用する事で貫通電流による電力を“０”にする事ができ
、ＩＣの消費電力を従来の半分の０．８Ｗにする事がで
きる。
これによって従来セラミックパッケージなどの放熱が良
い高価なパッケージを利用していたのが、安価なモール
ドパッケージで済む事になり、大幅なコスト削減ができ
る。
い高価なパッケージを利用していたのが、安価なモール
ドパッケージで済む事になり、大幅なコスト削減ができ
る。
第１図（ａ）、（ｂ）は本発明の一実施例の回路図およ
び動作波形図、第２図（ａ） 、 （ｂ）は本発明の他
の実施例の回路図および動作波形図、第３図（ａ）。 （ｂ）は従来のレベルシフト回路の回路図および動作波
形図である。 Ｍｌ〜Ｍ３．Ｍ７〜Ｍ９．Ｍ１３〜Ｍ’ｌ ５・・団・
高耐圧Ｎ ＋ ＋ネル型ＭＯＳＦＥＴ％Ｍ４〜Ｍ６２Ｍ
１ｏ〜−Ｍｌ ２． Ｍｌ ６〜Ｍ１８・・・・・・高
耐圧Ｐチャネル型ＭＯＳＦＥＴ、１．〜工１・・・・・
低電圧型インバーター、ＮＡＮＤｌ・・・・・・低電圧
型ＮＡＮＤ、Ｎ０Ｒ１・・・・・・低電圧型ＮＯＲ，７
，１８，２０・・・・・・入力端子低電圧型レベル、６
，１５．２４・・・・・・高圧出力端子、８．１６．２
５・・・・・・グラウンド、９，１７゜２６・・・・・
・高圧電源、２７・・・・・・遅延回路。 代理人 弁理士 内 原 音
び動作波形図、第２図（ａ） 、 （ｂ）は本発明の他
の実施例の回路図および動作波形図、第３図（ａ）。 （ｂ）は従来のレベルシフト回路の回路図および動作波
形図である。 Ｍｌ〜Ｍ３．Ｍ７〜Ｍ９．Ｍ１３〜Ｍ’ｌ ５・・団・
高耐圧Ｎ ＋ ＋ネル型ＭＯＳＦＥＴ％Ｍ４〜Ｍ６２Ｍ
１ｏ〜−Ｍｌ ２． Ｍｌ ６〜Ｍ１８・・・・・・高
耐圧Ｐチャネル型ＭＯＳＦＥＴ、１．〜工１・・・・・
低電圧型インバーター、ＮＡＮＤｌ・・・・・・低電圧
型ＮＡＮＤ、Ｎ０Ｒ１・・・・・・低電圧型ＮＯＲ，７
，１８，２０・・・・・・入力端子低電圧型レベル、６
，１５．２４・・・・・・高圧出力端子、８．１６．２
５・・・・・・グラウンド、９，１７゜２６・・・・・
・高圧電源、２７・・・・・・遅延回路。 代理人 弁理士 内 原 音
Claims (1)
- Ｐチャネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴ
で構成されるＣＭＯＳ回路において、Ｐチャネル型ＭＯ
ＳＦＥＴとＮチャネル型ＭＯＳＦＥＴのドレインを接続
したバッファ回路の出力でＰチャネル型ＭＯＳＦＥＴと
Ｎチャネル型ＭＯＳＦＥＴとを直列に接続した出力回路
の一方のＭＯＳＦＥＴを駆動し、他方のＭＯＳＦＥＴを
他の駆動回路で駆動し、前記バッファと前記他の駆動回
路の出力発生タイミングをズラした事を特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62336010A JPH01176115A (ja) | 1987-12-29 | 1987-12-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62336010A JPH01176115A (ja) | 1987-12-29 | 1987-12-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01176115A true JPH01176115A (ja) | 1989-07-12 |
Family
ID=18294761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62336010A Pending JPH01176115A (ja) | 1987-12-29 | 1987-12-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01176115A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003007477A1 (en) * | 2001-07-12 | 2003-01-23 | Sanyo Electric Co.,Ltd. | Level converter circuit |
| JP2006067311A (ja) * | 2004-08-27 | 2006-03-09 | Fuji Electric Device Technology Co Ltd | 半導体集積回路 |
| EP1728328A1 (en) * | 2004-03-24 | 2006-12-06 | Analog Devices, Inc. | Programmable input range adc |
| WO2012165599A1 (ja) * | 2011-05-31 | 2012-12-06 | ザインエレクトロニクス株式会社 | レベルシフト回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162834A (en) * | 1981-03-31 | 1982-10-06 | Fujitsu Ltd | Pulse generating circuit |
-
1987
- 1987-12-29 JP JP62336010A patent/JPH01176115A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162834A (en) * | 1981-03-31 | 1982-10-06 | Fujitsu Ltd | Pulse generating circuit |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003007477A1 (en) * | 2001-07-12 | 2003-01-23 | Sanyo Electric Co.,Ltd. | Level converter circuit |
| US7078934B2 (en) | 2001-07-12 | 2006-07-18 | Sanyo Electric Co., Ltd. | Level conversion circuit |
| EP1728328A1 (en) * | 2004-03-24 | 2006-12-06 | Analog Devices, Inc. | Programmable input range adc |
| JP2007531408A (ja) * | 2004-03-24 | 2007-11-01 | アナログ・デバイシズ・インコーポレーテッド | プログラマブル入力レンジａｄｃ |
| JP2006067311A (ja) * | 2004-08-27 | 2006-03-09 | Fuji Electric Device Technology Co Ltd | 半導体集積回路 |
| WO2012165599A1 (ja) * | 2011-05-31 | 2012-12-06 | ザインエレクトロニクス株式会社 | レベルシフト回路 |
| JP2012249261A (ja) * | 2011-05-31 | 2012-12-13 | Thine Electronics Inc | レベルシフト回路 |
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