JP5240146B2

JP5240146B2 - 固体撮像素子

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Publication number: JP5240146B2
Application number: JP2009219364A
Authority: JP
Inventors: 郁夫吉原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2009-09-24
Filing date: 2009-09-24
Publication date: 2013-07-17
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Also published as: JP2009302573A

Description

本発明は、ビデオカメラやデジタルスチルカメラ等に使用される固体撮像素子（イメージセンサ）に関するものである。

固体撮像素子（イメージセンサ）は、光電変換手段である複数の画素と、その画素の信号を選択読み出しするＭＯＳトランジスタとを用いて、画素の信号を読み出す構成の半導体デバイスであり、例えば、ビデオカメラやデジタルスチルカメラ等に使用されている。
このうち、特に、ＣＭＯＳ（相補型ＭＯＳ）プロセスで製造される、いわゆるＣＭＯＳ型固体撮像素子（ＣＭＯＳイメージセンサ）は、低電圧・低消費電力、多機能であり、かつ周辺回路とワン・チップ化できるＳＯＣ（システムオンチップ）というメリットを有する。
従って、携帯電話用のカメラや、デジタルスチルカメラやデジタルビデオカメラの撮像素子として注目され使用されている。

ＣＭＯＳ型固体撮像素子（ＣＭＯＳイメージセンサ）の構成の一例の概略構成図（回路構成図）を図９に示す。
このＣＭＯＳイメージセンサは、同一の半導体基板上に、光電変換を行う複数のフォトダイオード２とフォトダイオード２を選択読み出しするＭＯＳトランジスタ３からなる画素１が二次元状に配列された画素形成領域４と、画素選択と信号出力のための周辺回路５，６とを備えている。
以下、画素形成領域４以外の領域、即ち画素選択のための回路５と出力回路６とを含む領域を、「周辺回路形成領域」と呼ぶこととする。
画素形成領域４においては、各画素１が、フォトダイオード２と、転送用トランジスタ３、リセット用トランジスタ７、アンプトランジスタ８の３個のＭＯＳトランジスタとにより構成されている。また、周辺回路形成領域においては、画素選択のための回路５と出力回路６とがＣＭＯＳトランジスタを用いて構成されている。

従来のＣＭＯＳイメージセンサは、周辺回路形成領域の各回路が、ＣＭＯＳトランジスタで形成されている。
一方、画素形成領域においては、各画素を構成するＭＯＳトランジスタはすべてＮＭＯＳトランジスタである。
この画素を構成するＮＭＯＳトランジスタは、通常、周辺回路形成領域で使用されるＮＭＯＳトランジスタと同一の素子分離構造とされる（例えば、特許文献１参照）。

ここで、従来のＣＭＯＳイメージセンサにおいて、周辺回路形成領域に用いられる素子分離構造の断面図を図８に示す。
半導体基板５１内に、Ｎ型半導体ウェル領域５２及びＰ型半導体ウェル領域５３が形成されている。Ｎ型半導体ウェル領域内５２にＰＭＯＳトランジスタ５４が、Ｐ型半導体ウェル領域５３内にＮＭＯＳトランジスタ５５がそれぞれ形成されている。
そして、このトランジスタ５４，５５同士間は、半導体基板５１内に形成された溝内に素子分離層が埋め込まれた、いわゆるＳＴＩ（Shallow Trench Isolation）から成る素子分離部５６により電気的に分離されている。この素子分離部５６は、素子分離層として、例えば酸化膜が埋め込まれている。

さらに、従来のＣＭＯＳイメージセンサでは、画素を構成するＮＭＯＳトランジスタが、周辺回路形成領域で使用されるＮＭＯＳトランジスタと同一構造の素子分離部５６で分離されているため、図９の画素形成領域４においても、同様に、図８に示した、半導体基板５１内に素子分離層が埋め込まれた素子分離層５６が形成されて、隣接する画素セル１と分離されている。
また、画素形成領域４の各画素セル１に形成されている、例えば転送用トランジスタ３、アンプトランジスタ８、リセットトランジスタ７等のトランジスタのソース／ドレイン拡散層も、それぞれ同様の構成の素子分離部５６によって分離されている。

特開２００３−１４２６７４号公報（図１０）

しかしながら、従来のＣＭＯＳイメージセンサでは、上述したように、半導体基板５１内に形成された溝内に素子分離層を埋め込んで素子分離部５６を形成しているため、半導体基板５１に溝を形成する際のダメージや、さらに製造中の熱処理工程において半導体基板５１と埋め込まれた絶縁層（素子分離層）５６との熱膨張係数の違いから発生する応力等によって、半導体基板５１に歪や結晶欠陥が発生することがある。
この歪や結晶欠陥により、不要な電荷（リーク電流、暗電流）が発生して、フォトダイオード２に侵入する。
フォトダイオード２に蓄積された電荷は、転送用トランジスタ３を介して転送されるため、歪や結晶欠陥により発生した電荷が、そのまま画素信号に対するノイズ信号となってしまう。

さらに、シリコン基板のような単結晶基板に溝を形成すると、基板の表面だけでなく、溝の側壁にも単結晶の終端部が形成されることになるため、この終端部に形成された界面準位も、画像信号に対するノイズ信号の要因となる。

また、従来は、画素を構成するＮＭＯＳトランジスタが、周辺回路形成領域で使用されるＮＭＯＳトランジスタと同一構造の素子分離部５６で分離されていたが、周辺回路形成領域に用いられるＣＭＯＳトランジスタは、微細化技術の最先端プロセスを採用しているケースが多く、さらには高速化、低消費電力、省スペースを主眼として設計されているために電源電圧も低電圧化しているケースも多い。
このため、素子分離部５６を周辺回路形成領域のＣＭＯＳトランジスタの設計に合わせて最適化すると、画素形成領域４の素子分離部５６が、上述の不要な電荷を発生しやすい構成となってしまうこともある。

上述した問題の解決のために、本発明においては、画像信号に対するノイズを抑制することができ、かつ周辺回路形成領域において微細化を図ることができる構造の固体撮像素子を提供するものである。

本発明の固体撮像素子は、半導体基板の表面に形成された第１導電型領域及びこの第１導電型領域の下部に接するように形成された第２導電型領域を有する光電変換素子から成る画素と、光電変換素子から信号電荷を読み出すトランジスタと、画素及びトランジスタを有して構成される画素形成領域と、この画素形成領域と同一の半導体基板に形成された周辺回路形成領域と、この周辺回路形成領域の半導体基板に絶縁層が埋め込まれて形成された第１の素子分離部と、画素形成領域の半導体基板内に形成された第１導電型の不純物拡散層から成る素子分離領域及び、画素形成領域の半導体基板の上に形成された絶縁層から成る第２の素子分離部とを含み、この第２の素子分離部の絶縁層の底部は、第１の素子分離部の絶縁層の底部よりも浅く形成されたものである。

上述の本発明の固体撮像素子の構成によれば、画素形成領域においては、半導体基板内に形成された第１導電型の不純物拡散層から成る素子分離領域と半導体基板の上に形成された絶縁層とから成る第２の素子分離部が形成されているため、半導体基板内に形成された素子分離領域（不純物領域）により接合分離を行うことができる。そして、この第２の素子分離部では、絶縁層を半導体基体内に深く埋め込んでいないので、素子分離層の周囲の半導体基板に結晶欠陥、ダメージ、界面準位が発生することを抑制し、これら結晶欠陥、ダメージ、界面準位に起因するノイズを低減することができる。

上述の本発明によれば、画素形成領域においては、素子分離領域部の結晶欠陥、ダメージ、界面準位に起因するノイズを低減することができる。また、固体撮像素子の解像度等の特性を向上することが可能である。
さらに、周辺回路形成領域では、周辺回路の高速化、低消費電力化、省スペース化が同時に実現できる。また、固体撮像素子の微細化を図ることが可能になる。

また、本発明によれば、画素形成領域の素子分離層の製造工程と、周辺回路形成領域の素子分離層の製造工程とにおいて、少なくとも一部の工程を同時に行うことができるため、固体撮像素子の製造工程数を削減することができる。
従って、製造工程数の削減により、製造に要する時間の短縮等を図ることができる。

本発明の固体撮像素子の一実施の形態の概略構成図（断面図）である。図１の固体撮像素子の回路構成図である。Ａ図１の固体撮像素子の素子分離層の基板内の深さと出力異常を発生した画素の個数との関係を示す図である。Ｂ図１の固体撮像素子の素子分離層の厚さと、素子分離能力及びゲートショートの発生数との関係を示す図である。Ａ〜Ｃ図１の固体撮像素子の製造方法を示す工程図である。Ｄ〜Ｆ図１の固体撮像素子の製造方法を示す工程図である。Ｇ〜Ｉ図１の固体撮像素子の製造方法を示す工程図である。Ｊ〜Ｌ図１の固体撮像素子の製造方法を示す工程図である。従来のＣＭＯＳセンサの周辺回路形成領域の断面図である。従来の固体撮像素子の回路構成図である。

本発明の一実施の形態として、固体撮像素子の概略構成図（断面図）を図１に示す。
また、本実施の形態の固体撮像素子の回路構成図を図２に示す。本実施の形態の固体撮像素子は、先に図９に示した回路構成と同様の回路構成となっている。

この固体撮像素子は、例えばＮ型のシリコン基板から成る、同一の半導体基板１０に、フォトダイオード２を有する画素セル１が多数形成された画素形成領域４と、周辺回路形成領域２０とが形成されている。

図１に示すように、周辺回路形成領域２０においては、図８に示した従来の素子分離部５６の構成と同様に、半導体基板１０に、シリコン酸化膜等の素子分離層２１が埋め込まれた素子分離部が形成されている。即ち、この素子分離部は、いわゆるトレンチ素子分離（ＳＴＩ）構造となっている。図中１３は、基板１０の表面の薄い絶縁膜（例えばシリコン酸化膜）を示している。

画素形成領域４においては、半導体基板１０内に形成されたＮ型の電荷蓄積領域１４と、半導体基板１０の表面付近に形成されたＰ型（Ｐ^＋）の正電荷蓄積領域１５とによりセンサ部１６が構成されている。

なお、図示しないが、画素形成領域４や周辺回路形成領域２０において、それぞれ半導体基板１０内にトランジスタのソース／ドレイン領域が形成され、半導体基板１０上に絶縁膜１３を介してトランジスタのゲート電極等が形成されている。また、画素形成領域４においては、さらに上方に、必要に応じて、カラーフィルタやオンチップレンズが形成されている。

このＣＭＯＳイメージセンサの回路構成は、図２に示すように、同一の半導体基板上に、光電変換を行う複数のフォトダイオード２とフォトダイオード２を選択読み出しするＭＯＳトランジスタ３からなる画素１を二次元状に配列された画素形成領域４と、画素選択と信号出力のための周辺回路５，６とを備えている。
画素形成領域４においては、各画素１が、フォトダイオード２と、転送用トランジスタ３、リセット用トランジスタ７、アンプトランジスタ８の３個のＭＯＳトランジスタとにより構成されている。また、周辺回路形成領域においては、画素選択のための回路５と出力回路６とがＣＭＯＳトランジスタを用いて構成されている。

本実施の形態の固体撮像素子においては、特に、画素形成領域４において、各画素セル１間及び各画素セル１内のトランジスタ３，７，８（図２の回路構成図参照）をそれぞれ分離する素子分離部（第２の素子分離部）の構成が、周辺回路形成領域２０の素子分離部（第１の素子分離部）とは異なっている。
即ち、図１の断面図に示すように、画素形成領域４においては、半導体基板１０内に、Ｐ型（Ｐ^＋）の不純物拡散層からなる素子分離領域１１を形成すると共に、このＰ型の素子分離領域１１の上方に、半導体基板１０から突出した凸状の素子分離層（カバー層）１２を形成して、これら素子分離領域１１及び素子分離層（カバー層）１２により素子分離部（第２の素子分離部）を構成している。

Ｐ型の素子分離領域１１は、上部の幅の広い部分１１Ａと、下部の幅の狭い部分１１Ｂとを有し、断面略Ｔ字状に形成されている。

このように、Ｐ型の素子分離領域１１を形成したことにより、接合分離による素子分離を行うことが可能になっている。
また、素子分離層（カバー層）１２を形成したことにより、寄生ＭＯＳによるリーク電流を抑制することができる。

さらに、本実施の形態の固体撮像素子では、特に、画素形成領域４の素子分離部を構成する素子分離層（カバー層）１２と、周辺回路形成領域２０の素子分離部を構成する素子分離層２１とが、同一の絶縁層（例えばシリコン酸化膜）１７，１８，１９から形成されている。
即ち、画素形成領域４の素子分離部を構成する素子分離層（カバー層）１２は、シリコン基板１０との界面付近の薄いシリコン酸化膜１７と、シリコン酸化膜１８と、中央上部のシリコン酸化膜１９とから構成されており、周辺回路部形成領域２０の素子分離部を構成する素子分離層２１は、シリコン基板１０との界面付近の薄いシリコン酸化膜１７と、シリコン酸化膜１８と、中心部のシリコン酸化膜１９とから構成されているので、絶縁層（例えばＳｉＯ_２層）１７，１８，１９が共通になっている。

このように同一の絶縁層１７，１８，１９から形成されていることにより、画素形成領域４の素子分離部を構成する素子分離層（カバー層）１２の形成工程と、周辺回路形成領域２０の素子分離部を構成する素子分離層２１の形成工程とを共通にすることができる。
これにより、製造工程数を削減することができる。

そして、本実施の形態では、周辺回路形成領域２０の素子分離層２１の高さ（シリコン基板１０表面のシリコン酸化膜１３上の高さ）Ｈ２が、通常のＳＴＩから成る素子分離層よりも高くなっている。
このため、画素形成領域４の素子分離層（カバー層）１２の高さＨ１と、周辺回路形成領域２０の素子分離層２１の高さＨ２とが、比較的差が小さくなっている。

また、本実施の形態の固体撮像素子では、センサ部１６の表面のＰ型の正電荷蓄積領域１５が、素子分離領域１１の上部１１Ａと接続して形成されていると共に、センサ部１６のＮ型の電荷蓄積領域１４が素子分離層（カバー層）１２の下まで延在して、素子分離領域１１の下部１１Ｂと接する部分まで形成されている。
従来の画素形成領域の素子分離部にＳＴＩを採用した構成においては、例えば前記特許文献１にも記載されているように、ノイズ低減を目的としてＳＴＩ構造の絶縁層の周囲に、Ｐ型の領域を形成していた。このＰ型の領域があるために、センサ部のＮ型の電荷蓄積領域を広く形成することができなかった。
これに対して、本実施の形態では、画素形成領域４において、ＳＴＩによる素子分離の代わりに、素子分離領域１１により素子分離を行うように構成したので、半導体基板１０内の素子分離部の幅をＳＴＩよりも狭めることが可能になり、これにより、センサ部１６のＮ型の電荷蓄積領域１４を広く形成して、素子分離層（カバー層）１２の下まで延在して形成することができる。
このように素子分離層（カバー層）１２の下まで延在して形成することにより、飽和電荷量Ｑｓを増やすことができる。

画素形成領域４の素子分離層（カバー層）１２は、半導体基板１０内の深さを５０ｎｍ以下とし、かつ厚さを５０ｎｍから１５０ｎｍの範囲とすることが望ましい。
また、図１では、素子分離層（カバー層）１２が、半導体基板１０内に一部入り込んで形成されているが、半導体基板１０上のみに素子分離層（カバー層）１２が形成されている構成としてもよい。

周辺回路形成領域２０の素子分離層２１は、半導体基板１０内の深さを１５０ｎｍ〜４５０ｎｍとすることが望ましい。

ここで、画素形成領域４において、シリコン酸化膜から成る素子分離層（カバー層）１２のシリコン基板１０内に形成された深さ（シリコン基板１０の掘れ量）と、出力異常（ノイズ）を発生した画素の個数との関係を図３Ａに示す。

図３Ａに示すように、深さが５０ｎｍを超えると、出力異常を発生した画素の個数が増大する。これは、埋め込んだ素子分離層（シリコン酸化膜）１２とシリコン基板１０の間に生じる熱膨張係数の違いに起因する、ストレスや応力が無視できないレベルに達することを意味する。そして、深さをさらに増大させると、シリコン基板１０の界面準位が増大して、制御不能なトラップ電荷が増大することも意味している。
なお、図中に示す「通常ＳＴＩ」は通常のＳＴＩ構造の素子分離層の厚さ３５０ｎｍを示している。本実施の形態の構成により、通常のＳＴＩ構造の素子分離層よりも出力異常を発生した画素の個数を大幅に低減することができることがわかる。

また、画素形成領域４の素子分離層（シリコン酸化膜）１２の厚さと、素子分離能力（リーク電流の臨界値）及びゲートショート（短絡）の発生数との関係を図３Ｂに示す。実線が素子分離能力を示し、破線がゲートショートの発生数を示している。
図３Ｂに示すように、素子分離層１２の厚さが５０ｎｍ未満になると、素子分離能力を示す寄生ＭＯＳトランジスタのリーク電流が増大し、一方、厚さが１５０ｎｍを超えるとゲート電極が著しくショートしやすくなり、歩留を著しく低下させる。これは、素子分離層１２を厚くすると、素子分離層１２の上に形成されるゲート電極の加工が難しくなるために、ゲートショートの発生数が増大するためである。

従って、画素形成領域４に形成される素子分離層（カバー層）１２は、半導体基板１０内の深さが５０ｎｍ以下であり、かつ厚さが５０ｎｍ〜１５０ｎｍの範囲であることが望ましい。

また、好ましくは、周辺回路形成領域２０の素子分離部の最小分離幅が、画素形成領域４の素子分離部の最小分離幅よりも小さい構成とする。
このように構成することにより、周辺回路形成領域２０では、素子分離部の最小分離幅が小さいため、固体撮像素子のさらなる微細化を図り、高速化、低消費電力化、省スペース化を図ることができる。また、画素形成領域４では、素子分離部の最小分離幅が大きいためノイズの発生やリーク電流を充分に抑制することができる。

本実施の形態の固体撮像素子は、例えば次のようにして製造することができる。
まず、半導体基板１０、例えばシリコン基板の表面を酸化して、シリコン酸化膜３１を形成する。このシリコン酸化膜３１の厚さは、例えば５ｎｍ〜２０ｎｍとする。
次に、シリコン酸化膜３１上に、ＣＶＤ（化学的気相成長）法により、シリコン窒化膜３２を、例えば膜厚１００ｎｍ〜２００ｎｍで形成する（以上、図４Ａ参照）。なお、このシリコン窒化膜３２は、後に形成するシリコン酸化膜をＣＭＰ（化学的機械的研摩）法により研磨する工程において、研磨ストッパーとなるものである。

次に、図４Ｂに示すように、画素形成領域４及び周辺回路形成領域２０における、それぞれの素子分離層１２，２１を形成する箇所のシリコン窒化膜３２を選択的に除去する。このシリコン窒化膜３２を選択的に除去する際の、画素形成領域４のシリコン基板１０の掘れ量はできるだけ少なくすることが望ましく、深さ５０ｎｍ以下に抑える。

次に、表面を覆ってレジストを形成した後、露光現像により画素形成領域４を覆うレジストパターン３３を形成する。
そして、周辺回路形成領域２０において、シリコン窒化膜３２をハードマスクとして、通常の方法でシリコン基板１０に溝（トレンチ）３４を形成する（以上図４Ｃ参照）。このとき、溝３４を作製するエッチングによって、シリコン窒化膜３２が削られて、周辺回路形成領域２０のシリコン窒化膜３２が、画素形成領域４のシリコン窒化膜３２と比較して少し薄くなっている。

続いて、レジストパターン３３を除去し、その後、開口により露出したシリコン基板１０の表面を酸化して、図５Ｄに示すように、画素形成領域４及び周辺回路形成領域２０のそれぞれに、厚さ５ｎｍ〜２０ｎｍのシリコン酸化膜１７を形成する。

次に、表面を覆ってレジストを形成した後、露光現像により周辺回路形成領域２０を覆うレジストパターン３５を形成する。
さらに、Ｐ型不純物例えばボロンを、１×１０^１２〜５×１０^１３個／ｃｍ^２の濃度でイオン注入することにより、画素形成領域４において、素子分離領域（チャネルストップ層）１１の上部１１Ａを形成する（以上図５Ｅ参照）。

続いて、レジストパターン３５を除去した後に、表面を覆って、ＣＶＤ法によりシリコン酸化膜１８を形成する。このシリコン酸化膜１８は、シリコン窒化膜３２よりも薄く形成する。これにより、画素形成領域４において、シリコン窒化膜３２の開口の内壁に沿ってシリコン酸化膜１８が形成され、開口の中心部に空間が残る。また、周辺回路形成領域２０の溝３４の内部の中心部にも空間が残る。
このシリコン酸化膜１８は、ＨＴＯ（High Temperature Oxide）が望ましい（以上図５Ｆ参照）。

次に、表面を覆ってレジストを形成した後、露光現像により周辺回路形成領域２０を覆うレジストパターン３６を形成する。
さらに、シリコン基板１０内に、Ｐ型不純物例えば、ボロンを５×１０^１２〜１×１０^１４個／ｃｍ^２の濃度でイオン注入することにより、画素形成領域４において、素子分離領域１１の下部１１Ｂを形成する。ここで、シリコン窒化膜３２の開口内のシリコン酸化膜１８がイオン注入に対するマスクとして作用し、素子分離領域１１の下部１１Ｂの幅が、開口の中心部の空間に対応する狭い幅となる。これにより、素子分離領域１１の下部１１Ｂは、上部１１Ａより狭い幅に形成され、断面がＴ字形状の素子分離領域１１が形成される（以上図６Ｇ参照）。

次に、レジストパターン３６を除去した後、図６Ｈに示すように、シリコン酸化膜３７を、ＨＤＰ法により、例えば１００ｎｍ〜２００ｎｍの厚さに形成する。これにより、画素形成領域４の前述の開口の中心部の空間及び周辺回路形成領域２０の溝の３４内部の中心部の空間が、シリコン酸化膜３７で埋められる。

次に、図６Ｉに示すように、レジストマスク３８を用いて、比較的厚い素子形成領域上の部分のシリコン酸化膜３７を選択的にエッチング除去する。これは、ウェーハ面内でのＣＭＰ工程での研磨速度を合わせるためである。

続いて、ＣＭＰ（化学的機械的研磨）法やエッチバック法を用いて、表面を平坦化することにより、シリコン窒化膜３２上のシリコン酸化膜３７を除去する。このとき、シリコン窒化膜３２が、ＣＭＰ又はエッチングのストッパー層として作用する。これにより、画素形成領域４及び周辺回路形成領域２０のそれぞれにおいて、シリコン窒化膜３２の開口内のシリコン酸化膜３７のみが残り、図１に示したシリコン酸化膜１９となる（以上図７Ｊ参照）。

次に、ホット燐酸液を用いて、シリコン窒化膜３２を除去する。
これにより、図７Ｋに示すように、画素形成領域４には、半導体基板１０に凸状の絶縁膜（シリコン酸化膜１７、シリコン酸化膜１８、並びにシリコン酸化膜１９）により素子分離層（カバー層）１２が形成され、素子分離層（カバー層）１２の下には、素子分離領域（チャネルストップ拡散層）１１が形成される。
一方、同一のシリコン基板１０の周辺回路形成領域２０には、ＳＴＩとして絶縁層（シリコン酸化膜１７、シリコン酸化膜１８、並びにシリコン酸化膜１９）から成る素子分離層２１が形成される。

その後は、図７Ｌに示すように、センサ部１６のＮ型の電荷蓄積領域１４や正電荷蓄積領域１５、トランジスタのソース／ドレイン領域等を、半導体基板１０へのイオン注入により順次形成する。
そして、半導体基板１０の表面のシリコン酸化膜３１上に、ゲート電極等を形成した後、必要に応じて、画素形成領域４にカラーフィルタやオンチップレンズ等を形成して、固体撮像素子を製造することができる。

上述の製造方法によれば、従来のＳＴＩ形成工程に対して、必要最小限の工程を付加することにより、周辺回路形成領域２０にはＳＴＩとして素子分離層２１を形成し、画素形成領域４には素子分離層（カバー層）１２と接合分離の素子分離領域１１とを形成することができる。

なお、図１の断面図及び上述の製造方法では、画素形成領域４の素子分離層（カバー層）１２と、周辺回路形成領域２０の素子分離層２１とを、略同じ幅に形成している。
これに対して、前述したように、周辺回路形成領域２０の素子分離部の最小分離幅が、画素形成領域４の素子分離部の最小分離幅よりも小さい構成とする場合には、図４Ｂに示した工程において、シリコン窒化膜３２に形成する開口の幅を、周辺回路形成領域２０の方を狭くすればよい。

また、図１の断面図及び上述の製造方法では、画素形成領域４の素子分離層（カバー層）１２の高さＨ１と、周辺回路形成領域２０の素子分離層２１の高さＨ２とが、若干異なっている。
これに対して、例えばシリコン基板１０に溝３４を形成する工程において、シリコン窒化膜３２が削れることをほとんど抑制できるならば、これらの素子分離層１２，２１を略同一の高さとすることが可能になる。

上述の本実施の形態の固体撮像素子によれば、画素形成領域４の素子分離部を構成する素子分離層（カバー層）１２及び周辺回路形成領域２０の素子分離部を構成する素子分離層２１が、同一の絶縁層１７，１８，１９から構成されていることにより、画素形成領域４の素子分離層（カバー層）１２の形成工程と、周辺回路形成領域２０の素子分離層２１の形成工程とを共通にすることができる。
これにより、製造工程数を削減することができる。

また、センサ部１６のＮ型の電荷蓄積領域１４が、素子分離層（カバー層）１２の下まで延在して形成されていることにより、センサ部１６即ち光電変換素子が素子分離層（カバー層）１２の下まで延在しており、飽和電荷量を最大限に得ることができる。
これにより、固体撮像素子の解像度等の特性を向上することが可能になる。

また、画素形成領域４においては、半導体基板１０内の素子分離領域１１と素子分離層（カバー層）１２とにより素子分離部が構成されている。
これにより、ＳＴＩ構造の素子分離部を構成した場合と比較して、素子分離部付近の結晶欠陥、ダメージ、界面準位に起因するノイズを低減することが可能である。

さらに、周辺回路形成領域２０では、従来のＣＭＯＳセンサの素子分離部と同様に、ＳＴＩ構造の素子分離層２１が形成されているため、周辺回路の高速化や、消費電力の低減、並びに省スペース化を同時に実現することができる。

上述の実施の形態では、画素形成領域４の素子分離層（カバー層）１２と、周辺回路形成領域２０の素子分離層２１とが、同一の絶縁層１７，１８，１９から成る構成であったが、本発明では、これらの素子分離層が同一の絶縁層から成る構成に限定されるものではない。
即ち、本発明では、画素形成領域の素子分離層と、周辺回路形成領域の素子分離層とが、少なくとも同一の絶縁層を含み、この同一の絶縁層を共通にすると共に、一部異なる絶縁層を含む構成としても構わない。この場合でも、画素形成領域の素子分離層の製造工程と、周辺回路形成領域の素子分離層の製造工程とを、少なくとも一部の工程（同一の絶縁層の形成工程）を同時に行うことができるので、製造工程数を削減することができる。

上述の実施の形態では、半導体基体として、シリコン基板等の半導体基板１０を用いた場合を説明したが、その他にも、例えば半導体基板とその上の半導体エピタキシャル層とにより半導体基体を構成してもよい。

本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

１画素、２フォトダイオード、４画素形成領域、１０シリコン基板、１１素子分離領域、１２素子分離層（カバー層）、１４電荷蓄積領域、１５正電荷蓄積領域、１６センサ部、１７，１８，１９シリコン酸化膜、２０周辺回路形成領域、２１素子分離層、３２シリコン窒化膜

Claims

半導体基板の表面に形成された第１導電型領域及び前記第１導電型領域の下部に接するように形成された第２導電型領域を有する光電変換素子から成る画素と、
前記光電変換素子から信号電荷を読み出すトランジスタと、
前記画素及び前記トランジスタを有して構成される画素形成領域と、
前記画素形成領域と同一の前記半導体基板に形成された周辺回路形成領域と、
前記周辺回路形成領域の前記半導体基板に絶縁層が埋め込まれて形成された第１の素子分離部と、
前記画素形成領域の前記半導体基板内に形成された第１導電型の不純物拡散層から成る素子分離領域及び、前記画素形成領域の前記半導体基板の上に形成された絶縁層から成る第２の素子分離部とを含み、
前記第２の素子分離部の絶縁層の底部は、前記第１の素子分離部の絶縁層の底部よりも浅く形成された
固体撮像素子。