JP5314541B2 - 試験装置、試験方法、プログラムおよびインターフェイス回路 - Google Patents

Description

本発明は、試験装置、試験方法、プログラムおよびインターフェイス回路に関する。

ドライバ・コンパレータ部としてメモリコントローラ用の汎用インターフェイス回路を用いた簡易型のメモリテスタが知られている。このような簡易型のメモリテスタは、ドライバの電圧レベルおよびコンパレータの比較レベルが固定となるので、精度および機能が制限されるが、コストを小さくすることができる。

ところで、メモリテスタは、被試験デバイスと当該メモリテスタとの間の配線がオープンとなっていないかどうかの試験（オープン試験）、および、被試験デバイスと当該メモリテスタとの間の配線が電源またはグランド等にショートされていないかどうかの試験（ショート試験）を、機能試験に先立って実行することが好ましい。しかし、オープン試験およびショート試験をするためには、メモリテスタは、ＤＣ試験ユニットおよび接続切替用のリレーを別個に備えなければならず、コストが大きくなってしまっていた。

上記課題を解決するために、本発明の１つの態様においては、複数の信号端子を備える被試験デバイスを試験する試験装置であって、前記被試験デバイスの電源入力端子に電源電圧を供給する電源部と、前記被試験デバイスの前記複数の信号端子のそれぞれに試験信号を供給する信号供給部と、前記複数の信号端子に供給する電圧より低い電源電圧を前記電源入力端子に供給した状態において、前記複数の信号端子のそれぞれに入力された過電圧を前記電源入力端子へと流すための前記被試験デバイス内の保護ダイオードを介して前記信号供給部から前記電源入力端子へと流れる電流を検出する検出部と、前記検出部が基準以上の大きさの電流を検出したことに応じて、前記信号供給部および前記複数の信号端子の間がオープンでないと判定するオープン判定部と、を備え、前記検出部が基準未満の大きさの電流を検出したことに応じて、前記信号供給部は、前記複数の信号端子のそれぞれをオープン試験の対象として順次選択してオープン試験の対象となる一の前記信号端子にハイ電圧を供給し、他の前記信号端子にロー電圧を供給し、前記検出部は、前記複数の信号端子のそれぞれについて、前記信号供給部から前記電源入力端子へと流れる電流を検出し、前記オープン判定部は、前記複数の信号端子のそれぞれについての検出結果に基づいて、前記信号供給部との間でオープンである少なくとも１つの前記信号端子を特定する試験装置を提供する。さらに、このような試験装置に関連する試験方法、プログラムおよびインターフェイス回路を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る試験装置１０の構成を被試験デバイス２０とともに示す。 被試験デバイス２０の構成の一例を示す。 本実施形態に係る試験装置１０の処理フローを示す。 図３のステップＳ１１におけるオープン試験の処理フローを示す。 図３のステップＳ１２におけるショート試験の処理フローを示す。 本実施形態の第１変形例に係る試験装置１０の構成を被試験デバイス２０とともに示す。 本実施形態の第１変形例に係る試験装置１０の処理フローを示す。 本実施形態の第２変形例に係る試験装置１０の構成を被試験デバイス２０とともに示す。 本実施形態に係る電子デバイス２００の構成を示す。 本実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を被試験デバイス２０とともに示す。試験装置１０は、被試験デバイス２０を試験する。

より詳しくは、試験装置１０は、被試験デバイス２０の機能試験を行う。さらに、試験装置１０は、機能試験に先立って、当該試験装置１０と被試験デバイス２０の信号端子２４との間がオープンしているか否かの試験（オープン試験）、および、被試験デバイス２０の信号端子２４が、電源、グランドまたは他の端子等にショートしているか否かの試験（ショート試験）を行う。なお、被試験デバイス２０の信号端子２４は、入力端子、出力端子または入出力端子の何れであってもよい。

試験装置１０は、電源部３２と、パターン発生部３４と、信号供給部３６と、信号受信部３８と、信号取得部４０と、切替部４２と、論理比較部４４と、検出部４６と、オープン判定部５２と、ショート判定部５４と、機能試験部５６とを備える。

電源部３２は、被試験デバイス２０の電源入力端子２２に電源電圧を供給する。パターン発生部３４は、被試験デバイス２０に供給する試験信号の論理値を発生する。また、パターン発生部３４は、被試験デバイス２０から出力される出力信号の期待値を発生する。

信号供給部３６は、パターン発生部３４から発生された論理値に応じた電圧の試験信号を生成する。そして、信号供給部３６は、被試験デバイス２０の信号端子２４に試験信号を供給する。信号供給部３６は、一例として、ドライバであってよい。

信号受信部３８は、被試験デバイス２０が信号端子２４から出力する出力信号を信号供給部３６および信号端子２４の間の配線から受け取る。そして、信号受信部３８は、受け取った出力信号の論理値を出力する。信号受信部３８は、一例として、レベルコンパレータであってよい。

信号取得部４０は、信号受信部３８が出力した出力信号の論理値を、出力信号に対して定められた取得タイミングで取得する。信号取得部４０は、一例として、フリップフロップであってよい。

被試験デバイス２０がソースシンクロナスデバイスである場合、信号取得部４０は、被試験デバイス２０から出力されたクロック信号に同期したタイミングで論理値を取得する。また、被試験デバイス２０がクロックエンベデッド信号を出力する場合、信号取得部４０は、出力信号から再生したクロック信号に同期したタイミングで論理値を取得する。

切替部４２は、信号取得部４０が取得した論理値を論理比較部４４に与えるか、信号受信部３８が出力した論理値を信号取得部４０をバイパスして論理比較部４４に与えるかを切り替える。切替部４２は、機能試験において、信号取得部４０が取得した出力信号の論理値を論理比較部４４に供給する。切替部４２は、ショート試験において、信号受信部３８が出力する出力信号の論理値を、信号取得部４０をバイパスして論理比較部４４に供給する。

論理比較部４４は、機能試験において、信号取得部４０が取得タイミングで取得した出力信号の論理値を、パターン発生部３４により発生された期待値と比較する。そして、論理比較部４４は、比較結果を、制御部５０により実現される機能試験部５６に与える。

また、論理比較部４４は、ショート試験において、信号供給部３６が出力する試験信号の論理値が期待値として与えられる。論理比較部４４は、ショート試験において、信号供給部３６が出力した試験信号の論理値と、信号取得部４０をバイパスして与えられた信号受信部３８が出力した論理値とを比較する。そして、論理比較部４４は、比較結果を制御部５０により実現されるショート判定部５４に与える。

検出部４６は、オープン試験において、信号端子２４に供給する電圧より低い電源電圧を電源入力端子２２に供給した状態において、信号端子２４に入力された過電圧を電源入力端子２２へと流すための被試験デバイス２０内の保護ダイオードを介して信号供給部３６から電源入力端子２２へと流れる電流を検出する。

検出部４６は、一例として、信号端子２４に供給する電圧より低い電源電圧を電源入力端子２２に供給した状態において、電源入力端子２２から電源部３２へと流れる電流を検出する。これにより、検出部４６は、信号供給部３６から電源入力端子２２へと流れる電流を検出することができる。そして、検出部４６は、検出結果を制御部５０により実現されるオープン判定部５２に与える。

制御部５０は、例えば、当該試験装置１０を制御するプロセッサである。制御部５０は、オープン試験用のプログラムを実行することにより、オープン判定部５２として機能する。また、制御部５０は、ショート試験用のプログラムを実行することにより、ショート判定部５４として機能する。また、制御部５０は、機能試験用のプログラムを実行することにより、機能試験部５６として機能する。

制御部５０により実現されるオープン判定部５２は、オープン試験において、パターン発生部３４および電源部３２を制御して、信号端子２４に供給する電圧より低い電源電圧を電源入力端子２２に供給した状態とする。そして、オープン判定部５２は、検出部４６から検出結果を受け取り、信号端子２４から電源入力端子２２へと流れる電流を検出した場合に、信号供給部３６および信号端子２４の間がオープンでないと判定する。また、オープン判定部５２は、信号端子２４から電源入力端子２２へと流れる電流を検出しなかった場合に、信号供給部３６および信号端子２４の間がオープンであると判定する。

制御部５０により実現されるショート判定部５４は、ショート試験において、電源部３２、パターン発生部３４および切替部４２を制御して、被試験デバイス２０から出力信号を出力させない状態で、信号供給部３６から所定の論理値の試験信号を出力させる。さらに、ショート判定部５４は、信号受信部３８が出力する論理値を信号取得部４０をバイパスさせて論理比較部４４に与えて、信号供給部３６および信号端子２４の間の信号の論理値と信号供給部３６から出力した試験信号の論理値とを比較させる。

そして、ショート判定部５４は、被試験デバイス２０から出力信号を出力させない状態で信号受信部３８を介して受け取った、信号供給部３６および信号端子２４の間の信号の論理値と、信号供給部３６から出力した試験信号の論理値とを比較した結果に基づいて、信号供給部３６および信号端子２４の間の配線が、他の配線とショートしているか否かを判定する。

ショート判定部５４は、一例として、信号供給部３６および信号端子２４の間の信号の論理値と、信号供給部３６から出力した試験信号の論理値とが一致した場合には、ショートしていないと判定する。また、ショート判定部５４は、一例として、信号供給部３６および信号端子２４の間の信号の論理値と、信号供給部３６から出力した試験信号の論理値とが一致しなかった場合には、ショートしていると判定する。

また、ショート判定部５４は、一例として、信号供給部３６から、予め定められたタイミングで論理値が変化する試験信号を信号端子２４へと出力させてもよい。この場合、ショート判定部５４は、論理比較部４４に、予め定められたタイミングの前後のそれぞれにおいて、信号供給部３６および信号端子２４の間の信号の論理値と、信号供給部３６から出力した試験信号の論理値とを比較させる。そして、ショート判定部５４は、信号供給部３６および信号端子２４の間の信号の論理値の変化と、信号供給部３６から出力した試験信号の論理値の変化とを比較した結果に基づいて、信号供給部３６および信号端子２４の間の配線の接続状態を判定する。

制御部５０により実現される機能試験部５６は、機能試験において、パターン発生部３４を制御して、信号供給部３６から被試験デバイス２０を動作させる試験信号を信号端子２４に出力させる。さらに、機能試験部５６は、信号取得部４０に、試験信号に応じて被試験デバイス２０が信号端子２４から出力する出力信号の論理値を、当該出力信号の取得タイミングで取得させる。そして、機能試験部５６は、論理比較部４４に、信号取得部４０が取得した出力信号の論理値を期待値と比較させ、論理比較部４４による比較結果に基づき、被試験デバイス２０の良否を判定する。

以上のような構成の試験装置１０は、被試験デバイス２０の機能試験、オープン試験およびショート試験を実行することができる。このような試験装置１０は、一例として、ＩＣチップ内またはモジュール内に形成された回路であってよい。また、信号供給部３６、信号受信部３８および信号取得部４０は、被試験デバイス２０と接続するための汎用インターフェイスのＩＰコアにより実現されてもよい。

図２は、被試験デバイス２０の構成の一例を示す。被試験デバイス２０は、信号端子２４を介して外部回路と接続される。

被試験デバイス２０は、一例として、内部回路６０と、送信バッファ６２と、受信バッファ６４と、第１の保護ダイオード６６−１と、第２の保護ダイオード６６−２とを備える。内部回路６０は、信号端子２４に接続された外部回路に与える送信信号を生成する。内部回路６０は、信号端子２４に接続された外部回路から与えられた受信信号に応じた動作をする。

送信バッファ６２は、内部回路６０により生成された送信信号を信号端子２４を介して外部回路に送信する。受信バッファ６４は、外部回路から与えられた受信信号を信号端子２４を介して受信して内部回路６０に与える。

第１の保護ダイオード６６−１は、アノードがグランドに接続され、カソードが信号端子２４に接続される。第２の保護ダイオード６６−２は、アノードが信号端子２４に接続され、カソードが電源電圧（Ｖｄｄ）に接続される。

このような被試験デバイス２０は、信号端子２４に過電圧が印加された場合には、信号端子２４から流入した電流を電源電圧またはグランド電圧から流出させることができる。これにより、被試験デバイス２０によれば、内部回路６０、送信バッファ６２および受信バッファ６４を過電圧から保護することができる。従って、このような被試験デバイス２０は、外部回路から信号端子２４に電源電位より高い電位を与えた場合には、信号端子２４から第２の保護ダイオード６６−２を介して電源電圧へと電流が流れ出す。

図３は、本実施形態に係る試験装置１０の処理フローを示す。まず、試験装置１０は、オープン試験を実行する（Ｓ１１）。試験装置１０は、オープン試験の結果、信号供給部３６と信号端子２４との間がオープンしていると判定した場合には、当該フローを抜けて、被試験デバイス２０の再接続等を実行する。

続いて、試験装置１０は、ショート試験を実行する（Ｓ１２）。試験装置１０は、ショート試験の結果、信号供給部３６と信号端子２４との間の配線が他の配線とショートしていると判定した場合には、当該フローを抜けて、被試験デバイス２０の再接続等を実行する。

続いて、試験装置１０は、信号供給部３６および信号端子２４の間がオープンでないと判定したこと、および、信号供給部３６および信号端子２４の間の配線が他の配線とショートしていないと判定したことを必要条件として、機能試験を実行する（Ｓ１３）。

機能試験において、信号供給部３６は、被試験デバイス２０を動作させる試験信号を信号端子２４に供給する。信号取得部４０は、試験信号に応じて被試験デバイス２０が信号端子２４から出力する出力信号の論理値を、出力信号に対して定められた取得タイミングで取得する。論理比較部４４は、信号取得部４０が取得した出力信号の論理値を期待値と比較する。そして、機能試験部５６は、論理比較部４４による比較結果に基づき、被試験デバイス２０が良品か否かを判定する。

図４は、図３のステップＳ１１におけるオープン試験の処理フローを示す。オープン試験において、まず、電源部３２は、信号端子２４に供給する電圧より低い電源電圧を電源入力端子２２に供給する（Ｓ２１）。電源部３２は、一例として、グランド電圧を電源入力端子２２に供給する。

続いて、信号供給部３６は、電源部３２が電源入力端子２２に供給する電源電圧より高い電圧の試験信号を、信号端子２４に供給する（Ｓ２２）。信号供給部３６は、一例として、ハイ論理に応じた電圧（ハイ電圧）より大きい電圧を電源入力端子２２に供給する。

続いて、検出部４６は、信号端子２４から電源入力端子２２へと流れる電流を検出する（Ｓ２３）。検出部４６は、一例として、電源入力端子２２から電源部３２へと予め定められた値以上の電流が流れたか否かを検出する。

続いて、オープン判定部５２は、検出部４６による検出結果に基づき、信号供給部３６および信号端子２４の間がオープンであるか否かを判定する（Ｓ２４）。

ここで、オープン試験においては、電源入力端子２２に印加されている電圧よりも、信号端子２４に印加されている電圧の方が高い状態とされている。従って、信号端子２４と電源入力端子２２との間に設けられた保護ダイオードは、オンとなる。

従って、信号供給部３６と信号端子２４との間がオープンでない場合（即ち、接続されている場合）には、信号端子２４と電源入力端子２２との間に設けられた保護ダイオードを介して、信号端子２４から電源入力端子２２へと電流が流れる。反対に、信号供給部３６と信号端子２４との間がオープンである場合には、信号端子２４から電源入力端子２２へとは電流が流れない。

そこで、オープン判定部５２は、信号端子２４から電源入力端子２２へと流れる電流を検出した場合には（Ｓ２４のＹｅｓ）、信号供給部３６および信号端子２４の間がオープンでないと判定する。また、オープン判定部５２は、信号端子２４から電源入力端子２２へと流れる電流を検出しなかった場合には（Ｓ２４のＮｏ）、信号供給部３６および信号端子２４の間がオープンであると判定する。

以上のように試験装置１０によれば、ＤＣ試験ユニットおよび接続切替用のリレーを別個に備えずに、オープン試験を行うことができる。これにより、試験装置１０によれば、少ない構成でオープン試験をすることができる。

図５は、図３のステップＳ１２におけるショート試験の処理フローを示す。ショート試験において、まず、電源部３２は、被試験デバイス２０を動作可能とする通常の電源電圧を電源入力端子２２に供給する（Ｓ３１）。続いて、切替部４２は、信号受信部３８の出力端を信号取得部４０をバイパスして論理比較部４４の入力端に接続する（Ｓ３２）。

続いて、信号供給部３６は、被試験デバイス２０から出力信号を出力させない状態で、予め定められたタイミングで論理値が変化する試験信号を信号端子２４へと出力する（Ｓ３３）。これとともに、論理比較部４４は、予め定められたタイミングの前および後のそれぞれにおいて、信号供給部３６および信号端子２４の間の信号の論理値と、信号供給部３６から出力した試験信号の論理値とを比較する（Ｓ３４）。

続いて、ショート判定部５４は、論理比較部４４による比較結果に基づき、信号供給部３６および信号端子２４の間の配線が、他の配線とショートしているか否かを判定する（Ｓ３５）。

ここで、信号供給部３６と信号端子２４との間の配線が電源にショートしている場合、信号供給部３６から出力された試験信号に関わらず、信号供給部３６と信号端子２４との間の配線の電圧は電源電圧に固定される。また、信号供給部３６と信号端子２４との間の配線がグランドにショートしている場合には、信号供給部３６と信号端子２４との間の配線はグランド電圧に固定される。また、信号供給部３６と信号端子２４との間の配線が他の配線にショートしている場合、信号供給部３６と信号端子２４との間の配線の電圧は、ショートした他の配線の電圧の影響を受けた電圧となる。

そこで、ショート判定部５４は、予め定められたタイミングの前および後のそれぞれにおいて、信号供給部３６および信号端子２４の間の信号の論理値と、信号供給部３６から出力した試験信号の論理値とが一致する場合には（Ｓ３５のＹｅｓ）、信号供給部３６および信号端子２４の間の配線が、他の配線とショートしていないと判定する。また、ショート判定部５４は、予め定められたタイミングの前および後の何れか一方において、信号供給部３６および信号端子２４の間の信号の論理値と、信号供給部３６から出力した試験信号の論理値とが一致しない場合には（Ｓ３５のＮｏ）、信号供給部３６および信号端子２４の間の配線が、他の配線とショートしていると判定する。

以上のように試験装置１０によれば、ＤＣ試験ユニットおよび接続切替用のリレーを別個に備えずに、ショート試験を行うことができる。これにより、試験装置１０によれば、少ない構成でショート試験をすることができる。

図６は、本実施形態の第１変形例に係る試験装置１０の構成を被試験デバイス２０とともに示す。本変形例に係る試験装置１０は、図１に示した試験装置１０と略同一の構成および機能を採るので、図１に示した試験装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。

本変形例に係る試験装置１０は、複数の信号端子２４を備える被試験デバイス２０を試験する。試験装置１０は、電源部３２と、複数のパターン発生部３４と、複数の信号供給部３６と、複数の信号受信部３８と、複数の信号取得部４０と、複数の切替部４２と、複数の論理比較部４４と、検出部４６と、制御部５０とを備える。

複数のパターン発生部３４は、複数の信号端子２４のそれぞれに対応して設けられる。それぞれのパターン発生部３４は、対応する信号端子２４に供給する試験信号の論理値を発生する。また、それぞれのパターン発生部３４は、対応する信号端子２４から出力される出力信号の期待値を発生する。

複数の信号供給部３６は、複数の信号端子２４のそれぞれに対応して設けられる。それぞれの信号供給部３６は、対応するパターン発生部３４から発生された論理値に応じた電圧の試験信号を、対応する信号端子２４に供給する。

複数の信号受信部３８は、複数の信号端子２４のそれぞれに対応して設けられる。それぞれの信号受信部３８は、対応する信号端子２４から出力される出力信号を、対応する信号供給部３６および対応する信号端子２４の間の配線から受け取り、受け取った出力信号の論理値を出力する。

複数の信号取得部４０は、複数の信号端子２４のそれぞれに対応して設けられる。それぞれの信号取得部４０は、対応する信号受信部３８が出力した出力信号の論理値を取得する。

複数の切替部４２は、複数の信号端子２４のそれぞれに対応して設けられる。それぞれの切替部４２は、対応する信号取得部４０が取得した論理値を対応する論理比較部４４に与えるか、対応する信号受信部３８が出力した論理値を信号取得部４０をバイパスして対応する論理比較部４４に与えるかを切り替える。

複数の論理比較部４４は、複数の信号端子２４のそれぞれに対応して設けられる。それぞれの論理比較部４４は、機能試験において、対応する信号取得部４０が取得した出力信号の論理値を、対応するパターン発生部３４により発生された期待値と比較する。また、それぞれの論理比較部４４は、ショート試験において、対応する信号供給部３６が出力した試験信号の論理値と、信号取得部４０をバイパスして与えられた対応する信号受信部３８が出力した論理値とを比較する。

図７は、本実施形態の第１変形例に係る試験装置１０の処理フローを示す。試験装置１０は、複数の信号端子２４のそれぞれをオープン試験の対象として順次に選択して、選択した一の信号端子２４について、当該信号端子２４と対応する信号供給部３６との間がオープンしているか否かを試験する（Ｓ４１〜Ｓ４３）。

ここで、選択した一の信号端子２４のオープン試験を行う場合、電源部３２は、電源入力端子２２にグランド電圧を供給する。さらに、複数の信号供給部３６は、複数の信号端子２４のうち、オープン試験の対象となる一の信号端子２４にハイ電圧を供給し、他の信号端子２４にロー電圧を供給する。これにより、複数の信号供給部３６は、オープン試験の対象でない信号端子２４から電源入力端子２２へと電流を流さないようにして、オープン試験の対象である信号端子２４についてのみオープン試験をすることができる。

また、選択した一の信号端子２４のオープン試験を行う場合、検出部４６は、電源入力端子２２から電源部３２へと流れる電流を検出することにより、オープン試験の対象である信号端子２４を介して信号供給部３６から電源入力端子２２へと流れる電流を検出する。オープン判定部５２は、検出部４６による検出結果に基づいて、オープン試験の対象である被試験デバイス２０の信号端子２４と対応する信号供給部３６との間がオープンか否かを判定する。オープン判定部５２は、複数の信号端子２４のそれぞれについての判定結果に基づいて、信号供給部３６との間でオープンである信号端子２４を特定する。

全ての端子についてオープン試験が終了すると、続いて、試験装置１０は、複数の信号端子２４のそれぞれをショート試験の対象として順次に選択して、選択した一の信号端子２４について、信号供給部３６と信号端子２４との間の配線が、他の配線とショートしているか否かを試験する（Ｓ４４〜Ｓ４６）。

ここで、選択した一の信号端子２４のショート試験を行う場合、複数の信号供給部３６は、ショート試験の対象である信号端子２４に対して、他の信号端子２４とは異なる論理値の試験信号を供給する。これにより、複数の信号供給部３６は、ショート試験の対象である信号端子２４と対応する信号供給部３６との間の配線が、ショート試験の対象でない他の信号端子２４と信号供給部３６との間の配線とショートしているか否かを、ショート試験の対象である信号端子２４と対応する信号供給部３６との間の配線の信号の論理値を取得することにより判定することができる。

また、選択した一の信号端子２４のショート試験を行う場合、ショート試験の対象である信号端子２４に対応する論理比較部４４は、ショート試験の対象である信号端子２４および信号供給部３６の間の信号の論理値と、対応する信号供給部３６から出力した試験信号の論理値とを比較する。そして、ショート判定部５４は、ショート試験の対象である信号端子２４および信号供給部３６の間の信号の論理値と、対応する信号供給部３６から出力した試験信号の論理値とが一致した場合には、信号供給部３６および信号端子２４の間の配線が他の配線とショートしていないと判定する。ショート判定部５４は、複数の信号端子２４のそれぞれについての判定結果に基づいて、信号供給部３６との間の配線が他の配線とがショートしている信号端子２４を特定する。

続いて、試験装置１０は、複数の信号端子２４のそれぞれと対応する信号供給部３６と間がオープンでないと判定したこと、および、複数の信号端子２４のそれぞれと対する信号供給部３６との間の配線が他の配線とショートしていないと判定したことを必要条件として、複数の信号端子２４に対して並行して試験信号を与えて、被試験デバイス２０の機能試験を実行する（Ｓ４７）。以上の処理により、試験装置１０は、複数の信号端子２４を有する被試験デバイス２０の良否を判定することができる。

なお、試験装置１０は、ステップＳ４１〜Ｓ４３の処理に先立って、複数の信号端子２４をまとめてオープン試験を行ってもよい。複数の信号端子２４をまとめてオープン試験する場合、信号供給部３６は、複数の信号端子２４の全てにハイ電圧を供給する。さらに、この場合、電源部３２は、電源入力端子２２にグランド電圧を供給する。続いて、検出部４６は、電源入力端子２２から電源部３２へと流れる電流の大きさを検出する。そして、オープン判定部５２は、検出部４６が基準以上の大きさの電流を検出したことに応じて、複数の信号端子２４の何れもオープンでないと判定する。

試験装置１０は、複数の信号端子２４の何れかがオープンであると判断した場合にはステップＳ４１〜Ｓ４３の処理を実行する。そして、オープン判定部５２は、複数の信号端子２４のそれぞれについての検出結果に基づいて、信号供給部３６との間でオープンである少なくとも１つの信号端子を特定する。

また、試験装置１０は、複数の信号端子２４の何れもオープンでないと判断した場合には、ステップＳ４１〜Ｓ４３の処理をスキップする。これにより、試験装置１０は、複数の信号端子２４の何れもオープンでないと判断した場合には、それぞれの信号端子２４に対して個別に行うオープン試験を省略することができる。

図８は、本実施形態の第２変形例に係る試験装置１０の構成を被試験デバイス２０とともに示す。本変形例に係る試験装置１０は、図１に示した試験装置１０と略同一の構成および機能を採るので、図１に示した試験装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。

本変形例に係る試験装置１０は、切替部４２に代えて、タイミング切替部７０を備える。タイミング切替部７０は、出力信号の取得タイミングを示す信号と、信号供給部３６が出力する試験信号のタイミングを示す信号とを切り替えて信号取得部４０に与える。タイミング切替部７０は、機能試験においては、出力信号の取得タイミングを示す信号を選択して、信号取得部４０に与える。また、タイミング切替部７０は、ショート試験においては、試験信号のタイミングを示す信号を選択して、信号取得部４０に与える。

信号取得部４０は、機能試験およびショート試験の何れの場合にも、取得した信号を論理比較部４４に与える。これにより、本変形例に係る試験装置１０は、ショート試験において、信号取得部４０をバイパスさせずに、信号供給部３６が出力した試験信号の論理値と、信号供給部３６と信号端子２４との間の配線の信号の論理値とを比較させることができる。

図９は、本実施形態の第３変形例に係る電子デバイス２００の構成を示す。本変形例に係る電子デバイス２００は、図１に示した試験装置１０と略同一の構成および機能を採るので、図１に示した試験装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。

本変形例に係る電子デバイス２００は、外部回路と接続される。さらに、電子デバイス２００は、当該電子デバイス２００と外部回路との間の配線が、他の配線とショートしているか否かを自己診断する。

電子デバイス２００は、内部回路２１０と、インターフェイス回路２２０とを備える。内部回路２１０は、外部回路に与える送信信号を生成する。また、内部回路２１０は、外部回路から与えられた受信信号に応じた動作をする。更に、内部回路２１０は、ショート判定部５４を有する。

インターフェイス回路２２０は、送信バッファ６２と、受信バッファ６４と、信号取得部４０と、切替部４２とを有する。送信バッファ６２は、内部回路２１０からの送信信号を接続先の外部回路へと送信する。受信バッファ６４は、外部回路からの受信信号を外部回路および送信バッファ６２の間の配線から受け取って当該受信信号の論理値を出力する。

信号取得部４０は、受信バッファ６４が出力した受信信号の論理値を、受信信号に対して定められた取得タイミングで取得する。切替部４２は、受信バッファ６４が出力する受信信号の論理値と、信号取得部４０が取得した受信信号の論理値のいずれを出力するかを切り替える。

切替部４２は、通常動作をする場合、信号取得部４０が取得した受信信号の論理値を内部回路２１０に出力する。切替部４２は、送信バッファ６２および外部回路の間の配線がショートしているか否かを試験する場合に、受信バッファ６４が出力する配線から受け取った信号の論理値を、内部回路２１０内のショート判定部５４に出力する。これにより、切替部４２は、送信バッファ６２および外部回路の間の信号の論理値と、送信バッファ６２から出力した送信信号の論理値とを比較した結果に基づいて、送信バッファ６２および信号端子２４の間の配線がショートしているか否かをショート判定部５４により判定させることができる。

以上のように本変形例に係る電子デバイス２００によれば、当該電子デバイス２００と外部回路との間の配線が、他の配線とショートしているか否かを自己診断することができる。

図１０は、本実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。本実施形態に係るコンピュータ１９００は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、及び表示装置２０８０を有するＣＰＵ周辺部と、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェイス２０３０、ハードディスクドライブ２０４０、及びＣＤ−ＲＯＭドライブ２０６０を有する入出力部と、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０を有するレガシー入出力部とを備える。

ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００及びグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０及びＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。

入出力コントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェイス２０３０、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０を接続する。通信インターフェイス２０３０は、ネットワークを介して他の装置と通信する。ハードディスクドライブ２０４０は、コンピュータ１９００内のＣＰＵ２０００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ２０６０は、ＣＤ−ＲＯＭ２０９５からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。

また、入出力コントローラ２０８４には、ＲＯＭ２０１０と、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ１９００が起動時に実行するブート・プログラム、及び／又は、コンピュータ１９００のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ２０５０は、フレキシブルディスク２０９０からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。入出力チップ２０７０は、フレキシブルディスク・ドライブ２０５０を入出力コントローラ２０８４へと接続すると共に、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を入出力コントローラ２０８４へと接続する。

ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ１９００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。

コンピュータ１９００にインストールされ、コンピュータ１９００を試験装置１０を制御する制御部５０として機能させるプログラムは、オープン判定モジュールと、ショート判定モジュールと、機能試験モジュールとを備える。これらのプログラム又はモジュールは、ＣＰＵ２０００等に働きかけて、コンピュータ１９００を、オープン判定部５２、ショート判定部５４および機能試験部５６としてそれぞれ機能させる。

これらのプログラムに記述された情報処理は、コンピュータ１９００に読込まれることにより、ソフトウェアと上述した各種のハードウェア資源とが協働した具体的手段であるオープン判定部５２、ショート判定部５４および機能試験部５６として機能する。そして、これらの具体的手段によって、本実施形態におけるコンピュータ１９００の使用目的に応じた情報の演算又は加工を実現することにより、使用目的に応じた特有の試験装置１０の制御部５０が構築される。

一例として、コンピュータ１９００と外部の装置等との間で通信を行う場合には、ＣＰＵ２０００は、ＲＡＭ２０２０上にロードされた通信プログラムを実行し、通信プログラムに記述された処理内容に基づいて、通信インターフェイス２０３０に対して通信処理を指示する。通信インターフェイス２０３０は、ＣＰＵ２０００の制御を受けて、ＲＡＭ２０２０、ハードディスクドライブ２０４０、フレキシブルディスク２０９０、又はＣＤ−ＲＯＭ２０９５等の記憶装置上に設けた送信バッファ領域等に記憶された送信データを読み出してネットワークへと送信し、もしくは、ネットワークから受信した受信データを記憶装置上に設けた受信バッファ領域等へと書き込む。このように、通信インターフェイス２０３０は、ＤＭＡ（ダイレクト・メモリ・アクセス）方式により記憶装置との間で送受信データを転送してもよく、これに代えて、ＣＰＵ２０００が転送元の記憶装置又は通信インターフェイス２０３０からデータを読み出し、転送先の通信インターフェイス２０３０又は記憶装置へとデータを書き込むことにより送受信データを転送してもよい。

また、ＣＰＵ２０００は、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０（ＣＤ−ＲＯＭ２０９５）、フレキシブルディスク・ドライブ２０５０（フレキシブルディスク２０９０）等の外部記憶装置に格納されたファイルまたはデータベース等の中から、全部または必要な部分をＤＭＡ転送等によりＲＡＭ２０２０へと読み込ませ、ＲＡＭ２０２０上のデータに対して各種の処理を行う。そして、ＣＰＵ２０００は、処理を終えたデータを、ＤＭＡ転送等により外部記憶装置へと書き戻す。このような処理において、ＲＡＭ２０２０は、外部記憶装置の内容を一時的に保持するものとみなせるから、本実施形態においてはＲＡＭ２０２０および外部記憶装置等をメモリ、記憶部、または記憶装置等と総称する。本実施形態における各種のプログラム、データ、テーブル、データベース等の各種の情報は、このような記憶装置上に格納されて、情報処理の対象となる。なお、ＣＰＵ２０００は、ＲＡＭ２０２０の一部をキャッシュメモリに保持し、キャッシュメモリ上で読み書きを行うこともできる。このような形態においても、キャッシュメモリはＲＡＭ２０２０の機能の一部を担うから、本実施形態においては、区別して示す場合を除き、キャッシュメモリもＲＡＭ２０２０、メモリ、及び／又は記憶装置に含まれるものとする。

また、ＣＰＵ２０００は、ＲＡＭ２０２０から読み出したデータに対して、プログラムの命令列により指定された、本実施形態中に記載した各種の演算、情報の加工、条件判断、情報の検索・置換等を含む各種の処理を行い、ＲＡＭ２０２０へと書き戻す。例えば、ＣＰＵ２０００は、条件判断を行う場合においては、本実施形態において示した各種の変数が、他の変数または定数と比較して、大きい、小さい、以上、以下、等しい等の条件を満たすかどうかを判断し、条件が成立した場合（又は不成立であった場合）に、異なる命令列へと分岐し、またはサブルーチンを呼び出す。

また、ＣＰＵ２０００は、記憶装置内のファイルまたはデータベース等に格納された情報を検索することができる。例えば、第１属性の属性値に対し第２属性の属性値がそれぞれ対応付けられた複数のエントリが記憶装置に格納されている場合において、ＣＰＵ２０００は、記憶装置に格納されている複数のエントリの中から第１属性の属性値が指定された条件と一致するエントリを検索し、そのエントリに格納されている第２属性の属性値を読み出すことにより、所定の条件を満たす第１属性に対応付けられた第２属性の属性値を得ることができる。

以上に示したプログラム又はモジュールは、外部の記録媒体に格納されてもよい。記録媒体としては、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５の他に、ＤＶＤ又はＣＤ等の光学記録媒体、ＭＯ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワーク又はインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ１９００に提供してもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 試験装置、２０ 被試験デバイス、２２ 電源入力端子、２４ 信号端子、３２ 電源部、３４ パターン発生部、３６ 信号供給部、３８ 信号受信部、４０ 信号取得部、４２ 切替部、４４ 論理比較部、４６ 検出部、５０ 制御部、５２ オープン判定部、５４ ショート判定部、５６ 機能試験部、６０ 内部回路、６２ 送信バッファ、６４ 受信バッファ、６６ 保護ダイオード、７０ タイミング切替部、２００ 電子デバイス、２１０ 内部回路、２２０ インターフェイス回路、１９００ コンピュータ、２０００ ＣＰＵ、２０１０ ＲＯＭ、２０２０ ＲＡＭ、２０３０ 通信インターフェイス、２０４０ ハードディスクドライブ、２０５０ フレキシブルディスク・ドライブ、２０６０ ＣＤ−ＲＯＭドライブ、２０７０ 入出力チップ、２０７５ グラフィック・コントローラ、２０８０ 表示装置、２０８２ ホスト・コントローラ、２０８４ 入出力コントローラ、２０９０ フレキシブルディスク、２０９５ ＣＤ−ＲＯＭ

Claims (13)

1. 複数の信号端子を備える被試験デバイスを試験する試験装置であって、
   前記被試験デバイスの電源入力端子に電源電圧を供給する電源部と、
   前記被試験デバイスの前記複数の信号端子のそれぞれに試験信号を供給する信号供給部と、
   前記複数の信号端子に供給する電圧より低い電源電圧を前記電源入力端子に供給した状態において、前記複数の信号端子のそれぞれに入力された過電圧を前記電源入力端子へと流すための前記被試験デバイス内の保護ダイオードを介して前記信号供給部から前記電源入力端子へと流れる電流を検出する検出部と、
   前記検出部が基準以上の大きさの電流を検出したことに応じて、前記信号供給部および前記複数の信号端子の間がオープンでないと判定するオープン判定部と、
   を備え、
   前記検出部が基準未満の大きさの電流を検出したことに応じて、
   前記信号供給部は、前記複数の信号端子のそれぞれをオープン試験の対象として順次選択してオープン試験の対象となる一の前記信号端子にハイ電圧を供給し、他の前記信号端子にロー電圧を供給し、
   前記検出部は、前記複数の信号端子のそれぞれについて、前記信号供給部から前記電源入力端子へと流れる電流を検出し、
   前記オープン判定部は、前記複数の信号端子のそれぞれについての検出結果に基づいて、前記信号供給部との間でオープンである少なくとも１つの前記信号端子を特定する
   試験装置。
2. 前記オープン判定部は、前記複数の信号端子のそれぞれがオープン試験の対象として順次選択されている場合において、オープン試験の対象となる前記信号端子から前記電源入力端子へと流れる電流を検出した場合に、前記信号供給部および前記信号端子の間がオープンでないと判定する請求項１に記載の試験装置。
3. 前記信号供給部および前記複数の信号端子の間がオープンでないと判定したことを必要条件として、
   前記電源部は、前記被試験デバイスを動作可能とする電源電圧を前記電源入力端子に供給し、
   前記信号供給部は、前記被試験デバイスを動作させる試験信号を前記信号端子に供給して前記被試験デバイスの機能試験を行う
   請求項１または２に記載の試験装置。
4. 前記電源部は、オープン試験において、前記電源入力端子にグランド電圧を供給する
   請求項１から３のいずれか一項に記載の試験装置。
5. 前記被試験デバイスがショート試験の対象となる前記信号端子から出力する出力信号を前記信号供給部および前記信号端子の間の配線から受け取って当該出力信号の論理値を出力する信号受信部と、
   出力信号の論理値を、出力信号に対して定められた取得タイミングで取得する信号取得部と、
   前記被試験デバイスから出力信号を出力させない状態で前記信号受信部を介して受け取った、前記信号供給部および前記信号端子の間の信号の論理値と、前記信号供給部から出力した前記試験信号の論理値とを比較した結果に基づいて、前記信号供給部および前記信号端子の間の配線が他の配線とショートしているか否かを判定するショート判定部と
   を更に備える請求項１から４のいずれか一項に記載の試験装置。
6. 前記信号取得部が前記取得タイミングで取得した出力信号の論理値を期待値と比較する論理比較部を更に備える請求項５に記載の試験装置。
7. 前記信号供給部およびショート試験の対象となる前記信号端子の間の配線が他の配線とショートしていないと判定したことを必要条件として、
   前記信号供給部は、前記被試験デバイスを動作させる試験信号を前記信号端子に供給し、
   前記信号取得部は、前記試験信号に応じて前記被試験デバイスが前記信号端子から出力する出力信号の論理値を、前記取得タイミングで取得し、
   前記論理比較部は、前記信号取得部が取得した出力信号の論理値を期待値と比較して前記被試験デバイスの機能試験を行う
   請求項６に記載の試験装置。
8. 前記信号供給部は、前記複数の信号端子のうち、ショート試験の対象となる一の前記信号端子に対して、他の前記信号端子とは異なる論理値の試験信号を供給する
   請求項６または７に記載の試験装置。
9. 前記信号供給部は、前記複数の信号端子のそれぞれをショート試験の対象として順次選択してショート試験の対象となる前記一の信号端子に他の信号端子とは異なる論理値の試験信号を供給し、
   前記ショート判定部は、前記信号供給部および前記信号端子の間の信号の論理値と、前記信号供給部から出力した試験信号の論理値とが一致したことを必要条件として、前記信号供給部および前記信号端子の間の配線がショートしていないと判定する
   請求項８に記載の試験装置。
10. ショート試験において、前記信号供給部は、予め定められたタイミングで論理値が変化する試験信号を前記信号端子へと出力し、
    前記ショート判定部は、前記信号供給部および前記信号端子の間の信号の論理値の変化と、前記信号供給部から出力した試験信号の論理値の変化とを比較した結果に基づいて、前記信号供給部および前記信号端子の間の配線の接続状態を判定する
    請求項６から９のいずれか一項に記載の試験装置。
11. 機能試験において前記信号取得部が取得した出力信号の論理値を前記論理比較部に供給し、ショート試験において前記信号受信部が出力する出力信号の論理値を前記論理比較部に供給する切替部を更に備え、
    前記ショート判定部は、前記信号供給部および前記信号端子の間の信号の論理値と、前記信号供給部から出力した試験信号の論理値とを比較した結果に基づいて、前記信号供給部および前記信号端子の間の配線がショートしているか否かを判定する
    請求項６から１０のいずれか一項に記載の試験装置。
12. 複数の信号端子を備える被試験デバイスを試験する試験方法であって、
    電源部から、前記被試験デバイスの電源入力端子に電源電圧を供給し、
    信号供給部から、前記被試験デバイスの前記複数の信号端子のそれぞれに試験信号を供給し、
    前記複数の信号端子に供給する電圧より低い電源電圧を前記電源入力端子に供給した状態において、前記複数の信号端子のそれぞれに入力された過電圧を前記電源入力端子へと流すための前記被試験デバイス内の保護ダイオードを介して前記信号供給部から前記電源入力端子へと流れる電流を検出し、
    基準以上の大きさの電流が検出されたことに応じて、前記信号供給部および前記複数の信号端子の間がオープンでないと判定し、
    基準未満の大きさの電流が検出されたことに応じて、
    前記信号供給部から、前記複数の信号端子のそれぞれをオープン試験の対象として順次選択してオープン試験の対象となる一の前記信号端子にハイ電圧を供給し、他の前記信号端子にロー電圧を供給し、
    前記複数の信号端子のそれぞれについて、前記信号供給部から前記電源入力端子へと流れる電流を検出し、
    前記複数の信号端子のそれぞれについての検出結果に基づいて、前記信号供給部との間でオープンである少なくとも１つの前記信号端子を特定する
    試験方法。
13. コンピュータを、請求項１から１１の何れか一項に記載の試験装置に備えられるオープン判定部として機能させるプログラム。

Images