JP5319782B2 - トレンチ及びビアの断面形状を変形させる方法及び装置 - Google Patents

トレンチ及びビアの断面形状を変形させる方法及び装置 Download PDF

Info

Publication number
JP5319782B2
JP5319782B2 JP2011537631A JP2011537631A JP5319782B2 JP 5319782 B2 JP5319782 B2 JP 5319782B2 JP 2011537631 A JP2011537631 A JP 2011537631A JP 2011537631 A JP2011537631 A JP 2011537631A JP 5319782 B2 JP5319782 B2 JP 5319782B2
Authority
JP
Japan
Prior art keywords
sacrificial layer
etchant
trench structure
substrate
upper opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011537631A
Other languages
English (en)
Other versions
JP2012510164A5 (ja
JP2012510164A (ja
Inventor
メイ チャン，
チェン−テク カオ，
ジン リャン リュ，
チェンビン ガー，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2012510164A publication Critical patent/JP2012510164A/ja
Publication of JP2012510164A5 publication Critical patent/JP2012510164A5/ja
Application granted granted Critical
Publication of JP5319782B2 publication Critical patent/JP5319782B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/24—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials
    • H10P50/242—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials of Group IV materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
    • H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/033—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/054—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers by selectively removing parts thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H10W20/076—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H10W20/076—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches
    • H10W20/0765—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches the thin functional dielectric layers being temporary, e.g. sacrificial layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Weting (AREA)

Description

本発明の実施形態は、概して、半導体基板を処理する装置及び方法に関するものである。具体的には、本発明の実施形態は、トレンチ及びビアの断面形状を、トレンチ及びビアへの充填を行なう前に変形させる方法及び装置に関するものである。
半導体素子の寸法が縮小し続けていることにより、製造中に半導体基板に形成されるトレンチ構造又はビア構造が益々狭くなっており、アスペクト比が高くなっている。開口部が狭くなり、かつアスペクト比が高くなると、普通、後続の材料充填プロセスが困難となり、且つ非常に難しい解決課題が生じる。その結果、狭い開口部が充填プロセス中に閉塞されてしまうため、ボイドが充填材料に形成され易くなる。
問題は、ライナー層、バリア層、又はシード層が充填プロセスに必要とされる場合に大きくなる。ライナー層、バリア層、又はシード層は、普通、トレンチ構造又はビア構造に、物理化学気相堆積（ＰＶＤ）プロセスを使用して堆積させる。トレンチ表面又はビア表面を被覆するカバレッジを完全にするために、普通、オーバーハングがトレンチ又はビアの入口近傍に形成される。オーバーハングは、次の材料充填を行なう際の閉塞状態を悪化させて、充填時に発生するボイドを増加させてしまう。
図１Ａ〜１Ｂは、トレンチ及びビアの充填における問題を模式的に示している。図１Ａは、基板１０の部分側部断面図を模式的に示している。トレンチ構造２は第１材料１内に形成される。次に、バリア層３を、トレンチ構造２を覆うように堆積させる。バリア層３の厚みは、トレンチ構造２の入口８の近傍で大きく、バリア層はオーバーハング４を入口８の近傍に形成する。オーバーハング４は入口８を更に狭くする。
図１Ｂは、図１Ａの基板１０の材料充填結果を模式的に示している。入口８は、トレンチ構造２の残りの部分への充填が行なわれる前に充填材料５によって閉塞されて、トレンチ構造２内にボイド６を形成してしまう。ボイド６は、普通、充填材料５が配線用の導電材料（銅又はアルミニウム）である場合、ゲルマニウム−セレン−テルル（ＧＳＴ）を充填して相変化メモリセルを形成する場合、及びゲート金属を充填して金属ゲートを形成する場合に、特に望ましくない。
従来の形成プロセスでは、普通、スパッタリングプロセスを使用して、充填材料５を堆積させる前に、入口８を変形させる。図１Ｃに示すように、プラズマチャンバ内で生成される正に帯電したアルゴンイオンのような正イオン６が基板１０に向かって加速される。これらの正イオン６は、加速中に運動量を獲得し、基板１０の上面を叩く。これらのイオン６は、オーバーハング４を物理的に削って、変形後断面形状７に示すように、入口８の幅を広げる。しかしながら、これらのイオン６は、オーバーハング４の外側にある他の領域も叩いて基板１０にダメージを与える。更に、剥離したパーティクルがスパッタリング中に発生すると、クリーニングプロセスを追加する必要があり、後続の処理の潜在的な汚染源になりうる。
したがって、トレンチ及びビアの断面形状を材料充填前に、効率を高めながら、かつダメージを小さくしながら変形させる方法及び装置が必要になる。
本発明の実施形態は、概して、半導体基板を処理する装置及び方法に関するものである。具体的には、本発明の実施形態は、トレンチ及びビアへの充填を行なう前に、トレンチ及びビアの断面形状を変形させる方法及び装置に関するものである。
一実施形態は基板を処理する方法を提供し、本方法は、基板上にトレンチ構造を形成する工程であって、トレンチ構造の側壁が第１材料を含むトレンチ構造を形成する工程と、基板をエッチャントに曝すことにより、犠牲層を形成してトレンチ構造の上部開口部を閉塞する工程であって、犠牲層が、エッチャントと第１材料との反応副生成物を含む工程と、基板をエッチャントに曝し続けることにより、エッチャントを第１材料と更に反応させる工程と、犠牲層を基板から除去する工程とを含む。
別の実施形態は基板を処理する方法を提供し、本方法は、基板上にトレンチ構造を形成する工程であって、トレンチ構造の側壁が第１材料を含む工程と、トレンチ構造の上部開口部を広げる工程であって、基板をエッチャントに曝すことにより、犠牲層を形成してトレンチ構造の上部開口部を閉塞するもので、犠牲層が、エッチャントと第１材料との反応副生成物を含む工程と、基板をエッチャントに曝し続けることにより、エッチャントを第１材料と更に反応させる工程と、犠牲層を基板から除去する工程と、第２材料を堆積させてトレンチ構造に充填する工程とを含む。
更に別の実施形態は基板を処理する方法を提供し、本方法は、トレンチ構造を有する基板を処理チャンバ内に配置する工程であって、トレンチ構造の側壁が第１材料を含む工程と、第１処理ガスを処理チャンバに流して犠牲層を形成することにより、トレンチ構造の上部開口部を閉塞する工程と、上部開口部を閉塞した後、第１処理ガスを流し続ける工程と、基板をアニールしてトレンチ構造から犠牲層を除去する工程とを含む。
本発明の上述の特徴を詳細に理解することができるように、上に簡単に要約した本発明の更に詳細な説明を、添付図面に幾つかが示されている実施形態を参照することにより行う。しかしながら、添付図面は、本発明の代表的な実施形態を示しているに過ぎず、したがって本発明の範囲を限定するものとして解釈されるべきではなく、本発明は他の同様に効果的な実施形態を包含することができる。
図１Ａは、トレンチ及びビアの充填における問題を模式的に示している。 図１Ｂは、トレンチ及びビアの充填における問題を模式的に示している。 図１Ｃは、トレンチ及びビアの断面形状を変形させる従来の方法を模式的に示している。 図２Ａ及びＢは、本発明の一実施形態によりトレンチ断面形状を材料充填前に変形させる方法を模式的に示している。 図３は、本発明の一実施形態による、トレンチ断面形状を変形させるプロセスを示す模式的フローチャートである。 図４は、本発明の一実施形態による、トレンチ断面形状を変形させるチャンバの模式側面図である。 図５Ａ〜Ｃは、本発明の別の実施形態による、トレンチ断面形状を変形させる方法を模式的に示している。
理解を容易にするために、同じ参照番号を出来る限り使用して、複数の図に共通する同じ構成要素を示している。一実施形態において開示される構成要素は、特に断らなくとも他の実施形態において有利に利用できる。
本発明の実施形態は概して、半導体基板を処理する装置及び方法に関するものである。具体的には、本発明の実施形態は、トレンチ及びビアの断面形状を、トレンチ及びビアへの充填を行なう前に変形させる方法及び装置に関するものである。
本発明の一実施形態では、トレンチ構造をエッチャントに曝すことにより、犠牲層を形成してトレンチ構造の上部開口部を閉塞する。一実施形態では、エッチャントは、当該エッチャントを第１材料と反応させ、犠牲層を形成する副生成物を生成することにより第１材料を除去するように調製される。犠牲層でエッチャントがトレンチ構造の側壁に達するのを抑制することにより、トレンチ構造の上部開口部の近傍から更に多量の材料を除去することができる。トレンチ構造の断面形状を変形させて、犠牲層を基板から除去した後にトレンチ構造が幅広の開口部を有するようにする。
従来のスパッタリングによるトレンチ断面形状の変形と比較すると、本発明の方法では、処理対象の基板が物理的なダメージに曝されることがない。一実施形態では、ドライエッチング方法を使用して犠牲層を形成する。犠牲層は、同じドライエッチングチャンバ内でアニールすることにより除去することができるので、効率が高まり、かつ相互汚染が低減される。
本発明の方法及び装置を使用することにより、その上にライナー層、バリア層、及び／又はシード層が堆積されたトレンチ構造及びビア構造上の、形成直後のトレンチ構造及びビア構造の断面形状を変形させることができる。
図２Ａ〜２Ｂは、本発明の一実施形態によるトレンチ断面形状を、材料充填前に変形させる方法を模式的に示している。図３は、図２Ａ〜２Ｂに示すトレンチの断面形状を変形させるプロセス３０を示す模式フローチャートである。
プロセス３０のブロック３２は、図２Ａに示すように、基板２０のベース層２１内にトレンチ構造２２を形成する工程を含む。一実施形態では、ベース層２１、従ってトレンチ構造２２の側壁は第１材料を含む。別の実施形態では、トレンチ構造２２を形成する工程は、第１材料を有するライナー層、バリア層、又はシード層２３を、基板２０を覆うように堆積させる工程を含むことができる。
図２Ａに示すように、トレンチ構造２２は、上部開口部２４の近傍に形成されるオーバーハング２４ａを有する。
プロセス３０のブロック３４は、基板２０をエッチャントに曝すことにより、犠牲層２５を形成してトレンチ構造２２の上部開口部２４を閉塞する工程を含む。一実施形態では、エッチャントは、当該エッチャントを第１材料と反応させ、第１材料との反応に由来する副生成物を生成することにより、第１材料をエッチング除去するように調製される。犠牲層２５は、エッチャントと第１材料との反応により生成される副生成物を含む。
一実施形態では、犠牲層２５を形成する工程は、第１材料とエッチャントとの反応速度を大きくする工程を含む。第１材料とエッチャントとの反応速度を大きくすると、副生成物がトレンチ構造２２内に一様に形成される前に、副生成物が上部開口部２４の近傍に迅速に形成されるようになる。
一実施形態では、第１材料とエッチャントとの反応速度を大きくする工程は、エッチャントの１種類以上の処理ガスの流量を大きくすることにより行なうことができる。
一実施形態では、犠牲層２５を形成する工程は、目標とするトレンチ断面形状に従って、第１材料とエッチャントとの反応速度を決定する工程を含む。反応速度を大きくすることは、トレンチ構造２２の上部とトレンチ構造２２の下部との間の除去量の比が高くなることに相当する。反応速度を小さくすることは、上部と下部との間の除去量の比が低くなることに相当する。したがって、反応速度を大きくすると、側壁の開口角度が大きくなり、反応速度を小さくすると、側壁の開口角度が小さくなる。
プロセス３０のブロック３６では、図２Ａに示すように、基板２０をエッチャントに曝し続けることにより、エッチャントを第１材料と更に反応させることができる。
犠牲層２５で上部開口部が閉塞された後、エッチャントの活性種２６は、犠牲層２５を通って犠牲層２５の上面から拡散し、当該犠牲層下の第１材料と反応し続けることができる。しかしながら、拡散距離は、トレンチ構造２２の側壁に沿って大きく変化する。したがって、これにより上部開口部２４の周りのエッチングが高速に進行し、トレンチ構造２２の側壁に沿ったエッチングが大幅に遅れる。
一実施形態では、エッチャントの流量は、犠牲層２５で上部開口部２４が閉塞された後も同じままでよい。別の実施形態では、エッチャントの流量は、閉塞後に調整してもよい。
一実施形態では、上部開口部の幅は、エッチング時間を変化させることにより所望の広さとすることができる。
プロセス３０のブロック３８では、犠牲層２５を除去し、トレンチ構造２２の変形断面形状２７を露出させる。
一実施形態では、犠牲層２５を除去することは、基板２０をアニールして犠牲層２５を蒸発させることを含むことができる。一実施形態では、犠牲層２５を除去することは、犠牲層２５が形成され、且つエッチングが継続されるのと同じチャンバ内で行なうことができる。
別の実施形態では、犠牲層２５を除去することは、犠牲層２５を溶媒に溶解させることを含む。一実施形態では、溶媒は水とすることができる。
図２Ａは、上部開口部の近傍に形成されるオーバーハングを有するトレンチ構造の一実施例を示しているが、本発明の実施形態は、比較的真っ直ぐな壁を有するトレンチ構造のような、オーバーハングの無いトレンチ構造を変形させるために適用することができる。
上述のように、除去可能な副生成物を生成するいずれのエッチング方法も、本発明の実施形態に使用することができる。具体的には、エッチャントは、エッチング対象の材料に応じて選択することができる。エッチャントの組成は、プロセス要件により決定することもできる。
一実施形態では、ドライエッチング方法を本発明の実施形態に従って使用する。本発明の実施形態では、フッ素、窒素、及び水素を含むソースガスとすることができるエッチャントを使用することができる。
一実施形態では、エッチャントは、三フッ化窒素（ＮＦ３）及びアンモニア（ＮＨ３）の混合物、三フッ化窒素（ＮＦ３）及び水素（Ｈ２）の混合物、三フッ化窒素（ＮＦ３）、水素（Ｈ２）、及び窒素（Ｎ２）の混合物、三フッ化窒素（ＮＦ３）及びフッ化水素（ＨＦ）の混合物のうちの１つ、又は他の同様のフッ素、窒素、及び水素を含むソースガスを含む。
一実施形態では、エッチャントは、ＣｌＦ３、ＣＨ３Ｆ、ＣＨＦ３、及び同様の化合物のようなフッ素含有ソースガスを含む。
本発明の一実施形態では、三フッ化窒素（ＮＦ３）及びアンモニア（ＮＨ３）の混合物を含むドライエッチングエッチャントのプラズマを生成し、三フッ化窒素及びアンモニアのプラズマに曝して、酸化シリコン、シリコン、又は窒化シリコンを含む側壁を有するトレンチ構造及び／又はビア構造を変形させる。一実施形態では、プラズマは、離れた場所で生成し、エッチングチャンバに流し込むことができる。別の実施形態では、プラズマは、エッチングチャンバ内でその場で発生させることができる。
図４は、本発明の一実施形態による、トレンチ断面形状を変形させる処理チャンバ１００の模式側面図である。
処理チャンバ１００は、チャンバ本体１１２の上端に配置される蓋アセンブリ２００と、チャンバ本体１１２内に少なくとも部分的に配置される支持アセンブリ３００とを備える。処理チャンバは更に、Ｕ字形断面のリモート電極を有するリモートプラズマジェネレータ１４０を含む。処理チャンバ１００及び関連ハードウェアは、１種類以上のプロセスに適合した材料、例えばアルミニウム、陽極酸化アルミニウム、ニッケルめっきアルミニウム、ニッケルめっきアルミニウム６０６１−Ｔ６、ステンレス鋼、ならびにこれらの材料の組み合わせ、及び合金により形成されることが好ましい。
支持アセンブリ３００は、チャンバ本体１１２内に部分的に配置される。支持アセンブリ３００は、ベローズ３３３で覆われたシャフト３１４により上下させる。チャンバ本体１１２は、当該チャンバ本体の側壁に形成されるスリットバルブ開口部１６０を含むことにより、チャンバ１００の内部への進入を可能にしている。スリットバルブ開口部１６０は、選択的に開閉して、ウェハハンドリングロボット（図示せず）のチャンバ本体１１２内部への進入を可能にしている。ウェハハンドリングロボットは当業者には公知であり、いずれの適切なロボットを使用してもよい。一実施形態では、スリットバルブ開口部１６０を介して、ウェハを、プロセスチャンバ１００に搬入すること、及びプロセスチャンバ１００から隣接する搬送チャンバ及び／又はロードロックチャンバ（図示せず）に、又はクラスターツール内の別のチャンバに搬送することができる。例示的なクラスターツールとして、限定されないが、カリフォルニア州サンタクララ市のアプライドマテリアルズ社から市販されているＰＲＯＤＵＣＥＲＴＭプラットフォーム、ＣＥＮＴＵＲＡＴＭプラットフォーム、ＥＮＤＵＲＡＴＭプラットフォーム、及びＥＮＤＵＲＡＳＬＴＭプラットフォームを挙げることができる。
チャンバ本体１１２は更に、当該チャンバ内に形成される流路１１３を含み、この流路を通して熱伝導流体を流すことができる。熱伝導流体は加熱流体又は冷媒とすることができ、熱伝導流体を使用して処理中及び基板搬送中にチャンバ本体１１２の温度を制御する。チャンバ本体１１２の温度は、ガス又は副生成物がチャンバ側壁に凝縮する望ましくない事態を防止するために重要である。例示的な熱伝導流体には、水、エチレングリコール、又はこれらの混合物が含まれる。例示的な熱伝導流体として窒素ガスも挙げられる。
チャンバ本体１１２は更に、支持アセンブリ３００を取り囲み、かつ修理及び清掃のために取り外すことができるライナー１３３を含む。ライナー１３３は、アルミニウムのような金属、又はセラミック材料により作製されることが好ましい。しかしながら、プロセスに適合するいずれの材料を使用してもよい。ライナー１３３は、ビーズを吹き付けて、当該ライナーの上に堆積するどのような材料の接着力も強化することができるので、チャンバ１００を汚染してしまう材料の剥離を防止することができる。ライナー１３３は、通常、１つ以上の開口部１３５と、当該ライナー内に形成されて真空システムと流体連通する排気流路１２９とを含む。開口部１３５が流路となって、ガスを排気流路１２９に流し込むことができ、排気流路がライナー１３３を貫通する流路となるので、ガスをチャンバ１００から流出させることができる。
真空システムは、真空ポンプ１２５及びスロットルバルブ１２７を備えることにより、チャンバ１００内のガス流を調整することができる。真空ポンプ１２５は、チャンバ本体１１２に配置される真空ポート１３１に接続されて、ライナー１３３内に形成される排気流路１２９と流体連通する。真空ポンプ１２５及びチャンバ本体１１２は、スロットルバルブ１２７によって選択的に遮断されて、チャンバ１００内のガス流を調整する。「ガス」という用語は、特に断らない限り、単数形も複数形も同じ意味に使用され、１種類以上の前駆体ガス、反応ガス、触媒ガス、キャリアガス、パージガス、クリーニングガス、これらの組み合わせ、ならびにチャンバ本体１１２に導入される他のあらゆる流体を指す。
蓋アセンブリ２００は、互いに積層された多数の構成部品を含む。例えば、蓋アセンブリ２００は、蓋周縁部２１０と、ガス供給アセンブリ２２０と、上部プレート２５０とを備える。蓋周縁部２１０は、蓋アセンブリ２００を構成する部品の重量を支えるように設計され、チャンバ本体１１２の上面に接続されて内部チャンバ部品への接近を可能にする。ガス供給アセンブリ２２０は、蓋周縁部２１０の上面に接続されて、蓋周縁部２１０と最小限の熱接触を行なうように配置される。蓋アセンブリ２００の構成部品は、高い熱伝導性及び低い熱抵抗を有する材料、例えば高い仕上げ面を有するアルミニウム合金で構成されることが好ましい。好ましくは、これらの部品の熱抵抗は約５×１０−４ｍ２Ｋ／Ｗ未満である。
ガス供給アセンブリ２２０は、ガス供給プレート２２５又はシャワーヘッドを備えることができる。ガス供給パネル（図示せず）は、通常、１種類以上のガスをチャンバ１００に供給するために使用される。使用される一又は複数の特定のガスは、チャンバ１００内で行なわれるプロセスに応じて決定される。例えば、代表的なガスとして、１種類以上の前駆体ガス、還元ガス、触媒ガス、キャリアガス、パージガス、クリーニングガス、又はこれらのいずれかの混合物、又は組み合わせを挙げることができる。通常、１種類以上のガスがチャンバ１００に導入されて、蓋アセンブリ２００、次いでチャンバ本体１１２に、ガス供給アセンブリ２２０を通って流れ込む。電子式開閉バルブ及び／又は流量制御機構（図示せず）を使用して、ガス供給部からチャンバ１００へのガスの流れを制御することができる。
一態様では、ガスはガス供給パネルからチャンバ１００に供給され、この場合、ガスラインが２つの別のガスラインに分かれ、これらのガスラインで、上述のように、複数種類のガスをチャンバ本体１１２に供給する。プロセスによって変わるが、どのような多種類のガスもこのようにして供給することができ、かつチャンバ１００内で混合することができるか、又はこれらのガスがチャンバ１００に供給される前に混合することができる。
図４を更に参照するに、蓋アセンブリ２００は、更に、蓋アセンブリ２００内に反応種のプラズマを生成する電極２４０を含むことができる。この実施形態では、電極２４０は、上部プレート２５０に支持されて、当該プレート２５０から電気的に絶縁されている。アイソレータフィラーリング（図示せず）を電極２４０の下部の周りに配置して、電極２４０を上部プレート２５０から分離する。図４に示すように、環状アイソレータ（図示せず）をアイソレータフィラーリングの上部の周りに配置して上部プレート２５０の上面に載せる。次に、環状アイソレータ（図示せず）を電極２４０の上部の周りに配置して、電極２４０を、蓋アセンブリ２００の他の構成部品から電気的に絶縁する。これらのリング、アイソレータフィラー、及び環状アイソレータの各々は、酸化アルミニウム又は他のいずれかの絶縁性のプロセス適合材料により作製することができる。
電極２４０が電源３４０に接続されるのに対し、ガス供給アセンブリ２２０は接地される。したがって、１種類以上のプロセスガスのプラズマが、電極２４０とガス供給アセンブリ２２０との間に形成される容積内で衝突する。プラズマは、ブロッカープレートにより形成される容積内に収容することもできる。ブロッカープレートアセンブリが無い状態では、プラズマは、電極２４０とガス供給アセンブリ２２０との間で衝突し、且つその間に収容される。いずれの実施形態においても、プラズマは、蓋アセンブリ２００内に適切に閉じ込められるか、又は収容される。
ガスを活性化して反応種を生成し、反応種のプラズマを維持することができるいずれの電源も使用することができる。例えば、高周波（ＲＦ）、直流（ＤＣ）、交流（ＡＣ）、又はマイクロ波（ＭＷ）を利用する高出力放電技術を使用することができる。活性化は、熱変換法、ガスブレークダウン法、高強度光源（例えば、ＵＶエネルギー）により、又はＸ線源に曝露することにより行なうこともできる。別の構成として、リモートプラズマジェネレータのようなリモート活性化源を使用して、反応種のプラズマを生成することができ、これらの反応種は次いでチャンバ１００内に供給される。例示的なリモートプラズマジェネレータは、ＭＫＳインスツルメンツ社、及びアドバンストエネルギーインダストリーズ社のようなベンダーから入手することができる。好適には、ＲＦ電源が電極２４０に接続される。
プロセスガス、及びチャンバ１００内で行なわれる処理によっては、ガス供給アセンブリ２２０は加熱してもよい。一実施形態では、例えば抵抗加熱ヒータのような加熱素子２７０がガス供給アセンブリ２２０に接続される。一実施形態では、加熱素子２７０は管状部材であり、ガス供給アセンブリ２２０の上面に圧入される。ガス供給アセンブリ２２０の上面は、加熱素子２７０の外径よりもわずかに短い幅を有する溝又は陥没通路を含むので、締まりばめを利用して加熱素子２７０が溝内に保持される。
ガス供給アセンブリ２２０及びブロッカーアセンブリ２３０を含む供給アセンブリの構成部品のそれぞれは互いに対して熱伝導可能に接続されているので、加熱素子２７０によってガス供給アセンブリ２２０の温度が調整される。処理チャンバについての更なる詳細は、２００５年２月２２日に出願された米国特許出願第１１／０６３，６４５号を参照することができ、この特許出願は、本明細書において参照されることにより本明細書に組み込まれる。
処理チャンバ１００は、真空を破壊することなく基板表面の加熱及び冷却を行なう必要があるプラズマ支援ドライエッチングプロセスを実行するために特に有用である。一実施形態では、処理チャンバ１００を使用して、基板上の１種類以上の酸化物を選択的に除去することができる。
説明を簡単かつ容易にするために、アンモニア（ＮＨ３）及び三フッ化窒素（ＮＦ３）のガス混合物を使用して処理チャンバ１００内で行なわれる、１種類以上の酸化シリコンを除去する例示的なドライエッチングプロセスを次に説明する。処理チャンバ１００は、単一の処理環境内で加熱及び冷却の全てが行なわれ、かつアニールプロセスを含む基板加熱及び基板冷却の両方に有利である他に、プラズマ処理の利点を生かした全てのドライエッチングプロセスに有利であると考えられる。
図４を参照するに、ドライエッチングプロセスは、例えば半導体基板のような基板１１０を処理チャンバ１００に搬入することにより始まる。基板は通常、チャンバ本体１１２にスリットバルブ開口部１６０を通って搬入され、支持部材３１０の上面に配置される。基板１１０は、支持部材３１０の上面に吸着させることができる。好適には、基板１１０は、支持部材３１０の上面に真空引きすることにより吸着させることができる。次に、支持部材３１０がまだ処理位置に配置されていない場合、支持部材３１０をチャンバ本体１１２内の処理位置へと上昇させる。チャンバ本体１１２は、５０℃〜８０℃の温度、更に好ましくは約６５℃の温度に維持されることが好ましい。チャンバ本体１１２のこの温度は、熱伝導媒質を流路１１３に流すことにより維持される。
基板１１０は、６５℃以下の温度、例えば１５℃〜５０℃度に、支持アセンブリ３００内に形成される流路に熱伝導媒質又は冷媒を流すことにより冷却される。一実施形態では、基板は室温未満の温度に維持される。別の実施形態では、基板は２２℃〜４０℃の温度に維持される。通常、支持部材３１０を約２２℃未満の温度に維持して、上述の所望の基板温度に到達させる。支持部材３１０を冷却するために、支持アセンブリ３００内に形成される流路に冷媒を流す。冷媒を継続的に流すことが、支持部材３１０の温度の制御を向上させるために好ましい。冷媒は、５０容積パーセントのエチレングリコール及び５０容積パーセントの水であることが好ましい。言うまでもなく、基板の所望の温度が維持される限り、水及びエチレングリコールは、どのような比でも使用することができる。
エッチングガス混合物をチャンバ１００に導入して、基板１１０の表面上の種々の酸化物を選択的に除去する。一実施形態では、次に、アンモニアガス及び三フッ化窒素ガスをチャンバ１００に導入して、エッチングガス混合物を生成する。チャンバに導入される各ガスの量は変えることができ、かつ例えば除去する厚さ、クリーニングされる基板の形状寸法、プラズマの閉じ込め性能、チャンバ本体１１２の閉じ込め性能、並びにチャンバ本体１１２に接続される真空システムの性能を向上させるために調整することができる。
エッチングガス混合物の比を予め決定しておくことにより、基板表面上の種々の酸化物を選択的に除去することができる。一実施形態では、エッチングガス混合物に含まれる成分の比を調整することにより、熱酸化物、堆積酸化物、及び／又は自然酸化物のような種々の酸化物を一様に除去することができる。一実施形態では、エッチングガス混合物に含まれる三フッ化窒素に対するアンモニアのモル比は、種々の酸化物を一様に除去するために設定することができる。一態様では、複数種のガスを添加して、三フッ化窒素対アンモニアのモル比が少なくとも１：１であるガス混合物を供給することができる。別の態様では、ガス混合物のモル比は、少なくとも約３：１（アンモニア：三フッ化窒素）である。好適には、複数種のガスをチャンバ１００に、５：１（アンモニア：三フッ化窒素）〜３０：１のモル比で導入する。更に好適には、ガス混合物のモル比は、約５：１（アンモニア：三フッ化窒素）〜約１０：１である。ガス混合物のモル比は、約１０：１（アンモニア：三フッ化窒素）〜約２０：１の範囲でもよい。
パージガス又はキャリアガスをエッチングガス混合物に添加してもよい。例えば、アルゴン、ヘリウム、水素、窒素、又はこれらのガスの混合物のようないずれの適切なパージ／キャリアガスも使用することができる。通常、エッチングガス混合物全体は、約０．０５容積％〜約２０容積％のアンモニア及び三フッ化窒素である。残りの部分がキャリアガスである。一実施形態では、反応ガスの前に、まずパージガス又はキャリアガスをチャンバ本体１１２に導入して、チャンバ本体１１２内の圧力を安定させる。
チャンバ本体１１２内の作動圧力は変えることができる。通常、この圧力は、約５００ｍＴｏｒｒ〜約３０Ｔｏｒｒに維持される。好適には、圧力は、約１Ｔｏｒｒ〜約１０Ｔｏｒｒに維持される。更に好適には、チャンバ本体１１２内の作動圧力は、約３Ｔｏｒｒ〜約６Ｔｏｒｒに維持される。
約５〜約６００ワットのＲＦ電力を電極２４０に印加して、ガス供給アセンブリ２２０に含まれる容積部２６１、２６２、及び２６３内でガス混合物のプラズマを励起する。好適には、ＲＦ電力は１００ワット未満である。更に好適には、電力を印加するときの周波数は非常に低く、例えば１００ｋＨｚ未満である。好適には、この周波数は約５０ｋＨｚ〜約９０ｋＨｚの範囲である。
プラズマエネルギーによりアンモニアガス及び三フッ化窒素ガスが解離して反応種を生成し、これらの反応種が混合して、非常に高い反応性を示すフッ化アンモニア（ＮＨ４Ｆ）化合物及び／又はフッ化水素アンモニウム（ＮＨ４Ｆ・ＨＦ）がガス相で形成される。次に、これらの分子を、ガス供給プレート２２５の孔２２５Ａを介してガス供給アセンブリ２２０に流し、処理対象の基板表面と反応させる。一実施形態では、まずキャリアガスをチャンバ１００に導入し、キャリアガスのプラズマを生成し、次に、反応ガス、すなわちアンモニアガス及び三フッ化窒素ガスをプラズマに添加する。
理論に拘束されないが、エッチャントガス、すなわちＮＨ４Ｆ及び／又はＮＨ４Ｆ・ＨＦが酸化シリコン表面と反応して、ヘキサフルオロケイ酸アンモニウム（ＮＨ４）２ＳｉＦ６、ＮＨ３、及びＨ２Ｏ生成物を形成すると考えられる。ＮＨ３及びＨ２Ｏは、処理条件では蒸気であり、チャンバ１００から真空ポンプ１２５により排気される。具体的には、揮発性ガスは、チャンバ１００から真空ポート１３１を通って真空ポンプ１２５に流入する前に、ライナー１３３内に形成された開口部１３５を通って排気流路１２９に流入する。（ＮＨ４）２ＳｉＦ６から成る薄膜が基板表面に残される。この反応メカニズムは以下のように要約することができる。
ＮＦ３＋３ＮＨ３→ＮＨ４Ｆ＋ＮＨ４Ｆ・ＨＦ＋Ｎ２
６ＮＨ４Ｆ＋ＳｉＯ２→（ＮＨ４）２ＳｉＦ６＋２Ｈ２Ｏ＋４ＮＨ３
（ＮＨ４）２ＳｉＦ６＋熱→２ＮＨ３＋２ＨＦ＋ＳｉＦ４
薄膜が基板表面に形成された後、支持部材３１０を、加熱ガス供給プレート２２５に極めて近いアニール位置に上昇させることができる。ガス供給プレート２２５から放出される熱で、（ＮＨ４）２ＳｉＦ６から成る薄膜が分解又は昇華し、揮発性のＳｉＦ４、ＮＨ３、及びＨＦ生成物が形成される。次に、これらの揮発性の生成物を、上述のように、真空ポンプ１２５によりチャンバ１００から排気する。通常、７５℃以上の温度を使用して、薄膜を基板１１０から効果的に昇華させるか、又は除去する。好適には、約１１５℃〜約２００℃のような１００℃以上の温度を使用する。
（ＮＨ４）２ＳｉＦ６から成る薄膜を分解して当該薄膜の揮発性成分を生成するための熱エネルギーをガス供給プレート２２５から循環又は放出させる。上述のように、加熱素子２７０は、ガス供給プレート２２５にじかに接続されており、作動されると供給プレート２２５及び当該供給プレート２２５と熱接触する部品を約７５℃〜２５０℃の温度に加熱する。一態様では、供給プレート２２５は、１００℃〜１５０℃の温度に、例えば約１２０℃に加熱される。
上面に薄膜を有する基板１１０の上面と供給プレート２２５との間の距離は、臨界値ではなく、日常的に得られる経験値である。当業者であれば、下地基板にダメージを与えることなく、効率的かつ効果的に薄膜を蒸発させるために必要な間隔を容易に決定することができる。しかしながら、約０．２５４ｍｍ（１０ミル）〜５．０８ｍｍ（２００ミル）の間隔が効果的であると考えられる。
膜を基板から除去した後、処理チャンバ１００をパージし、排気する。次に、支持アセンブリ３００を搬出入位置に下降させ、基板の吸着を解除し、スリットバルブ開口部１６０を通って基板を搬出することにより、処理済み基板をチャンバ本体１１２から取り出す。
エッチングの間に、２ｓｃｃｍのＮＦ３、１０ｓｃｃｍのＮＨ３、及び２，５００ｓｃｃｍのアルゴンから成るガス混合物を真空チャンバに導入した。ガス混合物のプラズマを、１００ワットの電力を使用して励起した。１，５００ｓｃｃｍのアルゴンをチャンバの下部に供給して底部をパージする。５０ｓｃｃｍのアルゴンを基板支持体の周縁領域近傍に供給して周縁部をパージする。チャンバ圧力は約６Ｔｏｒｒに維持され、基板温度は約２２℃であった。基板を１２０秒間エッチングした。
アニール中、基板と加熱チャンバ蓋との間隔は７５０ミルであり、蓋温度は１２０℃であった。基板を約６０秒間アニールした。約５０オングストローム分の材料を基板表面から除去した。アニールによる影響は観察されなかった。エッチング速度は約０．４６オングストローム／秒（２８Å／分）であった。観察されたエッチング均一性は、５０Åをエッチングする場合に約５％であった。
特に断らない限り、本明細書及び請求項において使用される成分、特性、反応条件などの量を表わす全ての数値は概略値と理解するべきである。これらの概略値は、本発明によって得られるように探求される所望の特性、及び測定誤差に基づいており、少なくとも、報告される有効数字の桁数で且つ通常の丸め演算を適用することにより解釈されるべきである。更に、温度、圧力、間隔、モル比、流量などを含む本明細書において表現される種々の量の全てを更に最適化して、所望のエッチング選択性及びパーティクル除去性能を達成することができる。
シリコンエッチング方法及び装置に関する更に別の記載は、「Oxide Etch with NH3-NF3 Chemistry」と題する米国特許出願公開第２００７／０１２３０５１（代理人整理番号８８０２．Ｐ０２）を参照することができ、この特許出願は、本明細書において参照されることにより本明細書に組み込まれる。
図５Ａ〜５Ｂは、本発明の別の実施形態によるトレンチの断面形状の変形を模式的に示している。
図５Ａに示すように、トレンチ構造５２が基板５０に形成される。トレンチ構造５２は、第１材料を含む第１層５３を貫通するように、かつ第２材料を含む第２層５１に食い込むように形成される。トレンチ構造５２の側壁５２ａは、上部に第１材料を、下部に第２材料を含む。
基板５０をエッチャントに曝すことにより、基板５０を覆うように犠牲層５４を形成して、トレンチ構造５２の上部開口部５２ｂを閉塞する。一実施形態では、エッチャントは、当該エッチャントを第１及び第２材料と反応させ、この第１材料及び第２材料との反応により副生成物を生成することにより、第１材料及び第２材料の両方をエッチングするように調製される。犠牲層５４は、エッチャントと第１材料との反応、及びエッチャントと第２材料との反応により生成される副生成物を含む。
一実施形態では、エッチャントは、第２材料をエッチングするよりもずっと速く第１材料をエッチングする。図５Ａに示すように、エッチャントが第１材料と速く反応し、犠牲層５４が、第１材料を含む上部開口部５２ｂを閉塞するのに対し、エッチャントは第２材料とゆっくりと反応するので、犠牲層５４は、トレンチ構造５２の底面部分に近づくにつれて非常に薄くなる。
一実施形態では、第１材料は酸化シリコンを含み、第２材料は低ｋ材料を含み、エッチャントはアンモニア及び三フッ化窒素から成る混合物を含み、この混合物は、低ｋ材料をエッチングするよりもずっと速く酸化シリコンをエッチングする。
上述のプロセス３０と同様に、エッチャントを基板５０に継続的に流して、犠牲層５４を通り抜けて拡散させることにより、第１材料及び第２材料と更に反応させることができる。したがって、更に多くの量の材料をエッチングすることができる。しかしながら、エッチング速度は側壁５２に沿って下降するにつれて遅くなる。一実施形態では、エッチング時間及び／又はエッチャント流量を変えて、トレンチ幅を理想的に広げることができる。
次に、犠牲層５４を除去すると、図５Ｂに示すように、変形トレンチ断面形状５７が露出する。元のトレンチ断面形状は、図５Ｂの破線で示される。元のトレンチ断面形状と変形トレンチ断面形状５７とを比較すると、相対的に多くの量の材料がトレンチ構造５２の上部から除去されて、上部開口部の幅が広くなっていることが分かる。
一実施形態では、犠牲層５４の形成、エッチングの継続、及び犠牲層５４の除去は、図４の処理チャンバ１００のような同じ処理チャンバ内で行なうことができる。
図５Ｃは、続いてライナー膜５５及び充填材料５６を形成したときの基板５０を模式的に示している。トレンチ断面形状の幅が広がると、ボイドを発生することなくトレンチ構造５２内に充填材料５６を形成することができる。
本明細書においてドライエッチング方法を説明したが、エッチング対象の材料と反応して副生成物を生成することにより作用する全ての適切なエッチャントを、本発明の実施形態に従って使用することができる。
本発明の実施形態は、トレンチ及び／又はビアの断面形状の変形を必要とするあらゆる状況において使用することができる。例えば、本発明の実施形態を使用して、銅又はアルミニウムのような導電材料を堆積させてチップ配線を形成する前に、トレンチ及びビアの断面形状を変形させることができる。本発明の実施形態を使用して、ゲルマニウム−セレン−テルル（ＧＳＴ）を充填して相変化メモリセルを形成する前に、トレンチ及びビアの断面形状を変形させることもできる。本発明の実施形態を使用して、ゲート金属を充填してトランジスタを形成する前に、トレンチ及び／又はビアの断面形状を変形させることもできる。
これまでの記述は、本発明の実施形態に関して行なわれているが、本発明の基本的範囲から逸脱しない範囲で本発明の他の実施形態及び更なる実施形態を想到することができ、本発明の範囲は特許請求の範囲により規定される。

Claims (16)

  1. 基板を処理する方法であって、
    側壁に第１材料を含むトレンチ構造を前記基板に形成する工程と、
    前記トレンチ構造の上部開口部を広げる工程であって、
    前記基板をエッチャントに曝すことにより、前記エッチャントと前記第１材料との反応副生成物からなる犠牲層を形成して前記トレンチ構造の前記上部開口部を閉塞すること、
    前記基板を前記エッチャントに曝し続けることにより、前記エッチャントの活性種を、前記犠牲層を通って前記犠牲層の上面から拡散させ、前記犠牲層下の前記第１材料と更に反応させることと、
    前記犠牲層を前記基板から除去することと
    を含む、上部開口部を広げる工程と、
    第２材料を堆積させて、前記トレンチ構造に充填する工程と
    を含む方法。
  2. 前記犠牲層を形成することが、
    前記副生成物で前記上部開口部を閉塞することができる前記エッチャントと前記第１材料との間の反応速度を決定することと、
    前記エッチャントを第１流量で流して、前記上部開口部を閉塞することができる反応速度を得ることと
    を含む、請求項１に記載の方法。
  3. 前記上部開口部を広げる工程が、更に、前記エッチャントの１以上の処理ガスの流量を調整して、前記第１材料と前記エッチャントとの反応速度を調整することを含み、
    大きな反応速度は、トレンチ構造の上部とトレンチ構造の下部との間の除去率の大きな比と、大きな拡幅量と、に相当する、請求項１に記載の方法。
  4. 前記第１材料が、窒化シリコン、酸化シリコン、及びこれらの材料の組み合わせのうちの１つを含み、
    前記エッチャントが、三フッ化窒素（ＮＦ３）及びアンモニア（ＮＨ３）の混合物、三フッ化窒素（ＮＦ３）及び水素（Ｈ２）の混合物、三フッ化窒素（ＮＦ３）、水素（Ｈ２）、及び窒素（Ｎ２）の混合物、三フッ化窒素（ＮＦ３）及びフッ化水素（ＨＦ）の混合物のうちの１つ、又は他の同様のフッ素、窒素、及び水素を含むソースガスのうちの１つを含む、請求項１に記載の方法。
  5. 前記第２材料が、配線用導電材料、相変化メモリセルに充填されるゲルマニウム−セレン−テルル（ＧＳＴ）、及び金属ゲートに充填されるゲート金属のうちの１つを含む、請求項４に記載の方法。
  6. 基板を処理する方法であって、
    トレンチ構造を有する前記基板を処理チャンバ内に配置する工程であって、前記トレンチ構造の側壁が第１材料を含む工程と、
    第１処理ガスを前記処理チャンバに流して犠牲層を形成することで、前記トレンチ構造の上部開口部を閉塞する工程と、
    前記上部開口部を閉塞した後、前記第１処理ガスを流し続け、前記第１処理ガスの活性種を、前記犠牲層を通って前記犠牲層の上面から拡散させ、前記第１材料と反応させる工程と、
    前記基板をアニールして前記犠牲層を前記トレンチ構造から除去する工程と
    を含む方法。
  7. 前記第１処理ガスと前記第１材料との間の反応による副生成物により形成される犠牲層で前記トレンチ構造の前記上部開口部を閉塞できる前記第１処理ガスと前記第１材料との間の反応速度を決定する工程を更に含み、
    前記第１処理ガスが、前記第１材料と反応して前記副生成物を生成することにより前記第１材料を除去するように調製される、請求項６に記載の方法。
  8. 前記反応速度を決定する工程が、前記第１処理ガスの流量を決定することを含み、
    前記流量が大きいときは、反応速度が大きくなり、かつ、トレンチ構造の上部とトレンチ構造の下部との間の除去率の比が大きくなり、結果、前記犠牲層を除去した後の上部開口部の幅が広がり、
    前記流量が小さいときは、反応速度が小さくなり、かつ、トレンチ構造の上部とトレンチ構造の下部との間の除去率の比が小さくなり、結果、前記犠牲層を除去した後の上部開口部の幅が狭くなる、請求項７に記載の方法。
  9. 前記第１処理ガスが、三フッ化窒素（ＮＦ３）及びアンモニア（ＮＨ３）の混合物、三フッ化窒素（ＮＦ３）及び水素（Ｈ２）の混合物、三フッ化窒素（ＮＦ３）、水素（Ｈ２）、及び窒素（Ｎ２）の混合物、三フッ化窒素（ＮＦ３）及びフッ化水素（ＨＦ）の混合物、他の同様のフッ素、窒素、及び水素を含むソースガスのうちの１つを含む、請求項８に記載の方法。
  10. 基板を処理する方法であって、
    側壁に第１材料を含むトレンチ構造を前記基板に形成する工程と、
    基板をエッチャントに曝すことにより、エッチャントと第１材料との反応副生成物からなる犠牲層を形成してトレンチ構造の上部開口部を閉塞する工程と、
    基板をエッチャントに曝し続けることにより、前記エッチャントの活性種を、前記犠牲層を通って前記犠牲層の上面から拡散させ、前記犠牲層下の第１材料と更に反応させる工程と、
    犠牲層を基板から除去する工程と
    を含む方法。
  11. 前記エッチャントが、前記第１材料と反応して前記副生成物を生成することにより、前記第１材料を除去するように調製される、請求項１０に記載の方法。
  12. 前記犠牲層を形成する工程が、前記エッチャントを第１流量で流して、前記副生成物で前記上部開口部を閉塞することを含む、請求項１１に記載の方法。
  13. 前記犠牲層を形成する工程が、前記第１流量を調整して、前記トレンチ構造の上部開口部近傍のエッチング速度と前記トレンチ構造の下部近傍のエッチング速度との間の比を調整することを含む、請求項１２に記載の方法。
  14. 前記エッチャントが第１処理ガスと第２処理ガスとを含み、第１流量を調整することが、前記第１処理ガスの流量を調整することを含む、請求項１３に記載の方法。
  15. 前記第１材料が、酸化シリコン、窒化シリコン、及びこれらの材料の組み合わせのうちの１つを含み、前記エッチャントが、フッ素、窒素、及び水素を含むソースガスを含む、請求項１２に記載の方法。
  16. 前記犠牲層を形成する工程が、前記エッチャントから発生したプラズマに前記基板を曝すことを含む、請求項１２に記載の方法。
JP2011537631A 2008-11-24 2009-11-19 トレンチ及びビアの断面形状を変形させる方法及び装置 Expired - Fee Related JP5319782B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US11753108P 2008-11-24 2008-11-24
US61/117,531 2008-11-24
US12/620,799 2009-11-18
US12/620,799 US7994002B2 (en) 2008-11-24 2009-11-18 Method and apparatus for trench and via profile modification
PCT/US2009/065208 WO2010059868A2 (en) 2008-11-24 2009-11-19 Method and apparatus for trench and via profile modification

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013144230A Division JP5518239B2 (ja) 2008-11-24 2013-07-10 トレンチ及びビアの断面形状を変形させる方法及び装置

Publications (3)

Publication Number Publication Date
JP2012510164A JP2012510164A (ja) 2012-04-26
JP2012510164A5 JP2012510164A5 (ja) 2013-07-04
JP5319782B2 true JP5319782B2 (ja) 2013-10-16

Family

ID=42196677

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2011537631A Expired - Fee Related JP5319782B2 (ja) 2008-11-24 2009-11-19 トレンチ及びビアの断面形状を変形させる方法及び装置
JP2013144230A Expired - Fee Related JP5518239B2 (ja) 2008-11-24 2013-07-10 トレンチ及びビアの断面形状を変形させる方法及び装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2013144230A Expired - Fee Related JP5518239B2 (ja) 2008-11-24 2013-07-10 トレンチ及びビアの断面形状を変形させる方法及び装置

Country Status (6)

Country Link
US (2) US7994002B2 (ja)
JP (2) JP5319782B2 (ja)
KR (1) KR101148252B1 (ja)
CN (2) CN103824746B (ja)
TW (1) TWI413179B (ja)
WO (1) WO2010059868A2 (ja)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110180905A1 (en) * 2008-06-10 2011-07-28 Advanced Technology Materials, Inc. GeSbTe MATERIAL INCLUDING SUPERFLOW LAYER(S), AND USE OF Ge TO PREVENT INTERACTION OF Te FROM SbXTeY AND GeXTeY RESULTING IN HIGH Te CONTENT AND FILM CRYSTALLINITY
US7994002B2 (en) * 2008-11-24 2011-08-09 Applied Materials, Inc. Method and apparatus for trench and via profile modification
US9257274B2 (en) 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
JP5703590B2 (ja) * 2010-05-10 2015-04-22 富士通セミコンダクター株式会社 半導体装置の製造方法
GB2487716B (en) 2011-01-24 2015-06-03 Memsstar Ltd Vapour Etch of Silicon Dioxide with Improved Selectivity
US8334198B2 (en) * 2011-04-12 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a plurality of gate structures
CN102800577B (zh) * 2011-05-26 2015-07-08 中芯国际集成电路制造(上海)有限公司 金属栅极及mos晶体管的形成方法
US8815734B2 (en) 2011-11-07 2014-08-26 International Business Machines Corporation Use of gas cluster ion beam to reduce metal void formation in interconnect structures
CN102709188A (zh) * 2012-05-22 2012-10-03 上海华力微电子有限公司 一种改善侧墙氮化硅不同区域的厚度均匀性的方法
CN102709173A (zh) * 2012-05-22 2012-10-03 上海华力微电子有限公司 一种改善侧墙氮化硅不同区域的厚度均匀性的方法
JP2015012243A (ja) * 2013-07-01 2015-01-19 東京エレクトロン株式会社 被処理体の処理方法
CN104425710B (zh) * 2013-08-20 2017-05-17 中芯国际集成电路制造(上海)有限公司 相变存储器及其形成方法
US8980758B1 (en) * 2013-09-17 2015-03-17 Applied Materials, Inc. Methods for etching an etching stop layer utilizing a cyclical etching process
JP6405958B2 (ja) * 2013-12-26 2018-10-17 東京エレクトロン株式会社 エッチング方法、記憶媒体及びエッチング装置
CN106460148B (zh) * 2014-06-23 2018-12-04 应用材料公司 在通孔或沟槽中沉积层的方法以及由此获得的产品
CN105742231B (zh) * 2014-12-11 2020-04-24 中国科学院微电子研究所 形成纳米线阵列的方法
CN106033714A (zh) * 2015-03-10 2016-10-19 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9502303B2 (en) * 2015-04-09 2016-11-22 United Microelectronics Corp. Method for manufacturing semiconductor device with a barrier layer having overhung portions
JP6946320B2 (ja) * 2016-03-13 2021-10-06 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ スペーサ用の窒化ケイ素膜の選択的堆積
US10229832B2 (en) * 2016-09-22 2019-03-12 Varian Semiconductor Equipment Associates, Inc. Techniques for forming patterned features using directional ions
CN107611007A (zh) * 2017-08-24 2018-01-19 长江存储科技有限责任公司 一种深沟槽的预清洗方法及3d nand制备工艺
US10269559B2 (en) * 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
US10170300B1 (en) * 2017-11-30 2019-01-01 Tokyo Electron Limited Protective film forming method
DE102019126809B4 (de) 2018-11-30 2025-02-13 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zur herstellung einer halbleiteranordnung
US11195759B2 (en) * 2018-11-30 2021-12-07 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method for making
JP7346218B2 (ja) 2018-12-06 2023-09-19 東京エレクトロン株式会社 エッチング処理方法及び基板処理装置
CN109545963B (zh) * 2018-12-12 2022-09-30 北京时代全芯存储技术股份有限公司 制造相变化记忆体的方法
CN109706066B (zh) * 2018-12-29 2022-08-26 赛纳生物科技(北京)有限公司 基因测序芯片微坑表面修饰方法
SG11202111962QA (en) 2019-05-01 2021-11-29 Lam Res Corp Modulated atomic layer deposition
JP2022534793A (ja) 2019-06-07 2022-08-03 ラム リサーチ コーポレーション 原子層堆積時における膜特性の原位置制御
KR20220042442A (ko) 2019-08-06 2022-04-05 램 리써치 코포레이션 실리콘-함유 막들의 열적 원자 층 증착 (thermal atomic layer deposition)
WO2021150625A1 (en) * 2020-01-23 2021-07-29 Applied Materials, Inc. Method of cleaning a structure and method of depositiing a capping layer in a structure
US12598930B2 (en) 2020-07-23 2026-04-07 Lam Research Corporation Conformal thermal CVD with controlled film properties and high deposition rate
CN115735261A (zh) 2020-07-28 2023-03-03 朗姆研究公司 含硅膜中的杂质减量
KR20220041358A (ko) 2020-09-25 2022-04-01 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US12473633B2 (en) 2021-07-09 2025-11-18 Lam Research Corporation Plasma enhanced atomic layer deposition of silicon-containing films
CN113506771B (zh) * 2021-07-23 2022-12-09 长江存储科技有限责任公司 半导体结构的制作方法以及半导体结构
US20230136499A1 (en) * 2021-10-31 2023-05-04 Applied Materials, Inc. Selective Passivation Of Damaged Nitride
US20250379059A1 (en) * 2024-06-10 2025-12-11 Applied Materials, Inc. Method of bottom reaction efficiency modulation for ald and ale

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4784720A (en) * 1985-05-03 1988-11-15 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
US4807016A (en) * 1985-07-15 1989-02-21 Texas Instruments Incorporated Dry etch of phosphosilicate glass with selectivity to undoped oxide
DE3613181C2 (de) * 1986-04-18 1995-09-07 Siemens Ag Verfahren zum Erzeugen von Gräben mit einstellbarer Steilheit der Grabenwände in aus Silizium bestehenden Halbleitersubstraten
EP0286306B1 (en) * 1987-04-03 1993-10-06 Fujitsu Limited Method and apparatus for vapor deposition of diamond
US5030319A (en) * 1988-12-27 1991-07-09 Kabushiki Kaisha Toshiba Method of oxide etching with condensed plasma reaction product
US5118384A (en) * 1990-04-03 1992-06-02 International Business Machines Corporation Reactive ion etching buffer mask
US5578130A (en) * 1990-12-12 1996-11-26 Semiconductor Energy Laboratory Co., Ltd. Apparatus and method for depositing a film
US5282925A (en) * 1992-11-09 1994-02-01 International Business Machines Corporation Device and method for accurate etching and removal of thin film
US5505816A (en) * 1993-12-16 1996-04-09 International Business Machines Corporation Etching of silicon dioxide selectively to silicon nitride and polysilicon
US5846375A (en) * 1996-09-26 1998-12-08 Micron Technology, Inc. Area specific temperature control for electrode plates and chucks used in semiconductor processing equipment
TW304293B (en) * 1996-11-18 1997-05-01 United Microelectronics Corp Manufacturing method for shallow trench isolation
US6054377A (en) * 1997-05-19 2000-04-25 Motorola, Inc. Method for forming an inlaid via in a semiconductor device
US6706334B1 (en) * 1997-06-04 2004-03-16 Tokyo Electron Limited Processing method and apparatus for removing oxide film
US6232233B1 (en) * 1997-09-30 2001-05-15 Siemens Aktiengesellschaft Methods for performing planarization and recess etches and apparatus therefor
US6635185B2 (en) * 1997-12-31 2003-10-21 Alliedsignal Inc. Method of etching and cleaning using fluorinated carbonyl compounds
US6127237A (en) * 1998-03-04 2000-10-03 Kabushiki Kaisha Toshiba Etching end point detecting method based on junction current measurement and etching apparatus
JP3178412B2 (ja) * 1998-04-27 2001-06-18 日本電気株式会社 トレンチ・アイソレーション構造の形成方法
JP4124543B2 (ja) 1998-11-11 2008-07-23 東京エレクトロン株式会社 表面処理方法及びその装置
JP4057198B2 (ja) 1999-08-13 2008-03-05 東京エレクトロン株式会社 処理装置及び処理方法
US6318384B1 (en) * 1999-09-24 2001-11-20 Applied Materials, Inc. Self cleaning method of forming deep trenches in silicon substrates
EP1099776A1 (en) 1999-11-09 2001-05-16 Applied Materials, Inc. Plasma cleaning step in a salicide process
US6335261B1 (en) * 2000-05-31 2002-01-01 International Business Machines Corporation Directional CVD process with optimized etchback
US6271147B1 (en) * 2000-08-18 2001-08-07 Vanguard International Semiconductor Corporation Methods of forming trench isolation regions using spin-on material
US6372657B1 (en) * 2000-08-31 2002-04-16 Micron Technology, Inc. Method for selective etching of oxides
US6448537B1 (en) * 2000-12-11 2002-09-10 Eric Anton Nering Single-wafer process chamber thermal convection processes
US6583053B2 (en) * 2001-03-23 2003-06-24 Texas Instruments Incorporated Use of a sacrificial layer to facilitate metallization for small features
US6670278B2 (en) * 2001-03-30 2003-12-30 Lam Research Corporation Method of plasma etching of silicon carbide
US6506291B2 (en) * 2001-06-14 2003-01-14 Applied Materials, Inc. Substrate support with multilevel heat transfer mechanism
US7138649B2 (en) * 2001-08-09 2006-11-21 Amberwave Systems Corporation Dual-channel CMOS transistors with differentially strained channels
US7115516B2 (en) * 2001-10-09 2006-10-03 Applied Materials, Inc. Method of depositing a material layer
JP3954833B2 (ja) 2001-10-19 2007-08-08 株式会社アルバック バッチ式真空処理装置
TWI301644B (en) * 2001-12-13 2008-10-01 Applied Materials Inc Self-aligned contact etch with high sensitivity to nitride shoulder
US7256370B2 (en) * 2002-03-15 2007-08-14 Steed Technology, Inc. Vacuum thermal annealer
US6500728B1 (en) * 2002-05-24 2002-12-31 Taiwan Semiconductor Manufacturing Company Shallow trench isolation (STI) module to improve contact etch process window
US6960781B2 (en) * 2003-03-07 2005-11-01 Amberwave Systems Corporation Shallow trench isolation process
US20040256353A1 (en) * 2003-04-24 2004-12-23 Tokyo Electron Limited Method and system for deep trench silicon etch
US20050079729A1 (en) * 2003-10-08 2005-04-14 Woo-Sung Jang High density plasma oxide film deposition apparatus having a guide ring and a semiconductor device manufacturing method using the same
US20050230350A1 (en) * 2004-02-26 2005-10-20 Applied Materials, Inc. In-situ dry clean chamber for front end of line fabrication
US20070123051A1 (en) * 2004-02-26 2007-05-31 Reza Arghavani Oxide etch with nh4-nf3 chemistry
US7780793B2 (en) * 2004-02-26 2010-08-24 Applied Materials, Inc. Passivation layer formation by plasma clean process to reduce native oxide growth
US7049200B2 (en) * 2004-05-25 2006-05-23 Applied Materials Inc. Method for forming a low thermal budget spacer
KR100593740B1 (ko) 2004-09-16 2006-06-28 삼성전자주식회사 반도체 자연산화막 제거방법
US20060130971A1 (en) * 2004-12-21 2006-06-22 Applied Materials, Inc. Apparatus for generating plasma by RF power
JP4475136B2 (ja) 2005-02-18 2010-06-09 東京エレクトロン株式会社 処理システム、前処理装置及び記憶媒体
US20070087573A1 (en) * 2005-10-19 2007-04-19 Yi-Yiing Chiang Pre-treatment method for physical vapor deposition of metal layer and method of forming metal silicide layer
JP2009094307A (ja) * 2007-10-10 2009-04-30 Tokyo Electron Ltd エッチング方法及び記録媒体
US7994002B2 (en) * 2008-11-24 2011-08-09 Applied Materials, Inc. Method and apparatus for trench and via profile modification

Also Published As

Publication number Publication date
KR101148252B1 (ko) 2012-05-21
CN102224573A (zh) 2011-10-19
US20100129958A1 (en) 2010-05-27
JP2012510164A (ja) 2012-04-26
US7994002B2 (en) 2011-08-09
WO2010059868A3 (en) 2010-08-19
CN103824746B (zh) 2017-03-01
JP2013258408A (ja) 2013-12-26
US20110294258A1 (en) 2011-12-01
CN103824746A (zh) 2014-05-28
CN102224573B (zh) 2014-03-19
KR20110097884A (ko) 2011-08-31
TW201027619A (en) 2010-07-16
JP5518239B2 (ja) 2014-06-11
US8268684B2 (en) 2012-09-18
WO2010059868A2 (en) 2010-05-27
TWI413179B (zh) 2013-10-21

Similar Documents

Publication Publication Date Title
JP5319782B2 (ja) トレンチ及びビアの断面形状を変形させる方法及び装置
TWI520216B (zh) 以氨與三氟化氮蝕刻氧化物
US10199215B2 (en) Apparatus and method for selective deposition
US8951913B2 (en) Method for removing native oxide and associated residue from a substrate
US9093390B2 (en) Conformal oxide dry etch
KR101931134B1 (ko) 2개의 스테이지들에서의 균일한 건식 에칭
US9202745B2 (en) Directional SiO2 etch using low-temperature etchant deposition and plasma post-treatment
CN101903984B (zh) 利用等离子体清洁处理形成钝化层以降低自然氧化物生长的方法
US20060130971A1 (en) Apparatus for generating plasma by RF power
US20080044593A1 (en) Method of forming a material layer
JP2024509747A (ja) 高アスペクト比プラズマエッチングのための金属系ライナー保護
US20140011339A1 (en) Method for removing native oxide and residue from a germanium or iii-v group containing surface
TW200525611A (en) Chamber cleaning method
US20140094036A1 (en) Directional sio2 etch using low-temperature etchant deposition and plasma post-treatment
US20240379343A1 (en) Mitigation of first wafer effect
WO2025182824A1 (ja) 基板処理方法及び基板処理装置
JP2001102345A (ja) 表面処理方法および装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121127

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20121127

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20130115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130122

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130417

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130426

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20130520

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130611

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130711

R150 Certificate of patent or registration of utility model

Ref document number: 5319782

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees