JP5376789B2 - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法 - Google Patents

不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法 Download PDF

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Description

本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法に関する。
小型化かつ大容量の不揮発性半導体記憶装置の需要が増えている。この小型化と大容量化とを実現するために、メモリセルトランジスタなどの半導体記憶素子を３次元に配置した装置が提案されている（例えば、特許文献１〜３，非特許文献１参照。）。
特開２００３−０７８０４４号公報 米国特許第５，５９９，７２４号公報 米国特許第５，７０７，８８５号公報 Ｍａｓｕｏｋａ ｅｔ ａｌ．， "Ｎｏｖｅｌ Ｕｌｔｒａｈｉｇｈ−Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｗｉｔｈ ａ Ｓｔａｃｋｅｄ−Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ （Ｓ−ＳＧＴ） Ｓｔｒｕｃｔｕｒｅｄ Ｃｅｌｌ"， ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ， ＶＯＬ． ５０， ＮＯ４， ｐｐ９４５−９５１， Ａｐｒｉｌ ２００３
半導体で形成されるメモリ素子を３次元に配置した積層の不良発生箇所の特定を容易にする不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法を提供する。
本発明の一実施形態に係る不揮発性半導体記憶装置は、基板層と、前記基板層の上に交互に積層された複数の導電体層及び複数の絶縁層を有し、前記複数の導電体層又は前記複数の絶縁層のうち少なくとも一層が他の前記複数の導電体層又は前記複数の絶縁層とは物理的性質が異なる層である積層部と、前記積層部の上面から前記基板層に到達する複数のメモリプラグホールによって露出された前記導電体層及び前記絶縁層の表面に形成された半導体層と、前記半導体層と前記導電体層の交点に形成された電気的に書き換え可能な複数のメモリ素子であって、前記複数のメモリ素子はそれぞれ制御電極を有し、前記制御電極それぞれが前記複数の導電体層にそれぞれ接続されている複数のメモリ素子を有するメモリストリングと、を有する。
また、本発明の一実施形態に係る不揮発性半導体記憶装置は、基板層と、前記基板層の上に交互に積層された複数の導電体層及び複数の絶縁層を有し、前記複数の導電体層のうち少なくとも一層が他の前記複数の導電体層の厚さより大きいマーカ層である積層部と、前記積層部の上面から前記基板層に到達する複数のメモリプラグホールによって露出された前記導電体層及び前記絶縁層の表面に形成された半導体層と、前記半導体層と前記導電体層の交点に形成された電気的に書き換え可能な複数のメモリ素子であって、前記複数のメモリ素子はそれぞれ制御電極を有し、前記制御電極それぞれが前記複数の導電体層にそれぞれ接続されている複数のメモリ素子を有するメモリストリングと、前記メモリストリングの端部に配置された第１及び第２の選択トランジスタと、前記マーカ層と前記半導体層の交点に形成された第３の選択トランジスタとを有し、前記メモリストリングは、前記第１トランジスタと前記第２トランジスタとに接続される端部を有しており、前記第１の選択トランジスタをカットオフ状態とし、前記第２の選択トランジスタと前記第３の選択トランジスタをオン状態として、前記メモリストリングに電荷を充電した後、前記第３の選択トランジスタをカットオフ状態にし、前記第３の選択トランジスタと第２の選択トランジスタとの間のメモリ素子にデータ書き込みを行う、ことを特徴とする不揮発性半導体記憶装置の制御方法が使用できる。
本発明の一実施形態によれば、不良が発生した積層の特定を容易にすることができる不揮発性半導体記憶装置が提供できる。
以下、本発明の実施形態について、図面を参照しながら説明を行う。なお、本発明は、以下の実施形態に限定されることはなく、発明の要旨を逸脱しない範囲において、種々の態様にて実施することができる。また、各実施形態において、同様の構成については同じ符号を付し、改めて説明しない場合がある。
（実施形態１）
図１は、本発明の実施形態１に係る不揮発性半導体記憶装置１００の概略構成図を示す。本発明の実施形態１に係る不揮発性半導体記憶装置１００は、メモリ素子領域２、ワード線駆動回路３、ソース側選択ゲート線（ＳＧＳ）駆動回路４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路５等を備えている。メモリ素子領域２には、半導体基板の主平面と垂直な方向に複数積層されたワード線ＷＬ７と、このワード線ＷＬ７を積層部の上面から前記半導体基板に到達する複数の半導体層（後述の図２の符号３０１〜３０４参照。）が形成されている。メモリ素子領域２の構成については後述する。
ソース側選択ゲート線（ＳＧＳ）は、積層部の最下層の導電体層として配置される。このソース側選択ゲート線（ＳＧＳ）と半導体層との交点にゲート絶縁膜が形成される。この結果、ソース側選択ゲート線（ＳＧＳ）をゲート電極とする、第１の選択トランジスタが形成される。それに対して、ドレイン側選択ゲート線（ＳＧＤ）は、積層部の最上層の導電体層として配置される。このドレイン側選択ゲート線（ＳＧＤ）と半導体層との交点にゲート絶縁膜が形成される。この結果、ドレイン側選択ゲート線（ＳＧＤ）をゲート電極とする第２の選択トランジスタが形成される。
ワード線ＷＬのそれぞれは、第２のワード線引き出し線７ｂのそれぞれと接続するために、ワード線ＷＬの端部において階段状の形状を構成している。その階段状の形状の部分にコンタクトホールが形成され、その内部に第1のワード線引き出し線７ａとなるコンタクトが形成されている。そして、第２のワード線引き出し線７ｂは、第３のワード線引き出し線７ｃに接続され、第３のワード線引き出し線７ｃはワード線駆動回路３に接続される。
なお、図１では、ワード線ＷＬ７は、４層となっている。本発明は４層に限定されない。８層、１６層、３２層、６４層としてもよい。もちろん、２のべき乗の層の数に限定されず、層の数は、メルセンヌ数、素数、完全数、奇数などであってもよい。
図２に、図１のメモリ素子領域２のワード線ＷＬ７の層の数を１６とした場合のＡ−Ａ線に沿った断面図を示す。図１では図示が省略されているが、積層したワード線ＷＬ７を構成する板状の導電体層２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９、２１０、２１１、２１２、２１３、２１４、２１５、２１６及び２１７とそれぞれの間の層として、板状の絶縁層２１８、２１９、２２０、２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８、２２９、２３０、２３１、２３２及び２３３とが交互に形成されている。すなわち、メモリ素子領域２は、これらの導電体層と絶縁層が交互に積層された積層構造を有している。そして、この積層構造の上部から前記基板層に到達し、導電体層及び絶縁層の表面を露出する複数のメモリプラグホールが形成される。このメモリプラグホールの中に半導体層３０１〜３０４が埋め込まれている。すなわち、半導体層３０１〜３０４は、導電体層及び絶縁層の表面に連続して形成されているといえる。そして、この半導体層と前記導電体層との交点に半導体素子が形成されている。これらの半導体素子は、電気的に書き換え可能なメモリ素子として動作する。
なお、便宜上、基板層２０１は、図１におけるメモリ素子領域２のうち、ソース側選択ゲート線ＳＧＳを構成する層の上層の絶縁層以下の部分を構成する。言い換えれば、最下層のワード線の直接の下層以下の部分を構成する。図１では、ワード線ＷＬ７となる積層する導電体層は４層であるが、上述のように、図２では、導電体層の層数は１６となっている。本発明では、導電体層の層数は限定されることなく、３２、６４など、任意の数とすることができる。
メモリプラグホールの中に埋め込まれている半導体層は、上述したように、メモリ素子を構成する。半導体層の外側から中心に向かって、ゲート絶縁膜、電荷蓄積層として働くポリシリコン、電極間絶縁膜、メモリ素子の書き込み等を制御する制御電極の順に積層されている。電極間絶縁膜は導電体層と接している。例えば、導電体層がポリシリコンで形成されている場合には、ゲート絶縁膜は、シリコン酸化膜となる。電極間絶縁膜は、酸化珪素膜、窒化珪素膜、酸化珪素膜を順に堆積したＯＮＯ層であってもよい。そして、それぞれの制御電極はそれぞれの導電体層に電気的に接続されており、この導電体層に電圧を加えることにより、メモリ素子のデータ書き込み、読み出しなどを制御する。すなわち導電体層は、それぞれのメモリ素子のためのワード線ＷＬ７を構成している。
なお、本発明の不揮発性半導体記憶装置は、ＯＮＯ層などを用いたメモリセルトランジスタをメモリ素子とした装置に限定されるものではない。例えば、カルコゲナイド（ＧｅＳｂＴｅ）などの膜が、相の違い、すなわち結晶か非晶質であるかの違い、により異なる電気抵抗を有する現象を用いてデータを記憶する相変化型メモリセルを用いた装置であってもよい。また、強誘電体薄膜材料を用いた記憶素子をメモリ素子とした装置であってもよい。
図３は、図２の例えば領域Ａの半導体層とその周囲の導電体層の概略構成図である。図３では、絶縁層は図示が省略されている。ここで、一つの半導体層で構成されるメモリ素子の一群を、「メモリストリング」と称することにする。すると、図３には、ＭＴｒ０１からＭＴｒ１６の１６個のメモリセルトランジスタから構成されているメモリストリングが示されている。それぞれのメモリセルトランジスタは、半導体層とそれぞれの導電体層の交点に形成されている。ここに「交点」とは、半導体層が導電体層と接する領域をいう。ここで、半導体層は、ほぼ円柱形状をして表現がされているが、これに限定されることはない。例えば、中央部に筒状の空洞があっても良く、その空洞に絶縁物質などが埋め込まれていてもよい。また、円柱でなくても、角柱などの形状であってもよい。
図４は、図３に示すメモリストリングの等価回路図を示す。図４に示されるようにメモリセルトランジスタＭＴｒ０１からＭＴｒ１６までが半導体層により直列に接続され、それぞれの制御ゲートがＷＬ０１からＷＬ１６に接続される。ＷＬ０１からＷＬ１６は、それぞれ導電体層２０２から２１７に対応することになる。端子１０１７，１０１８に選択ゲートトランジスタが接続される。端子１０１７に接続された選択ゲートトランジスタがソース側選択ゲート線駆動回路４に接続され、端子１０１８に接続された選択ゲートトランジスタがドレイン側選択ゲート線駆動回路５に接続される。
図５は、基板２１０に形成され共通ソース線ＣＥＬＳＲＣに接続された選択ゲートトランジスタと、半導体層３０１〜３０４により形成されるメモリストリングと、絶縁層２３３の上面層に形成され、ビット線ＢＬ１〜ＢＬ４に接続された選択ゲートトランジスタとによる等価回路を示す。図５により、本実施形態に係る不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリ装置として動作可能であることがわかる。
本願の発明者は、この絶縁層又は／及び導電体層の１又は複数を、他の絶縁層又は／及び他の導電体層と材質や層の厚さなどの物理的な性質を変えることにより、特有な技術的効果が発生することを見いだした。以下、図２など参照し、その特有な技術的効果などを中心に説明する。
図２において、導電体層２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９、２１０、２１１、２１２、２１３、２１４、２１５、２１６及び２１７は、例えば、おおよそ３０ナノメートルの厚さのポリシリコンにより形成される。他の材料としては、ｐ型アモルファスシリコン、シリサイド化合物などがある。また、不揮発性半導体記憶装置の大規模化による導電体層の面積の増大による電気抵抗の増加に対応するために、導電性の高い金属層を有する導電体層が形成されていてもよい。メモリ素子がメモリセルトランジスタである場合には、導電体層は、メモリセルトランジスタのワード線を構成する。また、工程の簡略化に伴い、この導電体層がワード線に加え、メモリセルトランジスタの制御ゲートを同時に構成していてもよい。このため、導電体層の厚さや材質などの物理的な性質は、メモリ素子の特性を左右し得る。この点から、導電体層２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９、２１０、２１１、２１２、２１３、２１４、２１５、２１６及び２１７は、同一の物理的な性質を有することが好ましい。例えば、同じ材料、同じ厚さなどになっていることが好ましい。
ただし、これらの導電体層として同じ材料を用い、同じ厚さとなることは必須ではない。例えば、メモリ素子の特性が同じになるように、材料、層の厚さなどを調整することにより、異なる材料、異なる厚さとすることが可能となる。さらには、工程のばらつきが存在するため全ての絶縁層が同じ厚さになるわけでもない。この工程のばらつきは、通常±１０％程度である。また、導電体層に形成される素子は、全てがメモリ素子とは限定されない。導電体層の材料、層の厚さなどを変更することにより、他の実施形態で説明されるように、メモリ素子とは異なる働きをする素子が形成されていてもよい。
絶縁層２１８、２１９、２２０、２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８、２２９、２３０、２３１、２３２及び２３３は、例えば、導電体層と同じおよそ３０ナノメートルの厚さの層である。これら絶縁層も、工程のバラツキにより、全てが同じ厚さになるとは限らない。この工程のバラツキは、通常±１０％程度である。また、最上位の層である絶縁層２２３は、保護面を有しているなど、絶縁層２１８、２１９、２２０、２２１、２２２、２２３、２２４、２２６、２２７、２２８、２２９、２３０、２３１及び２３２と材料、構造が異なっていてもよい。例えば、絶縁層２２３の膜厚が大きくなっていてもよい。また、絶縁層２２３の材料としては、ＳｉＯ２、ＡｌＯｘ、ＳｉＮ、ＳｉＯＮなどが用いられる。
ここで、本発明の本実施形態では、絶縁層２２５と、その他の絶縁層２１８、２１９，２２０、２２１、２２２、２２３、２２４、２２６、２２７、２２８、２２９、２３０、２３１、２３２及び２３３とでは、材料が異なるように構成されている。以下、絶縁層２２５を「マーカ絶縁層２２５」と称する。
このマーカ絶縁層２２５とその他の絶縁層２１８等との区別は、ＳＥＭ（走査型電子顕微鏡）又はＴＥＭ（透過型電子顕微鏡）を用いた観測により、反射、透過する電子波の違いによるコントラストなどにより、識別することが可能である。また、ＸＰＳ（Ｘ線光電子分光法）、ＥＤＸ（エネルギー分散型蛍光Ｘ線分析法）、ＡＥＳ（オージェ電子分光法）、ＲＢＳ（ラザフォード後方散乱分析法）、ＳＩＭＳ（二次イオン質量分析法）によって詳細に区別することもできる。また、マーカ絶縁層２２５と導電体層２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９、２１０、２１１、２１２、２１３、２１４、２１５、２１６及び２１７と、が上述した方法などにより区別できるようになっていてもよい。
例えば、絶縁層をシリコン酸化膜とし、マーカ絶縁層をシリコン窒化膜、Ａｌ２Ｏ３またはＳｉＯ２に炭素をドープしたＳｉＯＣやＳｉＯＣＨベースのポーラス低誘電率膜に代表されるＬｏｗ−ｋ膜にしてもよい。
なお、図２では、マーカ絶縁膜２２５は、絶縁層と導電体層との積層のおよそ中間に位置している。もちろん、マーカ絶縁層２２５の位置は、およそ中間に限定されるものではない。また、マーカ絶縁膜２２５は、他の絶縁層２２６等の間に挟まれていてもよい。例えば、下あるいは上から順に、絶縁膜、マーカ絶縁膜、絶縁膜と堆積されていてもよい。特にマーカ絶縁層２２５として、電子トラップが多い絶縁膜が用いられる場合には、電子トラップの少ない絶縁膜で挟み込むことにより導電体層に形成されるメモリ素子の特性変動を防ぐことができる。
一つの絶縁層の材料を他の絶縁層の材料と変え、あるいは、一つの導電体層の材料を他の導電体層の材料と変えることにより、積層の断面をＴＥＭ又はＳＥＭを用い、必要であれば、ＥＤＸなどを組み合わせることにより、他の絶縁層又は導電体層と材料を変えた絶縁層又は導電体層を容易に特定することができる。多数の層が積層された場合には、視野の範囲などの制限により、ＴＥＭ、ＳＥＭによって積層部の全体を一度に見ることが困難である。このため、絶縁破壊などが生じた絶縁層が観察された場合、それが最上層あるいは最下層から何層目であるかを特定するために、層数を正確に数えるのは困難となる。しかし、本実施例のように、他の絶縁層又は導電体層と区別できる層があれば、その区別できる層を基準として層数を数えることにより、容易に積層全体での何層目であるかを特定することができる。この意味で、他の絶縁層又は導電体層と物理的な性質、例えば材料、を変えた絶縁層又は導電体層を「マーカ層」ということができる。
また、積層中にマーカ層は複数存在していてもよい。図６は、複数のマーカ層８０１、８０２及び８０３が、基板層２０１の上の積層に現れている状態を示す。このように複数のマーカ層が積層に現れることにより、後述のようにアスペクト比の高い複数のメモリプラグホールのエッチングの進み方を制御することが可能となる。マーカ層は、積層中に、例えば１７層ごとに、周期的に現れるようにしてもよい。周期的に現れるようにすれば、ＴＥＭ、ＳＥＭで積層の断面を観察し、不良解析などを行う場合、最初はマーカ層に注目して層を数え、その後、最後に数えられたマーカ層から、不良の生じた層の数を数えることにすれば、不良の生じた層が全体の積層の何層目かを容易に特定することができる。もちろん、マーカ層は、他の層が全体の積層の何層目かを特定することができればよいのであり、厳密に周期的に現れる必要はない。
次に、図７から図１２を参照して、図２にその断面を示す不揮発性半導体記憶装置の製造工程を説明する。まず、図７に示すように、基板層２０１上に導電体層と絶縁層とを交互に積層する。ここで、最初に積層する層は導電体層でなく、絶縁層であってもよい。次に導電体層２０９を積層後、マーカ層２２５を積層する。その後、導電体層２１０、絶縁層２２６を順次に積層し、最後に絶縁層２２３を積層する。これらの層の積層には、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法又はスパッタ法などを用いることができる。
次に、図８に示すように、メモリプラグホールを形成するために、最上位の層である絶縁層２３３の上にフォトレジストを塗布する。フォトレジストには、ポジ型とネガ型とが知られている。一般にポジ型は解像度を高くすることができ、一方、ネガ型は密着性がよいことが知られている。本実施形態で形成するメモリプラグホールは、アスペクト比が高い。この点から、ネガ型フォトレジストを用いるのが好ましい。なお、絶縁層２３３上に導電体層、絶縁層及びマーカ絶縁層と異なるエッチングの選択比を有するハードマスク層などを形成することにより、エッチング加工を容易にすることもできる。
図９に示すように、フォトリソグラフィを行い、メモリプラグホールのパターン４０１、４０２、４０３、４０４を形成する。そして、フォトレジストをマスクとしてエッチング（例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ））を行う（このエッチングを「第１段階のエッチング」という）。
このとき、マーカ絶縁層２２５と、導電体層２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９、２１０、２１１、２１２、２１３、２１４、２１５、２１６及び２１７並びに絶縁層２１８、２１９、２２０、２２１、２２２、２２３、２２４、２２６、２２７、２２８、２２９、２３０、２３１、２３２及び２３３と、で、材料などの物理的性質の違いにより、エッチングの選択比が異なっていれば、複数のメモリプラグホールが絶縁層２２５到達した状態で、第１段階のエッチングを停止させることが可能になる。この結果、図１０のように、メモリプラグホール５０１、５０２、５０３及び５０４を絶縁層２２５に到達させて、それらの深さを揃えることができる。その結果、基板層２０１に一度に到達するのではなく、積層数の半分程度をエッチングすれば良いため、加工が容易となる。したがって、アスペクト比の高い複数のメモリプラグホールの深さを同一にし、メモリプラグホールの径のばらつきも押さえることが可能となる。この結果、最下層の導電体層２０２を突き抜け、基板層２０１をエッチングしてしまう可能性も低くなる。
なお、図１０では、メモリプラグホールの壁面は垂直に図示がされている。実際には、垂直になる場合以外として、テーパー型、逆テーパー型、樽状の形状などや不規則な形状になる場合がある。
次に、エッチングに用いるイオンの種類などを変更して、第２段階のエッチングを行い、図１１に示すように複数のメモリプラグホール５０１、５０２、５０３及び５０４を、マーカ絶縁層２２５を貫通し、導電体層２０９にまで延長する。
次に、エッチングに用いるイオンの種類などを第１段階のエッチング時のものに戻すなど変更し、第３段階のエッチングを行い、図１２に示すように、複数のメモリプラグホール５０１、５０２、５０３及び５０４を基板層２０１に到達させる。また、導電体層２０２と基板層２０１の選択比が異なるようにすれば、基板層２０１を第３のエッチングによる浸食から防ぐことができる。
また、第１段階のエッチングと第３段階のエッチングとでは、一般には、メモリプラグホール５０１、５０２、５０３及び５０４の絶縁層２２５より上の部分と下の部分とで、形状が異なり得る。
また、図６に示したようにマーカ絶縁膜が複数層ある場合でも、第１及び第２段階のエッチングを繰り返すことによって製造することができる。また、一回にエッチングする積層数の数を半分以下に減らすことができるため、さらに加工が容易となる。
基板層２０１までメモリプラグホールが形成された後のメモリ素子の形成の一例は次のようになる。メモリプラグホールによって露出された導電体層の表面に、導電体層側から順に、制御ゲート絶縁膜、電荷蓄積層及びゲート絶縁膜が形成される。例えば、導電体層がポリシリコンで形成されている場合には、メモリプラグホールによって露出した部分を熱酸化して、制御ゲート絶縁膜を形成する。あるいは、メモリプラグホールの内面全体に酸化珪素の膜を形成するようにする。つぎに、電荷蓄積層、例えば、窒化膜による層を形成し、酸化膜による層を形成する。
このメモリ層と半導体層の製造工程の一例は、メモリプラグホールの内面に酸化珪素膜、窒化珪素膜、酸化珪素膜を順に堆積し、いわゆるＯＮＯ膜を形成する。このＯＮＯ膜中の窒化珪素膜は、メモリセルトランジスタの電荷蓄積層となる。そして、アモルファスシリコン膜を堆積し、柱状のアモルファスシリコンを形成することにより半導体層ができあがる。なお、アモルファスシリコン層を堆積する代わりに、多結晶シリコン膜をエピタキシャル成長させて、多結晶シリコン層を形成するようにしてもよい。
以上説明したように、本実施形態の効果の一つとして、マーカ層が存在するので、マーカ層を基準にして不具合の生じた層の全体の位置を特定することが可能となる。また、アスペクト比の高い複数個のメモリプラグホールの深さを揃えることができる。
（実施形態２）
本発明の実施形態１では、マーカ層の材料を他の絶縁層（または導電体層）の材料と変更する場合に説明した。本発明の実施形態２では、絶縁層（または導電体層）の層の厚さを他の絶縁層（または導電体層）と変えることで、マーカ層を形成する場合について説明する。例えば、マーカ層になる絶縁層（または導電体層）を他の絶縁層（または導電体層）よりも薄くしたり、逆に厚くしたりする。また、本実施形態では、マーカ層になる絶縁層（または導電体層）は、他の絶縁層（または導電体層）と異なるようにしてもよい。ただし、導電体層と絶縁層とを積層する際の工程数を考えると、マーカ層になる絶縁層（または導電体層）は、他の絶縁層（または導電体層）と同じ材料を用いて厚さを変えてもよい。
図１３は、図２と同様に、基板層２０１の上に、導電体層２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９、２１０、２１１、２１２、２１３、２１４、２１５、２１６及び２１７並びに絶縁層２１８、２１９、２２０、２２１、２２２、２２３、２２４、１３０１，２２６、２２７、２２８、２２９、２３０、２３１、２３２及び２３３とを交互に積層した状態を示す。本実施形態では、絶縁層１３０１が他の絶縁層よりも厚くなっている。
ここで、工程のばらつきにより、絶縁膜の厚さが変動し得ることは前述した通りである。この点、絶縁層１３０１の膜厚は、工程のばらつきを含めても、マーカ層として機能する程度に厚くなっていればよい。すなわち、他の絶縁層２１８等と異なるように認識できる程度に膜厚が異なっていればよい。例えば、他の絶縁膜より膜厚が大きくなっていてもよいし、逆に小さくなっていてもよい。
本発明の本実施形態に係る製造の工程を次に述べる。基板層２０１、その上に交互に堆積された導電体層、絶縁層の積層の上に、図６に示すのと同様にフォトレジストを塗布し、フォトリソグラフィを行う。このようにして得られるマスクを用いてエッチング（第１段階のエッチング）を行い、図１４に示すように、絶縁層１３０１に達するメモリプラグホール１４０１，１４０２，１４０３及び１４０４を形成する。ここで、本実施形態において、絶縁層１３０１が他の絶縁層と同じ材料であったり選択比が同じであったりしても、絶縁層１３０１が他の絶縁層よりも厚いことを利用して、絶縁層１３０１でメモリプラグホールの深さを揃えることができる。
まず、メモリプラグホール１４０１、１４０２、１４０３及び１４０４が絶縁層１３０１に達するまでは、絶縁層のエッチグレートを落とし、導電体層のエッチングレートを上げるように加工する（第１エッチングレート）。ここで、絶縁層１３０１が他の絶縁層よりも厚いため、全てのメモリプラグホールが絶縁層１３０１を貫通するまでには至らない。次に、メモリプラグホールが絶縁層１３０１に対するエッチングレートを高くし、導電体層に対するエッチングレートを低くして加工を進める（第２エッチングレート）。そして、図１５に示すように、メモリプラグホール１４０１，１４０２，１４０３及び１４０４を基板層２０１へ到達させる。
また、メモリプラグホールが絶縁層１３０１に達する前に、オーバーエッチングが発生して、絶縁層１３０１の中間付近までメモリプラグホールのエッチングが行われたとしても、第２エッチングレートで絶縁層１３０１をエッチングすることにより導電体層２０９でメモリプラグホールの深さを合わせることが可能である。また、第２エッチングレートにて絶縁膜１３０１を貫通した後に、第１エッチングレートに戻すことも可能である。
実施形態１において図６に示したように、本実施形態においても、マーカ層は複数存在していてもよい。この場合は、形成途中のメモリプラグホールがマーカ層に達する都度、エッチングレートを調整し、エッチングの進み具合を揃えることができる。
また、本実施形態では、実施形態１の効果に加え、マーカ層の厚さを変更することにより、異なる材質のマーカ層を積層する工程数を減少させ得ることができる。
以上説明したように、本実施形態の効果の一つとして、実施形態１の効果に加え、積層の工程の簡略化などが実現できる。
（実施形態３）
本発明の実施形態２では、マーカ層となる絶縁層の厚さを他の絶縁層よりも大きくする場合について、主に説明した。本発明の実施形態３では、導電体層をマーカ層とし、マーカ層の厚さを他の導電体層よりも厚くする場合について説明する。なお、本実施形態では、マーカ層となる導電体層の材料を他の導電体層の材料と変えるようにしてもよい。
例えば、導電体層がＡｌやＣｕなどの金属であり、マーカ層がポリシリコンやシリサイド化合物である場合である。
本発明の本実施形態に係る製造の工程を次に述べる。図１６に示すように、基板層２０１の上に導電体層２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９、１６０１、２１０、２１１、２１２、２１３、２１４、２１５、２１６及び２１７並びに絶縁層２１８、２１９、２２０、２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８、２２９、２３０、２３１、２３２、２３３及び２３４とを交互に積層した状態を示す。本実施形態では、導電体層１６０１が他の導電体層よりも厚くなっている。また、導電体層１６０１の材料は、他の導電体層の材料と異なっていてもよい。例えば、エッチングの選択比が導電体層１６０１と、他の導電体層及び絶縁層とで異なるようになっていてもよい。すなわち、他の導電体層２０２等と異なるように認識できる程度に膜厚が異なっていればよい。
図１６に示す積層の上に、図８、図９に示したのと同様にフォトレジストを塗布し、フォトリソグラフィを行って得られるマスクを用いてエッチングを行い、基板層２０１に達する複数のメモリプラグホール１７１０、１７０２、１７０３及び１７０４を形成する。ここでのエッチングは、本発明の実施形態２のようにマーカ層１６０１が厚いことを利用して、メモリプラグホールがマーカ層１６０１に達する前後でエッチングレートを変更し、エッチングの進み具合を揃えた後に、マーカ層１６０１から基板層２０１までのエッチングを行ってもよい。また、マーカ層１６０１の選択比が他の層と異なるのであれば、本発明の実施形態１で説明したように、まずマーカ層１６０１に達するメモリプラグホールを形成し、エッチングの条件を変更してマーカ層１６０１のエッチングを行い、その後、絶縁層２２５から基板層２０１までのエッチングを行ってもよい。その結果、図１７に示すように、メモリプラグホール１７０１〜１７０４が形成された構造が得られる。その後、上述したように、半導体層を形成する。
本実施形態では、マーカ層１６０１である導電体層の厚さが他の導電体層よりも大きくなっている。そのため、マーカ層１６０１とメモリプラグホールの交点に形成されるトランジスタを制御ゲートトランジスタとして用いることが可能となる。ここで、便宜上この制御ゲートトランジスタを中間制御トランジスタと称する。この中間制御トランジスタは導電体層の厚さが大きく、よってチャネル長が大きいため、カットオフ特性が高くなる。このカットオフ特性が高くなる点を利用すると、メモリセルトランジスタのセルフブーストの手法を用いてメモリセルトランジスタへのデータの書き込みの信頼性を上げることが可能となる。以下、この点を中心に説明する。
図１８は、一つのメモリプラグホールを用いて形成されるメモリストリングに選択トランジスタＳ１、Ｓ２が接続された等価回路図を示す。ＭＴｒ０１からＭＴｒ０８までは、図１７において、マーカ層である導電体層１６０１よりも下層に位置する導電体層２０２，２０３，２０４、２０５、２０６、２０７、２０８及び２０９を制御ゲートとして形成されるメモリセルトランジスタを示し、ＭＴｒ０９からＭｔｒ１６までは、マーカ層である導電体層１６０１よりも上層に位置する導電体層２１０、２１１、２１２、２１３、２１４、２１５、２１６及び２１７を制御ゲートとして形成されるメモリセルトランジスタを示す。Ｓ１は、基板層２０１に形成されるソース側選択トランジスタであり、Ｓ２は、絶縁層２３３よりも上に形成されるドレイン側選択トランジスタとなる。ただし、従来のメモリストリングとは異なり、Ｓ３として、マーカ層である導電体層１５０１を制御ゲートして形成される中間制御トランジスタが存在している。したがって、ＷＬ０１、ＷＬ０２、ＷＬ０３、ＷＬ０４、ＷＬ０５、ＷＬ０６、ＷＬ０７、ＷＬ０８、ＳＧＣ、ＷＬ０９、ＷＬ１０、ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ１４、ＷＬ１５及びＷＬ１６が導電体層２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９、１５０１、２１０、２１１、２１２、２１３、２１４、２１５、２１６及び２１７にそれぞれ対応する。導電体層１６０１を厚くすることにより、中間制御トランジスタＳ３のチャネル長を大きくすることができる。このため、例えば、中間制御トランジスタＳ３のカットオフ特性を高くすることができる。なお、中間制御トランジスタＳ３は、メモリセルトランジスタと同じ構造で形成されてもよい。この場合は、中間制御トランジスタＳ３に電荷を蓄積することにより常にカットオフ状態にすることが可能となる。結果として中間制御トランジスタＳ３の電位制御が容易となる。
図１９は、メモリプラグホール１７０１、１７０２、１７０３及び１７０４に形成されるメモリストリングを用いるＮＡＮＤ型フラッシュメモリの等価回路図を示す。すなわち、メモリコンタクトホール１７０１、１７０２、１７０３及び１７０４に形成されるメモリストリングのドレイン側選択トランジスタＳ２のドレイン側にビット線ＢＬ４、ＢＬ３、ＢＬ２、ＢＬ１が接続されている。また、メモリコンタクトホール１７０１、１７０２、１７０３及び１７０４に形成されるメモリストリングのソース側選択トランジスタＳ１のソース側に共通ソース線ＣＥＬＳＲＣが接続されている。ただし、従来のＮＡＮＤ型フラッシュメモリの等価回路図と異なり、ワード線ＷＬ０８とＷＬ０９との間に、図１８に示す中間制御トランジスタＳ３の制御ゲートに接続される第３の選択ゲート線ＳＧＣが存在している。
以下、ビット線ＢＬ２に接続されるメモリストリングのうち、ＳＧＣよりも下位に位置するメモリセルトランジスタであるＭＴｒ−ｌｏｗｅｒとＳＧＣよりも上位に位置するメモリセルトランジスタであるＭＴｒ−ｕｐｐｅｒとに対するデータの書き込みの際の、ＢＬ１〜ＢＬ４、ＳＣＧ、ＷＬ１６〜ＷＬ０９、ＳＧＣ，ＷＬ０８〜ＷＬ０１、ＳＧＳの電圧制御について図２０から図２２のタイミングチャートを参照して説明する。なお、ＭＴｒ−ｕｐｐｅｒの制御ゲートは、ＷＬ１１に接続され、ＭＴｒ−ｌｏｗｅｒの制御ゲートは、ＷＬ０５に接続されているとする。ここに、「上位」、「下位」とは、メモリストリングのメモリセルトランジスタの内、ビット線により近いメモリセルトランジスタが上位とされ、共通ソース線により近いメモリセルトランジスタが下位として定義される。例えば、ＷＬ１５に制御ゲートが接続されるメモリセルトランジスタは、ＷＬ１０に制御ゲートが接続されるメモリセルトランジスタに対して上位のメモリセルトランジスタとなる。
まず、ＭＴｒ−ｌｏｗｅｒにデータの書き込みをする場合について図２０を参照して説明する。データの書き込みが行われないメモリストリングのビット線ＢＬ１、ＢＬ３、ＢＬ４の電圧を時刻ｔ１より昇圧し、時刻ｔ２以降に例えば２．５Ｖとなるようにする。ＢＬ２の電圧はいずれの時刻でも例えば０Ｖに保つ。ＳＧＤ及びＳＧＣは、時刻ｔ０より昇圧を開始し、時刻ｔ１からｔ２の間は、例えば、４Ｖを保つ。一方、ＳＧＳ及び共通ソース線ＣＥＬＳＲＣは、例えば０Ｖを保つ。これにより、ドレイン側選択トランジスタＳ２及び中間制御トランジスタＳ３がＯＮになる。その結果、ＢＬ２に接続されるメモリセルトランジスタのチャネルには、０Ｖが転送され、それ以外のメモリセルトランジスタのチャネルには２．５Ｖが転送される。時刻ｔ２よりＳＧＤの電圧を低下させ、時刻ｔ３以降後は例えば２．５Ｖになるようにする。また、ＳＧＳは、ソース側選択トランジスタＳ１がＯＦＦになるように例えば０Ｖを保つ。
このように電圧を制御することにより、ＢＬ１、ＢＬ３及びＢＬ４に接続されるドレイン側選択トランジスタＳ２及び中間制御トランジスタＳ３はＯＦＦとなる。ソース側選択トランジスタＳ１もＯＦＦとなっているので、ＢＬ１、ＢＬ３、ＢＬ４に接続されるメモリストリングのメモリセルトランジスタのチャネル電位は、セルフブースト可能となる。また、ＢＬ２に接続されるドレイン側選択トランジスタ及び中間制御トランジスタＳ３はＯＮとなり、ＢＬ２に接続されるメモリセルトランジスタのチャネルの電位を０Ｖに保つことができる。
すなわち、ワード線ＷＬ０５の電圧を時刻ｔ４以降に書き込み電圧Ｖｐｇｍ（例えば、１８Ｖ）に昇圧し、他のワード線及びＳＧＣの電圧を時刻ｔ４以降にパス電圧Ｖｐａｓｓ（例えば、１０Ｖ）にする。これにより、ＢＬ２に接続されるメモリストリングのチャネル電位は０Ｖとなっているので、時刻ｔ４以降に、ＭＴｒ−ｌｏｗｅｒの制御ゲートに高電圧が印加され、データが書き込まれる。ＢＬ２に接続されるメモリストリングのＭＴｒ−ｌｏｗｅｒ以外のメモリセルトランジスタの制御ゲートには、Ｖｐｇｍより低い電圧が印加されるので、書き込みはされない。また、ＢＬ１、ＢＬ３、ＢＬ４に接続されるメモリストリングのメモリセルトランジスタのチャネルの電位はセルフブーストにより、ワード線の電位の上昇に追従して電位が上昇するので、制御ゲートとメモリセルチャネルの電位差が大きくならず、書き込みは行われない。
次に、ＭＴｒ−ｕｐｐｅｒにデータの書き込みをする場合の電圧の制御について説明する。ＭＴｒ−ｕｐｐｅｒにデータの書き込みをする制御方法としては、いくつかの制御方法がある。
まず、一つめの制御方法について図２１を参照して説明する。図２０と同様に、データの書き込みが行われないメモリストリングのビット線ＢＬ１、ＢＬ３、ＢＬ４の電圧を時刻ｔ１より昇圧し、時刻ｔ２以降に例えば２．５Ｖとなるようにする。ＢＬ２の電圧はいずれの時刻でも例えば０Ｖに保つ。ＳＧＤは、時刻ｔ０より昇圧を開始し、時刻ｔ１からｔ２の間は、例えば、４Ｖを保つ。一方、ＳＧＣ、ＳＧＳ及びＣＥＬＳＲＣは、例えば０Ｖを保つ。その結果、ＢＬ２のＭＴｒ−ｕｐｐｅｒのチャネルにおいては、０Ｖが転送され、ＢＬ１、３及び４のＭＴｒ−ｕｐｐｅｒのチャネルには２．５Ｖが転送され、ＢＬ１〜４のＭＴｒ−ｌｏｗｅｒのチャネルはフローティング状態となる。時刻ｔ２よりＳＧＤの電圧を低下させ、時刻ｔ３以降は例えば、２．５Ｖになるようにする。
このように電圧の制御を行うことにより、図２０を参照して説明したように、ＢＬ１、ＢＬ３、ＢＬ４に接続されるドレイン側選択トランジスタＳ２はＯＦＦとなり、ＢＬ１、ＢＬ３、ＢＬ４に接続されるメモリストリングのメモリセルトランジスタのチャネル電位がセルフブースト可能となる。また、ＢＬ２に接続されるドレイン側選択トランジスタＳ２はＯＮとなり、ＢＬ２に接続されるＭＴｒ−ｕｐｐｅｒのメモリセルトランジスタのチャネル電位を０Ｖにすることができる。
さらに、ＳＧＣの電圧は、Ｓ３がカットオフするように０Ｖを保っているので、ＢＬ２に接続されるＳＧＣとＳＧＳの間のメモリセルトランジスタもセルフブースト可能となる。
そこで、時刻ｔ４において、ワード線ＷＬ１１をＶｐｇｍに昇圧し、ＷＬ１１以外をＶｐａｓｓに昇圧する。すると、ＢＬ２に接続されるメモリストリングのうち、ＳＧＣよりも上位のメモリセルトランジスタのチャネル電位は０Ｖとなり、ＢＬ１、ＢＬ３、ＢＬ４に接続されるメモリストリングのメモリセルトランジスタのうち、ＳＧＣよりも上位のメモリセルトランジスタのチャネル電位は、時刻ｔ１から上昇し、例えば２．５Ｖに達し、時刻ｔ４以降はセルフブーストによりさらに高くなる。また、以上説明した以外のメモリセルトランジスタのチャネル電位は、セルフブーストにより、時刻ｔ４以降に上昇することになる。これにより、ＭＴｒ−ｕｐｐｅｒの制御ゲートとチャネル間に高電圧が印加され、データの書き込みがされる。
従来のＮＡＮＤ型フラッシュメモリでは、データの書き込みがされるメモリセルトランジスタの存在するメモリストリング内の全てのメモリセルトランジスタのチャネルの電位は０Ｖとなり、書き込みがされないメモリセルトランジスタにＶｐａｓｓという正の電圧が印加される。このため、本来は書き込みがされないメモリセルトランジスタの誤書き込みが発生する可能性がある。しかし、本発明では、ＳＧＣの電圧により、メモリセルストリングの中間に配置され、カットオフ特性の高い中間制御トランジスタＳ３をＯＦＦにすることにより、Ｖｐａｓｓという電圧が印加されるメモリセルトランジスタの範囲を小さくすることができる。これにより、誤書き込みが発生する可能性のあるメモリセルトランジスタを少なくすることができる。
また、メモリセルトランジスタにデータの書き込みを行う順序を、ＳＧＳ側のメモリセルトランジスタから行うことにより、さらに誤書き込みを減らすことができる。
図２２は、ＭＴｒ−ｕｐｐｅｒにデータの書き込みをする別の制御方法を説明するためのタイミングチャートである。図２１との違いは、第１点目としては、ＢＬ２をいずれの時刻も０Ｖに保つのではなく、ＢＬ１、ＢＬ２及びＢＬ３の電圧と同様に、時刻ｔ１から例えば２．５Ｖに昇圧する点である。また、第２点目としては、ＳＧＣについてもいずれの時刻も例えば０Ｖに保つのではなく、時刻ｔ０から昇圧を開始し、時刻ｔ１からｔ２まで、Ｓ３をＯＮとする電圧、例えば、４Ｖとする。その結果、全てのメモリセルトランジスタのチャネルには例えば２．５Ｖが転送される。その後、ＳＧＣを時刻ｔ２から減圧して、時刻ｔ３以降は例えば０Ｖを保つ。そして、ＢＬ２の電位をｔ３とｔ４の中間の時刻ｔ３’から減圧し、ｔ４以降は例えば０Ｖとなるようにする。ＢＬ２の電位の降下により、ＢＬ２に接続されている選択トランジスタがＯＮとなり、ＢＬ２のメモリストリングの中間選択トランジスタＳ３よりも上位のメモリセルトランジスタのチャネルの電位も０Ｖに降下する。しかし、中間選択トランジスタＳ３はＯＦＦとなっているので、ＢＬ２のメモリストリングの中間選択トランジスタＳ３よりも下位のメモリセルトランジスタはセルフブースト可能となる。
以上説明したように、ＢＬ２に接続されるＭＴｒ−ｕｐｐｅｒのチャネルの電位は０Ｖとなる。一方、ＢＬ２に接続されるＭＴｒ−ｌｏｗｅｒ（ＳＧＣとＳＧＳとの間のメモリセルトランジスタ）のチャネルの電位は、時刻ｔ２以降において、例えば２．５Ｖとなり、データの書き込みがされる時刻ｔ４以降においては、ＳＧＣがＯＦＦとなっているためセルフブーストすることになる。したがって、Ｖｐａｓｓという電圧が印加されるメモリセルトランジスタの範囲を小さくすることができる。さらに、セルフブースト前のＭＴｒ−ｌｏｗｅｒのメモリセルチャネルはフローティング状態ではなく２．５Ｖが転送されているため、誤書き込みが少なくなる。これにより、さらに誤書き込みが発生する可能性のあるメモリセルトランジスタを少なくすることができる。
さらに、マーカ層を複数形成することにより、Ｖｐａｓｓという電圧が印加されるメモリセルトランジスタの範囲をさらに小さくすることができる。これにより、誤書き込みが発生する可能性のあるメモリセルトランジスタをさらに少なくすることができる。
また、以上において、導電体層を他の導電体層より厚くすることにより、その導電体層に形成されるトランジスタのカットオフ特性を高くすることができ、誤書き込みが発生する可能性のあるメモリセルトランジスタを少なくすることができることについて説明をした。メモリセルトランジスタを２次元に配置する不揮発性半導体記憶装置においても、メモリストリングの途中にカットオフ特性の高いトランジスタを配置することは原理的に可能である。しかし、２次元という制約があるため、配置されるトランジスタのゲート幅などは同一であることが望ましく、異なるゲート幅のトランジスタが混在すると、フォトレジストに対するパターン形成や、エッチング時に不具合が生じ、歩留まりを高くすることは困難であった。しかし、３次元にメモリセルを配置する場合には、マーカ層となる導電体層の厚さを制御するだけでよいので、そのような困難は排除することができる。
本発明の一実施形態に係る不揮発性半導体記憶装置の概略構成図である。 本発明の一実施形態に係る不揮発性半導体記憶装置において導電体層と絶縁層とを交互に積層し、メモリプラグホールを形成して半導体層を形成した状態を示す図である。 本発明の一実施形態におけるメモリストリングの一つの概略構成図である。 本発明の一実施形態におけるメモリストリングの等価回路図である。 本発明の一実施形態におけるＮＡＮＤ型フラッシュメモリの等価回路図である。 本発明の一実施形態に係る不揮発性半導体記憶装置において導電体層と絶縁層とを交互に積層し、メモリプラグホールを形成して半導体層を形成した状態を示す図である。 本発明の一実施形態におけるメモリプラグホールの形成について説明する図である。 本発明の一実施形態におけるメモリプラグホールの形成について説明する図である。 本発明の一実施形態におけるメモリプラグホールの形成について説明する図である。 本発明の一実施形態におけるメモリプラグホールの形成について説明する図である。 本発明の一実施形態におけるメモリプラグホールの形成について説明する図である。 本発明の一実施形態におけるメモリプラグホールの形成について説明する図である。 本発明の一実施形態に係る不揮発性半導体記憶装置において導電体層と絶縁層とを交互に積層し、メモリプラグホールを形成して半導体層を形成した状態を示す図である。 本発明の一実施形態におけるメモリプラグホールの形成について説明する図である。 本発明の一実施形態におけるメモリプラグホールの形成について説明する図である。 本発明の一実施形態におけるメモリプラグホールの形成について説明する図である。 本発明の一実施形態におけるメモリプラグホールの形成について説明する図である。 本発明の一実施形態における選択トランジスタを含むメモリストリングの等価回路図である。 本発明の一実施形態におけるＮＡＮＤ型フラッシュメモリの等価回路図である。 本発明の一実施形態における電圧の制御を示すタイミングチャートである。 本発明の一実施形態における電圧の制御を示すタイミングチャートである。 本発明の一実施形態における電圧の制御を示すタイミングチャートである。
符号の説明
２０１…基板層
２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９、２１０、２１１、２１２、２１３、２１４、２１５、２１６、２１７、１６０１…導電体層
２１８、２１９、２２０、２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８、２２９、２３０、２３１、２３２、２３３、１２０１、１２０２，１２０３、１３０１…絶縁層

Claims (5)

  1. 基板層と、
    前記基板層の上に交互に積層され二次元状に広がる複数の導電体層及び複数の絶縁層を有し、前記複数の導電体層又は前記複数の絶縁層のうち少なくとも一層が他の前記複数の導電体層又は前記複数の絶縁層とは材料が異なり、かつ、物理的性質が異なる層である積層部と、
    前記積層部の上面から前記基板層に到達し、前記複数の導電体層及び前記複数の絶縁層に周囲を囲まれた複数のメモリプラグホールによって露出された前記導電体層及び前記絶縁層の表面に形成された半導体層と、
    前記半導体層と前記導電体層の交点に形成された電気的に書き換え可能な複数のメモリ素子であって、前記複数のメモリ素子はそれぞれ制御電極を有し、前記制御電極それぞれが前記複数の導電体層にそれぞれ接続されている複数のメモリ素子を有するメモリストリングと、
    を有し、
    前記物理的性質が異なる層は、前記複数のメモリプラグホールを形成したときのエッチングストッパ層として機能したことを特徴とする不揮発性半導体記憶装置。
  2. 前記物理的性質が異なる層は、
    ＳＥＭまたはＴＥＭにより他の層と区別することができることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 基板層と、
    前記基板層の上に交互に積層され二次元状に広がる複数の導電体層及び複数の絶縁層を有し、前記複数の導電体層又は前記複数の絶縁層のうち少なくとも一層が他の前記複数の導電体層又は前記複数の絶縁層とは材料が異なり、かつ、膜厚が異なる層である積層部と、
    前記積層部の上面から前記基板層に到達し、前記複数の導電体層及び前記複数の絶縁層に周囲を囲まれた複数のメモリプラグホールによって露出された前記導電体層及び前記絶縁層の表面に形成された半導体層と、
    前記半導体層と前記導電体層の交点に形成された電気的に書き換え可能な複数のメモリ素子であって、前記複数のメモリ素子はそれぞれ制御電極を有し、前記制御電極それぞれが前記複数の導電体層にそれぞれ接続されている複数のメモリ素子を有するメモリストリングと、
    を有し、
    前記膜厚が異なる層は、前記複数のメモリプラグホールを形成するときのエッチングストッパ層として機能したことを特徴とする不揮発性半導体記憶装置。
  4. 基板層と、
    前記基板層の上に交互に積層され二次元状に広がる複数の導電体層及び複数の絶縁層を有し、前記複数の導電体層のうち少なくとも一層が他の前記複数の導電体層とは材料が異なり、かつ、膜厚が異なる導電体層である積層部と、
    前記積層部の上面から前記基板層に到達し、前記複数の導電体層及び前記複数の絶縁層に周囲を囲まれた複数のメモリプラグホールによって露出された前記導電体層及び前記絶縁層の表面に形成された半導体層と、
    前記半導体層と前記導電体層の交点に形成された電気的に書き換え可能な複数のメモリ素子であって、前記複数のメモリ素子はそれぞれ制御電極を有し、前記制御電極それぞれが前記複数の導電体層にそれぞれ接続されている複数のメモリ素子を有するメモリストリングとを有し、
    膜厚が異なる前記導電体層はトランジスタの制御ゲートとして機能し、
    前記膜厚が異なる前記導電体層は、前記複数のメモリプラグホールを形成するときのエッチングストッパ層として機能したことを特徴とする不揮発性半導体記憶装置。
  5. 基板層と、
    前記基板層の上に交互に積層された複数の導電体層及び複数の絶縁層を有し、前記複数の導電体層のうち少なくとも一層が他の前記複数の導電体層の厚さより大きく、かつ、材料が異なるマーカ層である積層部と、
    前記積層部の上面から前記基板層に到達する複数のメモリプラグホールによって露出された前記導電体層及び前記絶縁層の表面に形成された半導体層と、
    前記半導体層と前記導電体層の交点に形成された電気的に書き換え可能な複数のメモリ素子であって、前記複数のメモリ素子はそれぞれ制御電極を有し、前記制御電極それぞれが前記複数の導電体層にそれぞれ接続されている複数のメモリ素子を有するメモリストリングと、
    前記メモリストリングの端部に配置された第１及び第２の選択トランジスタと、
    前記マーカ層と前記半導体層の交点に形成された第３の選択トランジスタとを有し、
    前記メモリストリングは、前記第１トランジスタと前記第２トランジスタとに接続される端部を有する不揮発性半導体記憶装置の制御方法であって、
    前記第１の選択トランジスタをカットオフ状態とし、
    前記第２の選択トランジスタと前記第３の選択トランジスタをオン状態として、前記メモリストリングに電荷を充電した後、
    前記第３の選択トランジスタをカットオフ状態にし、
    前記第３の選択トランジスタと第２の選択トランジスタとの間のメモリ素子にデータ書き込みを行う、
    ことを特徴とする不揮発性半導体記憶装置の制御方法。
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