JP5446532B2 - 化合物半導体装置及びその製造方法 - Google Patents

Description

本発明は、化合物半導体装置及びその製造方法に関する。

ミリ波領域の微弱な高周波信号の検出に用いられるモノリシックマイクロ波集積回路（ＭＭＩＣ）には、ローノイズアンプ（ＬＮＡ）及び検波器が含まれている。検波器として、バックワードダイオードが用いられることがある。バックワードダイオードによれば、ショットキーダイオードより電流の立ち上がりを鋭くすることができる。

しかしながら、従来のバックワードダイオードの耐圧は約０．５Ｖである。このため、検波器の特性を向上させることが困難となっている。つまり、検波することが可能な高周波信号の振幅の範囲を広げることが困難となっている。

特表２００３−５１８３２６号公報 特開２０００−１１４５５１号公報 特開平６−１０４２８９号公報

本発明の目的は、バックワードダイオードの耐圧を向上させることができる化合物半導体装置及びその製造方法を提供することにある。

化合物半導体装置の一態様には、Ｓｂを含むｐ型化合物半導体層と、前記ｐ型化合物半導体層に接合され、ＩｎＰを含むｎ型化合物半導体層と、を含むバックワードダイオードが設けられている。

上記の化合物半導体装置等によれば、ｐ型化合物半導体層及びｎ型化合物半導体層が適切な化合物半導体を含んでいるため、順方向バイアス時に電子、正孔の移動を妨げることができる。このため、高い耐圧を得ることができる。

第１の実施形態に係るバックワードダイオードの構造及び動作を示す図である。 電流−電圧特性を示す図である。 第１の実施形態の変形例を示す図である。 第２の実施形態に係る半導体装置の構造を示す断面図である。 第２の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。 図５Ａに引き続き、半導体装置を製造する方法を工程順に示す断面図である。 第３の実施形態に係る半導体装置の構造を示す断面図である。 第３の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。 図７Ａに引き続き、半導体装置を製造する方法を工程順に示す断面図である。 第４の実施形態に係る半導体装置の構造を示す断面図である。 第４の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。 図９Ａに引き続き、半導体装置を製造する方法を工程順に示す断面図である。 第５の実施形態に係る半導体装置の構造を示す図である。 第５の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。 図１１Ａに引き続き、半導体装置を製造する方法を工程順に示す断面図である。 図１１Ｂに引き続き、半導体装置を製造する方法を工程順に示す断面図である。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。

（第１の実施形態）
先ず、第１の実施形態に係るバックワードダイオード（化合物半導体装置）について説明する。図１は、第１の実施形態に係るバックワードダイオードの構造及び動作を示す図である。

第１の実施形態に係るバックワードダイオード１０４では、図１（ａ）に示すように、ｐ型のＡｌＳｂ系化合物半導体層１０１とｎ型のＩｎＰ系化合物半導体層１０２とがｐｎ接合されている。ＡｌＳｂ系化合物半導体層１０１には、例えば、ＡｌＡｓＳｂ、ＡｌＳｂ、ＡｌＧａＳｂ、又はＡｌＧａＡｓＳｂが含まれている。ＡｌＳｂ系化合物半導体層１０１に、これらの化合物半導体の２種以上が含まれていてもよい。ＩｎＰ系化合物半導体層１０２には、例えば、ＩｎＰ、ＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＡｌＧａＰ、又はＩｎＡｓＰが含まれている。ＩｎＰ系化合物半導体層１０２に、これらの化合物半導体の２種以上が含まれていてもよい。ＡｌＳｂ系化合物半導体層１０１のバンドギャップは、例えば０．８ｅＶ〜１．５ｅＶ程度であり、ＩｎＰ系化合物半導体層１０２のバンドギャップは、例えば１．３ｅＶ〜２ｅＶ程度である。但し、格子不整合があるため、それぞれの半導体層の大きい方のバンドギャップは臨界膜厚に依存する。

このように構成されたバックワードダイオード１０４の平衡状態でのバンド構造は、例えば図１（ｂ）に示すものとなる。つまり、ＡｌＳｂ系化合物半導体層１０１の価電子帯のエネルギがフェルミレベルＥ_fより若干高く、ＩｎＰ系化合物半導体層１０２の伝導帯のエネルギがフェルミレベルＥ_fより若干低くなる。このような平衡状態では、電流が流れない。

また、順方向バイアスが印加されたバックワードダイオード１０４のバンド構造は、例えば図１（ｃ）に示すものとなる。つまり、ＡｌＳｂ系化合物半導体層１０１のエネルギが低くなる。しかし、順方向バイアスがある閾値に達するまではＡｌＳｂ系化合物半導体層１０１及びＩｎＰ系化合物半導体層１０２間で電子及び正孔が移動できないため、電流が流れない。この閾値は、ＡｌＳｂ系化合物半導体層１０１のバンドギャップに応じた値であり、本実施形態では、ＡｌＳｂ系化合物半導体層１０１のバンドギャップが大きいため、閾値も大きい。従って、電流が流れ始める順方向バイアスの大きさである耐圧が高い。

また、逆方向バイアスが印加されたバックワードダイオード１０４のバンド構造は、例えば図１（ｄ）に示すものとなる。つまり、トンネル効果によりＡｌＳｂ系化合物半導体層１０１の価電子帯からＩｎＰ系化合物半導体層１０２の伝導帯に電子がトンネルして電流が流れる。

従って、図２に示す電流−電圧特性が得られる。つまり、１Ｖ〜１．５Ｖ程度の耐圧が得られる。

このように、第１の実施形態に係るバックワードダイオード１０４では、ＡｌＳｂ系化合物半導体層１０１及びＩｎＰ系化合物半導体層１０２が互いに接合されているため、高い耐圧を得ることができる。このため、このバックワードダイオード１０４を備えた検波器では、振幅が大きい高周波信号を適切に検波することが可能である。

なお、ＡｌＳｂ系化合物半導体層１０１とＩｎＰ系化合物半導体層１０２とがｐｉｎ接合されていてもよい。例えば、図３（ａ）に示すように、ＡｌＳｂ系化合物半導体層１０１とＩｎＰ系化合物半導体層１０２との間に、ノンドープの真性化合物半導体を含む中間層１０３が接合されていてもよい。中間層１０３に含まれる化合物半導体としては、例えばＩｎＡｌＡｓが挙げられる。このように構成されたバックワードダイオード１０４の平衡状態でのバンド構造は、例えば図３（ｂ）に示すものとなる。

このように中間層１０３が含まれている場合でも、順方向バイアス又は逆方向バイアスが印加されると、図１（ｃ）又は図１（ｄ）に示すようにバンド構造が変化し、図２に示すものと同様の電流−電圧特性が得られる。また、中間層１０３が含まれている場合に、設計の際に中間層１０３の厚さを調整することにより電流−電圧特性を容易に調整することができる。

ＩｎＰ系化合物半導体層１０２の伝導帯のエネルギはフェルミレベルＥ_fより高い必要はなく、フェルミレベルＥ_fと等しくても、フェルミレベルＥ_fより低くてもよい。但し、トンネル電流の流れやすさ及び耐圧の調整を考慮すると、フェルミレベルＥ_fと等しいことが好ましい。

（第２の実施形態）
次に、第２の実施形態について説明する。図４は、第２の実施形態に係る半導体装置の構造を示す断面図である。

図４に示すように、第２の実施形態に係る半導体装置では、基板１上にノンドープのｉ−ＩｎＡｌＡｓ層２が形成されている。基板１は、例えば半絶縁性のＩｎＰ基板である。ｉ−ＩｎＡｌＡｓ層２の厚さは、５０ｎｍ〜５００ｎｍ程度（例えば３００ｎｍ）である。ｉ−ＩｎＡｌＡｓ層２はバッファ層として機能する。ｉ−ＩｎＡｌＡｓ層２上にｎ型のｎ⁺−ＩｎＧａＡｓ層３が選択的に形成されている。ｎ⁺−ＩｎＧａＡｓ層３の厚さは５０ｎｍ〜５００ｎｍ程度（例えば２００ｎｍ）であり、ｎ⁺−ＩｎＧａＡｓ層３には、不純物としてＳｉが５×１０¹⁸ｃｍ^-3〜２×１０¹⁹ｃｍ^-3程度（例えば１×１０¹⁹ｃｍ^-3）含有されている。ｎ⁺−ＩｎＧａＡｓ層３はオーミックコンタクト層として機能する。ｎ⁺−ＩｎＧａＡｓ層３には、基板１上の他の素子からの分離用の素子分離溝６１が形成されている。

ｎ⁺−ＩｎＧａＡｓ層３上にｎ型のｎ−ＩｎＰ層４が選択的に形成されている。ｎ−ＩｎＰ層４の厚さは３０ｎｍ〜３００ｎｍ程度（例えば５０ｎｍ）であり、ｎ−ＩｎＰ層４には、不純物としてＳｉが１×１０¹⁸ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度（例えば５×１０¹⁸ｃｍ^-3）含有されている。つまり、ｎ−ＩｎＰ層４の不純物濃度はｎ⁺−ＩｎＧａＡｓ層３の不純物濃度よりも低い。ｎ−ＩｎＰ層４はホールブロック層として機能する。

ｎ−ＩｎＰ層４上にノンドープのｉ−ＩｎＡｌＡｓ層５が形成されている。ｉ−ＩｎＡｌＡｓ層５の厚さは１ｎｍ〜１０ｎｍ程度（例えば５ｎｍ）である。ｉ−ＩｎＡｌＡｓ層５はバリア層として機能する。

ｉ−ＩｎＡｌＡｓ層５上にｐ型のｐ⁺−ＡｌＧａＡｓＳｂ層６が形成されている。ｐ⁺−ＡｌＧａＡｓＳｂ層６の厚さは３０ｎｍ〜３００ｎｍ程度（例えば１００ｎｍ）であり、ｐ⁺−ＡｌＧａＡｓＳｂ層６には、不純物としてＺｎが５×１０¹⁸ｃｍ^-3〜２×１０¹⁹ｃｍ^-3程度（例えば１×１０¹⁹ｃｍ^-3）含有されている。ｐ⁺−ＡｌＧａＡｓＳｂ層６は電子ブロック層として機能する。

ｐ⁺−ＡｌＧａＡｓＳｂ層６上にｐ型のｐ⁺−ＧａＡｓＳｂ層７が形成されている。ｐ⁺−ＧａＡｓＳｂ層７の厚さは３０ｎｍ〜３００ｎｍ程度（例えば１００ｎｍ）であり、ｐ⁺−ＧａＡｓＳｂ層７には、不純物としてＺｎが５×１０¹⁸ｃｍ^-3〜２×１０¹⁹ｃｍ^-3程度（例えば１×１０¹⁹ｃｍ^-3）含有されている。ｐ⁺−ＧａＡｓＳｂ層７はオーミックコンタクト層として機能する。

また、ｎ⁺−ＩｎＧａＡｓ層３の表面にｎ−ＩｎＰ層４から離間してオーミック電極１０がオーミック接続され、ｐ型のｐ⁺−ＧａＡｓＳｂ層７の表面にオーミック電極９が選択的にオーミック接続されている。オーミック電極９には、例えば、下から順に積層されたＡｕ膜（厚さ：１０ｎｍ程度）、Ｚｎ膜（厚さ：１０ｎｍ程度）及びＡｕ膜（厚さ：３００ｎｍ程度）が含まれている。オーミック電極１０には、例えば、下から順に積層されたＴｉ膜（厚さ：１０ｎｍ程度）、Ｐｔ膜（厚さ：３０ｎｍ程度）及びＡｕ膜（厚さ：３００ｎｍ程度）が含まれている。なお、オーミック電極９の構成が、オーミック電極１０の構成と同等であってもよい。つまり、オーミック電極９に、下から順に積層されたＴｉ膜（厚さ：１０ｎｍ程度）、Ｐｔ膜（厚さ：３０ｎｍ程度）及びＡｕ膜（厚さ：３００ｎｍ程度）が含まれていてもよい。

このように構成された第２の実施形態では、電子ブロック層として機能するｐ⁺−ＡｌＧａＡｓＳｂ層６が第１の実施形態におけるＡｌＳｂ系化合物半導体層１０１に相当し、ホールブロック層として機能するｎ−ＩｎＰ層４が第１の実施形態におけるＩｎＰ系化合物半導体層１０２に相当する。また、バリア層として機能するｉ−ＩｎＡｌＡｓ層５が中間層１０３に相当する。つまり、ｎ−ＩｎＰ層４、ｉ−ＩｎＡｌＡｓ層５及びｐ⁺−ＡｌＧａＡｓＳｂ層６がバックワードダイオードを構成する。従って、第１の実施形態と同様の動作が行われ、第１の実施形態と同様の効果が得られる。

次に、第２の実施形態に係る半導体装置を製造する方法について説明する。図５Ａ乃至図５Ｂは、第２の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。

先ず、図５Ａ（ａ）に示すように、基板１上に、ｉ−ＩｎＡｌＡｓ層２、ｎ⁺−ＩｎＧａＡｓ層３、ｎ−ＩｎＰ層４、ｉ−ＩｎＡｌＡｓ層５、ｐ⁺−ＡｌＧａＡｓＳｂ層６、及びｐ⁺−ＧａＡｓＳｂ層７を、この順で形成する。ｉ−ＩｎＡｌＡｓ層２、ｎ⁺−ＩｎＧａＡｓ層３、ｎ−ＩｎＰ層４、ｉ−ＩｎＡｌＡｓ層５、ｐ⁺−ＡｌＧａＡｓＳｂ層６、及びｐ⁺−ＧａＡｓＳｂ層７の形成では、例えば、これらの層を有機金属化学気相成長（ＭＯＣＶＤ）法により成長させる。次いで、バックワードダイオードを形成する予定の領域を覆うレジストパターン８をｐ⁺−ＧａＡｓＳｂ層７上に形成する。

その後、図５Ａ（ｂ）に示すように、所定のエッチング液を用いてｐ⁺−ＧａＡｓＳｂ層７、ｐ⁺−ＡｌＧａＡｓＳｂ層６、及びｉ−ＩｎＡｌＡｓ層５のウェットエッチングを行う。エッチング液としてリン酸及び過酸化水素水の混合液を用いると、ｎ−ＩｎＰ層４はほとんどエッチングされず、ｐ⁺−ＧａＡｓＳｂ層７、ｐ⁺−ＡｌＧａＡｓＳｂ層６、及びｉ−ＩｎＡｌＡｓ層５を確実にエッチングすることができる。

続いて、図５Ａ（ｃ）に示すように、所定のエッチング液を用いてｎ−ＩｎＰ層４のウェットエッチングを行う。エッチング液として塩酸を用いると、ｎ−ＩｎＰ層４を選択的に確実にエッチングすることができる。

次いで、図５Ｂ（ｄ）に示すように、レジストパターン８を除去する。その後、素子分離溝６１をｎ⁺−ＩｎＧａＡｓ層３に形成する。素子分離溝６１の形成では、例えば、素子分離溝６１を形成する予定の領域を開口するレジストパターンを用いたｎ⁺−ＩｎＧａＡｓ層３のウェットエッチングを行う。このウェットエッチングでは、例えばエッチング液としてリン酸及び過酸化水素水の混合液を用いる。ウェットエッチング後には、レジストパターンを除去する。

続いて、図５Ｂ（ｅ）に示すように、ｐ⁺−ＧａＡｓＳｂ層７上にオーミック電極９を選択的に形成し、ｎ⁺−ＩｎＧａＡｓ層３上にオーミック電極１０を選択的に形成する。オーミック電極９の形成では、例えばリフトオフ法によるＡｕ膜、Ｚｎ膜及びＡｕ膜の形成を行う。例えば、オーミック電極９を形成する予定の領域を開口するレジストパターンを用いて、下から順にＡｕ膜、Ｚｎ膜及びＡｕ膜を蒸着し、レジストパターンをその上のＡｕ膜、Ｚｎ膜及びＡｕ膜と共に除去する。そして、３００℃程度の熱処理を行う。この結果、Ａｕ膜、Ｚｎ膜及びＡｕ膜とｐ⁺−ＧａＡｓＳｂ層７との反応により、オーミック接続が確立される。オーミック電極１０の形成では、例えばリフトオフ法によるＴｉ膜、Ｐｔ膜及びＡｕ膜の形成を行う。例えば、オーミック電極１０を形成する予定の領域を開口するレジストパターンを用いて、下から順にＴｉ膜、Ｐｔ膜及びＡｕ膜を蒸着し、レジストパターンをその上のＴｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。オーミック電極１０は熱処理を行わずにｎ⁺−ＩｎＧａＡｓ層３とオーミック接続させることができる。なお、オーミック電極９及び１０を並行して形成してもよい。例えば、オーミック電極９及び１０を形成する予定の領域を個別に開口するレジストパターンを用いて、下から順にＴｉ膜、Ｐｔ膜及びＡｕ膜を蒸着し、レジストパターンをその上のＴｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。この場合も熱処理を行う必要はない。

このようにして、第２の実施形態に係る半導体装置を製造することができる。

（第３の実施形態）
次に、第３の実施形態について説明する。図６は、第３の実施形態に係る半導体装置の構造を示す断面図である。

図６に示すように、第３の実施形態に係る半導体装置では、導電性の基板１１上にｎ型のｎ⁺−ＩｎＧａＡｓ層１３が形成されている。基板１１は、例えばｎ型のＩｎＰ基板である。ｎ⁺−ＩｎＧａＡｓ層１３の厚さは５０ｎｍ〜５００ｎｍ程度（例えば２００ｎｍ）であり、ｎ⁺−ＩｎＧａＡｓ層１３には、不純物としてＳｉが５×１０¹⁸ｃｍ^-3〜２×１０¹⁹ｃｍ^-3程度（例えば１×１０¹⁹ｃｍ^-3）含有されている。ｎ⁺−ＩｎＧａＡｓ層１３はオーミックコンタクト層として機能する。

ｎ⁺−ＩｎＧａＡｓ層１３上にｎ型のｎ−ＩｎＰ層１４が選択的に形成されている。ｎ−ＩｎＰ層１４の厚さは３０ｎｍ〜３００ｎｍ程度（例えば５０ｎｍ）であり、ｎ−ＩｎＰ層１４には、不純物としてＳｉが１×１０¹⁸ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度（例えば５×１０¹⁸ｃｍ^-3）含有されている。つまり、ｎ−ＩｎＰ層１４の不純物濃度はｎ⁺−ＩｎＧａＡｓ層１３の不純物濃度よりも低い。ｎ−ＩｎＰ層１４はホールブロック層として機能する。

ｎ−ＩｎＰ層１４上にノンドープのｉ−ＩｎＡｌＡｓ層１５が形成されている。ｉ−ＩｎＡｌＡｓ層１５の厚さは１ｎｍ〜１０ｎｍ程度（例えば５ｎｍ）である。ｉ−ＩｎＡｌＡｓ層１５はバリア層として機能する。

ｉ−ＩｎＡｌＡｓ層１５上にｐ型のｐ⁺−ＡｌＧａＡｓＳｂ層１６が形成されている。ｐ⁺−ＡｌＧａＡｓＳｂ層１６の厚さは３０ｎｍ〜３００ｎｍ程度（例えば１００ｎｍ）であり、ｐ⁺−ＡｌＧａＡｓＳｂ層１６には、不純物としてＺｎが５×１０¹⁸ｃｍ^-3〜２×１０¹⁹ｃｍ^-3程度（例えば１×１０¹⁹ｃｍ^-3）含有されている。ｐ⁺−ＡｌＧａＡｓＳｂ層１６は電子ブロック層として機能する。

ｐ⁺−ＡｌＧａＡｓＳｂ層１６上にｐ型のｐ⁺−ＧａＡｓＳｂ層１７が形成されている。ｐ⁺−ＧａＡｓＳｂ層１７の厚さは３０ｎｍ〜３００ｎｍ程度（例えば１００ｎｍ）であり、ｐ⁺−ＧａＡｓＳｂ層１７には、不純物としてＺｎが５×１０¹⁸ｃｍ^-3〜２×１０¹⁹ｃｍ^-3程度（例えば１×１０¹⁹ｃｍ^-3）含有されている。ｐ⁺−ＧａＡｓＳｂ層１７はオーミックコンタクト層として機能する。

また、ｎ⁺−ＩｎＧａＡｓ層１３の表面にｎ−ＩｎＰ層１４から離間してオーミック電極２０ｂがオーミック接続され、ｐ型のｐ⁺−ＧａＡｓＳｂ層１７の表面にオーミック電極１９が選択的にオーミック接続されている。オーミック電極１９及び２０ｂには、例えば、下から順に積層されたＴｉ膜（厚さ：１０ｎｍ程度）、Ｐｔ膜（厚さ：３０ｎｍ程度）及びＡｕ膜（厚さ：３００ｎｍ程度）が含まれている。

更に、導電性の基板１１の裏面にオーミック電極２０ａがオーミック接続されている。オーミック電極２０ａには、例えば、基板１１側から順に積層されたＡｕＧｅ膜（厚さ：２０ｎｍ程度）、Ｎｉ膜（厚さ：１０ｎｍ程度）及びＡｕ膜（厚さ：２００ｎｍ程度）が含まれている。

このように構成された第３の実施形態では、ｐ⁺−ＡｌＧａＡｓＳｂ層１６がＡｌＳｂ系化合物半導体層１０１に相当し、ｎ−ＩｎＰ層１４がＩｎＰ系化合物半導体層１０２に相当する。また、ｉ−ＩｎＡｌＡｓ層１５が中間層１０３に相当する。つまり、ｎ−ＩｎＰ層１４、ｉ−ＩｎＡｌＡｓ層１５及びｐ⁺−ＡｌＧａＡｓＳｂ層１６がバックワードダイオードを構成する。従って、第１の実施形態と同様の動作が行われ、第１の実施形態と同様の効果が得られる。また、オーミック電極１９及び２０ｂ間に印加する電圧のみならず、オーミック電極１９及び２０ａ間に印加する電圧によっても動作させることができる。つまり、基板１１もオーミックコンタクト層として機能する。

次に、第３の実施形態に係る半導体装置を製造する方法について説明する。図７Ａ乃至図７Ｂは、第３の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。

先ず、図７Ａ（ａ）に示すように、基板１１上に、ｎ⁺−ＩｎＧａＡｓ層１３、ｎ−ＩｎＰ層１４、ｉ−ＩｎＡｌＡｓ層１５、ｐ⁺−ＡｌＧａＡｓＳｂ層１６、及びｐ⁺−ＧａＡｓＳｂ層１７を、この順で形成する。ｎ⁺−ＩｎＧａＡｓ層１３、ｎ−ＩｎＰ層１４、ｉ−ＩｎＡｌＡｓ層１５、ｐ⁺−ＡｌＧａＡｓＳｂ層１６、及びｐ⁺−ＧａＡｓＳｂ層１７の形成では、例えば、これらの層をＭＯＣＶＤ法により成長させる。次いで、バックワードダイオードを形成する予定の領域を覆うレジストパターン１８をｐ⁺−ＧａＡｓＳｂ層１７上に形成する。

その後、図７Ａ（ｂ）に示すように、所定のエッチング液を用いてｐ⁺−ＧａＡｓＳｂ層１７、ｐ⁺−ＡｌＧａＡｓＳｂ層１６、及びｉ−ＩｎＡｌＡｓ層１５のウェットエッチングを行う。エッチング液としてリン酸及び過酸化水素水の混合液を用いると、ｎ−ＩｎＰ層１４はほとんどエッチングされず、ｐ⁺−ＧａＡｓＳｂ層１７、ｐ⁺−ＡｌＧａＡｓＳｂ層１６、及びｉ−ＩｎＡｌＡｓ層１５を確実にエッチングすることができる。

続いて、図７Ａ（ｃ）に示すように、所定のエッチング液を用いてｎ−ＩｎＰ層１４のウェットエッチングを行う。エッチング液として塩酸を用いると、ｎ−ＩｎＰ層１４を選択的に確実にエッチングすることができる。

次いで、図７Ｂ（ｄ）に示すように、レジストパターン１８を除去する。その後、基板１１の裏面にオーミック電極２０ａを形成する。オーミック電極２０ａの形成では、例えば、基板１１側から順にＡｕＧｅ膜、Ｎｉ膜及びＡｕ膜を蒸着し、３５０℃程度の熱処理を行う。この結果、ＡｕＧｅ膜、Ｎｉ膜及びＡｕ膜と基板１１との反応により、オーミック接続が確立される。

続いて、図７Ｂ（ｅ）に示すように、ｐ⁺−ＧａＡｓＳｂ層１７上にオーミック電極１９を選択的に形成し、ｎ⁺−ＩｎＧａＡｓ層１３上にオーミック電極２０ｂを選択的に形成する。オーミック電極１９及び２０ｂの形成では、例えばリフトオフ法によるＴｉ膜、Ｐｔ膜及びＡｕ膜の形成を行う。例えば、オーミック電極１９及び２０ｂを形成する予定の領域を個別に開口するレジストパターンを用いて、下から順にＴｉ膜、Ｐｔ膜及びＡｕ膜を蒸着し、レジストパターンをその上のＴｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。オーミック電極１９及び２０ｂは熱処理を行わずにｐ⁺−ＧａＡｓＳｂ層１７及びｎ⁺−ＩｎＧａＡｓ層１３とオーミック接続させることができる。なお、第２の実施形態のオーミック電極９及び１０と同様に、オーミック電極１９及び２０ｂを個別に形成してもよい。

このようにして、第３の実施形態に係る半導体装置を製造することができる。

（第４の実施形態）
次に、第４の実施形態について説明する。図８は、第４の実施形態に係る半導体装置の構造を示す断面図である。

図８に示すように、第４の実施形態に係る半導体装置では、基板２１上にノンドープのｉ−ＩｎＡｌＡｓ層２２が形成されている。基板２１は、例えば半絶縁性のＩｎＰ基板である。ｉ−ＩｎＡｌＡｓ層２２の厚さは、５０ｎｍ〜５００ｎｍ程度（例えば３００ｎｍ）である。ｉ−ＩｎＡｌＡｓ層２２はバッファ層として機能する。ｉ−ＩｎＡｌＡｓ層２２上にｎ型のｎ⁺−ＩｎＧａＡｓ層２３が選択的に形成されている。ｎ⁺−ＩｎＧａＡｓ層２３の厚さは５０ｎｍ〜５００ｎｍ程度（例えば２００ｎｍ）であり、ｎ⁺−ＩｎＧａＡｓ層２３には、不純物としてＳｉが５×１０¹⁸ｃｍ^-3〜２×１０¹⁹ｃｍ^-3程度（例えば１×１０¹⁹ｃｍ^-3）含有されている。ｎ⁺−ＩｎＧａＡｓ層２３はオーミックコンタクト層として機能する。ｎ⁺−ＩｎＧａＡｓ層２３には、基板２１上の他の素子からの分離用の素子分離溝６２が形成されている。

ｎ⁺−ＩｎＧａＡｓ層２３上にｎ型のｎ−ＩｎＰ層２４が選択的に形成されている。ｎ−ＩｎＰ層２４の厚さは３０ｎｍ〜３００ｎｍ程度（例えば５０ｎｍ）であり、ｎ−ＩｎＰ層２４には、不純物としてＳｉが１×１０¹⁸ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度（例えば５×１０¹⁸ｃｍ^-3）含有されている。つまり、ｎ−ＩｎＰ層２４の不純物濃度はｎ⁺−ＩｎＧａＡｓ層２３の不純物濃度よりも低い。ｎ−ＩｎＰ層２４はホールブロック層として機能する。

ｎ−ＩｎＰ層２４上にノンドープのｉ−ＩｎＡｌＡｓ層２５が形成されている。ｉ−ＩｎＡｌＡｓ層２５の厚さは１ｎｍ〜１０ｎｍ程度（例えば５ｎｍ）である。ｉ−ＩｎＡｌＡｓ層２５はバリア層として機能する。

ｉ−ＩｎＡｌＡｓ層２５上にｐ型のｐ⁺−ＡｌＧａＡｓＳｂ層２６が形成されている。ｐ⁺−ＡｌＧａＡｓＳｂ層２６の厚さは３０ｎｍ〜３００ｎｍ程度（例えば１００ｎｍ）であり、ｐ⁺−ＡｌＧａＡｓＳｂ層２６には、不純物としてＺｎが５×１０¹⁸ｃｍ^-3〜２×１０¹⁹ｃｍ^-3程度（例えば１×１０¹⁹ｃｍ^-3）含有されている。ｐ⁺−ＡｌＧａＡｓＳｂ層２６は電子ブロック層として機能する。

ｐ⁺−ＡｌＧａＡｓＳｂ層２６上にｐ型のｐ⁺−ＧａＡｓＳｂ層２７が形成されている。ｐ⁺−ＧａＡｓＳｂ層２７の厚さは３０ｎｍ〜３００ｎｍ程度（例えば１００ｎｍ）であり、ｐ⁺−ＧａＡｓＳｂ層２７には、不純物としてＺｎが５×１０¹⁸ｃｍ^-3〜２×１０¹⁹ｃｍ^-3程度（例えば１×１０¹⁹ｃｍ^-3）含有されている。ｐ⁺−ＧａＡｓＳｂ層２７はオーミックコンタクト層として機能する。

また、ｎ⁺−ＩｎＧａＡｓ層２３の表面にｎ−ＩｎＰ層２４から離間してオーミック電極３０がオーミック接続されている。ｐ型のｐ⁺−ＧａＡｓＳｂ層２７の表面に、平面視でｐ⁺−ＧａＡｓＳｂ層２７、ｐ⁺−ＡｌＧａＡｓＳｂ層２６、及びｉ−ＩｎＡｌＡｓ層２５よりも外側に張り出すオーミック電極２９がオーミック接続されている。オーミック電極２９には、導電膜２９ａ及びその上に形成された導電膜２９ｂが含まれている。導電膜２９ａには、例えばＷＳｉが含まれている。導電膜２９ｂ及びオーミック電極３０には、例えば、下から順に積層されたＴｉ膜（厚さ：１０ｎｍ程度）、Ｐｔ膜（厚さ：３０ｎｍ程度）及びＡｕ膜（厚さ：１００ｎｍ程度）が含まれている。

このように構成された第４の実施形態では、ｐ⁺−ＡｌＧａＡｓＳｂ層２６がＡｌＳｂ系化合物半導体層１０１に相当し、ｎ−ＩｎＰ層２４がＩｎＰ系化合物半導体層１０２に相当する。また、ｉ−ＩｎＡｌＡｓ層２５が中間層１０３に相当する。つまり、ｎ−ＩｎＰ層２４、ｉ−ＩｎＡｌＡｓ層２５及びｐ⁺−ＡｌＧａＡｓＳｂ層２６がバックワードダイオードを構成する。従って、第１の実施形態と同様の動作が行われ、第１の実施形態と同様の効果が得られる。また、詳細は後述するが、オーミック電極３０をオーミック電極２９に対して自己整合的に形成することができるため、オーミック電極３０をバックワードダイオードにより近い位置に形成することができる。このため、オーミック電極３０とバックワードダイオードとの間の抵抗を低減することができる。

次に、第４の実施形態に係る半導体装置を製造する方法について説明する。図９Ａ乃至図９Ｂは、第４の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。

先ず、図９Ａ（ａ）に示すように、基板２１上に、ｉ−ＩｎＡｌＡｓ層２２、ｎ⁺−ＩｎＧａＡｓ層２３、ｎ−ＩｎＰ層２４、ｉ−ＩｎＡｌＡｓ層２５、ｐ⁺−ＡｌＧａＡｓＳｂ層２６、及びｐ⁺−ＧａＡｓＳｂ層２７を、この順で形成する。ｉ−ＩｎＡｌＡｓ層２２、ｎ⁺−ＩｎＧａＡｓ層２３、ｎ−ＩｎＰ層２４、ｉ−ＩｎＡｌＡｓ層２５、ｐ⁺−ＡｌＧａＡｓＳｂ層２６、及びｐ⁺−ＧａＡｓＳｂ層２７の形成では、例えば、これらの層をＭＯＣＶＤ法により成長させる。次いで、バックワードダイオードを形成する予定の領域を覆う導電膜２９ａを形成する。導電膜２９ａの形成では、例えば、ＷＳｉ膜等の導電膜をスパッタリング法等により全面に形成し、この上にバックワードダイオードを形成する予定の領域を覆うレジストパターンを形成し、ＣＦ₄ガス又はＳＦ₆ガスを用いたドライエッチングを導電膜に対して行う。そして、ドライエッチング後にレジストパターンを除去する。

導電膜２９ａの形成後、図９Ａ（ｂ）に示すように、所定のエッチング液を用いてｐ⁺−ＧａＡｓＳｂ層２７、ｐ⁺−ＡｌＧａＡｓＳｂ層２６、及びｉ−ＩｎＡｌＡｓ層２５のウェットエッチングを行う。エッチング液としてリン酸及び過酸化水素水の混合液を用いると、ｎ−ＩｎＰ層２４はほとんどエッチングされず、ｐ⁺−ＧａＡｓＳｂ層２７、ｐ⁺−ＡｌＧａＡｓＳｂ層２６、及びｉ−ＩｎＡｌＡｓ層２５を確実にエッチングすることができる。また、オーバーエッチングを行うことにより、ｐ⁺−ＧａＡｓＳｂ層２７、ｐ⁺−ＡｌＧａＡｓＳｂ層２６、及びｉ−ＩｎＡｌＡｓ層２５をサイドエッチングする。つまり、ｐ⁺−ＧａＡｓＳｂ層２７、ｐ⁺−ＡｌＧａＡｓＳｂ層２６、及びｉ−ＩｎＡｌＡｓ層２５の側面を、マスクである導電膜２９ａの側面よりも内側に後退させる。

続いて、図９Ａ（ｃ）に示すように、所定のエッチング液を用いてｎ−ＩｎＰ層２４のウェットエッチングを行う。エッチング液として塩酸を用いると、ｎ−ＩｎＰ層２４を選択的に確実にエッチングすることができる。

次いで、図９Ｂ（ｄ）に示すように、素子分離溝６２をｎ⁺−ＩｎＧａＡｓ層２３に形成する。素子分離溝６２の形成では、例えば、素子分離溝６２を形成する予定の領域を開口するレジストパターンを用いたｎ⁺−ＩｎＧａＡｓ層２３のウェットエッチングを行う。このウェットエッチングでは、例えばエッチング液としてリン酸及び過酸化水素水の混合液を用いる。ウェットエッチング後には、レジストパターンを除去する。

続いて、図９Ｂ（ｅ）に示すように、レジストパターン２８ａ及びその上に形成されたレジストパターン２８ｂを含む多層レジストパターンを形成する。このとき、レジストパターン２８ａ及び２８ｂには、オーミック電極３０及び導電膜２９ｂを形成する予定の領域を一括して開口する開口部を設ける。つまり、一つの開口部からオーミック電極３０及び導電膜２９ｂを形成する予定の領域が露出するようにする。また、レジストパターン２８ｂの開口部をレジストパターン２８ａの開口部より小さくする。多層レジストパターンの形成後、下から順にＴｉ膜、Ｐｔ膜及びＡｕ膜を蒸着する。この結果、オーミック電極３０及び導電膜２９ｂが形成され、また、レジストパターン２８ｂ上に導電膜２８ｃが形成される。次いで、レジストパターン２８ａ及びレジストパターン２８ｂをその上の導電膜２８ｃと共に除去する。

このようにして、第４の実施形態に係る半導体装置を製造することができる。そして、この方法では、オーミック電極３０をオーミック電極２９に対して自己整合的に形成することができる。このため、平面視でのバックワードダイオードとオーミック電極３０との間隔を１μｍ未満にすることが可能である。一方、オーミック電極２９用の開口部とは別にオーミック電極３０用の開口部を形成する場合、解像度等の影響で、オーミック電極３０とバックワードダイオードとの間には、少なくとも１μｍ〜２μｍ程度の間隔が必要となる。

（第５の実施形態）
次に、第５の実施形態について説明する。図１０は、第５の実施形態に係る半導体装置の構造を示す図である。

図１０（ａ）及び（ｂ）に示すように、第５の実施形態では、基板３１上に検波器５１、ローノイズアンプ（ＬＮＡ）５２及びインダクタ５３が集積されてモノリシックマイクロ波集積回路（ＭＭＩＣ）５４が構成されている。基板３１は、例えば半絶縁性のＩｎＰ基板である。ＬＮＡ５２は、例えば高電子移動度トランジスタ（ＨＥＭＴ）である。

基板３１上に、ノンドープのｉ−ＩｎＡｌＡｓ層４１、ノンドープのｉ−ＩｎＧａＡｓ層４２、ｎ型のｎ−ＩｎＡｌＡｓ層４３、ノンドープのｉ−ＩｎＰ層４４、及びｎ型のｎ⁺−ＩｎＧａＡｓ層３３がこの順で形成されている。ｉ−ＩｎＡｌＡｓ層４１の厚さは、５０ｎｍ〜５００ｎｍ程度（例えば３００ｎｍ）である。ｉ−ＩｎＡｌＡｓ層４１はバッファ層として機能する。ｉ−ＩｎＧａＡｓ層４２の厚さは、５０ｎｍ〜２５０ｎｍ程度（例えば１５ｎｍ）である。ｉ−ＩｎＧａＡｓ層４２はＬＮＡ５２のチャネル層として機能する。ｎ−ＩｎＡｌＡｓ層４３の厚さは、５ｎｍ〜１５ｎｍ程度（例えば８ｎｍ）であり、ｎ−ＩｎＡｌＡｓ層４３には、不純物としてＳｉが５×１０¹⁸ｃｍ^-3〜２×１０¹⁹ｃｍ^-3程度（例えば１×１０¹⁹ｃｍ^-3）含有されている。ｎ−ＩｎＡｌＡｓ層４３はＬＮＡ５２のキャリア供給層として機能する。ｉ−ＩｎＰ層４４の厚さは、３ｎｍ〜１０ｎｍ程度（例えば５ｎｍ）である。ｉ−ＩｎＰ層４４はＬＮＡ５２の形成時のエッチングストッパ層として機能する。ｎ⁺−ＩｎＧａＡｓ層３３の厚さは１０ｎｍ〜１００ｎｍ程度（例えば５０ｎｍ）であり、ｎ⁺−ＩｎＧａＡｓ層３３には、不純物としてＳｉが５×１０¹⁸ｃｍ^-3〜２×１０¹⁹ｃｍ^-3程度（例えば１×１０¹⁹ｃｍ^-3）含有されている。ｎ⁺−ＩｎＧａＡｓ層３３はオーミックコンタクト層として機能する。そして、ｉ−ＩｎＡｌＡｓ層４１、ｉ−ＩｎＧａＡｓ層４２、ｎ−ＩｎＡｌＡｓ層４３、ｉ−ＩｎＰ層４４、及びｎ⁺−ＩｎＧａＡｓ層３３に素子分離溝６３が形成されており、素子分離溝６３により検波器５１及びＬＮＡ５２が素子分離されている。

ＬＮＡ５２では、ｎ⁺−ＩｎＧａＡｓ層３３にリセス６５が形成されており、リセス６５内においてｉ−ＩｎＰ層４４上にゲート電極４６ｇが形成されている。また、平面視でゲート電極４６ｇを挟むようにして、ｎ⁺−ＩｎＧａＡｓ層３３上にソース電極４６ｓ及びドレイン電極４６ｄが形成されている。ゲート電極４６ｇには、例えば、下から順に積層されたＴｉ膜（厚さ：１０ｎｍ）、Ｐｔ膜（厚さ：３０ｎｍ）及びＡｕ膜（厚さ：５００ｎｍ）が含まれている。ソース電極４６ｓ及びドレイン電極４６ｄには、例えば、下から順に積層されたＴｉ膜（厚さ：１０ｎｍ程度）、Ｐｔ膜（厚さ：３０ｎｍ程度）及びＡｕ膜（厚さ：３００ｎｍ程度）が含まれている。

検波器５１では、ｎ⁺−ＩｎＧａＡｓ層３３上にｎ型のｎ−ＩｎＰ層３４が選択的に形成されている。ｎ−ＩｎＰ層３４の厚さは３０ｎｍ〜３００ｎｍ程度（例えば５０ｎｍ）であり、ｎ−ＩｎＰ層３４には、不純物としてＳｉが１×１０¹⁸ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度（例えば５×１０¹⁸ｃｍ^-3）含有されている。つまり、ｎ−ＩｎＰ層３４の不純物濃度はｎ⁺−ＩｎＧａＡｓ層３３の不純物濃度よりも低い。ｎ−ＩｎＰ層３４はホールブロック層として機能する。

ｎ−ＩｎＰ層３４上にノンドープのｉ−ＩｎＡｌＡｓ層３５が形成されている。ｉ−ＩｎＡｌＡｓ層３５の厚さは１ｎｍ〜１０ｎｍ程度（例えば５ｎｍ）である。ｉ−ＩｎＡｌＡｓ層３５はバリア層として機能する。

ｉ−ＩｎＡｌＡｓ層３５上にｐ型のｐ⁺−ＡｌＧａＡｓＳｂ層３６が形成されている。ｐ⁺−ＡｌＧａＡｓＳｂ層３６の厚さは３０ｎｍ〜３００ｎｍ程度（例えば１００ｎｍ）であり、ｐ⁺−ＡｌＧａＡｓＳｂ層３６には、不純物としてＺｎが５×１０¹⁸ｃｍ^-3〜２×１０¹⁹ｃｍ^-3程度（例えば１×１０¹⁹ｃｍ^-3）含有されている。ｐ⁺−ＡｌＧａＡｓＳｂ層３６は電子ブロック層として機能する。

ｐ⁺−ＡｌＧａＡｓＳｂ層３６上にｐ型のｐ⁺−ＧａＡｓＳｂ層３７が形成されている。ｐ⁺−ＧａＡｓＳｂ層３７の厚さは３０ｎｍ〜３００ｎｍ程度（例えば５０ｎｍ）であり、ｐ⁺−ＧａＡｓＳｂ層３７には、不純物としてＺｎが５×１０¹⁸ｃｍ^-3〜２×１０¹⁹ｃｍ^-3程度（例えば１×１０¹⁹ｃｍ^-3）含有されている。ｐ⁺−ＧａＡｓＳｂ層３７はオーミックコンタクト層として機能する。

また、ｎ⁺−ＩｎＧａＡｓ層３３の表面にｎ−ＩｎＰ層３４から離間してオーミック電極４０がオーミック接続され、ｐ型のｐ⁺−ＧａＡｓＳｂ層３７の表面にオーミック電極３９が選択的にオーミック接続されている。オーミック電極３９及び４０には、例えば、下から順に積層されたＴｉ膜（厚さ：１０ｎｍ程度）、Ｐｔ膜（厚さ：３０ｎｍ程度）及びＡｕ膜（厚さ：３００ｎｍ程度）が含まれている。

更に、ｉ−ＩｎＡｌＡｓ層４１上に、素子分離溝６３を埋め込み、検波器５１及びＬＮＡ５２を覆う層間絶縁膜４７が形成されている。層間絶縁膜４７には、オーミック電極３９、オーミック電極４０、ソース電極４６ｓ、ドレイン電極４６ｄ、又はゲート電極４６ｇまで到達するコンタクトホールが形成されている。そして、各コンタクトホール内にコンタクトプラグが形成されている。また、層間絶縁膜４７上には、オーミック電極４０に接続されたコンタクトプラグ４８とドレイン電極４６ｄに接続されたコンタクトプラグ４９とを接続する配線５０が形成されている。

このように構成された第５の実施形態では、検波器５１のオーミック電極３９及びＬＮＡ５２のソース電極４６ｓが接地され、配線５０にインダクタ５３の一端が接続される。そして、ＬＮＡ５２のゲート電極４６ｇに、ミリ波を受信するアンテナ５５が接続され、インダクタ５３の他端から検波信号Ｖ_detが出力される。検出信号Ｖ_detとしては、数百ｍＶの電位差ΔＶが出力される。

また、検波器５１に関し、ｐ⁺−ＡｌＧａＡｓＳｂ層３６がＡｌＳｂ系化合物半導体層１０１に相当し、ｎ−ＩｎＰ層３４がＩｎＰ系化合物半導体層１０２に相当する。また、ｉ−ＩｎＡｌＡｓ層３５が中間層１０３に相当する。つまり、ｎ−ＩｎＰ層３４、ｉ−ＩｎＡｌＡｓ層３５及びｐ⁺−ＡｌＧａＡｓＳｂ層３６がバックワードダイオードを構成する。従って、第１の実施形態と同様の動作が行われる。このため、アンテナ５５により入力したミリ波がＬＮＡ５２によって振幅の大きい信号に増幅された場合であっても、適切な検波信号Ｖ_detを出力することができる。

次に、第５の実施形態に係る半導体装置を製造する方法について説明する。図１１Ａ乃至図１１Ｃは、第５の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。

先ず、図１１Ａ（ａ）に示すように、基板３１上に、ｉ−ＩｎＡｌＡｓ層４１、ｉ−ＩｎＧａＡｓ層４２、ｎ−ＩｎＡｌＡｓ層４３、ｉ−ＩｎＰ層４４、ｎ⁺−ＩｎＧａＡｓ層３３、ｎ−ＩｎＰ層３４、ｉ−ＩｎＡｌＡｓ層３５、ｐ⁺−ＡｌＧａＡｓＳｂ層３６、及びｐ⁺−ＧａＡｓＳｂ層３７を、この順で形成する。ｉ−ＩｎＡｌＡｓ層４１、ｉ−ＩｎＧａＡｓ層４２、ｎ−ＩｎＡｌＡｓ層４３、ｉ−ＩｎＰ層４４、ｎ⁺−ＩｎＧａＡｓ層３３、ｎ−ＩｎＰ層３４、ｉ−ＩｎＡｌＡｓ層３５、ｐ⁺−ＡｌＧａＡｓＳｂ層３６、及びｐ⁺−ＧａＡｓＳｂ層３７の形成では、例えば、これらの層をＭＯＣＶＤ法により成長させる。次いで、バックワードダイオードを形成する予定の領域を覆うレジストパターン３８をｐ⁺−ＧａＡｓＳｂ層３７上に形成する。

その後、図１１Ａ（ｂ）に示すように、所定のエッチング液を用いてｐ⁺−ＧａＡｓＳｂ層３７、ｐ⁺−ＡｌＧａＡｓＳｂ層３６、及びｉ−ＩｎＡｌＡｓ層３５のウェットエッチングを行う。エッチング液としてリン酸及び過酸化水素水の混合液を用いると、ｎ−ＩｎＰ層３４はほとんどエッチングされず、ｐ⁺−ＧａＡｓＳｂ層３７、ｐ⁺−ＡｌＧａＡｓＳｂ層３６、及びｉ−ＩｎＡｌＡｓ層３５を確実にエッチングすることができる。続いて、所定のエッチング液を用いてｎ−ＩｎＰ層３４のウェットエッチングを行う。エッチング液として塩酸を用いると、ｎ−ＩｎＰ層３４を選択的に確実にエッチングすることができる。

次いで、図１１Ａ（ｃ）に示すように、レジストパターン３８を除去する。その後、素子分離溝６３を、ｉ−ＩｎＧａＡｓ層４２、ｎ−ＩｎＡｌＡｓ層４３、ｉ−ＩｎＰ層４４、及びｎ⁺−ＩｎＧａＡｓ層３３に形成する。素子分離溝６３の形成では、例えば、素子分離溝６３を形成する予定の領域を開口するレジストパターンを用いたウェットエッチングを行う。ｎ⁺−ＩｎＧａＡｓ層３３、ｎ−ＩｎＡｌＡｓ層４３、及びｉ−ＩｎＧａＡｓ層４２のウェットエッチングでは、例えばエッチング液としてリン酸及び過酸化水素水の混合液を用い、ｉ−ＩｎＰ層４４のウェットエッチングでは、例えば塩酸を用いる。ウェットエッチング後には、レジストパターンを除去する。

続いて、図１１Ｂ（ｄ）に示すように、検波器５１に関し、ｐ⁺−ＧａＡｓＳｂ層３７上にオーミック電極３９を選択的に形成し、ｎ⁺−ＩｎＧａＡｓ層３３上にオーミック電極４０を選択的に形成する。また、ＬＮＡ５２に関し、ｎ⁺−ＩｎＧａＡｓ層３３上にソース電極４６ｓ及びドレイン電極４６ｄを選択的に形成する。オーミック電極３９、オーミック電極４０、ソース電極４６ｓ及びドレイン電極４６ｄの形成では、例えばリフトオフ法によるＴｉ膜、Ｐｔ膜及びＡｕ膜の形成を行う。例えば、これらの電極を形成する予定の領域を個別に開口するレジストパターンを用いて、下から順にＴｉ膜、Ｐｔ膜及びＡｕ膜を蒸着し、レジストパターンをその上のＴｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。これらの電極は熱処理を行わずにｐ⁺−ＧａＡｓＳｂ層３７及びｎ⁺−ＩｎＧａＡｓ層３３とオーミック接続させることができる。なお、これらの電極を個別に形成してもよい。

次いで、図１１Ｂ（ｅ）に示すように、ソース電極４６ｓ及びドレイン電極４６ｄの間に露出しているｎ⁺−ＩｎＧａＡｓ層３３にリセス６５を形成する。リセス６５の形成では、電子線フォトリソグラフィー法により、リセス６５を形成する予定の領域を開口するレジストパターンを形成し、このレジストパターンをマスクとしてｎ⁺−ＩｎＧａＡｓ層３３のウェットエッチングを行う。エッチング液としてクエン酸及び過酸化水素水の混合液を用いると、ｉ−ＩｎＰ層４４はほとんどエッチングされず、ｎ⁺−ＩｎＧａＡｓ層３３を確実にエッチングすることができる。このとき、ｉ−ＩｎＰ層４４がエッチングストッパ層として機能する。ウェットエッチング後には、レジストパターンを除去する。

リセス６５の形成後、図１１Ｂ（ｆ）に示すように、リセス６５内においてｎ⁺−ＩｎＧａＡｓ層３３上にゲート電極４６ｇを形成する。ゲート電極４６ｇの形成は、例えば、電子線フォトリソグラフィー法により形成したレジストパターンを用いたリフトオフ法により行う。つまり、レジストパターンの形成、Ｔｉ膜、Ｐｔ膜及びＡｕ膜の蒸着、並びにレジストパターンの除去をこの順で行う。

ゲート電極４６ｇの形成後、図１１Ｃ（ｇ）に示すように、検波器５１及びＬＮＡ５２を覆う層間絶縁膜４７を形成する。層間絶縁膜４７の材料としては、例えばベンゾシクロブテン（ＢＣＢ）又はポリイミド等を用いる。

次いで、層間絶縁膜４７に、オーミック電極３９、オーミック電極４０、ソース電極４６ｓ、ドレイン電極４６ｄ、又はゲート電極４６ｇまで到達するコンタクトホールを形成し、各コンタクトホール内にコンタクトプラグを形成する。その後、図１１Ｃ（ｈ）に示すように、オーミック電極４０に接続されたコンタクトプラグ４８とドレイン電極４６ｄに接続されたコンタクトプラグ４９とを接続する配線５０を層間絶縁膜４７上に形成する。

インダクタ５３は、配線５０と並行に形成することができる。また、層間絶縁膜４７の形成前までに形成してもよい。

このようにして、第５の実施形態に係る半導体装置を製造することができる。

なお、いずれの実施形態においても、ｐ型のＡｌＳｂ系化合物半導体層に代えて、ＧａＡｓＳｂ等のＡｌを含有しない化合物半導体層を用いてもよい。つまり、Ｓｂを含んでいるｐ型の化合物半導体層をＡｌＳｂ系化合物半導体層に代えて用いることができる。特に、ＧａＡｓＳｂは、Ｓｂの組成が０．４９の場合にＩｎＰに格子整合し、ＧａＡｓＳｂ_yでｙ＜０．４９の場合にワイドギャップになる。また、ｎ型の化合物半導体層はＩｎＰ系である必要はなく、ＩｎＰを含んでいればよい。

４、１４、２４、３４：ｎ−ＩｎＰ層
５、１５、２５、３５：ｉ−ＩｎＡｌＡｓ層
６、１６、２６、３６：ｐ⁺−ＡｌＧａＡｓＳｂ層
５１：検波器
５２：ローノイズアンプ
５４：ＭＭＩＣ
１０１：ＡｌＳｂ系化合物半導体層
１０２：ＩｎＰ系化合物半導体層
１０３：中間層

Claims (7)

1. Ｓｂを含むｐ型化合物半導体層と、
   前記ｐ型化合物半導体層に接合され、ＩｎＰを含むｎ型化合物半導体層と、
   を含むバックワードダイオードを有することを特徴とする化合物半導体装置。
2. 平衡状態において、前記ｐ型化合物半導体層の価電子帯のエネルギがフェルミレベルよりも高いことを特徴とする請求項１に記載の化合物半導体装置。
3. 前記ｐ型化合物半導体層は、ＡｌＡｓＳｂ、ＡｌＳｂ、ＡｌＧａＳｂ、ＡｌＧａＡｓＳｂ及びＧａＡｓＳｂからなる群から選択された少なくとも１種を含有することを特徴とする請求項１又は２に記載の化合物半導体装置。
4. 前記ＧａＡｓＳｂは、Ｓｂの組成が０．４９より小さいことを特徴とする請求項３に記載の化合物半導体装置。
5. 前記ｎ型化合物半導体層は、ＩｎＰ、ＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＡｌＧａＰ及びＩｎＡｓＰからなる群から選択された少なくとも１種を含有することを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
6. 前記ｐ型化合物半導体層と前記ｎ型化合物半導体層との間に、真性化合物半導体層が接合されていることを特徴とする請求項１乃至５のいずれか１項に記載の化合物半導体装置。
7. 基板上に、互いに接合されるＳｂを含むｐ型化合物半導体層及びＩｎＰを含むｎ型化合物半導体層を含むバックワードダイオードを形成する工程を有することを特徴とする化合物半導体装置の製造方法。

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