JP5449290B2 - ランプ信号出力回路、アナログデジタル変換回路、撮像装置、ランプ信号出力回路の駆動方法 - Google Patents

Description

本発明は、ランプ信号出力回路、アナログデジタル変換回路およびアナログデジタル変換回路を有する撮像装置に関する。

従来、アナログ信号をデジタル信号に変換するアナログデジタル変換回路（以下、ＡＤＣ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と表記する。）が知られている。以下、アナログ信号をデジタル信号に変換する動作をＡＤ変換と表記する。ＡＤＣの一例として、アナログ信号と時間に依存して電位が変化するランプ信号とを比較した比較結果信号を出力する比較器と、クロックパルス信号を計数したカウント信号を出力するカウンタと、比較結果信号とカウント信号が入力されるメモリとを有するＡＤＣが知られている。このＡＤＣは、メモリが比較結果信号を受けて、デジタル信号であるカウント信号を保持することによって、アナログ信号のデジタル信号への変換を行う。

特許文献１には、ランプ信号の電位を時間に依存して変化させてＡＤ変換を行う形態が記載されている。特許文献１に記載の、ランプ信号を生成するランプ信号出力回路の構成を図１４に示す。本明細書に添付した図１４は、特許文献１の図１９を引用し、符号を振り直したものである。特許文献１に記載のランプ信号出力回路は、積分容量５１の充放電を行うことで、ランプ信号をオートゼロレベルの電位から、時間に依存した変化を開始する所定の電位にシフトさせていた。

特開２００８−１８７４２０号公報

特許文献１に記載のＡＤＣでは、ランプ信号を時間に依存した変化を開始する所定の電位にシフトするために、積分アンプの入出力端子間に設けられた積分容量に電流を印加して充放電していた。従って、ランプ信号の電位を或る電位から時間に依存した変化を開始する所定の電位にシフトするのに、積分容量を充放電する期間を要していた。

本実施例は上記の課題を解決するために為されたものであり、一の態様は、時間に依存して電位が変化するランプ信号を出力するランプ信号出力回路であって、複数の電圧を供給する電圧供給部と、電流供給部と、前記ランプ信号を出力する積分回路と、容量素子と、を有し、前記電圧供給部が前記容量素子の一方の端子に電気的に接続され、前記積分回路と前記電流供給部とが前記容量素子の他方の端子に電気的に接続され、前記積分回路は、前記電圧供給部から前記容量素子を介して供給される、前記複数の電圧のうちの第１の電圧に基づいてリセット電位の信号を生成し、前記積分回路は、前記電圧供給部から前記容量素子を介して供給される、前記複数の電圧のうちの第２の電圧に基づいて、ランプ開始電位の信号を、前記リセット電位から電位をシフトして生成し、前記積分回路は、前記ランプ信号の時間に依存した電位の変化を前記ランプ開始電位から開始することを特徴とするランプ信号出力回路である。

また、別の態様は、時間に依存して電位が変化するランプ信号を出力するランプ信号出力回路の駆動方法であって、前記ランプ信号出力回路は、電流供給部と、積分回路と、容量素子と、を有し、前記容量素子を介して前記積分回路に供給される第１の電圧に基づいて前記積分回路がリセット電位の信号を生成し、前記積分回路に供給される第２の電圧に基づいて、ランプ開始電位の信号を前記リセット電位から電位をシフトして生成し、前記積分回路が、前記ランプ開始電位から電位が変化する前記ランプ信号を出力することを特徴とするランプ信号出力回路の駆動方法である。

本発明によれば、ランプ信号を時間に依存した変化を開始する所定の電位にシフトするのに要する期間を短縮することができる。

実施例１に関わる撮像装置の一例のブロック図 実施例１に関わる画素１００の一例の等価回路図 実施例１に関わる比較部４の一例の等価回路図 実施例１に関わるランプ信号出力回路の一例のブロック図と等価回路図 実施例１に関わる撮像装置の動作の一例の動作タイミング図 実施例１に関わる撮像装置の他の形態を示したブロック図 実施例２に関わるランプ信号出力回路の一例の等価回路図 実施例２に関わる撮像装置の動作の一例の動作タイミング図 実施例３に関わるランプ信号出力回路の一例の等価回路図 実施例３に関わる撮像装置の動作の一例の動作タイミング図 実施例４に関わる撮像装置の一例のブロック図と、帰還容量、積分容量の構造の一例を表した模式図。 実施例４に関わる撮像装置の動作の一例の動作タイミング図 実施例５に関わる撮像システムの一例のブロック図 従来のランプ信号出力回路の等価回路図

以下、図面を参照しながら本発明の実施形態について説明する。

本実施例の撮像装置の構成の一例を示したブロック図を図１に示す。本実施例の撮像装置は、画素部１、垂直出力定電流源２、垂直出力線３、比較部４、ランプ信号出力回路５、メモリ６、カウンタ回路７、水平走査回路８、垂直走査回路９、信号処理回路１０を含んで構成されている。また、比較部４、メモリ６を含んだ回路部１２が複数列設けられている。また、複数列の回路部１２、ランプ信号出力回路５、カウンタ回路７を含んでＡＤ変換部１１が構成される。

まず、画素部１と垂直走査回路９について図２を参照しながら説明する。

画素部１には画素１００が複数行、複数列設けられている。図２は画素部の一部の領域である２行２列の画素１００と、垂直走査回路９、垂直出力線３を部分的に示したものである。画素部１に含まれる画素１００の具体的な構成を１つの画素１００に示した。画素１００は、光電変換部２０、リセットＭＯＳトランジスタ２１、転送ＭＯＳトランジスタ２２、増幅ＭＯＳトランジスタ２３、選択ＭＯＳトランジスタ２４を有している。光電変換部２０は入射光を電荷に変換する。ここでは例としてフォトダイオードを示している。転送ＭＯＳトランジスタ２２は、フォトダイオード２０の電荷を増幅ＭＯＳトランジスタ２３の入力ノードに転送する。転送ＭＯＳトランジスタ２２の制御電極に、垂直走査回路９から転送信号ＰＴＸが供給される。

増幅ＭＯＳトランジスタ２３は、増幅ＭＯＳトランジスタ２３の入力ノードに転送された電荷に基づいて信号を増幅して出力する。増幅ＭＯＳトランジスタ２３には電源電圧ＳＶＤＤが供給され、また、選択ＭＯＳトランジスタ２４に電気的に接続されている。選択ＭＯＳトランジスタ２４は、増幅ＭＯＳトランジスタ２３と垂直出力線３の間の電気的経路に設けられており、制御電極に垂直走査回路９から選択パルスＰＳＥＬが供給される。垂直走査回路９は画素１００の行ごとに選択パルスＰＳＥＬを供給し、画素の行の走査を行う。

リセットＭＯＳトランジスタ２１は電源電圧ＳＶＤＤが供給され、また、増幅ＭＯＳトランジスタ２３の入力ノードと電気的に接続されている。つまり、増幅ＭＯＳトランジスタ２３とリセットＭＯＳトランジスタ２１のそれぞれは共通の電源電圧ＳＶＤＤが供給される。また、リセットＭＯＳトランジスタ２１の制御電極に垂直走査回路９からリセットパルスＰＲＥＳが供給される。リセットＭＯＳトランジスタ２１は、垂直走査回路９からリセットパルスＰＲＥＳに基づいて、増幅ＭＯＳトランジスタ２３の入力ノードの電位のリセットを行う。増幅ＭＯＳトランジスタ２３が出力した信号は、選択ＭＯＳトランジスタ２４を介して垂直出力線３に画素信号ＰＩＸＯＵＴとして出力される。

再び、図１を参照しながら本実施例の撮像装置について説明する。垂直出力定電流源２は、垂直出力線３に電気的に接続され、垂直出力線３に電流を供給する。

比較部４は画素部１から入力される画素信号ＰＩＸＯＵＴと、ランプ信号出力回路５から供給される信号ＶＲＭＰとを比較する。ここでの比較に用いられる信号ＶＲＭＰは、ランプ信号出力回路５によって供給される、時間に依存して変化するランプ信号である。比較部４は、画素信号ＰＩＸＯＵＴと信号ＶＲＭＰとを比較した比較結果信号ＣＯＭＰＯＵＴの信号値が変化した時に、ラッチ信号ＬＡＴＣＨをメモリ６に出力する。

カウンタ回路７はランプ信号出力回路５の信号ＶＲＭＰが時間に依存した変化を開始した時から、不図示のクロックパルス供給部から供給されるクロックパルス信号ＣＬＫを計数したカウント信号ＣＮＴを出力する。即ち、カウンタ回路７はクロックパルス信号ＣＬＫを信号ＶＲＭＰの電位の変化と並行して計数し、カウント信号ＣＮＴを生成して出力する。カウント信号ＣＮＴは、各列のメモリ６に共通して供給される。

メモリ６は、カウンタ回路７からカウント信号ＣＮＴが供給されている。また、メモリ６は各列の比較部４に対応して各列に設けられている。メモリ６は、比較部４から供給されるラッチ信号ＬＡＴＣＨの信号値が変化した時にカウンタ回路７から供給されたカウント信号ＣＮＴを保持する。ラッチ信号ＬＡＴＣＨの信号値が変化した時にメモリ６が保持したカウント信号ＣＮＴを、以降メモリ保持信号と表記する。

水平走査回路８は、各列のメモリ６を順に走査し、各列のメモリ６に保持されたメモリ保持信号を信号処理回路１０に転送する。

信号処理回路１０は水平走査回路８によってメモリ６の各列から転送されたメモリ保持信号を、例えばグレイ値からバイナリ値に変換するなどの処理を行い、画像信号ＰＩＣＯＵＴを出力する。画像信号ＰＩＣＯＵＴが、画像を形成するために本実施例の撮像装置から出力される撮像信号である。

次に、図３を参照しながら、図１で例示した比較部４について説明する。
図３（ａ）は、比較部４の等価回路図である。比較部４は、差動増幅回路３０、比較部リセットスイッチ３１、３２、比較部入力容量３３、３４、信号反転検出回路３５を含んで構成される。信号ＶＲＭＰは、比較部入力容量３３を介して差動増幅回路３０の入力端子ＩＮＰに入力される。入力端子ＩＮＰに入力される、信号ＶＲＭＰに基づく電位を電位Ｖ−ＩＮＰと表記する。画素信号ＰＩＸＯＵＴは、比較部入力容量３４を介して差動増幅回路３０の入力端子ＩＮＮに入力される。入力端子ＩＮＮに入力される、画素信号ＰＩＸＯＵＴに基づく電位をＶ−ＩＮＮと表記する。比較部リセットスイッチ３１はフィードバック端子ＦＢＰから入力端子ＩＮＰへの帰還経路の導通、非導通を比較部リセットパルスＣＯＭＰＲＳＴによって切り替える。比較部リセットスイッチ３２はフィードバック端子ＦＢＮから入力端子ＩＮＮへの帰還経路の導通、非導通を同じ比較部リセットパルスＣＯＭＰＲＳＴによって切り替える。比較部リセットパルスＣＯＭＰＲＳＴをＨｉｇｈレベル（以下、Ｈレベルと表記する。同様にＬｏｗレベルをＬレベルと表記する。）とすると、フィードバック端子ＦＢＰから入力端子ＩＮＰへの帰還経路と、フィードバック端子ＦＢＮから入力端子ＩＮＮとへの帰還経路のそれぞれが導通状態となる。差動増幅回路３０は比較結果信号ＣＯＭＰＯＵＴを信号反転検出回路３５に出力する。比較結果信号ＣＯＭＰＯＵＴの信号値が変化した時に、信号反転検出回路３５から出力されるラッチ信号ＬＡＴＣＨの信号値が変化する。

図３（ｂ）は差動増幅回路３０の等価回路図である。定電流源４０、差動入力段ＰＭＯＳトランジスタ４２、４３、負荷ＮＭＯＳトランジスタ４４、４５からなる差動増幅部４７と、定電流源４１、ソース接地ＮＭＯＳトランジスタ４６からなるソース接地段４８の２段増幅器で構成されている。入力端子ＩＮＰに入力される信号ＶＲＭＰに基づく電位Ｖ−ＩＮＰが、入力端子ＩＮＮに入力される画素信号ＰＩＸＯＵＴに基づく電位Ｖ−ＩＮＮよりも小さい時、ソース接地ＮＭＯＳトランジスタはオンであり、比較結果信号ＣＯＭＰＯＵＴはＬレベルである。電位Ｖ−ＩＮＰが電位Ｖ−ＩＮＮよりも大きくなった時、ソース接地ＮＭＯＳトランジスタがオフとなり、比較結果信号ＣＯＭＰＯＵＴはＨレベルとなる。この比較結果信号ＣＯＭＰＯＵＴがＬレベルからＨレベルに遷移する時にラッチ信号ＬＡＴＣＨがメモリ６に出力される。

本実施例のランプ信号出力回路５の模式図を図４（ａ）に示した。ランプ信号出力回路は、電圧供給部６０、入力容量５７、ランプ波形生成部３６を少なくとも有する。ランプ波形生成部３６から出力される信号ＶＲＭＰがランプ信号である。電圧供給部６０は振幅の異なる少なくとも２つの電圧ＶＤＡＣ＿ＲＥＦ、ＶＤＡＣ＿ＳＴＮを、入力容量５７を介してランプ波形生成部３６に出力する。電圧供給部６０が出力する電圧によって、信号ＶＲＭＰが時間に依存した電位の変化を開始するランプ開始電位が決定される。ランプ波形生成部３６は、ランプ開始電位から時間に依存して変化するランプ波形を有するランプ信号を生成する。

次に、図４（ｂ）を参照しながら、図４（ａ）で例示したランプ信号出力回路５の一例について説明する。
図４（ｂ）にランプ信号出力回路５の回路構成の一例を示す。差動増幅回路５０は、非反転端子にアンプ基準信号ＶＲＥＦが供給され、反転端子と出力端子の間には積分容量５１と積分アンプリセットスイッチ５２が電気的に接続されている。反転端子は差動増幅回路５０の第１の入力端子であり、非反転端子は差動増幅回路５０の第２の入力端子である。アンプ基準信号ＶＲＥＦは反転端子に入力される信号との差分を得るための参照電圧である。差動増幅回路５０はランプ信号出力回路５が含む差動増幅部である。差動増幅回路５０、積分容量５１、積分アンプリセットスイッチ５２とで容量帰還増幅回路６１が構成されている。反転端子には、カレントミラーＰＭＯＳトランジスタ５３、５４により供給される定電流ＩＲＭＰが、ランプ電流供給スイッチ５６を介して供給される。ランプ電流供給スイッチ５６は制御パルスＰＲＭＰ＿ＥＮがＨレベルの時にオンとなり、Ｌレベルの時にオフとなる。カレントミラーＰＭＯＳトランジスタ５３には定電流源５５から基準電流が供給される。本実施例の電流供給部は、カレントミラーＰＭＯＳトランジスタ５３、５４、定電流源５５、ランプ電流供給スイッチ５６を含んで構成される。さらに反転端子には入力容量５７が電気的に接続される。入力容量５７のもう一方の端子にはオフセット切替スイッチ５８、５９を介して電圧供給部６０−１が電気的に接続されている。オフセット切替スイッチ５８は制御パルスＰＲＭＰ＿ＲＥＦがＨレベルの時にオンとなり、Ｌレベルの時にオフとなる。オフセット切替スイッチ５９は、制御パルスＰＲＭＰ＿ＳＴＮがＨレベルの時にオンとなり、Ｌレベルの時にオフとなる。電圧供給部６０−１は、オフセット切替スイッチ５８，５９のそれぞれに対して、異なる電圧値の信号を供給する。つまり、電圧供給部６０−１はオフセット切替スイッチ５８には電圧ＶＤＡＣ＿ＲＥＦを供給する。また、電圧供給部６０−１はオフセット切替スイッチ５９には電圧ＶＤＡＣ＿ＳＴＮを供給する。オフセット切替スイッチ５８，５９のそれぞれのオン、オフを切り替えることで、信号ＶＲＭＰの電位を或る電位から、時間に依存した変化を開始する前の電位であるランプ開始電位にシフトすることができる。このランプ開始電位にシフトする動作についての詳細は、後で図５を参照しながら説明する。

図５に、本実施例の撮像装置の動作の一例を表した動作タイミング図を示す。図５で例示した動作タイミング図は、１行の画素１００が画素信号ＰＩＸＯＵＴを出力する動作と、ＡＤ変換部１１の動作を表したものである。

時刻ｔ０に選択パルスＰＳＥＬをＨレベルとし、画素信号ＰＩＸＯＵＴを出力させる画素１００の行を選択する。また、時刻ｔ０において、制御パルスＰＲＭＰ＿ＲＳＴはＨレベルとなっている。ランプ信号出力回路５の積分容量５１は、制御パルスＰＲＭＰ＿ＲＳＴをＨレベルとして積分アンプリセットスイッチ５２をオンとすることでリセットされる。この時、差動増幅回路５０は、非反転端子に入力されたアンプ基準信号ＶＲＥＦをバッファする状態になる。この時刻ｔ０に差動増幅回路５０から出力された信号ＶＲＭＰの電位はアンプ基準信号ＶＲＥＦの電位と等しい。時刻ｔ０の信号ＶＲＭＰの電位が信号ＶＲＭＰの第１の電位である。また、時刻ｔ０において、制御パルスＰＲＭＰ＿ＲＥＦがＨレベルであり、制御パルスＰＲＭＰ＿ＳＴＮはＬレベルである。この時、電圧供給部６０−１からオフセット切替スイッチ５８を介して、入力容量５７に電圧ＶＤＡＣ＿ＲＥＦが供給されている。

時刻ｔ１に、リセットパルスＰＲＥＳをＨレベルとし、増幅ＭＯＳトランジスタ２３の入力ノードの電位をリセットする。その後、リセットパルスＰＲＥＳをＬレベルとする。このリセットパルスＰＲＥＳをＬレベルとした時に出力される画素信号ＰＩＸＯＵＴを画素基準信号と表記する。画素基準信号は画素１００が有するノイズ成分を含む信号である。

時刻ｔ２に、制御パルスＰＲＭＰ＿ＲＳＴをＬレベルとした後、制御パルスＰＲＭＰ＿ＲＥＦをＬレベルとする。積分容量５１には制御パルスＰＲＭＰ＿ＲＳＴをＬレベルにした時の電荷が保持される。また、入力容量５７には制御パルスＰＲＭＰ＿ＲＥＦをＬレベルにした時の電荷が保持される。

時刻ｔ３に比較部リセットパルスＣＯＭＰＲＳＴをＨレベルとした後、Ｌレベルとする。これにより、比較部入力容量３３には、比較部リセットパルスＣＯＭＰＲＳＴをＬレベルにした時の信号ＶＲＭＰの電位、すなわちアンプ基準信号ＶＲＥＦの電位が保持される。よって、この後の動作では次に比較部リセットパルスＣＯＭＰＲＳＴがＨレベルとなるまでの間、差動増幅回路３０の入力端子ＩＮＰには信号ＶＲＭＰとアンプ基準信号ＶＲＥＦとの差分の信号が入力される。また、比較部入力容量３４には、比較部リセットパルスＣＯＭＰＲＳＴをＬレベルにした時の画素ＰＩＸＯＵＴの画素基準信号の電位に基づく電荷が保持される。よって、この後の動作では次に比較部リセットパルスＣＯＭＰＲＳＴがＨレベルとなるまでの間、差動増幅回路３０の入力端子ＩＮＮには画素基準信号と画素信号ＰＩＸＯＵＴとの差分の信号が入力される。

時刻ｔ４に、制御パルスＰＲＭＰ＿ＳＴＮをＨレベルとする。差動増幅回路５０の反転端子には、電圧ＶＤＡＣ＿ＳＴＮと電圧ＶＤＡＣ＿ＲＥＦとの電位差である電圧Ｖｏｆｆが供給される。差動増幅回路５０によって、積分容量５１と入力容量５７の容量ゲイン分、電圧Ｖｏｆｆが増幅されて差動増幅回路５０から出力される。この時に差動増幅回路５０から出力される信号とアンプ基準信号ＶＲＥＦとの差分が、信号ＶＲＭＰの変化開始前の電位であるランプ開始電位ＲＭＰ＿ｓｔのアンプ基準信号ＶＲＥＦに対するオフセット量ＲＭＰ＿ｏｆｆである。このようにして、ランプ開始電位ＲＭＰ＿ｓｔの電位が決定される。ランプ開始電位ＲＭＰ＿ｓｔは信号ＶＲＭＰの第２の電位である。

時刻ｔ５に制御パルスＰＲＭＰ＿ＥＮをＨレベルとしてランプ電流供給スイッチ５６をオンとする。これにより、信号ＶＲＭＰは積分容量５１の容量値とランプ電流ＩＲＭＰの電流値で決まる傾きを有するランプ波形となる。すなわちこの時の信号ＶＲＭＰは時間に依存して電位が変化するランプ信号である。なお、信号ＶＲＭＰの傾きとは、単位時間当たりの信号ＶＲＭＰの電位の変化量である。また、制御パルスＰＲＭＰ＿ＥＮがＨレベルとなるのと同時に、カウンタ回路７はクロックパルス信号の計数を開始する。

時刻ｔ６に、ラッチ信号ＬＡＴＣＨの信号値が変化する。この時のカウント信号ＣＮＴの信号値をメモリ６が保持する。この時にメモリ６が保持したカウント信号ＣＮＴの信号値をＮ信号と表記する。Ｎ信号は、各列の比較部４が有するオフセットをはじめ、比較部４の有するノイズ成分が含まれた信号である。

時刻ｔ７に、制御パルスＰＲＭＰ＿ＥＮをＬレベルとし、信号ＶＲＭＰの時間に依存した電位変化を停止する。また、時刻ｔ７に、制御パルスＰＲＭＰ＿ＳＴＮをＬレベルとし、制御パルスＰＲＭＰ＿ＲＥＦをＨレベルとする。また、制御パルスＰＲＭＰ＿ＲＳＴをＨレベルとし、積分容量５１、入力容量５７の電荷を時刻ｔ０の状態にリセットする。カウンタ回路７はクロックパルス信号の計数を止め、そしてカウント信号ＣＮＴを初期値に戻す。

時刻ｔ８に、転送パルスＰＴＸをＨレベルとする。これにより、フォトダイオード２０が入射光を光電変換して生成した信号電荷が増幅ＭＯＳトランジスタ２３の入力ノードに転送される。増幅ＭＯＳトランジスタ２３は、フォトダイオード２０で生成した信号電荷が転送された増幅ＭＯＳトランジスタ２３の入力ノードの電位に基づく信号を出力する。この信号が選択ＭＯＳトランジスタ２４を介して垂直出力線３に出力される。この信号が画素信号ＰＩＸＯＵＴの一つである画像信号である。比較部入力容量３４には、時刻ｔ３に比較部リセットパルスＣＯＭＰＲＳＴがＨレベルとし、その後Ｌレベルとした時の電荷が保持されている。即ち、画素信号ＰＩＸＯＵＴの一つである画素基準信号の電位が保持されている。従って、差動増幅回路３０の入力端子ＩＮＮには、画像信号と画素基準信号の差分の信号が入力される。画素基準信号には先述した通り画素１００のノイズ成分が含まれていた。よって、比較部入力容量３４により、画像信号からノイズ成分を差し引いた信号が差動増幅回路３０に入力される。

時刻ｔ９に、時刻ｔ２における動作と同様に、制御パルスＰＲＭＰ＿ＲＳＴをＬレベルとする。そして、制御パルスＰＲＭＰ＿ＲＥＦをＬレベルとする。

時刻ｔ１０に、時刻ｔ４における動作と同様に、制御パルスＰＲＭＰ＿ＳＴＮをＨレベルとする。信号ＶＲＭＰは、アンプ基準信号ＶＲＥＦからオフセット量ＲＭＰ＿ｏｆｆ分変化したランプ開始電位ＲＭＰ＿ｓｔとなる。

時刻ｔ１１に、時刻ｔ５における動作と同様に、制御パルスＰＲＭＰ＿ＥＮをＨレベルとし、信号ＶＲＭＰの時間に依存した電位変化を開始する。カウンタ回路７はクロックパルス信号の計数を開始する。

差動増幅回路３０の入力端子ＩＮＮに入力される信号と、入力端子ＩＮＰに入力される信号の大小関係が時刻ｔ１２で逆転したとする。すると、比較部４が出力するラッチ信号ＬＡＴＣＨの信号値が変化する。このラッチ信号ＬＡＴＣＨの信号値の変化を受けて、メモリ６は時刻ｔ１２におけるカウント信号ＣＮＴの信号値を保持する。この時にメモリ６が保持したカウント信号ＣＮＴをＳ信号と表記する。

時刻ｔ１３に、時刻ｔ７における動作と同様に、制御パルスＰＲＭＰ＿ＥＮをＬレベルとし、信号ＶＲＭＰの時間に依存した電位変化を停止する。また、時刻ｔ１３に、制御パルスＰＲＭＰ＿ＳＴＮをＬレベルとし、制御パルスＰＲＭＰ＿ＲＥＦをＨレベルとする。また、制御パルスＰＲＭＰ＿ＲＳＴをＨレベルとし、積分容量５１、入力容量５７の電荷を時刻ｔ０の状態にリセットする。カウンタ回路７はクロックパルス信号の計数を止め、そしてカウント信号ＣＮＴを初期値に戻す。

本実施例では、信号ＶＲＭＰとアナログ信号との比較である第１の比較は、時刻ｔ１１から時刻ｔ１３の期間に行われる動作である。また、信号ＶＲＭＰとランプ基準電ＲＭＰ＿ｓｔとの比較である第２の比較は、時刻ｔ５から時刻ｔ７の期間に行われる動作である。

各列のメモリ６に保持されたＮ信号とＳ信号は、水平走査回路８によって順次、信号処理回路１０に転送される。信号処理回路１０は、Ｓ信号とＮ信号の差分を得る処理などを行う。Ｓ信号からＮ信号を差し引くことにより、各列の比較部４のオフセットをはじめ、比較部４が有するノイズ成分をＳ信号から差し引くことができる。よって、Ｓ信号への各列の比較部４の特性バラツキによる影響を抑えることができる。信号処理回路１０はＳ信号からＮ信号を差し引いた信号を画像信号ＰＩＣＯＵＴとして出力する。

本実施例のランプ信号出力回路５は、複数の電圧を供給する電圧供給部６０−１、入力容量５７を有する。入力容量５７に電圧ＶＤＡＣ＿ＲＥＦの電位を保持させた後、電圧ＶＤＡＣ＿ＳＴＮを差動増幅回路５０に印加することによって、信号ＶＲＭＰをアンプ基準電圧ＶＲＥＦの電位からシフトすることができる。よって本実施例のランプ信号出力回路５は、積分容量５１に電流を印加して充放電することによって信号ＶＲＭＰの電位をシフトする構成に比して、高速に信号ＶＲＭＰの電位をシフトすることができる効果を有する。

また、積分容量５１に電流を印加して充放電することで信号ＶＲＭＰの電位をシフトする場合、積分容量５１に印加する電流の電流値の変動が信号ＶＲＭＰのオフセット量に影響を及ぼす。つまり、積分容量５１に同じ電流値の電流を印加した場合でも、電流値の変化の仕方によって信号ＶＲＭＰのオフセット量が異なってしまう。即ちランプ開始電位ＲＭＰ＿ｓｔの値が異なってしまうため、ＡＤ変換の精度が低下するという問題があった。

本実施例のランプ信号出力回路５では、積分容量５１の充放電によらず、信号ＶＲＭＰをシフトすることができる。従って、ランプ開始電位ＲＭＰ＿ｓｔの値の変動を抑制することができる。よって、積分容量５１に電流を印加して充放電することで信号ＶＲＭＰをシフトする構成に比して、ＡＤ変換の精度を向上することができる。

本実施例では、ランプ波形生成部３６の一例として、差動増幅回路５０と積分容量５１を有する容量帰還増幅回路６１を含む形態を説明した。しかし、本実施例は容量帰還増幅回路の形態に限定されるものではなく、積分回路を有する形態であれば好適に実施できる。また、積分回路以外に形態であっても、例えばランプ波形生成部３６がソースフォロワ回路で構成されている形態であっても好適に実施できる。この形態であってもランプ波形を有するランプ信号ＶＲＭＰを生成することができ、また、電圧供給部６０と入力容量５７とを有していることにより、ランプ開始電位を決定することができる。

また、ランプ波形生成部３６が図４（ｃ）に例示したように、ランプ波形電圧供給部６３と容量６４とを有する形態であっても良い。トランジスタ６５は制御電極にリセットパルスＲＥＳが供給されると、容量６４、入力容量５７の電荷のリセットを行う。ランプ波形電圧供給部６３は例えば抵抗値が可変である抵抗アレイを有し、抵抗値に基づいて電圧を出力する形態とすることができる。

本実施例はＡＤ変換部１１を有する装置の一例として撮像装置を説明した。本実施例はこの形態に限定されるものではない。すなわち、アナログ信号と時間に依存して電位が変化するランプ信号とを比較した結果に基づいて、アナログ信号をデジタル信号に変換するＡＤＣのランプ信号出力回路に適用することができる。

また、本実施例では撮像装置が信号処理回路１０を有する形態を基に説明した。信号処理回路１０を撮像装置が有している必要はなく、撮像装置とは別の装置に信号処理回路１０が設けられ、撮像装置から信号処理回路１０に信号が出力される形態であっても良い。

また、本実施例は、カウンタ回路７が各列のメモリ６に対して共通のカウント信号ＣＮＴを出力する形態を説明した。他の形態として、図６に例示したように、各列のメモリ６がカウント信号ＣＮＴを生成するカウンタ回路７を有する形態であっても良い。各列のカウンタ回路７には各列の比較部４からラッチ信号ＬＡＴＣＨが出力されている。メモリ６は、ラッチ信号ＬＡＴＣＨの信号値が変化した時のカウント信号ＣＮＴを保持する。この形態においても、本実施例で述べた構成のランプ信号出力回路５を好適に適用することができる。

また、本実施例では、アンプ基準信号ＶＲＥＦからランプ開始電位ＲＭＰ＿ｓｔに信号ＶＲＭＰの電位をシフトする形態を説明した。しかし、信号ＶＲＭＰの電位をアンプ基準信号ＶＲＥＦ以外の電位からランプ開始電位ＲＭＰ＿ｓｔにシフトさせる形態であっても良い。

図面を参照しながら、実施例１との相違点を中心に本実施例を説明する。
図７（ａ）は、本実施例に関わるランプ信号出力回路５の等価回路図である。図７（ａ）において、図４（ｂ）と同様の機能を有する構成については、図４（ｂ）で付した符号と同じ符号を図７（ａ）にも付している。７２は電流値を変えて供給することのできる可変電流源である。７１はカレントミラーＰＭＯＳトランジスタ、７２は電流値を変えて電流を供給することのできる可変電流源である。６０−２は本実施例における、電圧供給部６０の一例である。カレントミラーＰＭＯＳトランジスタ５４は差動増幅回路５０に電流源から電流を供給する第１のトランジスタである。また、カレントミラーＰＭＯＳトランジスタ７１は、カレントミラーＰＭＯＳトランジスタ５３と可変電流源７２によって供給される電流に基づいて、電圧供給部６０−２に電流ＩＤＡＣを供給する。すなわち、カレントミラーＰＭＯＳトランジスタ７１は電圧供給部６０−２に電流源から電流を供給する第２のトランジスタである。本実施例では、カレントミラーＰＭＯＳトランジスタ５４、７１の制御電極に共通して、カレントミラーＰＭＯＳトランジスタ５３と可変電流源７２によって電流が供給される。従って、電圧供給部６０−２に供給する電流ＩＤＡＣと、差動増幅回路５０に供給する電流ＩＲＭＰの電流値は比例関係にある。本実施例の電流供給部は、カレントミラーＰＭＯＳトランジスタ５３、５４、７１、可変電流源７２、ランプ電流供給スイッチ５６を含んで構成される。

図７（ｂ）は、本実施例に関わる電圧供給部６０−２の詳細な構成を例示したものである。８１は複数の抵抗を有する抵抗アレイである。抵抗アレイ８１に、複数のバッファ８２−１、８２−２が電気的に接続されている。また、抵抗アレイ８１にカレントミラーＰＭＯＳトランジスタ７１から電流ＩＤＡＣが供給される。抵抗アレイ８１は電流ＩＤＡＣを電圧に変換して複数のバッファ８２−１、８２−２に出力する。バッファ８２−１は電圧ＤＡＣＯＵＴ＿Ａ、バッファ８２−２は電圧ＤＡＣＯＵＴ＿Ｂを出力する。カレントミラーＰＭＯＳトランジスタ７１からのバッファ８２−１の電気的経路の抵抗値と、バッファ８２−２までの電気的経路の抵抗値は異なっている。従って、バッファ８２−１とバッファ８２−２に供給する電圧値は異なっている。よって、バッファ８２−１、８２−２のそれぞれから出力される電圧ＤＡＣＯＵＴ＿Ａ、ＤＡＣＯＵＴ＿Ｂについても異なる電圧値となる。このようにして、電圧供給部６０−２は複数の電圧値を出力することができる。電圧ＤＡＣＯＵＴ＿Ａ、ＤＡＣＯＵＴ＿Ｂをどのように電圧ＶＤＡＣ＿ＲＥＦ、ＶＤＡＣ＿ＳＴＮに割り当てるかは、信号ＶＲＭＰのシフト方向をＡＤ変換時の信号ＶＲＭＰが変化する方向と同じ方向とするか異なる方向とするかに基づいて決定すればよい。

図８に本実施例のランプ信号出力回路５を用いた、図１の撮像装置の動作の一例を示した動作タイミング図を示す。本実施例のランプ信号出力回路５を有する撮像装置においても、実施例１で図５を参照しながら述べた動作タイミングと同様にして動作させることができる。

本実施例のランプ信号出力回路５は、先述したように、電圧供給部６０−２に供給する電流ＩＤＡＣと、差動増幅回路５０に供給する電流ＩＲＭＰの電流値は比例関係にある。電流ＩＲＭＰの電流値がＩアンペアであったとする。この時の信号ＶＲＭＰのランプ波形が図８で示したＡである。また、電流ＩＲＭＰの電流値がＩアンペアであった時の、ランプ開始電位ＲＭＰ＿ｓｔとアンプ基準信号ＶＲＥＦとの差分がオフセット量ＲＭＰ＿ｏｆｆ１である。電流ＩＲＭＰの電流値がＩアンペアであった時の電流ＩＤＡＣの電流値をＩ´アンペアとする。ここで、電圧供給部６０−２の抵抗をＡのランプ波形の信号ＶＲＭＰを生成した時と同じとしたまま、電流ＩＲＭＰの電流値をＩアンペアの２倍の２Ｉアンペアとする。電流ＩＤＡＣは電流ＩＲＭＰと比例関係にあり、同様に２Ｉ´アンペアの電流値となる。よって、電圧供給部６０−２から出力される電圧ＶＤＡＣ＿ＲＥＦと電圧ＶＤＡＣ＿ＳＴＮとの電位差は、先のＡのランプ波形の信号ＶＲＭＰを生成した時に対して２倍の値となる。よって、信号ＶＲＭＰのランプ開始電位ＲＭＰ＿ｓｔとアンプ基準信号ＶＲＥＦとの差分のオフセット量ＲＭＰ＿ｏｆｆ２は、オフセット量ＲＭＰ＿ｏｆｆ１の２倍の値となる。また、電流ＩＲＭＰの電流値が２Ｉアンペアであるので、差動増幅回路５０から出力される信号ＶＲＭＰの傾きは、先のＡのランプ波形の信号ＶＲＭＰに対して２倍となる。この電流ＩＲＭＰの電流値を２Ｉアンペアとした時に生成する信号ＶＲＭＰのランプ波形を、図８にＢとして示した。

本実施例で示したランプ信号出力回路５は、電流ＩＲＭＰと電流ＩＤＡＣとが比例関係にある構成を示した。本実施例のランプ信号出力回路５は、実施例１で先述した効果を有している。さらに、本実施例のランプ信号出力回路５は、ランプ開始電位ＲＭＰ＿ｓｔとアンプ基準信号ＶＲＥＦとの差分であるオフセット量ＲＭＰ＿ｏｆｆと、ＡＤ変換時の信号ＶＲＭＰの傾きとを連動して設定することができる。

また、信号ＶＲＭＰの傾きを変えることにより、画素出力信号ＰＩＸＯＵＴに対するＡＤ変換部１１が出力する信号のゲインが切り替えられることについて説明する。Ｂのランプ波形で信号ＶＲＭＰが変化する場合、時刻ｔ１２でラッチ信号ＬＡＴＣＨの信号値が変化したとする。この形態と同じ電位が差動増幅回路３０の入力端子ＩＮＮに与えられ、信号ＶＲＭＰがＡのランプ波形で変化した場合には、時刻ｔ１２よりも遅い時刻ｔ１２´でラッチ信号ＬＡＴＣＨの信号値が変化する。従って、信号ＶＲＭＰがＡのランプ波形で変化した場合にメモリ６に保持されるＳ信号は、Ｂのランプ波形で変化した場合に比して大きくなる。よって、信号ＶＲＭＰの変化する傾きによって、メモリ６が保持する信号の信号値を変化させることができる。これにより、画素出力信号ＰＩＸＯＵＴに対するＡＤ変換部１１が出力する信号のゲインを変えることができる。

本実施例で述べたランプ信号出力回路５はＡのランプ波形とＢのランプ波形のそれぞれの信号ＶＲＭＰを生成する際に、電圧供給部６０−２は同じ抵抗値を用いて複数の電圧を生成する形態であった。しかし、Ａのランプ波形とは異なるランプ波形の信号ＶＲＭＰを生成する際に、電圧供給部６０−２が異なる抵抗値を用いても良い。この形態であれば、オフセット量ＲＭＰ＿ｏｆｆを信号ＶＲＭＰの傾きとは独立して設定することが可能である。

図面を参照しながら、実施例１との相違点を中心に本実施例を説明する。
図９は本実施例のランプ信号出力回路５の等価回路図である。図９において、図４（ｂ）と同様の機能を有する構成については、図４（ｂ）で付した符号と同じ符号を図９にも付している。

本実施例の電圧供給部６０−３は、３つの電圧ＶＤＡＣ＿ＲＥＦ、ＶＤＡＣ＿ＳＴＮ、ＶＤＡＣ＿ＳＴＳを出力する。よって、電圧供給部６０−３は実施例１で述べた構成にさらに電圧ＶＤＡＣ＿ＳＴＳを出力する端子を有している。また、３つの電圧値の大小関係は、ＶＤＡＣ＿ＳＴＳ＞ＶＤＡＣ＿ＲＥＦ＞ＶＤＡＣ＿ＳＴＮの関係式を満たしている。また、電圧ＶＤＡＣ＿ＳＴＳを出力する端子と入力容量５７との電気的経路に、さらにオフセット切替スイッチ６２が設けられている。オフセット切替スイッチ６２は制御パルスＰＲＭＰ＿ＳＴＳをＨレベルとするとオンとなり、Ｌレベルとするとオフとなる。

図１０は、本実施例のランプ信号出力回路５を有する図１の撮像装置の動作の一例を示した動作タイミング図である。時刻ｔ１から時刻ｔ９までのそれぞれの動作については、実施例１で図５を参照しながら述べた動作の時刻ｔ１から時刻ｔ９のそれぞれの動作と同様とすることができる。時刻ｔ５で制御パルスＰＲＭＰ＿ＳＴＮをＨレベルとすることで得られるランプ開始電位を本実施例では、ＲＭＰ＿ｓｔ１と表記する。また、このランプ開始電位ＲＭＰ＿ｓｔ１とアンプ基準信号ＶＲＥＦとの差分であるオフセット量をＲＭＰ＿ｏｆｆ１と表記する。

時刻ｔ１０−１に、実施例１では時刻ｔ１０に制御パルスＰＲＭＰ＿ＳＴＮをＨレベルとしていたところ、本実施例では制御パルスＰＲＭＰ＿ＳＴＮをＬレベルとしたまま、制御パルスＰＲＭＰ＿ＳＴＳをＨレベルとする。先述した通り、電圧供給部６０−３が供給する３つの電圧は、ＶＤＡＣ＿ＳＴＳ＞ＶＤＡＣ＿ＲＥＦ＞ＶＤＡＣ＿ＳＴＮの関係式を満たしている。従って、信号ＶＲＭＰは、アンプ基準信号ＶＲＥＦの電位に対し、制御パルスＰＲＭＰ＿ＳＴＮをＨレベルにした時とは反対の方向の電位にシフトする。即ち、ＡＤ変換時に信号ＶＲＭＰが時間に依存した変化をする方向と同じ方向にシフトする。この時のランプ開始電位をＲＭＰ＿ｓｔ２と表記する。また、ランプ開始電位ＲＭＰ＿ｓｔ２とアンプ基準信号ＶＲＥＦとの差分であるオフセット量をＲＭＰ＿ｏｆｆ２と表記する。ランプ開始電位ＲＭＰ＿ｓｔ２は、第１の電位であるアンプ基準信号ＶＲＥＦと、第２の電位であるランプ開始電位ＲＭＰ＿ｓｔ１の両方と異なる電位の第３の電位である。

時刻ｔ１１−１に、制御パルスＰＲＭＰ＿ＥＮをＨレベルとする。これにより、信号ＶＲＭＰはランプ開始電位ＲＭＰ＿ｓｔ２から時間に依存した電位変化を開始する。生成する信号ＶＲＭＰのランプ波形は図８で示したＤのようになる。Ｃのランプ波形は、時刻ｔ１０−１に制御パルスＰＲＭＰ＿ＳＴＳをＨレベルとせず、制御パルスＰＲＭＰ＿ＳＴＮをＨレベルとして制御パルスＰＲＭＰ＿ＥＮをＨレベルにした場合に生成する信号ＶＲＭＰを比較のために示したものである。

Ｄのランプ波形で信号ＶＲＭＰを変化させた時、差動増幅回路３０の入力端子ＩＮＮに入力される信号と、入力端子ＩＮＰに入力される信号の大小関係が時刻ｔ１２−１で逆転したとする。すると、比較部４が出力するラッチ信号ＬＡＴＣＨの信号値が変化する。メモリ６はこの時のカウント信号ＣＮＴの信号値であるＳ信号を保持する。差動増幅回路３０の入力端子ＩＮＮに入力される信号値が同一であるとして、信号ＶＲＭＰがＣのランプ波形で変化したとする。すると、比較部４の出力するラッチ信号ＬＡＴＣＨの信号値が変化するのは時刻ｔ１２−３となる。従って、信号ＶＲＭＰがＣのランプ波形で変化する場合に比して、ラッチ信号ＬＡＴＣＨの信号値が変化するタイミングを早くすることができる。

時刻ｔ１３−１に、信号ＶＲＭＰの電位は電位ＲＭＰ＿ｅｎｄ２に達する。この時に、制御パルスＰＲＭＰ＿ＥＮをＬレベルとし、制御パルスＰＲＭＰ＿ＥＮをＬレベルとし、信号ＶＲＭＰの電位変化を停止する。また、時刻ｔ１３−１に、制御パルスＰＲＭＰ＿ＳＴＳをＬレベルとし、制御パルスＰＲＭＰ＿ＲＥＦをＨレベルとする。信号ＶＲＭＰがＣのランプ波形で変化する場合に時刻ｔ１３−１で達する電位は電位ＲＭＰ＿ｅｎｄ１である。従って、信号ＶＲＭＰをＤのランプ波形で変化させることによって、電位ＲＭＰ＿ｅｎｄ２と電位ＲＭＰ＿ｅｎｄ１との間の電位が、差動増幅回路３０の入力端子ＩＮＰに与えられていた場合であっても、ラッチ信号ＬＡＴＣＨの信号値を変化させることができる。本実施例のオフセット量ＲＭＰ＿ｏｆｆ２の値は任意に設定できるが、差動増幅回路３０の入力端子ＩＮＰと入力端子ＩＮＮのそれぞれに与えられる電位の大小関係が時刻ｔ１１−１から時刻ｔ１３−１の間に逆転することが好ましい。入力端子ＩＮＰに与えられる電位が時刻ｔ１１−１の時点で入力端子ＩＮＮに与えられる電位よりも小さい場合には、信号ＶＲＭＰが変化している期間において大小関係が変わらなくなってしまう。これを避けるため、例えば、複数行、複数列配された画素の一部が遮光されたオプティカルブラック画素（以下、ＯＢ画素と表記する）を有し、ＯＢ画素が出力する信号に基づいてオフセット量ＲＭＰ＿ｏｆｆ２の値を設定する形態がある。ＯＢ画素が出力する信号は画素１００のノイズ成分を含む信号である。即ち、画素基準信号とほぼ同電位の信号を出力する。画素１００が出力する画像信号には、このノイズ成分が重畳されている。画素信号ＰＩＸＯＵＴは電荷に基づく信号であるため、画像信号は画素基準信号に比して電位はノイズ成分が重畳されているため概ね小さくなる。よって、ＯＢ画素が出力する信号の電位に基づいて、オフセット量ＲＭＰ＿ｏｆｆ２の値を設定することで、時刻ｔ１１−１から時刻ｔ１３−１の間でラッチ信号ＬＡＴＣＨの信号値が変化しないケースを減らすことができる。また、ＯＢ画素の出力する信号以外にも、図８の時刻ｔ０の前に行ったＡＤ変換（例えば、図８でＡＤ変換を行った画素１００の行の、前の行で行ったＡＤ変換）で取得したＮ信号の信号値に基づいてオフセット量ＲＭＰ＿ｏｆｆを設定するようにしても良い。

本実施例では、信号ＶＲＭＰがＤのランプ波形で電位ＲＭＰ＿ｅｎｄ２まで電位が変化する形態を説明した。しかし、信号ＶＲＭＰがＤのランプ波形でありながら、電位ＲＭＰ＿ｅｎｄ１まで電位が変化する形態、即ち時刻ｔ１２−２で制御パルスＰＲＭＰ＿ＥＮをＬレベルとする形態であっても良い。この形態の場合、時刻ｔ１３−１から時刻ｔ１２−２の期間分、ＡＤ変換期間を短縮することができる。

また、本実施例の電流源５５は可変電流源としても良い。可変電流源とすることで、信号ＶＲＭＰの傾きを変化させることができる。信号ＶＲＭＰの傾きを変化させることで、画素出力信号ＰＩＸＯＵＴに対するＡＤ変換部１１が出力する信号のゲインを変えることができる。

図面を参照しながら、実施例１との相違点を中心に本実施例を説明する。
図１１（ａ）は本実施例の撮像装置の一例を示したブロック図である。図１と同じ機能を有するものについては図１で付した符号と同じ符号を図１１（ａ）においても付している。

本実施例の撮像装置は、画素部１から出力された画素出力信号ＰＩＸＯＵＴが増幅部１３を介して比較部４に出力される形態である。本実施例のランプ信号出力回路５は実施例１と同様の構成とすることができる。

図１１（ｂ）は増幅部１３の詳細を表した等価回路図である。１３−１は差動増幅回路、Ｃ０は増幅部入力容量、Ｃ１は帰還容量である。差動増幅回路１３−１は第２の差動増幅部である。画素出力信号ＰＩＸＯＵＴは増幅部入力容量Ｃ０を介して差動増幅回路１３−１の反転端子に入力される。帰還容量Ｃ１はゲイン切替スイッチＳＷ２を介して差動増幅回路１３−１の出力端子と電気的に接続されている。また、帰還容量Ｃ１は差動増幅回路１３−１の反転端子と電気的に接続されている。差動増幅回路１３−１が出力する信号を増幅部出力信号ＡｍｐＯＵＴと表記する。増幅部出力信号ＡｍｐＯＵＴの画素出力信号ＰＩＸＯＵＴに対するゲインは、帰還容量Ｃ１のうち、差動増幅回路１３−１の出力端子と導通した容量の容量値の総和と、増幅部入力容量Ｃ０との比によって与えられる。以下、ゲイン切替スイッチＳＷ２のスイッチがオンであるものとして説明する。差動増幅回路１３−１のスイッチＳＷ１を導通状態とすると差動増幅回路１３−１と増幅部入力容量Ｃ０の電位がリセットされる。スイッチＳＷ１は、増幅部リセットパルスＡｍｐ＿ｒｓｔをＨレベルとするとオンとなり、Ｌレベルとするとオフとなる。

図１１（ｃ）は本実施例の帰還容量Ｃ１および積分容量５１の構造を例示した図である。本実施例において増幅部１３の帰還容量Ｃ１およびランプ信号出力回路５の積分容量５１は、ともに拡散容量を用いている。拡散容量はＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造になっており、ゲート側電極（ＧＡＴＥ）は金属またはポリシリコン、拡散層側電極（Ｎ＋およびＮ）はＮ型半導体領域、ＰＷＬはＰ型半導体領域、ＦＬＤは絶縁膜層である。また、帰還容量Ｃ１は、差動増幅器１３−１の入力端子にゲート側電極または拡散層側電極のどちらか一方が電気的に接続されている。他方の電極は、差動増幅回路１３−１の出力端子に電気的に接続されている。また、積分容量５１は、差動増幅回路５０の入力端子に、帰還容量Ｃ１が差動増幅回路１３−１の入力端子に電気的に接続したのと同じ側の電極が電気的に接続されている。すなわち、帰還容量Ｃ１が差動増幅回路１３−１に同極性の電極が接続されている。例えば、帰還容量Ｃ１が差動増幅回路１３−１の入力端子にゲート側の電極が電気的に接続されている場合であれば、積分容量５１も同様に差動増幅回路５０の入力端子にゲート側電極が電気的に接続されている。積分容量５１の他方の電極は、差動増幅回路５０の出力端子に電気的に接続されている。

このように、帰還容量Ｃ１と積分容量５１とを同じ構造の容量とし、同極性の電極を差動増幅回路１３−１、５０の入力端子にそれぞれ電気的に接続させる。同様に、他方の同極性の電極についても、差動増幅回路１３−１、５０の出力端子にそれぞれ電気的に接続させる。これにより、増幅部１３とランプ信号出力回路５との、容量値の電圧依存性を揃えることができる。また、差動増幅回路１３−１と差動増幅回路５０とをそれぞれ同様の回路構成とすることで、増幅部１３とランプ信号出力回路５との入力信号に対する出力信号の関係である線形性を揃えることができる。よって、増幅部出力信号ＡｍｐＯＵＴと信号ＶＲＭＰとの線形性を揃えることができる。

図１２は図１１（ａ）で例示した撮像装置の動作の一例を示した動作タイミング図である。画素１００が画素出力信号ＰＩＸＯＵＴを出力する動作については、図５で例示した動作タイミングと同様とすることができる。以下、図５で例示した動作タイミング図と異なる動作を中心に説明する。

時刻ｔ１に、増幅部リセットパルスＡｍｐ＿ｒｓｔをＨレベルとし、差動増幅回路１３−１、増幅部入力容量Ｃ０の電位をリセットする。その後、増幅部リセットパルスＡｍｐ＿ｒｓｔをＬレベルとする。これにより、増幅部入力容量Ｃ０には増幅部リセットパルスＡｍｐ＿ｒｓｔをＬレベルとした時の画素出力信号ＰＩＸＯＵＴの電位に基づく電荷が保持される。

時刻ｔ２に、垂直出力線３には画素基準信号が出力される。差動増幅回路１３−１の反転端子には、増幅部入力容量Ｃ０が保持した電位と画素基準信号との差分の電位が与えられ、この電位を増幅して増幅部出力信号ＡｍｐＯＵＴを出力する。また、制御パルスＰＲＭＰ＿ＲＳＴをＨレベルからＬレベルとする。

時刻ｔ３に、比較部リセットパルスＣＯＭＰＲＳＴをＨレベルとした後、Ｌレベルとする。これにより、比較部入力容量３４には、時刻ｔ３における増幅部出力信号ＡｍｐＯＵＴが保持される。すなわち、各列の増幅部１３が有するオフセット成分がこの時、比較部入力容量３４に保持される。比較部入力容量３３には、実施例１と同様に、アンプ基準信号ＶＲＥＦが保持される。

時刻ｔ４に、制御パルスＰＲＭＰ＿ＳＴＮをＨレベルとする。なお、本実施例では、画素出力信号ＰＩＸＯＵＴを増幅部１３が反転増幅した信号が比較部４に与えられる。よって、ＡＤ変換時に信号ＶＲＭＰの変化する向きは実施例１の場合と逆の方向となる。従って、信号ＶＲＭＰをランプ開始電位ＲＭＰ＿ｓｔにシフトする方向も実施例１とは逆の方向である。

時刻ｔ５に、制御パルスＰＲＭＰ＿ＥＮをＨレベルとする。これにより、信号ＶＲＭＰは時間に依存して電位が変化する。先述した通り、信号ＶＲＭＰが変化する方向は、実施例１とは逆の方向である。即ち、時間に依存して電位が増加する方向である。

以降、時刻ｔ６および時刻ｔ７のそれぞれの動作は、実施例１の図５で示した時刻ｔ６および時刻ｔ７のそれぞれの動作と同様とすることができる。

時刻ｔ８に、転送パルスＰＴＸをＨレベルとすると、画像信号が垂直出力線３に出力される。差動増幅回路１３−１の反転端子には、画像信号と増幅部入力容量Ｃ０が保持した電位との差分の電位が与えられる。差動増幅回路１３−１は、この電位を反転増幅した増幅部出力信号ＡｍｐＯＵＴを出力する。この時の増幅部出力信号ＡｍｐＯＵＴを増幅画像信号と表記する。差動増幅回路３０の入力端子ＩＮＮには、増幅画像信号と比較部入力容量３４が保持した電位との差分の電位が与えられる。従って、増幅画像信号から各列の増幅部１３が有するオフセット成分を差し引くことができる。

時刻ｔ９から時刻ｔ１３でのそれぞれの動作は、実施例１の図５で示した時刻ｔ９から時刻ｔ１３でのそれぞれの動作と同様とすることができる。

このようにして、画素出力信号ＰＩＸＯＵＴを増幅部１３が反転増幅した信号をＡＤ変換することができる。

本実施例の増幅部１３は帰還容量Ｃ１を有している。この増幅部１３の構成はランプ信号出力回路５の容量帰還増幅回路６１と同様の構成を有している。帰還容量Ｃ１と積分容量５１とを同じ構造の容量とし、同極性の電極を差動増幅回路１３−１、５０の入力端子にそれぞれ電気的に接続させる。同様に、他方の同極性の電極についても、差動増幅回路１３−１、５０の出力端子にそれぞれ電気的に接続させる。これにより、増幅部１３とランプ信号出力回路５との、電圧に対する容量の電圧依存性を揃えることができる。また、差動増幅回路１３−１と差動増幅回路５０とをそれぞれ同様の回路構成とすることで、増幅部１３とランプ信号出力回路５との入力信号に対する出力信号の関係である線形性を揃えることができる。よって、増幅部出力信号ＡｍｐＯＵＴと信号ＶＲＭＰとの線形性を揃えることができる。よって、増幅部出力信号ＡｍｐＯＵＴと信号ＶＲＭＰとの線形性の差異によって生じる、ＡＤ変換の精度低下を低減することができる。

本実施例では、帰還容量Ｃ１、積分容量５１の一例として、ＭＩＳ容量の形態を例に説明した。他の形態として、帰還容量Ｃ１と積分容量５１とが、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量や、２つのポリシリコン層が絶縁層を挟んで構成されたポリシリコン・ポリシリコンキャパシタであっても良い。これらの形態であっても、帰還容量Ｃ１と積分容量５１とを同じ構造の容量とし、差動増幅回路の入出力端子に対して同じ側の電極を電気的に接続する。同じ構造とは、例えば帰還容量Ｃ１と積分容量５１とが共にＭＩＭ容量であることを指す。このような形態とすることにより、増幅部１３とランプ信号出力回路５との、容量値の電圧依存性を揃えることができる。

これまでに述べた撮像装置を撮像システムに適用した場合の実施例について述べる。撮像システムとして、デジタルスチルカメラやデジタルカムコーダーや監視カメラなどがあげられる。図１３に、撮像システムの例としてデジタルスチルカメラに撮像装置を適用した場合の模式図を示す。

図１３において、１５１はレンズの保護のためのバリア、１５２は被写体の光学像を撮像装置１５４に結像させるレンズ、１５３はレンズ１５２を通った光量を可変にするための絞りである。１５５は撮像装置１５４より出力される出力信号の処理を行う出力信号処理部である。

出力信号処理部１５５はデジタル信号処理部を有し、撮像装置１５４から出力される信号を、必要に応じて各種の補正、圧縮を行って信号を出力する動作を行う。

図１３において、１５６は画像データを一時的に記憶する為のバッファメモリ部、１５８は記録媒体に記録または読み出しを行うためのインターフェース部、１５９は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。１５７は外部コンピュータ等と通信する為のインターフェース部である。１５１０は各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部、１５１１は撮像装置１５４、出力信号処理部１５５に、各種タイミング信号を出力するタイミング発生部である。ここで、タイミング信号などは外部から入力されてもよく、撮像システムは少なくとも撮像装置１５４と、撮像装置１５４から出力された出力信号を処理する出力信号処理部１５５とを有すればよい。

以上のように、本実施例の撮像システムは、撮像装置１５４を適用して撮像動作を行うことが可能である。

１ 画素部
２ 垂直出力定電流源
３ 垂直出力線
４ 比較部
５ ランプ信号出力回路
６ メモリ
７ カウンタ回路
８ 水平走査回路
９ 垂直走査回路
１０ 信号処理回路
１１ ＡＤ変換部
１２ 回路部
３６ ランプ波形生成部
５１ 積分容量
５２ 積分アンプリセットスイッチ
５３、５４ カレントミラーＰＭＯＳトランジスタ
５５ 定電流源
５６ ランプ電流供給スイッチ
５７ 入力容量
５８、５９ オフセット切替スイッチ
６０−１ 電圧供給部
６１ 容量帰還増幅回路

Claims (16)

1. 時間に依存して電位が変化するランプ信号を出力するランプ信号出力回路であって、複数の電圧を供給する電圧供給部と、
   電流供給部と、
   前記ランプ信号を出力する積分回路と、
   容量素子と、
   を有し、
   前記電圧供給部が前記容量素子の一方の端子に電気的に接続され、
   前記積分回路と前記電流供給部とが前記容量素子の他方の端子に電気的に接続され、
   前記積分回路は、前記電圧供給部から前記容量素子を介して供給される、前記複数の電圧のうちの第１の電圧に基づいてリセット電位の信号を生成し、
   前記積分回路は、前記電圧供給部から前記容量素子を介して供給される、前記複数の電圧のうちの第２の電圧に基づいて、ランプ開始電位の信号を、前記リセット電位から電位をシフトして生成し、
   前記積分回路は、前記ランプ信号の時間に依存した電位の変化を前記ランプ開始電位から開始することを特徴とするランプ信号出力回路。
2. 前記積分回路が、差動増幅部と、前記差動増幅部の出力端子と入力端子とを電気的に接続する帰還経路に設けられた積分容量と、を有し、
   前記差動増幅部の前記出力端子から前記ランプ信号が出力されることを特徴とする請求項１に記載のランプ信号出力回路。
3. 前記差動増幅部は前記入力端子とは別に、参照電圧が入力される第２の入力端子を有し、
   前記電流供給部が前記入力端子に電気的に接続されていることを特徴とする請求項２に記載のランプ信号出力回路。
4. 前記電流供給部は電流源と、第１のトランジスタと、第２のトランジスタと、を含み、
   前記電流源と前記入力端子とが前記第１のトランジスタを介して電気的に接続され、
   さらに、
   前記電圧供給部と前記電流源とが前記第２のトランジスタを介して電気的に接続され、前記電流源が前記第１のトランジスタと前記第２のトランジスタのそれぞれの制御電極に電気的に接続され、
   前記電流源から前記第１のトランジスタの制御電極に供給される電位に基づいて前記第１のトランジスタから前記入力端子に電流が供給され、
   前記電流源から前記第２のトランジスタの制御電極に供給される電位に基づいて前記第２のトランジスタから前記電圧供給部に電流が供給され、前記電圧供給部は前記第２のトランジスタから供給される電流に基づいて前記第１および第２の電圧を生成することを特徴とする請求項２または３に記載のランプ信号出力回路。
5. 時間に依存して電位が変化するランプ信号を出力するランプ信号出力回路の駆動方法であって、
   前記ランプ信号出力回路は、
   電流供給部と、
   積分回路と、
   容量素子と、を有し、
   前記容量素子を介して前記積分回路に供給される第１の電圧に基づいて前記積分回路がリセット電位の信号を生成し、前記積分回路に供給される第２の電圧に基づいて、ランプ開始電位の信号を前記リセット電位から電位をシフトして生成し、
   前記積分回路が、前記ランプ開始電位から電位が変化する前記ランプ信号を出力することを特徴とするランプ信号出力回路の駆動方法。
6. 前記ランプ信号出力回路はさらに、前記容量素子を介して前記積分回路に複数の電圧値を供給する電圧供給部を有し、
   前記積分回路は、差動増幅部と、前記差動増幅部の出力端子と入力端子とを電気的に接続する帰還経路に設けられた積分容量と、を有し、
   前記差動増幅部の前記出力端子から前記ランプ信号が出力され、
   前記差動増幅部は前記入力端子とは別に、参照電圧が入力される第２の入力端子を有し、
   前記電流供給部は電流源と、第１のトランジスタと、第２のトランジスタと、を含み、
   前記電流源と前記入力端子とが前記第１のトランジスタを介して電気的に接続され、
   さらに、
   前記電圧供給部と前記電流源とが前記第２のトランジスタを介して電気的に接続され、
   前記電流源が前記第１のトランジスタと前記第２のトランジスタのそれぞれの制御電極に共通の電位を供給し、
   前記電流源から前記第１のトランジスタの制御電極に供給される電位に基づいて前記第１のトランジスタから前記入力端子に電流が供給され、
   前記電流源から前記第２のトランジスタの制御電極に供給される電位に基づいて前記第２のトランジスタから前記電圧供給部に電流が供給され、前記電圧供給部は前記第２のトランジスタから供給される電流に基づいて前記第１および第２の電圧を生成することを特徴とする請求項５に記載のランプ信号出力回路の駆動方法。
7. 前記ランプ信号出力回路は、前記ランプ開始電位とは異なるランプ開始電位の信号を前記積分回路が生成するための第３の電圧を前記積分回路に供給するモードを備え、
   前記第３の電圧は前記第２の電圧よりも振幅の大きい電圧値であって、
   前記積分回路に前記第１の電圧を供給する場合には、前記積分回路は、単位時間あたり第１の変化量で電位が変化する前記ランプ信号を出力し、
   前記積分回路に前記第３の電圧を供給する場合には、前記積分回路は、単位時間あたり前記第１の変化量よりも大きい変化量で電位が変化する前記ランプ信号を出力することを特徴とする請求項５または６に記載のランプ信号出力回路の駆動方法。
8. 前記積分回路が出力する信号の電位を前記リセット電位から前記ランプ開始電位へシフトする期間、前記電流供給部が前記積分回路に電流を供給しないことを特徴とする請求項５〜７のいずれかに記載のランプ信号出力回路の駆動方法。
9. 請求項１〜４のいずれかに記載のランプ信号出力回路と、
   前記ランプ信号に基づく電位とアナログ信号の電位とを比較した比較結果を示す比較結果信号を出力する複数の比較部と、
   クロックパルス信号を計数したカウント信号を出力するカウンタと、
   前記カウンタから前記カウント信号と、前記比較部から前記比較結果信号とが入力され、
   複数の前記比較部に対応して設けられた複数のメモリと、を有し、
   複数の前記メモリに共通の前記カウント信号が入力され、
   前記メモリが、前記カウンタから入力される前記カウント信号を前記比較部が出力する前記比較結果信号に基づいて保持することで、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路。
10. 請求項１〜４のいずれかに記載のランプ信号出力回路と、
    前記ランプ信号に基づく電位とアナログ信号の電位とを比較した比較結果を示す比較結果信号を出力する複数の比較部と、
    前記比較部から前記比較結果信号が入力され、複数の前記比較部に対応して設けられた複数のメモリと、を有し、
    複数の前記メモリの各々は、クロックパルス信号を計数したカウント信号を生成するカウンタをさらに有し、
    前記メモリが、前記カウンタが生成する前記カウント信号を、前記比較部が出力する前記比較結果信号に基づいて保持することで前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路。
11. 複数の前記比較部の各々は、前記ランプ信号に基づく電位が入力される第３の入力端子と、前記アナログ信号の電位が入力される第４の入力端子と、を有し、
    前記第３の入力端子の電位を前記リセット電位に基づいてリセットすることを特徴とする請求項９または１０に記載のアナログデジタル変換回路。
12. 複数の前記比較部は、さらに前記ランプ開始電位から電位が変化する前記ランプ信号に基づく電位とノイズ成分の信号とを比較し、
    前記ランプ信号に基づく電位と前記アナログ信号の電位との比較において、
    前記積分回路は、前記電圧供給部から前記容量素子を介して供給される電圧に基づいて、前記ランプ開始電位と電位の異なる第２のランプ開始電位へ前記第１の電位からシフトし、前記第２のランプ開始電位から電位が変化する前記ランプ信号を出力することを特徴とする請求項１１に記載のアナログデジタル変換回路。
13. 請求項９または１０に記載のアナログデジタル変換回路と、
    入射光を光電変換して信号を出力する画素が複数行、複数列配された画素部と、を有する撮像装置であって、
    前記アナログ信号の電位が、前記画素が出力する前記信号に基づく電位であり、
    複数の前記比較部が前記画素の列に対応して設けられていることを特徴とする撮像装置。
14. 請求項２〜４のいずれかに記載のランプ信号出力回路と、
    前記ランプ信号に基づく電位とアナログ信号の電位とを比較した比較結果を示す比較結果信号を出力する複数の比較部と、
    クロックパルス信号を計数したカウント信号を出力するカウンタと、
    前記カウンタから前記カウント信号と、前記比較部から前記比較結果信号とが入力され、
    複数の前記比較部に対応して設けられた複数のメモリと、を有し、
    複数の前記メモリに共通の前記カウント信号が入力され、
    前記メモリが、前記カウンタから入力される前記カウント信号を前記比較部が出力する前記比較結果信号に基づいて保持することで、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
    入射光を光電変換して信号を出力する画素が複数行、複数列配された画素部と、を有する撮像装置であって、
    前記アナログ信号の電位が、前記画素が出力する前記信号に基づく電位であり、
    複数の前記比較部が前記画素の列に対応して設けられ、
    前記撮像装置は、さらに
    第２の差動増幅部と、
    前記第２の差動増幅部の出力端子と前記第２の差動増幅部の入力端子とを電気的に接続する帰還経路に設けられた帰還容量と、
    を有する増幅部を有し、
    前記画素が出力する前記信号が、前記増幅部によって増幅されて前記比較部に入力され、
    前記帰還容量と前記積分容量とが同じ構造を有し、
    前記増幅部の前記第２の差動増幅部の前記入力端子に電気的に接続した前記帰還容量の電極と、
    前記差動増幅部の前記入力端子に電気的に接続した前記積分容量の電極と、が同じ極性であることを特徴とする撮像装置。
15. 請求項２〜４のいずれかに記載のランプ信号出力回路と、
    前記ランプ信号に基づく電位とアナログ信号の電位とを比較した比較結果を示す比較結果信号を出力する複数の比較部と、
    前記比較部から前記比較結果信号が入力され、複数の前記比較部に対応して設けられた複数のメモリと、を有し、
    複数の前記メモリの各々は、クロックパルス信号を計数したカウント信号を生成するカウンタをさらに有し、
    前記メモリが、前記カウンタが生成する前記カウント信号を、前記比較部が出力する前記比較結果信号に基づいて保持することで前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
    入射光を光電変換して信号を出力する画素が複数行、複数列配された画素部と、を有する撮像装置であって、
    前記アナログ信号の電位が、前記画素が出力する前記信号に基づく電位であり、
    複数の前記比較部が前記画素の列に対応して設けられ、
    前記撮像装置は、さらに
    第２の差動増幅部と、
    前記第２の差動増幅部の出力端子と前記第２の差動増幅部の入力端子とを電気的に接続する帰還経路に設けられた帰還容量と、
    を有する増幅部を有し、
    前記画素が出力する前記信号が、前記増幅部によって増幅されて前記比較部に入力され、
    前記帰還容量と前記積分容量とが同じ構造を有し、
    前記増幅部の前記第２の差動増幅部の前記入力端子に電気的に接続した前記帰還容量の電極と、
    前記差動増幅部の前記入力端子に電気的に接続した前記積分容量の電極と、が同じ極性であることを特徴とする撮像装置。
16. 請求項１３〜１５のいずれかに記載の撮像装置の駆動方法であって、
    複数の前記画素の一部の前記画素は前記入射光を遮光したオプティカルブラック画素であり、
    前記ランプ開始電位を、前記オプティカルブラック画素が出力する前記信号に基づいて設定する
    ことを特徴とする撮像装置の駆動方法。

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