JP6666043B2 - 撮像装置及び撮像システム - Google Patents

Description

本発明は、撮像装置及び撮像システムに関する。

ＣＭＯＳイメージセンサの回路構成の一種として、複数の画素の各列に対応して設けられたアナログデジタル（ＡＤ）変換回路を有するものがある。このようなＣＭＯＳイメージセンサに関連して、特許文献１には、画素からの信号を複数回にわたってＡＤ変換し、ＡＤ変換により得られたデジタル値を加算することで、撮像装置が動作する際に発生する熱雑音を低減することができる旨が記載されている。

また、特許文献２には、カウンタが各列の記憶手段に対してバッファを介してカウント値を出力する撮像装置が開示されている。この撮像装置の各列の記憶手段は、画素信号の電位とランプ信号の電位との大小関係が逆転するタイミングにおいて、カウント値を保持する。

特開２０１０−１０３９１３号公報 特開２０１３−９３８３７号公報

しかしながら、特許文献２の構成において、入力された画素信号に対し複数回のＡＤ変換を行う場合、各回のＡＤ変換結果をそれぞれ保持するための記憶手段を追加する必要が生じるため、素子数が多くなり得る。

本発明は上述の課題に鑑みてなされたものであり、複数の画素の各列にＡＤ変換回路を有し、入力された画素信号に対して複数回のＡＤ変換を行う撮像装置において、素子数を低減することを目的とする。

本発明の一観点に係る撮像装置は、複数の列をなすように配列され、光電変換により入射光に応じた画素信号を出力する複数の画素を備え、前記画素信号を前記列ごとにＡＤ変換してデジタル値を得る撮像装置であって、前記複数の列の各々に対応して設けられ、同一の前記画素信号に対して、第１のＡＤ変換を行って得られた前記デジタル値を保持する第１メモリ群及び第２のＡＤ変換を行って得られた前記デジタル値を保持する第２メモリ群を有し、前記第１メモリ群は、Ｎ＋１ビット（Ｎは自然数）のビット幅を有し、前記第１のＡＤ変換によって得られた前記デジタル値のうちの最下位ビットから第Ｎ＋１ビットまでを保持し、前記第２メモリ群は、Ｎ＋１ビットより大きいＭビット（Ｍは自然数）のビット幅を有し、前記第２のＡＤ変換によって得られた前記デジタル値のうちの最下位ビットから第Ｍビットまでを保持することを特徴とする。

本発明の他の一観点に係る撮像装置は、複数の列をなすように配列され、光電変換により入射光に応じた画素信号を出力する複数の画素と、前記複数の列の各々に対応して設けられ、前記画素信号と、時間に応じて変化する参照信号との大小関係の比較を行い、前記大小関係が反転したことに応じて制御信号を出力する比較器と、前記参照信号の変化が開始してからの経過時間を示すカウント値を出力するカウンタと、前記複数の列の各々に対応して設けられ、前記制御信号が出力された時点における前記カウント値を保持する第１メモリ群及び第２メモリ群と、を有し、前記比較器は、同一の前記画素信号に対して、第１の比較及び第２の比較を含む複数回の前記比較を行い、前記第１メモリ群及び前記第２メモリ群は、前記第１の比較により得られた前記カウント値及び前記第２の比較により得られた前記カウント値をそれぞれ保持し、前記第１メモリ群は、Ｎ＋１ビット（Ｎは自然数）のビット幅を有し、前記第１の比較によって得られた前記カウント値のうちの最下位ビットから第Ｎ＋１ビットまでを保持し、前記第２メモリ群は、Ｎ＋１ビットより大きいＭビット（Ｍは自然数）のビット幅を有し、前記第２の比較によって得られた前記カウント値のうちの最下位ビットから第Ｍビットまでを保持することを特徴とする。

複数の画素の各列にＡＤ変換回路を有し、入力された画素信号に対して複数回のＡＤ変換を行う撮像装置において、素子数を低減することができる。

（ａ）は、第１の実施形態に係る撮像装置の構成を示すブロック図である。（ｂ）は、画素の構成を示す回路図である。 （ａ）は、第１の実施形態に係る第１メモリ群及び第２メモリ群の構成をより詳細に示すブロック図である。（ｂ）は、メモリの構成をより詳細に示すブロック図である。 （ａ）は、第１の実施形態に係る撮像装置の動作を示すタイミング図である。（ｂ）は、カウント信号を示すタイミング図である。（ｃ）は、カウント信号の変形例を示すタイミング図である。 第１の実施形態に係るデジタル値の処理方法を説明する図である。 第２の実施形態に係る第１メモリ群及び第２メモリ群の構成をより詳細に示すブロック図である。 （ａ）は、第２の実施形態に係る撮像装置全体の動作を示すタイミング図である。（ｂ）は、期間Ｎ１、Ｎ２におけるカウント信号を示すタイミング図である。（ｃ）は、期間Ｓ１、Ｓ２におけるカウント信号を示すタイミング図である。 第３の実施形態に係る撮像装置の構成を示すブロック図である。 第３の実施形態に係る第１メモリ群及び第２メモリ群の構成をより詳細に示すブロック図である。 第３の実施形態に係る撮像装置の動作を示すタイミング図である。 （ａ）は、第４の実施形態に係る撮像装置の動作を示すタイミング図である。（ｂ）は、カウント信号を示すタイミング図である。 第６の実施形態に係る撮像システムの構成を示すブロック図である。 （ａ）は、第５の実施形態に係る撮像装置の構成を示すブロック図である。（ｂ）は、画素の構成を示す回路図である。 第５の実施形態に係る電圧生成回路の構成を示す回路図である。 第５の実施形態に係る第１メモリ群及び第２メモリ群の構成をより詳細に示すブロック図である。

［第１の実施形態］
図１（ａ）及び図１（ｂ）に第１の実施形態の撮像装置を示す。図１（ａ）は、撮像装置の構成を示すブロック図であり、図１（ｂ）は、画素の構成を示す回路図である。

撮像装置は、画素アレイ１０１、垂直走査回路１０２、参照信号発生回路１０３、複数の比較器１０４、カウンタ１０５、複数の第１メモリ群１０７、複数の第２メモリ群１０８、水平走査回路１０９及び複数の選択回路１１０を有する。画素アレイ１０１は、複数の行及び複数の列を含む行列状に配置された複数の画素１００を有する。比較器１０４、第１メモリ群１０７、第２メモリ群１０８及び選択回路１１０は画素アレイ１０１の各列に対応して設けられる。

画素１００は、光電変換部ＰＤ、リセットトランジスタＭ１、転送トランジスタＭ２、増幅トランジスタＭ３、選択トランジスタＭ４を有する。光電変換部ＰＤは、光電変換により入射光に応じた電荷を生成する。光電変換部ＰＤは、例えばフォトダイオードにより構成される。リセットトランジスタＭ１、転送トランジスタＭ２及び選択トランジスタＭ４は、それぞれ、垂直走査回路１０２から供給される制御信号φＲ、φＴ、φＳＥＬによって制御される。光電変換部ＰＤは、転送トランジスタＭ２のソースと接続され、転送トランジスタＭ２のドレインは増幅トランジスタＭ３のゲートノードであるフローティングディフュージョンＦＤと接続される。転送トランジスタＭ２をオンにすることにより、光電変換部ＰＤで生成された電荷がフローティングディフュージョンＦＤに転送される。

リセットトランジスタＭ１のソースはフローティングディフュージョンＦＤと接続され、リセットトランジスタＭ１のドレインは電源電圧を有する電源線に接続される。リセットトランジスタＭ１をオンにすることにより、フローティングディフュージョンＦＤの電圧がリセットされる。このような構成により、画素１００は、フローティングディフュージョンＦＤの電圧がリセットされた状態に対応するリセットレベルの信号と、リセット後に電荷がフローティングディフュージョンＦＤに転送された後の状態に対応する光信号とを出力可能である。

増幅トランジスタＭ３のドレインは電源線に接続され、増幅トランジスタＭ３のソースは選択トランジスタＭ４のドレインと接続される。選択トランジスタＭ４のソースは画素１００の出力線に接続される。増幅トランジスタＭ３は、選択トランジスタＭ４をオンにして不図示の電流負荷を接続することにより、ソースフォロワとして動作可能である。このとき、増幅トランジスタＭ３は、フローティングディフュージョンＦＤに転送された電荷に応じた画素信号ＶＰＩＸを画素１００の出力線に出力する。この出力線は、画素アレイ１０１の列ごとに共通に設けられており、比較器１０４に接続される。

垂直走査回路１０２は、上述の制御信号φＲ、φＴ、φＳＥＬを画素アレイ１０１の各行の画素１００に出力し、画素アレイ１０１のうちの所定の行を選択して読み出す動作の制御を行う。比較器１０４には、画素１００から読み出される画素信号ＶＰＩＸと、参照信号発生回路１０３が発生する参照信号ＶＲＭＰとが入力され、両者の大小関係を比較する。比較器１０４は比較結果を示す制御信号ＶＣＯＭＰを選択回路１１０に出力する。画素信号ＶＰＩＸと参照信号ＶＲＭＰの大小関係が反転すると、そのタイミングで制御信号ＶＣＯＭＰの極性が反転する。参照信号ＶＲＭＰは電圧が時間に応じて変化する信号である。本実施形態では、参照信号ＶＲＭＰは時間に対して電圧が線形に変化するランプ信号とするが、これに限定されない。例えば参照信号ＶＲＭＰは、時間に対し階段状に電圧が変化する信号であってもよい。選択回路１１０は、制御信号ＶＣＯＭＰの出力先として、第１メモリ群１０７と第２メモリ群１０８のいずれかを選択する。

カウンタ１０５は、複数の信号線を介して、例えば１１ビットのグレイコード信号を含むカウント信号群１０６を出力する。カウンタ１０５からカウント信号群１０６が出力される複数の信号線は、各列の第１メモリ群１０７及び第２メモリ群１０８に共通に接続される。カウント信号群１０６が示す値（カウント値）は、参照信号ＶＲＭＰの変化が開始してからの経過時間に対応する。第１メモリ群１０７及び第２メモリ群１０８は、制御信号ＶＣＯＭＰの極性が反転する時点において、カウント値をＡＤ変換結果であるデジタル値として保持する。第１メモリ群１０７及び第２メモリ群１０８に保持されたデジタル値は、水平走査回路１０９から走査のための制御信号が入力されたタイミングで出力線１１４を介して順次撮像装置の後段の回路に出力される。本実施形態では、ＡＤ変換結果を保持するメモリ群として、第１メモリ群１０７及び第２メモリ群１０８の２つが撮像装置に設けられている。したがって、撮像装置は、ＡＤ変換を２回行い、２回分のＡＤ変換結果を保持することができる。具体的な処理は後述するが、本実施形態では、これらの２回のＡＤ変換結果を加算して、出力信号のノイズを低減することができる。

図２（ａ）及び図２（ｂ）は、第１の実施形態の第１メモリ群１０７及び第２メモリ群１０８の構成をより詳細に説明するための、画素アレイ１０１の１列分に対応する列回路の構成を示す図である。（ａ）は、第１の実施形態に係る第１メモリ群及び第２メモリ群の構成をより詳細に示すブロック図であり、（ｂ）は、第１メモリ群及び第２メモリ群に含まれるメモリの構成をより詳細に示すブロック図である。

カウンタ１０５は、合計１２本の信号線を介して、１２個のカウント信号を含むカウント信号群１０６を出力する。各信号線を伝送する各カウント信号を、カウント信号１０６−０〜１０６−１０、１０６−３Ｍとする。カウント信号１０６−０〜１０６−１０は、カウント信号１０６−０を最下位ビットとし、カウント信号１０６−１０を最上位ビットとする、１１ビットのグレイコード信号を構成する。また、カウント信号１０６−０、１０６−１、１０６−２、１０６−３Ｍは、１０６−０を最下位ビットとし、１０６−３Ｍを最上位ビットとする、４ビットのグレイコード信号を構成する。

第１メモリ群１０７は４ビットのメモリ１０７−０〜１０７−３を含む。メモリ１０７−０〜１０７−３には、カウント信号１０６−０、１０６−１、１０６−２、１０６−３Ｍがそれぞれ入力される。第２メモリ群１０８は１１ビットのメモリ１０８−０〜１０８−１０を含む。メモリ１０８−０〜１０８−１０には、カウント信号１０６−０〜１０６−１０がそれぞれ入力される。

図２（ｂ）には、メモリ１０７−０〜１０７−３、１０８−０〜１０８−１０の構成例が示されている。これらのメモリを代表して、メモリ１０８−０の構成のみを説明するが他のメモリも同様の構成とすることができる。本実施形態のメモリ１０８−０は、撮像装置の内部又は撮像装置の後段の映像信号処理部でデジタルＣＤＳ(Correlated Double Sampling)処理を行うために、２つのデータを保持可能な構成となっている。メモリ１０８−０は、リセットレベルの信号のＡＤ変換結果を保持するＮラッチ２００−Ｎと、光信号のＡＤ変換結果を保持するＳラッチ２００−Ｓとを有する。ここで第１メモリ群１０７に含まれるメモリの個数、すなわち第１メモリ群１０７のビット幅は、同一信号に対して複数回のＡＤ変換を行った際の、各回のＡＤ変換結果の差分値の最大値より大きい値に規定する。なお、この差分値は、主に画素信号ＶＰＩＸ及び参照信号ＶＲＭＰに重畳されるランダムノイズ成分並びに比較器１０４が発生するランダムノイズ成分に起因する。これにより、２回のＡＤ変換結果の間で値が変動しうるビットの値を複数個保持できる構成となる。

例えば、１回目と２回目のＡＤ変換結果の差分値の絶対値が２^Ｎ−１［ＬＳＢ］以下の場合、第１メモリ群１０７に必要なビット幅はＮ＋１ビットとなる。本実施形態では、Ｎ＝３、すなわち差分値の絶対値は７［ＬＳＢ］以下とし、これにより第１メモリ群１０７のビット幅は４ビットに設定されていることを前提とする。これは、各回のＡＤ変換結果の上位７ビット（＝１１ビット−４ビット）は１回目のＡＤ変換と２回目のＡＤ変換において同じ値となるので、第１メモリ群１０７のビット幅は少なくとも４ビットあればよいためである。

次に、図３（ａ）、図３（ｂ）及び図３（ｃ）のタイミング図を用いて本実施形態の撮像装置の動作を説明する。図３（ａ）は、第１の実施形態に係る撮像装置全体の動作を示すタイミング図である。図３（ｂ）は、カウント信号を示すタイミング図である。図３（ｃ）は、カウント信号の変形例を示すタイミング図である。

まず、時刻Ｔ０から時刻Ｔ１までの期間において、制御信号φＲがハイレベルになり、リセットトランジスタＭ１がオンになる。これにより、フローティングディフュージョンＦＤの電圧が所定の電圧レベルにリセットされる。その後、時刻Ｔ２から時刻Ｔ３までの期間Ｎ１及び時刻Ｔ４から時刻Ｔ５までの期間Ｎ２において、リセットレベルの画素信号ＶＰＩＸに対する２回のＡＤ変換が行われる。

まず、期間Ｎ１における第１のＡＤ変換について説明する。期間Ｎ１において、選択回路１１０は、制御信号ＶＣＯＭＰの出力先として、第１メモリ群１０７を選択する。時刻Ｔ２において、参照信号発生回路１０３から出力される参照信号ＶＲＭＰの電圧が減少し始める。同時刻において、カウンタ１０５から出力されるカウント信号群１０６が示すカウント値が時間とともに増加し始める。この時点では、参照信号ＶＲＭＰの電圧がリセットレベルの画素信号ＶＰＩＸの電圧よりも大きいので、比較器１０４の出力である制御信号ＶＣＯＭＰはハイレベルである。

その後、参照信号ＶＲＭＰの電圧が、リセットレベルの画素信号ＶＰＩＸの電圧よりも小さくなる時刻Ｔ２Ａにおいて、参照信号ＶＲＭＰの電圧と、リセットレベルの画素信号ＶＰＩＸの電圧の大小関係が反転し、制御信号ＶＣＯＭＰはローレベルになる。第１メモリ群１０７は、時刻Ｔ２Ａの時点におけるカウント信号群１０６が示すカウント値を、ＡＤ変換後のリセットレベルのデジタル値として保持する。第１メモリ群１０７は４個のメモリ１０７−０〜１０７−３を含む。言い換えると、第１メモリ群１０７はビット幅が４ビットであるため、期間Ｎ１において第１メモリ群１０７に保持されるデジタル値は、カウント信号群１０６が示すカウント値のうちの最下位ビットから第４ビット目までの下位４ビットのみである。

その後、期間Ｎ２における第２のＡＤ変換が行われる。期間Ｎ２において、選択回路１１０は、制御信号ＶＣＯＭＰの出力先として、第２メモリ群１０８を選択する。上述と同様のＡＤ変換が行われ、時刻Ｔ４Ａにおいて、第２メモリ群１０８は時刻Ｔ４Ａの時点におけるカウント信号群１０６が示すカウント値を、ＡＤ変換後のリセットレベルのデジタル値として保持する。第２メモリ群１０８は１１個のメモリ１０８−０〜１０８−１０を含む。言い換えると、第２メモリ群１０８はビット幅が１１ビットであるため、期間Ｎ２において第２メモリ群１０８に保持されるデジタル値は、カウント信号群１０６が示すカウント値の最下位ビットから第１１ビット目までとなる。なお、期間Ｎ１及び期間Ｎ２においてＡＤ変換により得られるデジタル値は、各メモリのＮラッチ２００−Ｎに保持される。また、期間Ｎ２における第２のＡＤ変換に用いられる参照信号ＶＲＭＰの波形は、期間Ｎ１における第１のＡＤ変換に用いられる参照信号ＶＲＭＰの波形と同一とする。

その後、時刻Ｔ６から時刻Ｔ７の期間において制御信号φＴがハイレベルになり、転送トランジスタＭ２がオンになる。これにより、入射光により光電変換部ＰＤで発生した電荷がフローティングディフュージョンＦＤに転送される。この電荷の転送とともに、画素信号ＶＰＩＸの電圧が低下する。時刻Ｔ７において、画素信号ＶＰＩＸの電圧は、電荷転送により光信号に応じた値になる。その後、時刻Ｔ８から時刻Ｔ９までの期間Ｓ１及び時刻Ｔ１０から時刻Ｔ１１までの期間Ｓ２において、光信号のレベルの画素信号ＶＰＩＸに対する２回のＡＤ変換が行われる。

期間Ｓ１、Ｓ２におけるＡＤ変換動作は、デジタル値が各メモリのＳラッチ２００−Ｓに保持される点を除いて、期間Ｎ１、Ｎ２におけるＡＤ変換動作と同様であるため、説明を省略する。

次に図３（ｂ）を参照しながら、カウント信号群１０６の動作タイミングを説明する。図３（ｂ）は、期間Ｓ１と期間Ｓ２における、カウント信号群１０６のうちの下位６ビットの各カウント信号１０６−０〜１０６−５と、カウント信号１０６−３Ｍの波形を示している。

期間Ｓ１の開始時刻である時刻Ｔ８において、カウント信号１０６−０〜１０６−２と１０６−３Ｍはグレイコードの値で「００００」（１０進数で「０」）を示している。時刻Ｔ８以降、時間経過に応じて値が増加し、グレイコードの値で「１０００」（１０進数で「１５」）になると、その次は、再び「００００」に戻る。また、カウント信号１０６−３〜１０６−１０は常にローレベル（０）である。このように、期間Ｓ１においては、カウント信号１０６−０〜１０６−２と１０６−３Ｍで構成された４ビットのグレイコード信号が、０〜１５までのカウントを繰り返している。よって、制御信号ＶＣＯＭＰのレベルが反転する時刻Ｔ８Ａにおいて、第１メモリ群１０７のＳラッチ２００−Ｓには、０〜１５までのカウント値のいずれかがグレイコードで保持される。

期間Ｓ２の開始時刻である時刻Ｔ１０において、カウント信号１０６−０〜１０６−１０はグレイコードの値で「０・・・００００」（１０進数で「０」）を示している。時刻Ｔ１０以降、時間の経過に応じてカウント信号１０６−０〜１０６−１０が示す値が増加する。このように、期間Ｓ２においては、カウント信号１０６−０〜１０６−１０で構成された１１ビットのグレイコードでのカウントが行われる。よって、制御信号ＶＣＯＭＰのレベルが反転する時刻Ｔ１０Ａにおいて、第２メモリ群１０８のＳラッチ２００−Ｓには、カウント値が１１ビットのグレイコードで保持される。

このように、本実施形態では、期間Ｓ１、Ｓ２の２つの期間に２回のＡＤ変換が行われる。期間Ｓ２に保持されるカウント値は１１ビット、すなわちカウント信号群１０６のすべてのビットであり、期間Ｓ１に保持されるカウント値はカウント信号群１０６のうちの下位４ビットである。このようにして期間Ｓ１、Ｓ２に得られたデジタル値を用いて、ＡＤ変換を２回行った結果を加算、あるいは平均化することで、ＡＤ変換結果に含まれるノイズを低減できる。

なお、図３（ｂ）のカウント信号では、期間Ｓ１に出力されるカウント信号と期間Ｓ２に出力されるカウント信号とが異なっている。特に、期間Ｓ１において、ＡＤ変換の動作に関係しないカウント信号１０６−３〜１０６−１０を常にローレベルとしている。これにより、期間Ｓ１にもカウント信号１０６−３〜１０６−１０のレベルを変化させる場合と比べ、消費電力が低減される。しかしながら、図３（ｃ）に示されたカウント信号の変形例のように、期間Ｓ１、Ｓ２におけるカウント信号は同一の動作タイミングであってもよい。すなわち、第１のＡＤ変換の際にカウンタ１０５が出力するカウント値と、第２のＡＤ変換の際にカウンタ１０５が出力するカウント値とを同一にしてもよい。この場合、カウンタ１０５の動作が簡略化される。

次に、第１メモリ群１０７及び第２メモリ群１０８に保持されたデジタル値を用いて２回のＡＤ変換結果を加算した結果に相当する信号を得るための処理方法について、図４を参照しつつ説明する。上述したように、各メモリ群に保持されるデジタル値は、期間Ｓ１に保持される下位４ビットのデジタル値と期間Ｓ２に保持される全１１ビットのデジタル値である。したがって、これらを単純加算しても所望の値とはならないので、以下に述べる演算処理が必要となる。なお、これらのデジタル値に対する演算処理は、グレイコードからバイナリコードに変換された後に行われる。

ここで、期間Ｓ１において保持される下位４ビットをＳ１（Ｌｏ）とする。また、期間Ｓ２において保持される全ビットをＳ２（ＡＬＬ）、下位４ビットをＳ２（Ｌｏ）、上位７ビットをＳ２（Ｈｉ）とする。さらに、本実施形態では期間Ｓ１において保持されるデジタル値には上位７ビットが保持されないが、仮にこのデジタル値に全１１ビットが存在した場合の値をＳ１（ＡＬＬ）、上位７ビットをＳ１（Ｈｉ）とする。ただし、上述したように複数回行われるＡＤ変換後のデジタル値の上位ビットは、同じ値であることが前提であるため、下式が成立する。
Ｓ１（Ｈｉ）＝Ｓ２（Ｈｉ）

本処理は、第１メモリ群１０７及び第２メモリ群１０８に保持されたデジタル値を用いて、２回のＡＤ変換結果の和であるＳ１（ＡＬＬ）＋Ｓ２（ＡＬＬ）を求めることが目的である。また、各メモリ群に保持された既知の値は、Ｓ１（Ｌｏ）とＳ２（ＡＬＬ）である。この観点でＳ１（ＡＬＬ）＋Ｓ２（ＡＬＬ）を以下のように式変形する。
Ｓ１（ＡＬＬ）＋Ｓ２（ＡＬＬ）
＝Ｓ１（Ｈｉ）＋Ｓ１（Ｌｏ）＋Ｓ２（Ｈｉ）＋Ｓ２（Ｌｏ）
＝２×Ｓ２（Ｈｉ）＋Ｓ２（Ｌｏ）＋Ｓ１（Ｌｏ）
＝２×｛Ｓ２（Ｈｉ）＋Ｓ２（Ｌｏ）｝＋Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）
＝２×Ｓ２（ＡＬＬ）＋ｄｉｆｆ
ここで、ｄｉｆｆ＝Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）である。

すなわち、第２メモリ群１０８に保持された値であるＳ２（ＡＬＬ）の２倍と、差分値ｄｉｆｆ（４ビット値）とを加算することで、２回のＡＤ変換結果の和であるＳ１（ＡＬＬ）＋Ｓ２（ＡＬＬ）と同じ値が算出可能である。

ただし、Ｓ１（Ｌｏ）及びＳ２（Ｌｏ）の取り得る値は０〜１５であるため、上式の差分値ｄｉｆｆをそのまま適用すると下位ビットから上位ビットへの繰り上げ又は繰り下げに起因する誤差が生じ得る。そのため、差分値ｄｉｆｆに対して、Ｓ１（Ｌｏ）及びＳ２（Ｌｏ）の組み合わせによっては繰り上げ、あるいは、繰り下げの桁処理が必要となる場合がある。桁処理の内容は以下のようにＳ１（Ｌｏ）−Ｓ２（Ｌｏ）の値によって決定される。
（Ｃａｓｅ１）−８＜Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）＜８の場合
⇒桁処理なし（ｄｉｆｆ＝Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）とする）
（Ｃａｓｅ２）Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）≦−８の場合
⇒桁処理あり（ｄｉｆｆ＝Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）＋２^４とする）
（Ｃａｓｅ３）８≦Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）の場合
⇒桁処理あり（ｄｉｆｆ＝Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）−２^４とする）

以下、図４を参照し、具体例を挙げつつ桁処理の内容について説明する。
（Ｃａｓｅ１）−８＜Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）＜８の場合
Ｂｉｎ［０］〜Ｂｉｎ［３］は、Ｓ１又はＳ２をバイナリ変換した後のビットごとの波形のうちの下位４ビットを示している。Ｓ２（ＡＬＬ）行は、Ｂｉｎ［０］〜Ｂｉｎ［３］の取り得る値の一例を示している。

以降、本ケースでは、Ｓ２（ＡＬＬ）が「５５」（バイナリ値で「１１０１１１」）である場合について説明する。Ｓ２（Ｌｏ）行は、Ｓ２（ＡＬＬ）が「５５」の時の下位４ビットの値「７」（バイナリ値で「０１１１」）を示している。Ｓ２（ＡＬＬ）が「５５」のとき、Ｓ１（ＡＬＬ）の取り得る範囲は「５５」±７［ＬＳＢ］である。Ｓ１（Ｌｏ）行は、Ｓ１（ＡＬＬ）の下位４ビットである「０」〜「１４」（バイナリ値で「００００」〜「１１１０」）を示している。

Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）行は、Ｓ１（Ｌｏ）からＳ２（Ｌｏ）を引いた値であり、ｄｉｆｆ行は桁処理を行った後の結果を示している。なお、本ケースでは桁処理は発生しないため、Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）行と同じ値となる。

Ｓ１＋Ｓ２（期待値）行は、Ｓ２（ＡＬＬ）が「５５」の時に、Ｓ１（ＡＬＬ）が取り得る範囲（「５５」±７［ＬＳＢ］）におけるＡＤ変換結果の加算値Ｓ１（ＡＬＬ）＋Ｓ２（ＡＬＬ）の期待値を示している。

Ｓ１＋Ｓ２（Ｓｉｍｐｌｅ）行は、仮に上述の桁処理を施さなかった場合に得られる計算値である下式を示している。
２×Ｓ２（ＡＬＬ）＋Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）

Ｓ１＋Ｓ２行は、桁処理を施した後の計算値である下式を示している。
２×Ｓ２（ＡＬＬ）＋ｄｉｆｆ

この値がＳ１＋Ｓ２（期待値）と等しくなるように桁処理が行われる必要がある。本ケースでは−８＜Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）＜８であるため、図示されたＳ１の取り得る範囲において、Ｓ１＋Ｓ２（Ｓｉｍｐｌｅ）とＳ１＋Ｓ２（期待値）に差は生じない。したがって、本ケースでは桁処理が不要である。

（Ｃａｓｅ２）Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）≦−８の場合
本ケースでは、Ｓ２（ＡＬＬ）が「６３」（バイナリ値で「１１１１１１」）であり、Ｓ２（Ｌｏ）が「１５」（バイナリ値で「１１１１」）となる場合を示している。

ここで、例えば、Ｓ１（ＡＬＬ）がＳ２（ＡＬＬ）より「１」大きい「６４」（バイナリ値で「１００００００」）の場合を考える。この時、実際に第１メモリ群１０７に保持される値Ｓ１（Ｌｏ）は「０」（バイナリ値で「００００」）となり、桁処理を行わない場合、下式のようになる。
Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）＝０−１５＝−１５

したがって、桁処理を行わない場合の２回のＡＤ変換結果の和に相当するＳ１＋Ｓ２（Ｓｉｍｐｌｅ）行の値は下式のようになる。
２×Ｓ２（ＡＬＬ）＋Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）＝６３×２−１５＝１１１

この結果は、Ｓ１＋Ｓ２（期待値）である「１２７」と異なる。この理由は以下の通りである。Ｓ２（ＡＬＬ）の値「６３」の下位４ビットＳ２（Ｌｏ）は、「１５」（バイナリ値で「１１１１」）である。ここで、Ｓ２（ＡＬＬ）の「６３」より「１」だけ大きいＳ１（ＡＬＬ）の下位ビットの値であるＳ１（Ｌｏ）は「１５」の次の値の「１６」ではなく「０」となる。これは、下位ビットのビット幅が４ビットしかないためである。よって、桁処理を行わない場合の、Ｓ１＋Ｓ２（Ｓｉｍｐｌｅ）は、Ｓ１＋Ｓ２（期待値）と「１６」だけずれた値となる。

そのため、この値のずれの「１６」を補正するために繰り上げの桁処理としてｄｉｆｆを下式で定義する必要がある。
ｄｉｆｆ＝Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）＋２^４

このｄｉｆｆを用いてＳ１（ＡＬＬ）＋Ｓ２（ＡＬＬ）を計算すると、繰り上げ処理後のＳ１（ＡＬＬ）＋Ｓ２（ＡＬＬ）の値は、下式のようになる。
２×Ｓ２（ＡＬＬ）＋ｄｉｆｆ＝２×６３−１５＋１６＝１２７

これにより、Ｓ１＋Ｓ２（期待値）と一致する結果が得られる。上述の例は、Ｓ１（Ｌｏ）が「０」の場合であるが、「１」〜「６」の場合も同様の処理が必要となる。また、Ｓ１（Ｌｏ）が「８」〜「１５」の場合は上述の桁処理は行わない。

（Ｃａｓｅ３）８≦Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）の場合
本ケースでは、Ｓ２（ＡＬＬ）が「６４」（バイナリ値で「１００００００」）であり、Ｓ２（Ｌｏ）が「０」（バイナリ値で「００００」）となる場合を示している。

ここで、例えば、Ｓ１（ＡＬＬ）がＳ２（ＡＬＬ）より「１」小さい「６３」（バイナリ値で「１１１１１１」）の場合を考える。この時、実際に第１メモリ群１０７に保持される値Ｓ１（Ｌｏ）は「１５」（バイナリ値で「１１１１」）となり、桁処理を行わない場合、
Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）＝１５−０＝１５

したがって、桁処理を行わない場合の２回のＡＤ変換結果の和に相当するＳ１＋Ｓ２（Ｓｉｍｐｌｅ）行の値は下式のようになる。
２×Ｓ２（ＡＬＬ）＋Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）＝６４×２＋１５＝１４３

この結果は、Ｓ１＋Ｓ２（期待値）である「１２７」と異なる。本ケースではＣａｓｅ２とは逆に繰り下げの桁処理としてｄｉｆｆを下式で定義する必要がある。
ｄｉｆｆ＝Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）−２^４

このｄｉｆｆを用いてＳ１（ＡＬＬ）＋Ｓ２（ＡＬＬ）を計算すると、繰り下げ処理後のＳ１（ＡＬＬ）＋Ｓ２（ＡＬＬ）の値は、下式のようになる。
２×Ｓ２（ＡＬＬ）＋ｄｉｆｆ＝２×６４＋１５−１６＝１２７

これにより、Ｓ１＋Ｓ２（期待値）と一致する結果が得られる。上述の例は、Ｓ１（Ｌｏ）が「１５」の場合であるが、「９」〜「１４」の場合も同様の処理を行う必要がある。また、Ｓ１（Ｌｏ）が「０」〜「７」の場合は上述の桁処理を行わない。

上述の桁処理の説明は光信号のＡＤ変換結果についてのものであるが、画素リセットレベルのＡＤ変換結果に対しても同様の処理を行うことができる。桁処理の終了後、デジタルＣＤＳ処理を行うことでリセットレベルに含まれるノイズが除去された画像データを得ることができる。なお、上述の桁処理方法は、各メモリ群の後段であれば撮像装置の内部で行われてもよく、撮像装置の後段の映像信号処理部等で行われてもよい。

以上説明したように、本実施形態によれば、同一画素から出力された画素信号に対し、複数回のＡＤ変換を行い、これにより得られたＡＤ変換結果を加算することで、ノイズを小さくすることができる。この加算において、第１メモリ群１０７のビット幅を想定されるノイズに応じて信号の全ビット数よりも少なくしている。これにより、第１メモリ群１０７内のメモリの個数を信号の全ビット数と同じに設定した場合と比べて少なくすることができる。例えば、上述の例では１１個から４個に低減されている。したがって、撮像装置の素子数を低減することができる。

なお、上述の説明においてカウンタ１０５から出力されるカウント信号はグレイコードとしているが、グレイコード以外の形式であってもよい。例えば、通常の２進数を用いたバイナリコードであってもよい。しかしながら、グレイコードは、カウント値の増加時に反転するビットが１つのみであることから、カウント値の増加と比較器出力の変化のタイミングずれの影響が小さくなるため、カウント信号にはグレイコードを適用することがより好ましい。

なお、上述の説明では、第１メモリ群１０７のビット幅は４ビットであり、第２メモリ群１０８のビット幅は１１ビットであり、カウント信号群１０６が示すカウント値も１１ビットとしているがこれに限定されない。すなわち、これらのビット数は本発明の要旨を逸脱しない範囲で任意の値とすることができる。より詳細には、以下のように一般化される。１回目と２回目のＡＤ変換結果の差分値の絶対値が２^Ｎ−１［ＬＳＢ］（Ｎは自然数）以下の場合、第１メモリ群１０７のビット幅はＮ＋１ビットとする。このとき、第２メモリ群１０８のビット幅及びカウント信号群１０６が示すカウント値のビット数はＮ＋１より大きいＭビット（Ｍは自然数）とする。この場合、第１メモリ群１０７は、カウント信号群１０６のうちの最下位ビットから第Ｎ＋１ビットまでを保持する。第２メモリ群１０８は、カウント信号群１０６のうちの最下位ビットから第Ｍビットまでを保持する。

この場合、上述の桁処理は以下のようにＮを用いて一般化することができる。
（Ｃａｓｅ１）−（２^Ｎ−１）＜Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）＜（２^Ｎ−１）の場合
⇒桁処理なし
（Ｃａｓｅ２）Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）≦−（２^Ｎ−１）の場合
⇒桁処理あり（ｄｉｆｆ＝Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）＋２^Ｎ＋１とする）
（Ｃａｓｅ３）（２^Ｎ−１）≦Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）の場合
⇒桁処理あり（ｄｉｆｆ＝Ｓ１（Ｌｏ）−Ｓ２（Ｌｏ）−２^Ｎ＋１とする）

上述の説明では、撮像装置は、２回のＡＤ変換を行い、ＡＤ変換結果を２つのメモリ群に保持する構成となっているが、ＡＤ変換の回数及びメモリ群の個数は２つに限られない。例えば、３回以上の複数回ＡＤ変換を行い、ＡＤ変換結果を３つ以上の複数個のメモリ群に保持する構成としてもよい。

上述の説明では、複数回のＡＤ変換で得られたデジタル値を単純加算しているが、この加算は単純加算でなくてもよい。例えば、上述の加算処理を、加算後の値を加算が行われた信号の個数で除算することにより、平均化処理に置き換えてもよい。

［第２の実施形態］
図５は、第２の実施形態の第１メモリ群１０７及び第２メモリ群１１８の構成を説明するための図である。なお、本実施形態において、撮像装置の構成は図１に示す第１の実施形態の構成と同様のため、説明を省略する。

第１メモリ群１０７の構成は、第１の実施形態と同様である。第２メモリ群１１８の構成は、メモリ１０８−４〜１０８−１０が７ビット幅のリップルカウンタ１１８−４に置き換えられている点で第１の実施形態の第２メモリ群１０８の構成と異なる。すなわち、第２メモリ群１１８は、下位４ビットのメモリ１１８−０〜１１８−３とリップルカウンタ１１８−４とを含む。メモリ１１８−０〜１１８−３には、第１メモリ群１０７と同じカウント信号１０６−０、１０６−１、１０６−２、１０６−３Ｍが、カウンタ１０５から入力される。さらに、カウント信号１０６−３Ｍは、メモリ１１８−３を介して、リップルカウンタ１１８−４に入力される。リップルカウンタ１１８−４は、カウント信号１０６−３Ｍの立下りエッジをカウントする。すなわち、カウント信号１０６−３Ｍがハイレベルからローレベルになる際にリップルカウンタ１１８−４に保持される値が増加又は減少する。ここで、第１メモリ群１０７のビット幅の設定方法は、第１実施形態で述べたものと同様であるため説明を省略する。

次に、図６（ａ）、図６（ｂ）及び図６（ｃ）のタイミング図を用いて本実施形態の撮像装置の動作を説明する。図６（ａ）は、第２の実施形態に係る撮像装置全体の動作を示すタイミング図である。図６（ｂ）は、期間Ｎ１、Ｎ２におけるカウント信号を示すタイミング図である。図３（ｃ）は、期間Ｓ１、Ｓ２におけるカウント信号を示すタイミング図である。図６（ａ）に示されている、制御信号φＲ、φＴ、参照信号ＶＲＭＰ、画素信号ＶＰＩＸ、制御信号ＶＣＯＭＰの動作タイミングは第１の実施形態と同様であり、期間Ｎ１、Ｎ２、Ｓ１、Ｓ２にＡＤ変換が行われる点も第１の実施形態と同様である。よって、これらについての詳細な説明を省略する。

以下、本実施形態における第１の実施形態との差異点である、期間Ｎ２、Ｓ２におけるリップルカウンタ１１８−４の動作について説明する。図６（ｂ）に示されているように、期間Ｎ２において、リップルカウンタ１１８−４は、カウント信号１０６−３Ｍの立下りエッジに応じてカウントダウンを行う。言い換えると、下位ビットのカウント値が１５から０に戻るときにリップルカウンタ１１８−４に保持されるカウント値が１だけ小さくなる。その後、時刻Ｔ４Ａにおいて制御信号ＶＣＯＭＰの極性が反転する。このとき、その時点のカウント信号１０６−０〜１０６−２、１０６−３Ｍの値が、第２メモリ群１１８のメモリ１１８−０〜１１８−３内の各Ｎラッチ２００−Ｎに保持される。さらにこのとき、リップルカウンタ１１８−４に供給されるカウント信号１０６−３Ｍの変化が停止するように制御され、リップルカウンタ１１８−４もこれ以降、期間Ｓ２のＡＤ変換が開始するまでは時刻Ｔ４Ａ時点のカウント値Ｎ（Ｈｉ）を保持する。

図６（ｃ）に示されているように、上述の動作に後続する期間Ｓ２において、リップルカウンタ１１８−４は、カウント信号１０６−３Ｍの立下りエッジに応じて、カウントアップを行う。この動作において、リップルカウンタ１１８−４のカウント値の初期値は時刻Ｔ４Ａ時点のカウント値Ｎ（Ｈｉ）である。その後、時刻Ｔ１０Ａにおいて制御信号ＶＣＯＭＰの極性が反転する。このとき、その時点のカウント信号１０６−０〜１０６−２、１０６−３Ｍの値が、第２メモリ群１１８のメモリ１１８−０〜１１８−３内の各Ｓラッチ２００−Ｓに保持される。さらにこのとき、リップルカウンタ１１８−４に供給されるカウント信号１０６−３Ｍの変化が停止するように制御される。

ここで、期間Ｓ２におけるカウントは、時刻Ｔ４Ａ時点のカウント値Ｎ（Ｈｉ）を初期値として行われるため、リップルカウンタ１１８−４に保持される上位ビット値は、デジタルＣＤＳ処理が行われた後の値である。言い換えると、リップルカウンタ１１８−４には、（Ｓ２（Ｈｉ）−Ｎ２（Ｈｉ））に相当するＣＤＳ処理後の上位ビット値が保持される。

次に、各メモリ群に保持されたデジタル値の処理方法について説明する。上述のように、デジタルＣＤＳ処理された上位ビットが既に得られている。よって、下位ビットのみの処理が必要となる。リセットレベルに対する２回のＡＤ変換で得られた下位ビットの値同士の差分値をｄｉｆｆ＿Ｎとし、光信号に対する２回のＡＤ変換で得られた下位ビットの値同士の差分値をｄｉｆｆ＿Ｓとする。差分値ｄｉｆｆ＿Ｎ、ｄｉｆｆ＿Ｓに対して、第１の実施形態で述べた桁処理を施し、それぞれ桁処理後の差分値を得る。得られた差分値と、リップルカウンタに保持された値を用いて以下の値を算出することにより、デジタルＣＤＳ後の信号を得ることができる。
２×（Ｓ２（Ｈｉ）−Ｎ２（Ｈｉ））＋（ｄｉｆｆ＿Ｓ）−（ｄｉｆｆ＿Ｎ）

本実施形態においても、第１の実施形態と同様の効果を得ることができる。
なお、上述の説明では、第１メモリ群１０７のビット幅は４ビットであり、第２メモリ群１１８のメモリ１１８−０〜１１８−３に対応するビット幅も４ビットである。また、リップルカウンタ１１８−４のビット幅は７ビットである。しかしながら、第１の実施形態と同様にこのビット数には限定されない。すなわち、これらのビット数は本発明の要旨を逸脱しない範囲で任意の値とすることができる。より詳細には、以下のように一般化される。１回目と２回目のＡＤ変換結果の差分値の絶対値が２^Ｎ−１［ＬＳＢ］（Ｎは自然数）以下の場合、第１メモリ群１０７のビット幅はＮ＋１ビットとする。このとき、第２メモリ群１１８内の複数のメモリのビット幅もＮ＋１ビットとする。また、第２メモリ群１１８内のリップルカウンタ１１８−４のビット幅はＭ−（Ｎ＋１）ビット（Ｍは自然数）とする。この場合、第１メモリ群１０７と、第２メモリ群１１８内の複数のメモリとは、カウント信号群１０６のうちの最下位ビットから第Ｎ＋１ビットまでを保持する。第２メモリ群１１８は、カウント信号群１０６のうちの第Ｎ＋２ビットからから第Ｍビットまでを保持する。

［第３の実施形態］
図７は、第３の実施形態に係る撮像装置の構成を示す図である。図１に示す第１の実施形態の撮像装置と異なり、本実施形態の撮像装置は、比較器１０４に代えて第１比較器１１１及び第２比較器１１２を有する。また、本実施形態の撮像装置は、選択回路１１０に代えて第１比較器１１１及び第２比較器１１２の前段に選択回路１１３を有する。参照信号ＶＲＭＰは選択回路１１３を介して第１比較器１１１及び第２比較器１１２に入力される。第１比較器１１１から比較結果として出力される制御信号ＶＣＯＭＰ１は、第１メモリ群１０７に入力される。第２比較器１１２から比較結果として出力される制御信号ＶＣＯＭＰ２は、第２メモリ群１０８に入力される。

図８は、第３の実施形態に係る第１メモリ群１０７及び第２メモリ群１０８の構成をより詳細に示すブロック図である。第１比較器１１１から出力される制御信号ＶＣＯＭＰ１は、第１メモリ群１０７内の各メモリ１０７−０〜１０７−３に入力される。第２比較器１１２から出力される制御信号ＶＣＯＭＰ２は、第２メモリ群１０８内の各メモリ１０８−０〜１０８−１０に接続される。その他の構成は第１の実施形態と同様であるため説明を省略する。

次に、図９のタイミング図を参照して、本実施形態の動作を、特に、第１の実施形態と異なる点について説明する。なお、カウント信号群１０６の動作については、図３（ｂ）、又は図３（ｃ）と同様であるため、図示及び説明を省略する。

選択回路１１３は、期間Ｎ１と期間Ｓ１のＡＤ変換時においては、参照信号ＶＲＭＰを第１比較器１１１に入力させる。これにより、第１比較器１１１においてＡＤ変換が行われ、第１メモリ群１０７にデジタル値が保持される。また、選択回路１１３は、期間Ｎ２と期間Ｓ２のＡＤ変換時においては、参照信号ＶＲＭＰを第２比較器１１２に入力させる。これにより、第２比較器１１２においてＡＤ変換が行われ、第２メモリ群１０８にデジタル値が保持される。その他の処理は第１実施形態と同様のため説明を省略する。

本実施形態においても、第１の実施形態と同様の効果を得ることができる。
なお、本実施形態では、画素１００の各列に対応する比較器及びメモリ群は２個ずつ設けられているが、この個数は複数個であれば任意に変更可能であり、例えば３個以上であってもよい。

［第４の実施形態］
次に、第４の実施形態を説明する。図１０（ａ）は、第４の実施形態に係る撮像装置の動作を示すタイミング図である。図１０（ｂ）は、カウント信号を示すタイミング図である。本実施形態の撮像装置の構成は図７及び図８に示すものと同様である。本実施形態では、第２比較器１１２の入力端子に対して所定の入力オフセット電圧Ｖｏｆｆを加えてＡＤ変換を実施することで、期間Ｎ１のＡＤ変換期間と期間Ｎ２のＡＤ変換期間とを重ねることができる点が第３の実施形態と異なる。また、同様に、期間Ｓ１のＡＤ変換期間と期間Ｓ２のＡＤ変換期間とを重ねることもできる。この入力オフセット電圧Ｖｏｆｆの付加は、一例として、第２比較器１１２に入力される参照信号ＶＲＭＰの電圧を変化させることで実現できる。図１０（ａ）において、第２比較器１１２に入力される参照信号ＶＲＭＰに対して入力オフセット電圧Ｖｏｆｆを加えた波形が破線で示されている。

Ｔ２までの期間の動作は図９と同様であるため説明を省略する。時刻Ｔ２から時刻Ｔ３までの期間Ｎ１において、第１比較器１１１におけるリセットレベルのＡＤ変換が行われる。時刻Ｔ２から時刻Ｔ４までの期間Ｎ２において、第２比較器１１２におけるリセットレベルのＡＤ変換が行われる。第２比較器１１２に入力される参照信号ＶＲＭＰには入力オフセット電圧Ｖｏｆｆが付加されているので、期間Ｎ１のＡＤ変換レンジと期間Ｎ２のＡＤ変換レンジを一致させるため、期間Ｎ２は期間Ｎ１よりも長くなる。

時刻Ｔ６から時刻Ｔ７の期間において制御信号φＴがハイレベルになり、転送トランジスタＭ２がオンになる。これにより、入射光により光電変換部ＰＤで発生した電荷がフローティングディフュージョンＦＤに転送される。

時刻Ｔ８から時刻Ｔ９までの期間Ｓ１において、第１比較器１１１における光信号のＡＤ変換が行われる。時刻Ｔ８から時刻Ｔ１０までの期間Ｓ２において、第２比較器１１２における光信号のＡＤ変換が行われる。上述の期間Ｎ１と期間Ｎ２の関係と同様に、期間Ｓ２は期間Ｓ１よりも長くなる。

図１０（ｂ）に示す期間Ｓ１、Ｓ２におけるカウント信号群１０６のタイミング図と併せて、ＡＤ変換動作の一例を説明する。図１０（ｂ）に示されるように、期間Ｓ１、Ｓ２の間、カウント信号１０６−０〜１０６−１０及び１０６−３Ｍは、いずれも変動し、ＡＤ変換時のカウントに供される。

画素信号ＶＰＩＸと参照信号ＶＲＭＰ（実線）の大小関係が反転するタイミングＴ８Ａにおいて、第１比較器１１１から出力される制御信号ＶＣＯＭＰ１の極性が反転する。これにより、カウント信号１０６−０〜１０６−２、１０６−３Ｍで構成される４ビット幅のデジタル値が第１メモリ群１０７の各Ｓラッチ２００−Ｓに保持される。同様に、画素信号ＶＰＩＸと参照信号ＶＲＭＰ（破線）の大小関係が反転するタイミングＴ８Ｂにおいて、第２比較器１１２から出力される制御信号ＶＣＯＭＰ２の極性が反転する。カウント信号１０６−０〜１０６−１０で構成される１１ビット幅のデジタル値が第２メモリ群１０８の各Ｓラッチ２００−Ｓに保持される。

以降の取得されたデジタル値に対する処理は、期間Ｓ２に保持された変換結果に対して、所定の入力オフセット電圧Ｖｏｆｆに相当する値の減算を要することを除き、上述の処理と同様のため説明を省略する。

第１の実施形態では、期間Ｎ２における第２のＡＤ変換に用いられる参照信号ＶＲＭＰの波形は、期間Ｎ１における第１のＡＤ変換に用いられる参照信号ＶＲＭＰの波形と同一としており、また、期間Ｎ１と期間Ｎ２とは互いに異なる期間とされている。これに対し本実施形態では、撮像装置は、複数の比較器を有し、かつ第２比較器１１２の入力端子に対して所定の入力オフセット電圧Ｖｏｆｆを加えてＡＤ変換を行う。よって、本実施形態によれば、第１の実施形態の効果が得られることに加え、期間Ｎ１と期間Ｎ２の少なくとも一部を重ねることができ、期間Ｓ１と期間Ｓ２の少なくとも一部を重ねることもできる。

なお、本実施形態では参照信号ＶＲＭＰに入力オフセット電圧Ｖｏｆｆに相当する電圧を加算したものとして説明したが、画素信号ＶＰＩＸに入力オフセット電圧Ｖｏｆｆを加算してもよい。

上述の第３又は第４の実施形態の変形例として、参照信号発生回路１０３が２つの参照信号ＶＲＭＰを出力可能に構成し、２つの参照信号ＶＲＭＰを選択回路１１３を介さずに第１比較器１１１及び第２比較器１１２にそれぞれ入力させてもよい。この場合、各ＡＤ変換時において、参照信号発生回路１０３が２つの参照信号ＶＲＭＰの波形を個別に制御し得るようにする。これにより、期間Ｎ１のＡＤ変換期間と期間Ｎ２のＡＤ変換期間とを重ねることができ、期間Ｓ１のＡＤ変換期間と期間Ｓ２のＡＤ変換期間とを重ねることもできる。また、第３又は第４の実施形態の各メモリ群を図５に示す第２の実施形態の構成と同様の構成としてもよく、同様の動作が可能である。

[第５の実施形態]
次に、第５の実施形態を説明する。図１２（ａ）は、第５の実施形態に係る撮像装置の構成を示すブロック図であり、図１２（ｂ）は、画素１００の構成を示す回路図である。図１及び図７に示す撮像装置と異なり、図１２（ａ）に示す本実施形態の撮像装置は、比較器１０４、制御回路２０１、及び電圧生成回路２０２を含む逐次比較型ＡＤ変換回路２１０と、第１メモリ群２０７と第２メモリ群２０８とを列ごとに有する。また、本実施形態の撮像装置には、参照信号発生回路１０３及びカウンタ１０５が設けられていない。図１２（ｂ）に示す画素１００の構成は図１（ｂ）と同様であるため、その説明を省略する。

画素１００から出力される画素信号ＶＰＩＸは、比較器１０４の一方の入力端子に入力される。電圧生成回路２０２は、制御回路２０１から出力される制御信号ＶＣＴＲＬに基づき、二分探索を逐次行う逐次比較動作のための電圧信号ＶＤＡＣを、比較器１０４の他方の入力端子に出力する。また、電圧生成回路２０２には、不図示の電圧源から基準電圧ＶＲＥＦが入力される。比較器１０４は、画素信号ＶＰＩＸと、電圧信号ＶＤＡＣとを逐次比較して比較結果を示す信号を制御回路２０１に出力する。制御回路２０１は、比較器１０４からの信号を受けて、制御信号ＶＣＴＲＬを電圧生成回路２０２に出力する。また、制御回路２０１は、逐次比較により得られた比較結果を選択回路１１０に出力する。選択回路１１０は、比較結果であるデジタル値の出力先として、第１メモリ群２０７と第２メモリ群２０８のいずれかを選択する。

図１３は、電圧生成回路２０２の構成を示す回路図である。電圧生成回路２０２は、バイナリウェイトの容量値を有する複数のキャパシタｃｐ０〜ｃｐ１２と、複数のキャパシタｃｐ１〜ｃｐ１２にそれぞれ直列接続された複数のスイッチｓｗ１〜ｓｗ１２とを有する。バイナリウェイトとは、公比２の等比数列をなす重み（容量値）の集合のことである。図１３の例では、キャパシタｃｐ０〜１２は順に１Ｃ、１Ｃ、２Ｃ、４Ｃ・・・２０４８Ｃの容量値を有する。

電圧生成回路２０２は、制御信号ＶＣＴＲＬに基づいて複数のスイッチｓｗ１〜ｓｗ１２の各々が切り替えられることにより、入力された基準電圧ＶＲＥＦを分圧し、電圧信号ＶＤＡＣとして出力する回路である。キャパシタｃｐ０〜ｃｐ１２の一端は電圧生成回路２０２の出力端子に接続される。キャパシタｃｐ０の他端は接地電位ＧＮＤに接続される。複数のキャパシタｃｐ１〜ｃｐ１２の他端は、対応する複数のスイッチｓｗ１〜ｓｗ１２の一端にそれぞれ接続される。複数のスイッチｓｗ１〜ｓｗ１２の他端は、制御信号ＶＣＴＲＬに基づき、基準電圧ＶＲＥＦ又は接地電位ＧＮＤのいずれかに接続されるように切り替え可能な端子となっている。すなわち、複数のスイッチｓｗ１〜ｓｗ１２は、キャパシタｃｐ１〜ｃｐ１２のうちの１つ以上を選択するか、あるいはいずれも選択しないという動作を行うスイッチ回路を構成する。

基準電圧ＶＲＥＦは、逐次比較型ＡＤ変換回路２１０の外部から供給される定電圧であり、接地電位ＧＮＤよりも高い電圧値を有する。複数のスイッチｓｗ１〜ｓｗ１２の接続状態が切り替わることにより、複数のキャパシタｃｐ１〜１２の各々には基準電圧ＶＲＥＦ又は接地電位ＧＮＤが供給される。これにより、基準電圧ＶＲＥＦが入力される端子と、電圧信号ＶＤＡＣが出力される端子との間に接続される合成容量値が変化し、電圧信号ＶＤＡＣの電圧が変化する。言い換えると、電圧生成回路２０２は、スイッチｓｗ１〜ｓｗ１２を制御する制御信号ＶＣＴＲＬに基づいて電圧信号ＶＤＡＣの電圧を変化させるデジタルアナログ変換回路である。図１３の構成では、スイッチｓｗ１〜ｓｗ１２の個数が１２個であるため１２ビットの逐次比較動作を実現できる。

図１４は、第５の実施形態の第１メモリ群２０７と第２メモリ群２０８の、画素アレイ１０１の１列分に対応する列回路の構成を示す図である。第１メモリ群２０７は、最下位から４ビット分の比較結果を保持する複数のメモリ２０７−０〜２０７−３を有し、第２メモリ群２０８は最下位から最上位までの１２ビット分の比較結果を保持する複数のメモリ２０８−０〜２０８−１１を有する。各メモリは、図２（ｂ）と同様に２つのデータを保持可能な構成となっている。第１メモリ群２０７のビット幅は、上述の第１の実施形態等と同様に、同一信号に対して複数回のＡＤ変換を行った際の、各回のＡＤ変換結果の差分値の最大値より大きい値に規定する。本実施形態における差分値は、主に画素信号ＶＰＩＸ及び電圧生成回路２０２の出力である電圧信号ＶＤＡＣに重畳されるランダムノイズ成分並びに比較器１０４が発生するランダムノイズ成分に起因する。これにより、２回のＡＤ変換結果の間で値が変動しうるビットの値を複数個保持できる構成となる。

次にＡＤ変換の動作について説明する。本実施形態においても、これまでに述べた他の実施形態と同様に画素のリセットレベル及び光信号レベルのそれぞれに対して、２回ずつＡＤ変換が行われる。各ＡＤ変換動作は、逐次比較型ＡＤ変換回路２１０により逐次比較動作によって実施される。リセットレベル及び光信号レベルの１回目のＡＤ変換結果は、第１メモリ群２０７に最下位から４ビットがそれぞれ保持され、同２回目のＡＤ変換結果は、第２メモリ群２０８に最下位から１２ビットまでのすべてのビットが保持される。

その後、保持されたＡＤ変換結果がバイナリコードでない場合はバイナリコードに変換後、バイナリコードである場合はそのまま、２回のＡＤ変換結果を加算した結果に相当する信号を得るための処理が行われる。当該処理の内容は、第１の実施形態にて説明した内容のうち、バイナリコードへの変換後の処理と同様であるため詳細な説明を省略する。

以上説明したように、本実施形態によれば、逐次比較型ＡＤ変換回路を有する撮像装置においても、同一画素から出力された画素信号に対し、複数回のＡＤ変換を行い、これにより得られたＡＤ変換結果を加算することで、ノイズを小さくすることができる。

［第６の実施形態］
図１１には、第６の実施形態に係る撮像システム８００の構成が示されている。撮像システム８００は、例えば、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ等を含み得る。撮像システム８００は、光学部８１０、撮像装置１０、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０及び再生・表示部８７０を含む。撮像装置１０には、上述の第１乃至第５の実施形態の撮像装置が用いられる。

レンズ等の光学系である光学部８１０は、被写体からの光を撮像装置１０の、複数の画素１００が２次元状に配列された画素アレイ１０１に結像させ、被写体の像を形成する。撮像装置１０は、タイミング制御部８５０からの信号に基づくタイミングで、画素アレイ１０１に結像された光に応じた信号を出力する。撮像装置１０から出力された信号は、映像信号処理部である映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラム等によって定められた方法にしたがって信号処理を行う。なお、映像信号処理部８３０で行われる信号処理は、第１の実施形態等で述べたデジタルＣＤＳ、桁処理等を含んでもよい。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画又は静止画像を再生・表示させる。あるいは、映像信号処理部８３０からの出力信号が直接再生・表示部８７０に送られ、動画又は静止画像の再生・表示が行われる構成を有してもよい。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備える。この記憶装置に撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行の変更、リセットする行の変更、電子ズームに伴う画角の変更、電子防振に伴う画角のずらし等である。タイミング制御部８５０は、システム制御部８６０による制御に基づいて撮像装置１０及び映像信号処理部８３０の駆動タイミングを制御する。

以上のように、本実施形態の撮像システム８００は、上述の第１乃至第５の実施形態のいずれかの撮像装置１０を適用して撮像動作を行うことが可能である。

本発明を適用し得る実施形態は、上述の実施形態のみに限定されない。例えば、いずれかの実施形態の一部の構成を、他の実施形態に追加した実施形態、あるいは他の実施形態の一部の構成と置換した実施形態も本発明を適用し得る実施形態であると理解されるべきである。

また、第６の実施形態に示した撮像システムは、本発明の撮像装置を適用しうる撮像システムの一例を示したものであり、本発明の撮像装置を適用可能な撮像システムは図１１に示した構成に限定されるものではない。

１００ 画素
１０４ 比較器
１０５ カウンタ
１０７ 第１メモリ群
１０８ 第２メモリ群

Claims (42)

1. 複数の列をなすように配列され、光電変換により入射光に応じた画素信号を出力する複数の画素を備え、前記画素信号を前記列ごとにＡＤ変換してデジタル値を得る撮像装置であって、
   前記複数の列の各々に対応して設けられ、同一の前記画素信号に対して、第１のＡＤ変換を行って得られた前記デジタル値を保持する第１メモリ群及び第２のＡＤ変換を行って得られた前記デジタル値を保持する第２メモリ群を有し、
   前記第１メモリ群は、Ｎ＋１ビット（Ｎは自然数）のビット幅を有し、前記第１のＡＤ変換によって得られた前記デジタル値のうちの最下位ビットから第Ｎ＋１ビットまでを保持し、
   前記第２メモリ群は、Ｎ＋１ビットより大きいＭビット（Ｍは自然数）のビット幅を有し、前記第２のＡＤ変換によって得られた前記デジタル値のうちの最下位ビットから第Ｍビットまでを保持する
   ことを特徴とする撮像装置。
2. 前記複数の列の各々に対応して設けられ、前記画素信号と、逐次比較動作のための電圧信号とを比較して二分探索を逐次行うことにより、前記第１のＡＤ変換及び前記第２のＡＤ変換を行う逐次比較型ＡＤ変換回路を更に有することを特徴とする請求項１に記載の撮像装置。
3. 前記第１メモリ群に保持された前記デジタル値から、前記第２メモリ群に保持された前記デジタル値のうちの最下位ビットから第Ｎ＋１ビットまでの値を減算した差分値を取得し、
   前記第２メモリ群に保持された前記デジタル値の２倍と、前記差分値とを加算して得られた値を出力する
   ことを特徴とする請求項１又は２に記載の撮像装置。
4. 前記第１メモリ群に保持された前記デジタル値から、前記第２メモリ群に保持された前記デジタル値のうちの最下位ビットから第Ｎ＋１ビットまでの値を減算した差分値を取得し、
   前記差分値が、−（２^Ｎ−１）［ＬＳＢ］以上であり、かつ２^Ｎ−１［ＬＳＢ］以下の場合は、前記第２メモリ群に保持された前記デジタル値の２倍と、前記差分値とを加算して得られた値を出力し、
   前記差分値が、２^Ｎ−１［ＬＳＢ］より大きい場合は、前記第２メモリ群に保持された前記デジタル値の２倍と、前記差分値とを加算し、前記加算の結果から２^Ｎ＋１を減算して得られた値を出力し、
   前記差分値が、−（２^Ｎ−１）［ＬＳＢ］より小さい場合は、前記第２メモリ群に保持された前記デジタル値の２倍と、前記差分値とを加算し、前記加算の結果に２^Ｎ＋１を加算して得られた値を出力する
   ことを特徴とする請求項１又は２に記載の撮像装置。
5. 複数の列をなすように配列され、光電変換により入射光に応じた画素信号を出力する複数の画素と、
   前記複数の列の各々に対応して設けられ、前記画素信号と、時間に応じて変化する参照信号との大小関係の比較を行い、前記大小関係が反転したことに応じて制御信号を出力する比較器と、
   前記参照信号の変化が開始してからの経過時間を示すカウント値を出力するカウンタと、
   前記複数の列の各々に対応して設けられ、前記制御信号が出力された時点における前記カウント値を保持する第１メモリ群及び第２メモリ群と、を有し、
   前記比較器は、同一の前記画素信号に対して、第１の比較及び第２の比較を含む複数回の前記比較を行い、
   前記第１メモリ群及び前記第２メモリ群は、前記第１の比較により得られた前記カウント値及び前記第２の比較により得られた前記カウント値をそれぞれ保持し、
   前記第１メモリ群は、Ｎ＋１ビット（Ｎは自然数）のビット幅を有し、前記第１の比較によって得られた前記カウント値のうちの最下位ビットから第Ｎ＋１ビットまでを保持し、
   前記第２メモリ群は、Ｎ＋１ビットより大きいＭビット（Ｍは自然数）のビット幅を有し、前記第２の比較によって得られた前記カウント値のうちの最下位ビットから第Ｍビットまでを保持する
   ことを特徴とする撮像装置。
6. 前記カウント値は、複数のビットを含むグレイコードであることを特徴とする請求項５に記載の撮像装置。
7. 前記カウンタは、前記比較器の各々に対して共通の前記カウント値を出力することを特徴とする請求項５又は６に記載の撮像装置。
8. 前記比較器は、前記複数の列の各々に対応して１個ずつ設けられることを特徴とする請求項５乃至７のいずれか１項に記載の撮像装置。
9. 前記比較器は、前記複数の列の各々に対応して複数個ずつ設けられることを特徴とする請求項５乃至７のいずれか１項に記載の撮像装置。
10. 前記複数の列のうちの同一の列に対応する複数の前記比較器は、互いに異なる入力オフセット電圧を有することを特徴とする請求項９に記載の撮像装置。
11. 前記第１の比較の際に前記カウンタが出力する前記カウント値は、Ｎ＋１ビットのグレイコードであり、
    前記第２の比較の際に前記カウンタが出力する前記カウント値は、Ｍビットのグレイコードである
    ことを特徴とする請求項５乃至１０のいずれか１項に記載の撮像装置。
12. 前記第１の比較の際に前記カウンタが出力するカウント値と、前記第２の比較の際に前記カウンタが出力するカウント値とは同一である
    ことを特徴とする請求項５乃至１０のいずれか１項に記載の撮像装置。
13. 前記第２メモリ群は、
    Ｎ＋１ビットのビット幅を有し、前記第２の比較によって得られた前記カウント値のうちの最下位ビットから第Ｎ＋１ビットまでを保持する複数のメモリと、
    Ｍ−（Ｎ＋１）ビットのビット幅を有し、前記第２の比較によって得られた前記カウント値と前記第１の比較によって得られた前記カウント値との差分に相当するカウント値のうちの第Ｎ＋２ビットから第Ｍビットまでを保持するリップルカウンタと
    を有することを特徴とする請求項５乃至１２のいずれか１項に記載の撮像装置。
14. 前記比較器は、前記第１の比較及び前記第２の比較の際に、同一の前記参照信号を用いて前記比較を行い、
    前記第１の比較及び前記第２の比較は、互いに異なる期間に行われる
    ことを特徴とする請求項５乃至１３のいずれか１項に記載の撮像装置。
15. 前記比較器は、
    前記第１の比較の際に、前記画素信号と、第１の参照信号との大小関係を比較し、
    前記第２の比較の際に、前記画素信号と、前記第１の参照信号とは異なる第２の参照信号との大小関係を比較する
    ことを特徴とする請求項５乃至１４のいずれか１項に記載の撮像装置。
16. 前記第１メモリ群に保持された前記カウント値から、前記第２メモリ群に保持された前記カウント値のうちの最下位ビットから第Ｎ＋１ビットまでの値を減算した差分値を取得し、
    前記第２メモリ群に保持された前記カウント値の２倍と、前記差分値とを加算して得られた値を出力する
    ことを特徴とする請求項５乃至１５のいずれか１項に記載の撮像装置。
17. 前記第１メモリ群に保持された前記カウント値から、前記第２メモリ群に保持された前記カウント値のうちの最下位ビットから第Ｎ＋１ビットまでの値を減算した差分値を取得し、
    前記差分値が、−（２^Ｎ−１）［ＬＳＢ］以上であり、かつ２^Ｎ−１［ＬＳＢ］以下の場合は、前記第２メモリ群に保持された前記カウント値の２倍と、前記差分値とを加算して得られた値を出力し、
    前記差分値が、２^Ｎ−１［ＬＳＢ］より大きい場合は、前記第２メモリ群に保持された前記カウント値の２倍と、前記差分値とを加算し、前記加算の結果から２^Ｎ＋１を減算して得られた値を出力し、
    前記差分値が、−（２^Ｎ−１）［ＬＳＢ］より小さい場合は、前記第２メモリ群に保持された前記カウント値の２倍と、前記差分値とを加算し、前記加算の結果に２^Ｎ＋１を加算して得られた値を出力する
    ことを特徴とする請求項５乃至１５のいずれか１項に記載の撮像装置。
18. 複数の列をなすように配列され、光電変換により入射光に応じた画素信号を出力する複数の画素と、
    前記複数の列の各々に対応して設けられ、各々が前記画素信号に対してＡＤ変換を行う複数のＡＤ変換回路であって、前記複数のＡＤ変換回路の各々は、１つの前記画素信号に対して第１のＡＤ変換及び第２のＡＤ変換を含む複数のＡＤ変換を行う、複数のＡＤ変換回路と、
    前記第１のＡＤ変換により得られた第１のデジタル値と、前記第２のＡＤ変換により得られた第２のデジタル値とを加算及び／又は平均する信号処理回路と、を有し、
    前記信号処理回路は、前記第１のデジタル値の最下位ビットから第Ｎ＋１ビットまでと、前記第２のデジタル値の最下位ビットから第Ｍビットまでとを用いるよう構成されており、Ｎは自然数であり、ＭはＮ＋１よりも大きい自然数であり、前記第１のデジタル値の少なくとも第Ｍビットは前記加算及び前記平均のいずれにも用いられない、
    ことを特徴とする撮像装置。
19. 前記複数のＡＤ変換回路の各々は、前記画素信号と、逐次比較動作のための電圧信号とを比較して二分探索を逐次行うことにより、前記第１のＡＤ変換及び前記第２のＡＤ変換を行う逐次比較型ＡＤ変換回路を更に有することを特徴とする請求項１８に記載の撮像装置。
20. 前記信号処理回路は、
    前記第１のデジタル値から前記第２のデジタル値のうちの最下位ビットから第Ｎ＋１ビットまでの値を減算した差分値を取得し、
    前記第２のデジタル値の２倍と、前記差分値とを加算して得られた値を出力する
    ことを特徴とする請求項１８又は１９に記載の撮像装置。
21. 前記信号処理回路は、
    前記第１のデジタル値から、前記第２のデジタル値のうちの最下位ビットから第Ｎ＋１ビットまでの値を減算した差分値を取得し、
    前記差分値が、−（２ ^Ｎ −１）［ＬＳＢ］以上であり、かつ２ ^Ｎ −１［ＬＳＢ］以下の場合は、前記第２のデジタル値の２倍と、前記差分値とを加算して得られた値を出力し、
    前記差分値が、２ ^Ｎ −１［ＬＳＢ］より大きい場合は、前記第２のデジタル値の２倍と、前記差分値とを加算し、前記加算の結果から２ ^Ｎ＋１ を減算して得られた値を出力し、
    前記差分値が、−（２ ^Ｎ −１）［ＬＳＢ］より小さい場合は、前記第２のデジタル値の２倍と、前記差分値とを加算し、前記加算の結果に２ ^Ｎ＋１ を加算して得られた値を出力する
    ことを特徴とする請求項１８又は１９に記載の撮像装置。
22. 複数の列の各々に対応して設けられ、各々が光電変換により入射光に応じて生成されたアナログ信号に対してＡＤ変換を行う複数のＡＤ変換回路であって、前記複数のＡＤ変換回路の各々は、１つの前記アナログ信号に対して第１のＡＤ変換及び第２のＡＤ変換を含む複数のＡＤ変換を行う、複数のＡＤ変換回路と、
    前記第１のＡＤ変換により得られた第１のデジタル値と、前記第２のＡＤ変換により得られた第２のデジタル値とを加算及び／又は平均する信号処理回路と、を有し、
    前記信号処理回路は、前記第１のデジタル値の最下位ビットから第Ｎ＋１ビットまでと、前記第２のデジタル値の最下位ビットから第Ｍビットまでとを用いるよう構成されており、Ｎは自然数であり、ＭはＮ＋１よりも大きい自然数であり、前記第１のデジタル値の少なくとも第Ｍビットは前記加算及び前記平均のいずれにも用いられない、
    ことを特徴とする信号処理装置。
23. 前記複数のＡＤ変換回路の各々は、前記アナログ信号と、逐次比較動作のための電圧信号とを比較して二分探索を逐次行うことにより、前記第１のＡＤ変換及び前記第２のＡＤ変換を行う逐次比較型ＡＤ変換回路を更に有することを特徴とする請求項２２に記載の信号処理装置。
24. 前記信号処理回路は、
    前記第１のデジタル値から前記第２のデジタル値のうちの最下位ビットから第Ｎ＋１ビットまでの値を減算した差分値を取得し、
    前記第２のデジタル値の２倍と、前記差分値とを加算して得られた値を出力する
    ことを特徴とする請求項２２又は２３に記載の信号処理装置。
25. 前記信号処理回路は、
    前記第１のデジタル値から、前記第２のデジタル値のうちの最下位ビットから第Ｎ＋１ビットまでの値を減算した差分値を取得し、
    前記差分値が、−（２ ^Ｎ −１）［ＬＳＢ］以上であり、かつ２ ^Ｎ −１［ＬＳＢ］以下の場合は、前記第２のデジタル値の２倍と、前記差分値とを加算して得られた値を出力し、
    前記差分値が、２ ^Ｎ −１［ＬＳＢ］より大きい場合は、前記第２のデジタル値の２倍と、前記差分値とを加算し、前記加算の結果から２ ^Ｎ＋１ を減算して得られた値を出力し、
    前記差分値が、−（２ ^Ｎ −１）［ＬＳＢ］より小さい場合は、前記第２のデジタル値の２倍と、前記差分値とを加算し、前記加算の結果に２ ^Ｎ＋１ を加算して得られた値を出力する
    ことを特徴とする請求項２２又は２３に記載の信号処理装置。
26. 複数の列をなすように配列され、光電変換により入射光に応じた画素信号を出力する複数の画素と、
    前記複数の列の各々に対応して設けられ、各々が前記画素信号と時間に応じて変化する参照信号との比較における大小関係を判定し、前記大小関係が反転したことに応じて制御信号を出力する、複数の比較器と、
    前記参照信号の変化が開始してからの経過時間を示すカウント値を出力するカウンタと、
    信号処理回路と、を有し、
    前記複数の比較器の各々は、１つの前記画素信号に対して、第１の比較及び第２の比較を含む複数回の前記比較を行うよう構成されており、
    前記信号処理回路は、前記第１の比較により得られた第１のカウント値と、前記第２の比較により得られた第２のカウント値とを加算及び／又は平均するよう構成されており、
    前記信号処理回路は、前記第１のカウント値の最下位ビットから第Ｎ＋１ビットまでと、前記第２のカウント値の最下位ビットから第Ｍビットまでとを用いるよう構成されており、Ｎは自然数であり、ＭはＮ＋１よりも大きい自然数であり、前記第１のカウント値の少なくとも第Ｍビットは前記加算及び前記平均のいずれにも用いられない、
    ことを特徴とする撮像装置。
27. 前記カウント値は、複数のビットを含むグレイコードであることを特徴とする請求項２６に記載の撮像装置。
28. 前記カウンタは、前記複数の比較器に対して共通の前記カウント値を出力することを特徴とする請求項２６又は２７に記載の撮像装置。
29. 前記比較器は、前記複数の列の各々に対応して１個ずつ設けられることを特徴とする請求項２６乃至２８のいずれか１項に記載の撮像装置。
30. 前記比較器は、前記複数の列の各々に対応して複数個ずつ設けられることを特徴とする請求項２６乃至２８のいずれか１項に記載の撮像装置。
31. 前記複数の列のうちの同一の列に対応する複数の前記比較器は、互いに異なる入力オフセット電圧を有することを特徴とする請求項３０に記載の撮像装置。
32. 前記第１の比較の際に前記カウンタが出力する前記カウント値は、Ｎ＋１ビットのグレイコードであり、
    前記第２の比較の際に前記カウンタが出力する前記カウント値は、Ｍビットのグレイコードである
    ことを特徴とする請求項２６乃至３１のいずれか１項に記載の撮像装置。
33. 前記複数の列の各々に対応して設けられ、各々が前記制御信号が出力された時点における前記カウント値を保持する複数の第１メモリと、前記複数の列の各々に対応して設けられ、各々が前記制御信号が出力された時点における前記カウント値を保持する複数の第２メモリと、を更に有し、
    前記複数の第２メモリの各々は、
    Ｎ＋１ビットのビット幅を有し、前記第２の比較によって得られた前記カウント値のうちの最下位ビットから第Ｎ＋１ビットまでを保持するメモリと、
    Ｍ−（Ｎ＋１）ビットのビット幅を有し、前記第２の比較によって得られた前記カウント値と前記第１の比較によって得られた前記カウント値との差分に相当するカウント値のうちの第Ｎ＋２ビットから第Ｍビットまでを保持するリップルカウンタと
    を有することを特徴とする請求項２６乃至３２のいずれか１項に記載の撮像装置。
34. 前記複数の比較器の各々は、前記第１の比較及び前記第２の比較の際に、同一の前記参照信号を用いて前記比較を行い、
    前記第１の比較及び前記第２の比較は、互いに異なる期間に行われる
    ことを特徴とする請求項２６乃至３３のいずれか１項に記載の撮像装置。
35. 前記複数の比較器の各々は、
    前記第１の比較の際に、前記画素信号と、第１の参照信号との大小関係を判定し、
    前記第２の比較の際に、前記画素信号と、前記第１の参照信号とは異なる第２の参照信号との大小関係を判定する
    ことを特徴とする請求項２６乃至３４のいずれか１項に記載の撮像装置。
36. 前記信号処理回路は、
    前記第１のカウント値から、前記第２のカウント値のうちの最下位ビットから第Ｎ＋１ビットまでの値を減算した差分値を取得し、
    前記第２のカウント値の２倍と、前記差分値とを加算して得られた値を出力する
    ことを特徴とする請求項２６乃至３５のいずれか１項に記載の撮像装置。
37. 前記信号処理回路は、
    前記第１のカウント値から、前記第２のカウント値のうちの最下位ビットから第Ｎ＋１ビットまでの値を減算した差分値を取得し、
    前記差分値が、−（２ ^Ｎ −１）［ＬＳＢ］以上であり、かつ２ ^Ｎ −１［ＬＳＢ］以下の場合は、前記第２のカウント値の２倍と、前記差分値とを加算して得られた値を出力し、
    前記差分値が、２ ^Ｎ −１［ＬＳＢ］より大きい場合は、前記第２のカウント値の２倍と、前記差分値とを加算し、前記加算の結果から２ ^Ｎ＋１ を減算して得られた値を出力し、
    前記差分値が、−（２ ^Ｎ −１）［ＬＳＢ］より小さい場合は、前記第２のカウント値の２倍と、前記差分値とを加算し、前記加算の結果に２ ^Ｎ＋１ を加算して得られた値を出力する
    ことを特徴とする請求項２６乃至３５のいずれか１項に記載の撮像装置。
38. 各々が光電変換により入射光に応じて生成されたアナログ信号と時間に応じて変化する参照信号との比較における大小関係を判定し、前記大小関係が反転したことに応じて制御信号を出力する、複数の比較器と、
    前記参照信号の変化が開始してからの経過時間を示すカウント値を出力するカウンタと、
    信号処理回路と、を有し、
    前記複数の比較器の各々は、１つの前記アナログ信号に対して、第１の比較及び第２の比較を含む複数回の前記比較を行い、
    前記信号処理回路は、前記第１の比較により得られた第１のカウント値と、前記第２の比較により得られた第２のカウント値とを加算及び／又は平均するよう構成されており、
    前記信号処理回路は、前記第１のカウント値の最下位ビットから第Ｎ＋１ビットまでと、前記第２のカウント値の最下位ビットから第Ｍビットまでとを用いるよう構成されており、Ｎは自然数であり、ＭはＮ＋１よりも大きい自然数であり、前記第１のカウント値の少なくとも第Ｍビットは前記加算及び前記平均のいずれにも用いられない、
    ことを特徴とする信号処理装置。
39. 前記信号処理回路は、
    前記第１のカウント値から前記第２のカウント値のうちの最下位ビットから第Ｎ＋１ビットまでの値を減算した差分値を取得し、
    前記第２のカウント値の２倍と、前記差分値とを加算して得られた値を出力する
    ことを特徴とする請求項３８に記載の信号処理装置。
40. 前記信号処理回路は、
    前記第１のカウント値から、前記第２のカウント値のうちの最下位ビットから第Ｎ＋１ビットまでの値を減算した差分値を取得し、
    前記差分値が、−（２ ^Ｎ −１）［ＬＳＢ］以上であり、かつ２ ^Ｎ −１［ＬＳＢ］以下の場合は、前記第２のカウント値の２倍と、前記差分値とを加算して得られた値を出力し、
    前記差分値が、２ ^Ｎ −１［ＬＳＢ］より大きい場合は、前記第２のカウント値の２倍と、前記差分値とを加算し、前記加算の結果から２ ^Ｎ＋１ を減算して得られた値を出力し、
    前記差分値が、−（２ ^Ｎ −１）［ＬＳＢ］より小さい場合は、前記第２のカウント値の２倍と、前記差分値とを加算し、前記加算の結果に２ ^Ｎ＋１ を加算して得られた値を出力する
    ことを特徴とする請求項３８に記載の信号処理装置。
41. 光電変換により入射光に応じて生成されたアナログ信号と時間に応じて変化する参照信号との比較における大小関係を判定するステップであって、１つの前記アナログ信号に対する第１の比較及び第２の比較を含む、ステップと、
    前記大小関係が反転したことに応じて制御信号を出力するステップと、
    前記参照信号の変化が開始してからの経過時間を示すカウント値を出力するステップと、
    前記第１の比較により得られた第１のカウント値と、前記第２の比較により得られた第２のカウント値とを加算及び／又は平均するステップと、を有し、
    前記加算及び／又は前記平均するステップにおいて、前記第１のカウント値の最下位ビットから第Ｎ＋１ビットまでと、前記第２のカウント値の最下位ビットから第Ｍビットまでとが用いられ、Ｎは自然数であり、ＭはＮ＋１よりも大きい自然数であり、前記第１のカウント値の少なくとも第Ｍビットは前記加算及び前記平均のいずれにも用いられない、
    ことを特徴とする信号処理方法。
42. 請求項１乃至２１及び請求項２６乃至３７のいずれか１項に記載の撮像装置と、
    前記撮像装置から出力された信号を処理する信号処理部と
    を有することを特徴とする撮像システム。

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