JP5524986B2 - 半導体装置 - Google Patents

Description

本発明は、パワースイッチング素子を備えた半導体装置に係り、特に、スイッチング時に発生する磁界による誤動作を防止する技術に関する。

従来、インバータ等の電力変換に用いられる半導体装置として、ＭＯＳＦＥＴやＩＧＢＴ等のパワースイッチング素子と、当該パワースイッチング素子を駆動するＩＣとをモジュール化した半導体装置（パワーモジュールとも言う）が知られている。この種の半導体装置は、一般に、パワースイッチング素子を実装した絶縁基板と、パワースイッチング素子を制御するＩＣを実装した制御基板とを同一の筐体内に配置してモジュール化されている。
近年では、パワースイッチング素子の高性能化により、当該パワースイッチング素子を流れる電流の大電流化、スイッチング速度の高速化が進められているが、一方では、スイッチング時に大きな磁界強度の磁界が発生することとなり、この磁界によって制御基板のＩＣや各種回路が誤動作することが問題となっている。

詳述すると、制御基板には、グラウンド電位（以下、ＧＮＤ電位と言う）を確保するためのＧＮＤ（ＧＮＤ：グラウンド）パターンが設けられ、また、ＩＣの両側にはＧＮＤピンが対向配置され、ＩＣ実装時には、各ＧＮＤピンがＧＮＤパターンに接続される。ＩＣの両側のＧＮＤピンは、ＩＣの内部回路で電気的に繋がることから、当該ＩＣをＧＮＤパターン上に設けた場合には、ＩＣの内部回路、当該ＩＣの両側のＧＮＤピン、及びＧＮＤパターンを繋ぐＧＮＤループが形成される。このＧＮＤループが、パワースイッチング素子のスイッチング時に発生する磁界に鎖交する場合、ＧＮＤループに誘導電流が誘起されるためＧＮＤ電位が変動し、その結果、ＩＣや各種回路が誤動作する虞が生じる。

そこで、従来、制御基板のＧＮＤループを含む平面を、パワースイッチング素子が実装された絶縁基板に流れる主電流の方向に対して略垂直に配置することで、当該主電流により発生する磁界が、該ＧＮＤループに誘導電流を発生させないようにした技術が提案されている（例えば、特許文献１参照）。

特許第４０７３６２１号公報

しかしながら、従来の技術では、絶縁基板に流れる主電流の方向によって制御基板のＩＣの実装方向が制限されてしまい、制御基板における基板パターンレイアウトの自由度が減るという問題がある。
本発明は、上述した事情に鑑みてなされたものであり、制御基板のＩＣの実装方向を制限することなく当該制御基板のＧＮＤ電位の変動を抑制し、ＩＣの誤動作を防止できる半導体装置を提供することを目的とする。

上記目的を達成するために、本発明は、パワースイッチング素子が設けられた絶縁基板と、前記パワースイッチング素子を制御するＩＣが設けられた制御基板と、を筐体内に上下に設けた半導体装置において、前記ＩＣの両側にはＧＮＤピンが設けられるとともに、前記制御基板には前記ＩＣのＧＮＤピンが接続されるＧＮＤパターンが設けられ、前記ＩＣ、前記ＩＣの両側のＧＮＤピン及び前記ＧＮＤパターンが電気的に繋がって形成されるＧＮＤループを断つ断絶部を有することを特徴とする。

本発明によれば、制御基板にＧＮＤループを断つ断絶部が設けられていることから、パワースイッチング素子のスイッチングに伴う磁界に制御基板が晒された場合でも、制御基板には、磁界に鎖交するＧＮＤループがＩＣの実装方向に拘わらず存在することが無い。これにより、ＧＮＤパターンに誘導電流が誘起されることがなくＧＮＤ電位の変動を抑制し、ＩＣの誤動作を防止できる。

また本発明は、上記半導体装置において、前記ＧＮＤパターンの前記ＩＣで覆われる領域に、前記ＩＣの両側に設けられたＧＮＤピンの間を横断するように設けたＧＮＤループ断絶スリットにより前記断絶部を構成したことを特徴とする。
本発明によれば、ＧＮＤパターンにスリットを設ける構成なので、制御基板に実装されるＩＣや各種回路のパターンに変更を加える必要がなく、簡単に上記断絶部を構成することができる。

また本発明は、上記半導体装置において、前記ＩＣの両側のそれぞれに、前記ＩＣを挟んで対向する複数の前記ＧＮＤピンを所定長さの範囲内に配置し、前記ＧＮＤループ断絶スリットのスリット長を、前記ＧＮＤピンを設けた所定長さと等しくしたことを特徴とする。
本発明によれば、ＧＮＤループ断絶スリットによるＧＮＤパターンの欠損部分を最小にしつつＧＮＤループを断絶することができる。

また本発明は、上記半導体装置において、前記制御基板がスルーホールで層間の回路を接続する多層基板から構成され、前記スルーホールを前記ＧＮＤループ断絶スリットの縁部に設けたことを特徴とする。
本発明によれば、スイッチング時の磁界によりＧＮＤループ断絶スリットの両側に電位が誘起された場合でも、当該電位がスルーホールを通じて他の層に導かれるためＧＮＤ電位安定度の向上を図ることができる。

また本発明は、上記半導体装置において、前記制御基板には、電源パターンと、当該電源パターン及び前記ＧＮＤパターンを接続するバイパスコンデンサとが設けられ、前記ＩＣの両側のＧＮＤピンが前記バイパスコンデンサを起点にスター配線されるように前記ＧＮＤループ断絶スリットを設けたことを特徴とする。
本発明によれば、バイパスコンデンサからＩＣの両側の各ＧＮＤピンまでの回路インピーダンスが概ね等しくなるため、ＧＮＤピンの間の電位差が抑えられる。

また本発明は、上記半導体装置において、前記ＩＣの一方側に設けたＧＮＤピンが接続される箇所を避けて前記ＧＮＤパターンを形成して前記断絶部を構成したことを特徴とする。
本発明によれば、ＩＣの直下に位置するＧＮＤパターンの領域が削られる事がないため、ＩＣとＧＮＤパターンとの接触面積が減る事が無く放熱効果を期待できる。

また本発明は、上記半導体装置において、前記ＩＣの内部に、前記ＩＣの両側のＧＮＤピンを電気的に断絶する開放部を設けて前記断絶部を構成したことを特徴とする。
本発明によれば、ＩＣの直下に位置するＧＮＤパターンの領域が削られる事がないため、ＩＣとＧＮＤパターンとの接触面積が減る事が無く放熱効果を期待できる。また、制御基板のＧＮＤパターンに変更を加える必要がないため、任意のＧＮＤパターンを有した制御基板に実装した場合であっても、確実にＧＮＤループが形成されないようにできる。

本発明によれば、制御基板にＧＮＤループを断つ断絶部が設けられていることから、パワースイッチング素子のスイッチングに伴う磁界に制御基板が晒された場合でも、制御基板には、磁界に鎖交するＧＮＤループがＩＣの実装方向に拘わらず存在することが無い。これにより、ＧＮＤパターンに誘導電流が誘起されることがなくＧＮＤ電位の変動を抑制し、ＩＣの誤動作を防止できる。
ここで、ＧＮＤパターンのＩＣで覆われる領域に、ＩＣの両側に設けられたＧＮＤピンの間を横断するように設けたＧＮＤループ断絶スリットにより前記断絶部を構成することで、制御基板に実装されるＩＣや各種回路のパターンに変更を加える必要がなく、簡単に上記断絶部を構成することができる。
また、ＩＣの両側のそれぞれに前記ＩＣを挟んで対向する複数の前記ＧＮＤピンを所定長さの範囲内に配置し、前記ＧＮＤループ断絶スリットのスリット長を、前記ＧＮＤピンを設けた所定長さと等しくすることで、ＧＮＤループ断絶スリットによるＧＮＤパターンの欠損部分を最小にしつつＧＮＤループを断絶することができる。
また、前記制御基板がスルーホールで層間の回路を接続する多層基板から構成され、前記スルーホールを前記ＧＮＤループ断絶スリットの縁部に設けることで、スイッチング時の磁界によりＧＮＤループ断絶スリットの両側に電位が誘起された場合でも、当該電位がスルーホールを通じて他の層に導かれるためＧＮＤ電位安定度の向上を図ることができる。
また、前記制御基板には、電源パターンと、当該電源パターン及び前記ＧＮＤパターンを接続するバイパスコンデンサとが設けられ、前記ＩＣの両側のＧＮＤピンが前記バイパスコンデンサを起点にスター配線されるように前記ＧＮＤループ断絶スリットを設けることで、バイパスコンデンサからＩＣの両側の各ＧＮＤピンまでの回路インピーダンスが概ね等しくなるため、ＧＮＤピンの間の電位差が抑えられる。
また、前記ＩＣの一方側に設けたＧＮＤピンが接続される箇所を避けて前記ＧＮＤパターンを形成して前記断絶部を構成することで、ＩＣの直下に位置するＧＮＤパターンの領域が削られる事がないため、ＩＣとＧＮＤパターンとの接触面積が減る事が無く放熱効果を期待できる。
また、前記ＩＣの内部に、前記ＩＣの両側のＧＮＤピンを電気的に断絶する開放部を設けて前記断絶部を構成することで、ＩＣの直下に位置するＧＮＤパターンの領域が削られる事がないため、ＩＣとＧＮＤパターンとの接触面積が減る事が無く放熱効果を期待できる。また、制御基板のＧＮＤパターンに変更を加える必要がないため、任意のＧＮＤパターンを有した制御基板に実装した場合であっても、確実にＧＮＤループが形成されないようにできる。

図１は、本発明の第１実施形態に係る半導体装置であるパワーモジュールの分解斜視図である。 図２は、三相インバータ回路の回路図である。 図３は、制御基板の実装状態を模式的に示す図である。 図４は、図３のＡ−Ａ’線における断面を示す図である。 図５は、絶縁基板の主電流に伴う磁界発生と、磁界によって制御基板に誘起される誘導電流との関係を説明するための等価回路図である。 図６は、ＧＮＤパターンの等価回路を示す図である。 図７は、ＧＮＤループ断絶スリットの他の態様を示す図である。 図８は、ＧＮＤループ断絶スリットのその他の態様を示す図である。 図９は、本発明の第２実施形態に係る制御基板の実装状態を模式的に示す図である。 図１０は、図９のＡ−Ａ’線における断面を示す図である。 図１１は、本発明の第３実施形態に係る制御基板の実装状態を模式的に示す図である。 図１２は、図１１のＡ−Ａ’線における断面を示す図である。

以下、図面を参照して本発明の実施形態について説明する。
＜第１実施形態＞
図１は本実施形態に係るパワーモジュール１０の分解斜視図である。
パワーモジュール１０は、電車や自動車等の車両に搭載された直流電源の直流電流を交流電流に変換し、当該車両に搭載された動力源としての電動機に供給して駆動する電力変換装置などに用いられる半導体装置である。図１には、電動機として三相誘導モータを駆動するためのパワーモジュール１０を示している。
パワーモジュール１０は、図１に示すように、アッパーカバー１６及びロアカバー１８から成る箱形の筐体たるケース体１９を有し、このケース体１９の中に、三相インバータ回路３０（図２）を構成する絶縁基板３１を含む半導体モジュール２０、及び、当該三相インバータ回路を駆動する電気回路が実装された制御基板２２を納めてモジュール化されている。ロアカバー１８の外側面には、三相分の出力端子２３が横並びに設けられており、これら出力端子２３に三相誘導モータが接続され、またロアカバー１８の反対側の外側面からは後述する直流入力端子４０が引き出され、この直流入力端子４０には、平滑用コンデンサを介して車両の直流電源が接続される。

図２は、半導体モジュール２０が含む三相インバータ回路３０の回路図である。
三相インバータ回路３０は、図２に示すように、互いに直列接続された２つのパワースイッチング素子２４と、これらパワースイッチング素子２４のそれぞれに逆並列に接続されたフライホイールダイオード２５とを含んで構成されている。直列接続された２つのパワースイッチング素子２４の一端側のノードＮ１が入力電源の正側の直流入力端子４０に、他端のノードＮ２が負側の直流入力端子４０に接続され、これにより、２つのパワースイッチング素子２４の接続点Ｎ３が交流出力１相分の交流出力端子４１として構成される。かかる交流出力端子４１が、ロアカバー１８の出力端子２３とともに交流出力用の端子部を構成することとなる。

また三相インバータ回路３０には、三相誘導モータを駆動するに必要な３相分の交流出力を得るべく、互いに直列接続された２つのパワースイッチング素子２４が並列に３組設けられ、各組の接続点Ｎ３により三相分の交流出力端子４１が構成される。なお、パワースイッチング素子２４には、ＩＧＢＴやＭＯＳＦＥＴ等のパワー素子を用いることができる。

三相インバータ回路３０は、図１に示すように、交流出力１相分の回路ごとに分けて３つのパッケージ２０Ａにパッケージ化され、これらパッケージ２０Ａを横並びに設けて上記半導体モジュール２０が構成されている。各パッケージ２０Ａは、上記２つのパワースイッチング素子２４、及びフライホイールダイオード２５を実装した交流出力一相分の絶縁基板３１をケース体３２に納め、この絶縁基板３１を樹脂材３３で封止して構成されている。各パッケージ２０Ａの一側面には、上記ノードＮ１、Ｎ２に対応する一対の直流入力端子４０が設けられ、また、反対側の対向する側面には上記接続点Ｎ３に対応する交流出力端子４１が設けられており、各パッケージ２０Ａが、直流入力端子４０を同じ側に向けて並べて配置されている。

制御基板２２は、三相インバータ回路３０の各パワースイッチング素子２４をスイッチング動作させる駆動回路、及び、車両側に搭載されているモータＥＣＵ（electronic control unit）が出力する制御信号に基づいて駆動回路を駆動するＩＣ５０（図１）が実装されている。
この制御基板２２は、図１に示すように、横並びに配置された各パッケージ２０Ａの略全体を覆うようにロアカバー１８にネジ止め固定され、これらパッケージ２０Ａに設けたピン状の接続部３８を通じて電気的に接続される。

図３は制御基板２２の実装状態を模式的に示す図であり、図４は図３のＡ−Ａ’線における断面を模式的に示す図である。
制御基板２２は、図４に示すように、表裏面にＧＮＤパターン５１や各種回路が形成された複数層の絶縁層５２を積層して成り、図３に示すように、スルーホール５５で層間の回路を接続した貫通多層板としての多層基板５３で構成されている。この多層基板５３には、各種回路として駆動回路など制御回路配線がパターン形成されるとともに、表層には上記ＧＮＤパターン５１やＩＣ５０、電源パターン５６、当該電源パターン５６とＧＮＤパターン５１を接続するバイパスコンデンサ５７などが設けられている。バイパスコンデンサ５７は、直流電源電圧の変動を抑えて回路の動作安定化を図るために設けられている。

ＩＣ５０は、上面視矩形の板状のケーシングにパッケージ化されたチップであり、その両側には多数の接続ピンが設けられている。これらの接続ピンには、電源パターン５６に接続される電源ピン６０や、ＧＮＤパターン５１に接続されるＧＮＤピン６１が含まれている。ＧＮＤピン６１は、ＩＣ５０の両側に複数本ずつ対向して設けられ、放熱フィン６３を介してＧＮＤパターン５１に接続されている。ＩＣ５０の両側のＧＮＤピン６１は、ＩＣ５０の内部回路を通じて導通しており、ＩＣ５０には一方側のＧＮＤピン６１か他方側のＧＮＤピン６１にかけてＩＣ５０を横断するように結ぶＧＮＤライン６４が形成されることとなる。

制御基板２２に設けたＧＮＤパターン５１は、ＩＣ５０の実装時に当該ＩＣ５０によって覆われる領域に設けられる。本実施形態では、ＧＮＤパターン５１は、ＩＣ５０に覆われる領域に設けた主領域５１Ａと、この主領域５１ＡからＩＣ５０のＧＮＤピン６１が設けられた両側に向けて延びる接続ピン用領域５１Ｂと、主領域５１Ａをバイパスコンデンサ５７に接続するためのバイパスコンデンサ接続用領域５１Ｃとを含んで形成されている。

制御基板２２は、上述したように、半導体モジュール２０の各パッケージ２０Ａを覆うように配置されるため、各パッケージ２０Ａに納めた絶縁基板３１と制御基板２２とは、図４に示すように、上下に積層配置される。絶縁基板３１には、上述のように、パワースイッチング素子２４が設けられ、当該パワースイッチング素子２４を挟んで直流入力端子４０及び交流出力端子４１がそれぞれ対向して設けられている。したがって、パワースイッチング素子２４のスイッチング動作時には、直流入力端子４０から交流出力端子４１にかけた向きＸ（交流／直流変換時は逆向き）に大きな主電流が流れる。

絶縁基板３１に主電流が流れると、当該主電流により磁界が発生するが、絶縁基板３１の上に制御基板２２が配置されていることから、この制御基板２２が磁界に晒されることとなる。このとき、制御基板２２に、ＩＣ５０のＧＮＤライン６４、ＧＮＤピン６１及びＧＮＤパターン５１を繋ぐＧＮＤループが形成されていると、このＧＮＤループが磁界に鎖交する場合には、当該ＧＮＤループに誘導電流が誘起されるためＧＮＤ電位が変動し、ＩＣ５０や制御基板２２の各種回路が誤動作する虞が生じる。
そこで、本実施形態では、図３に示すように、制御基板２２のＧＮＤパターン５１のうちＩＣ５０に覆われる上記主領域５１Ａに、ＩＣ５０の両側のＧＮＤピン６１の間を断絶するように切欠いて成るＧＮＤループ断絶スリット７０を設ける構成とし、ＧＮＤループが形成されないようにしている。

図５は、絶縁基板３１の主電流に伴う磁界発生と、磁界によって制御基板２２に誘起される誘導電流との関係を説明するための等価回路図である。
この図に示すように、絶縁基板３１の回路と、制御基板２２のＧＮＤパターン５１を含む回路との間には相互インダクタンスＭが存在している。絶縁基板３１の主電流により磁界が発生した場合、制御基板２２に、ＩＣ５０のＧＮＤライン６４、ＧＮＤピン６１及びＧＮＤパターン５１から成る磁界に鎖交したＧＮＤループが存在していると、相互インダクタンスＭにより当該ＧＮＤループに誘導電流が誘起されることとなるが、本実施形態では、上記ＧＮＤループ断絶スリット７０がＧＮＤループを断絶する断絶部となり当該ＧＮＤループが存在しないため、ＧＮＤパターン５１に誘導電流が誘起されることはない。
これにより、スイッチング時に絶縁基板３１に強力な磁界が発生しても、ＧＮＤ電位の変動が抑制されＩＣ５０や制御基板２２の各種回路の誤動作が防止されることとなる。また、絶縁基板３１の主電流の向きＸに対するＩＣ５０の実装方向（より正確には、ＧＮＤライン６４の方向）に拘わらず誘導電流の発生を抑制できるため、制御基板２２における基板パターンレイアウトの自由度が減ることも無い。

上記ＧＮＤループ断絶スリット７０は、ＩＣ５０の両側のＧＮＤピン６１の間の領域を横断する寸法形状であれば良い。すなわち、ＧＮＤループ断絶スリット７０は、図３に示すように、その長手方向の一端部である切欠開口端７０Ａから他端部である底部７０Ｂまでの間に、両側のＧＮＤピン６１が全て含まれるような長さ（スリット長）Ｌａに形成されている。この長さＬａを、片側の各ＧＮＤピン６１が配列される範囲である所定の配列長Ｌｂと等しくすることで、ＧＮＤループ断絶スリット７０によるＧＮＤパターン５１の欠損部分を最小にしつつＧＮＤループを断絶することができる。

ここで、本実施形態の制御基板２２にあっては、ＧＮＤパターン５１の主領域５１Ａに設けたＧＮＤループ断絶スリット７０の縁部に沿って複数のスルーホール５５を配置することとしている。これにより、スイッチング時の磁界によりＧＮＤループ断絶スリット７０の両側に電位が誘起された場合でも、当該電位がスルーホール５５を通じて他の層のＧＮＤパターン５１に導かれるためＧＮＤ電位安定度の向上を図ることができる。なお、スルーホール５５は、ＧＮＤループ断絶スリット７０を挟んで対向する位置、すなわちＧＮＤループの断絶点に対応した箇所に設けると効果的である。

図６は、ＧＮＤパターン５１の等価回路を示す図である。
この図に示すように、ＧＮＤパターン５１は、バイパスコンデンサ５７を通じて電源であるＶＤＤに接続され、また、このバイパスコンデンサ５７にＩＣ５０の両側のＧＮＤピン６１がそれぞれ接続されている。また、バイパスコンデンサ５７からＩＣ５０の両側の各ＧＮＤピン６１までの間には、バイパスコンデンサ接続用領域５１Ｃの回路インピーダンスＺ１と、主領域５１Ａでの各ＧＮＤピン６１までの回路インピーダンスＺ１、Ｚ２とが含まれる。このとき、主領域５１Ａには、図３に示すように、ＧＮＤループ断絶スリット７０の切欠開口端７０ＡがＧＮＤピン６１からみてバイパスコンデンサ５７とは反対側に設けられているため、バイパスコンデンサ５７からみてＩＣ５０の両側のＧＮＤピン６１がＧＮＤループ断絶スリット７０により２手に分岐される形となり、図６に示すように、ＩＣ５０の両側の各ＧＮＤピン６１がバイパスコンデンサ５７を起点にスター配線形状に接続されることとなる。これにより、主領域５１ＡでのＧＮＤループ断絶スリット７０による分岐点Ｙ（図３の底部７０Ｂに相当）からＩＣ５０の両側の各ＧＮＤピン６１までの回路インピーダンスＺ２、Ｚ２’が概ね等しくなり、ＧＮＤピン６１の間の電位差が抑えられる。

これに対して、図７（Ａ）に示すように、ＧＮＤループ断絶スリット７０の切欠開口端７０Ａを、ＧＮＤピン６１とバイパスコンデンサ５７の間に設けた場合には、図７（Ｂ）に示すように、バイパスコンデンサ５７からみてＩＣ５０の両側のＧＮＤピン６１がそれぞれ直列に繋がる形となる。この形では、バイパスコンデンサ５７からＩＣ５０の両側のＧＮＤピン６１のそれぞれまでの回路インピーダンスが異なることとなる。したがって、この場合には、ＧＮＤパターン５１に低インピーダンスの素材を使用するなどして、回路インピーダンスの差異を小さくすることが好ましい。

このように、本実施形態によれば、制御基板２２にＧＮＤループを断つ断絶部としてのＧＮＤループ断絶スリット７０を設ける構成とした。この構成により、パワースイッチング素子２４のスイッチングに伴う磁界に制御基板２２が晒された場合でも、制御基板２２には、磁界に鎖交するＧＮＤループがＩＣ５０の実装方向に拘わらず存在することが無い。これにより、ＧＮＤパターン５１に誘導電流が誘起されることがなくＧＮＤ電位の変動を抑制し、ＩＣの誤動作を防止できる。

特に、本実施形態によれば、ＧＮＤパターン５１のＩＣ５０で覆われる主領域５１Ａに、ＩＣ５０の両側に設けられたＧＮＤピン６１の間を横断するように上記断絶部としてのＧＮＤループ断絶スリット７０を設ける構成とした。この構成により、制御基板２２に実装されるＩＣ５０や各種回路のパターンに変更を加える必要がなく、簡単に上記断絶部を構成することができる。

また本実施形態によれば、ＧＮＤループ断絶スリット７０のスリット長Ｌａを、ＧＮＤピン６１を設けた配列長Ｌｂと等しくする構成としたため、ＧＮＤループ断絶スリット７０によるＧＮＤパターン５１の欠損部分を最小にしつつＧＮＤループを断絶することができる。

また本実施形態によれば、制御基板２２をスルーホール５５で層間の回路を接続する多層基板５３で構成し、上記スルーホール５５をＧＮＤループ断絶スリット７０の縁部に設ける構成とした。この構成により、スイッチング時の磁界によりＧＮＤループ断絶スリット７０の両側に電位が誘起された場合でも、当該電位がスルーホール５５を通じて他の層に導かれるためＧＮＤ電位安定度の向上を図ることができる。

また本実施形態によれば、ＩＣ５０の両側のＧＮＤピン６１がバイパスコンデンサ５７を起点にスター配線されるようにＧＮＤループ断絶スリット７０を設ける構成とした。この構成により、バイパスコンデンサ５７からＩＣ５０の両側の各ＧＮＤピン６１までの回路インピーダンスが概ね等しくなるため、ＧＮＤピン６１の間の電位差が抑えられる。

なお、本実施形態に対しては、次のような変形が可能である。
例えば、本実施形態では、ＧＮＤループ断絶スリット７０をＧＮＤパターン５１の主領域５１Ａの範囲内に設ける構成としたが、これに限らず、図８（Ａ）に示すように、ＧＮＤループ断絶スリット７０をバイパスコンデンサ接続用領域５１Ｃまで延在し、その端部７１がバイパスコンデンサ５７の近傍に位置するように形成してもよい。この場合においても、ＧＮＤループ断絶スリット７０がバイパスコンデンサ５７からみてＩＣ５０の両側のＧＮＤピン６１を２手に分岐するように設けられているため、図８（Ｂ）に示すように、ＩＣ５０の両側の各ＧＮＤピン６１がバイパスコンデンサ５７を起点にスター配線形状に接続されることとなる。

＜第２実施形態＞
図９は本実施形態に係る制御基板２２の実装状態を模式的に示す図であり、図１０は図９のＡ−Ａ’線における断面を示す図である。なお、図９及び図１０において、第１実施形態で説明した部材については同一の符号を付し、その説明を省略する。
本実施形態では、次のようにして、ＩＣ５０のＧＮＤライン６４、ＧＮＤピン６１及びＧＮＤパターン５１を繋ぐＧＮＤループが形成されないようにしている。
すなわち、図９に示すように、ＩＣ５０の一方側に設けたＧＮＤピン６１が接続される箇所を避けてＧＮＤパターン５１を形成するために、当該ＧＮＤパターン５１には、ＩＣ５０の片側にだけ接続ピン用領域５１Ｂを設ける構成としている。この構成により、図１０に示すように、ＩＣ５０とＧＮＤパターン５１の間には、ＩＣ５０の片側にＧＮＤピン６１とＧＮＤパターン５１の接続を禁止するようにＧＮＤパターン５１が欠損したＧＮＤパターン欠損部７３が形成される。
このＧＮＤパターン欠損部７３により、ＩＣ５０のＧＮＤライン６４、ＧＮＤピン６１及びＧＮＤパターン５１を繋ぐＧＮＤループが断絶されるため、第１実施形態と同様に、スイッチング時に磁界が発生した場合でも、ＧＮＤ電位の変動を抑制でき、ＩＣ５０や制御基板２２の各回路の誤動作を防止することができる。
また、ＩＣ５０の直下に位置するＧＮＤパターン５１の主領域５１Ａに上記ＧＮＤループ断絶スリット７０を設ける必要がないため、ＩＣ５０と主領域５１Ａとの接触面積が減る事が無く放熱効果を期待できる。

＜第３実施形態＞
図１１は本実施形態に係る制御基板２２の実装状態を模式的に示す図であり、図１２は図１１のＡ−Ａ’線における断面を示す図である。なお、図１１及び図１２において、第１実施形態で説明した部材については同一の符号を付し、その説明を省略する。
本実施形態では、次のようにして、ＩＣ５０のＧＮＤライン６４、ＧＮＤピン６１及びＧＮＤパターン５１を繋ぐＧＮＤループが形成されないようにしている。
すなわち、本実施形態では、図１１に示すように、ＧＮＤパターン５１にＧＮＤループ断絶スリット７０を設けるのではなく、図１２に示すように、ＩＣ５０の内部回路により構成されるＧＮＤライン６４に、ＩＣ５０の両側のＧＮＤピン６１同士の導通を断絶する開放部７５を設ける構成としている。この開放部７５により、ＩＣ５０のＧＮＤライン６４、ＧＮＤピン６１及びＧＮＤパターン５１を繋ぐＧＮＤループが断絶されるため、第１及び第２実施形態と同様に、スイッチング時に磁界が発生した場合でも、ＧＮＤ電位の変動を抑制でき、ＩＣ５０や制御基板２２の各回路の誤動作を防止することができる。

上記開放部７５は、ＩＣ５０の両側のＧＮＤピン６１を内部回路で接続せずに、それぞれが電気的に独立するように内部回路を分けることで構成される。この構成によれば、第２実施形態と同様に、ＩＣ５０の直下に位置するＧＮＤパターン５１の主領域５１Ａに上記ＧＮＤループ断絶スリット７０を設ける必要がないため、ＩＣ５０と主領域５１Ａとの接触面積が減る事が無く放熱効果を期待できる。さらに、制御基板２２のＧＮＤパターン５１に変更を加える必要がないため、任意のＧＮＤパターン５１を有した制御基板２２に実装されても、確実に、ＧＮＤループが形成されないようにできる。

なお、上述した各実施形態は、あくまでも本発明の一態様を示すものであり、本発明の趣旨を逸脱しない範囲で任意に変形及び応用が可能であることは勿論である。

１０ パワーモジュール（半導体装置）
１９ ケース体（筐体）
２０ 半導体モジュール
２２ 制御基板
２４ パワースイッチング素子
３０ 三相インバータ回路
３１ 絶縁基板
４０ 直流入力端子
４１ 交流出力端子
５１ ＧＮＤパターン
５１Ａ 主領域
５１Ｂ 接続ピン用領域
５１Ｃ バイパスコンデンサ接続用領域
５３ 多層基板
５５ スルーホール
５７ バイパスコンデンサ
６１ ＧＮＤピン
６４ ＧＮＤライン
７０ ＧＮＤループ断絶スリット（断絶部）
７３ ＧＮＤパターン欠損部
７５ 開放部
Ｚ１、Ｚ２、Ｚ２’ 回路インピーダンス

Claims (7)

1. パワースイッチング素子が設けられた絶縁基板と、前記パワースイッチング素子を制御するＩＣが設けられた制御基板と、を筐体内に上下に設けた半導体装置において、
   前記ＩＣの両側にはＧＮＤピンが設けられるとともに、前記制御基板には前記ＩＣのＧＮＤピンが接続されるＧＮＤパターンが設けられ、
   前記ＩＣ、前記ＩＣの両側のＧＮＤピン及び前記ＧＮＤパターンが電気的に繋がって形成されるＧＮＤループを断つ断絶部を有することを特徴とする半導体装置。
2. 前記ＧＮＤパターンの前記ＩＣで覆われる領域に、前記ＩＣの両側に設けられたＧＮＤピンの間を横断するように設けたＧＮＤループ断絶スリットにより前記断絶部を構成したことを特徴とする請求項１に記載の半導体装置。
3. 前記ＩＣの両側のそれぞれに、前記ＩＣを挟んで対向する複数の前記ＧＮＤピンを所定長さの範囲内に配置し、前記ＧＮＤループ断絶スリットのスリット長を、前記ＧＮＤピンを設けた所定長さと等しくしたことを特徴とする請求項２に記載の半導体装置。
4. 前記制御基板がスルーホールで層間の回路を接続する多層基板から構成され、前記スルーホールを前記ＧＮＤループ断絶スリットの縁部に設けたことを特徴とする請求項２又は３に記載の半導体装置。
5. 前記制御基板には、電源パターンと、当該電源パターン及び前記ＧＮＤパターンを接続するバイパスコンデンサとが設けられ、
   前記ＩＣの両側のＧＮＤピンが前記バイパスコンデンサを起点にスター配線されるように前記ＧＮＤループ断絶スリットを設けたことを特徴とする請求項２乃至４のいずれかに記載の半導体装置。
6. 前記ＩＣの一方側に設けたＧＮＤピンが接続される箇所を避けて前記ＧＮＤパターンを形成して前記断絶部を構成したことを特徴とする請求項１に記載の半導体装置。
7. 前記ＩＣの内部に、前記ＩＣの両側のＧＮＤピンを電気的に断絶する開放部を設けて前記断絶部を構成したことを特徴とする請求項１に記載の半導体装置。

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