JP7264855B2 - 基板、半導体モジュール、及び、基板モジュール - Google Patents

Description

本発明は、基板、半導体モジュール、及び、基板モジュールに関する。

従来、半導体モジュールとして、例えば、特許文献１には、基板と、当該基板が組み付けられるケースとを備えるパワー半導体モジュールが記載されている。このパワー半導体モジュールは、例えば、インテリジェントパワーモジュールの基板に接続するための端子をケースに設けることで、パワーモジュール及びインテリジェントパワーモジュールの両方の基板を組み付け可能な共通のケースを構成し、部品の共通化を図っている。

特開平１１－１６９３７号公報

ところで、上述の特許文献１に記載のパワー半導体モジュールは、例えば、パワーモジュール及びインテリジェントパワーモジュールにおいてそれぞれ制御が異なるので、配線パターンがそれぞれ異なる基板を用いる必要があり、当該パワー半導体モジュールを製造する際に、回路に応じて配線パターンが異なる複数の基板を用意する必要があり、製造効率が低下するおそれがある。

そこで、本発明は、上記に鑑みてなされたものであって、部品を適正に共通化することができる基板、半導体モジュール、及び、基板モジュールを提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明に係る半導体モジュールは、対向する一対の面の一方にドレイン部が設けられ、他方の面にソース部及びゲート部が設けられた半導体チップと、基材、前記基材に設けられ電源電力を伝送可能である３つの電源用パターン、及び、前記基材に設けられ制御信号を伝送可能である少なくとも２つの信号用パターンを含み、前記半導体チップを実装可能である基板と、を備え、前記３つの電源用パターンと前記２つの信号用パターンとは、第１方向に沿って互いに平行に延在し、前記３つの電源用パターンは、２つの前記電源用パターンが前記半導体チップを実装可能かつ当該実装された実装半導体チップの前記ドレイン部と接続可能であり、残り１つの前記電源用パターンが前記実装半導体チップの前記ソース部と接続可能であり、前記２つの信号用パターンは、前記実装半導体チップの前記ゲート部と接続可能であることを特徴とする。

上記半導体モジュールにおいて、前記３つの電源用パターンは、前記第１方向と直交する第２方向に沿って、前記半導体チップを実装可能な前記２つの電源用パターンの間に、前記ソース部と接続可能な前記１つの電源用パターンが配置され、前記信号用パターンは、４つ設けられ、２つの前記信号用パターンが前記ゲート部と接続可能であり、残りの２つの前記信号用パターンが前記ソース部と接続可能であり、前記ゲート部と接続可能な前記２つの信号用パターンが、前記第２方向に沿って前記３つの電源用パターンを挟んで一対で配置され、かつ、前記ソース部と接続可能な前記２つの信号用パターンが、前記第２方向に沿って前記３つの電源用パターンを挟んで一対で配置され、前記半導体チップを実装可能な前記２つの電源用パターンは、前記ドレイン部に対する信号用パターンとしても兼用可能であることが好ましい。

上記半導体モジュールにおいて、前記３つの電源用パターンのいずれか１つと接続可能かつ前記基板の外側に位置する外部接続相手と接続可能であり、前記第１方向と直交する第２方向に沿って延在し、前記第１方向に沿って少なくとも前記３つの電源用パターンを挟んで一対で設けられる外部接続パターンをさらに備えることが好ましい。

上記半導体モジュールにおいて、前記基板が載置されるベース部と、前記基板が載置された前記ベース部に組み付けられるケースと、をさらに備え、前記ケースは、ケース本体と、前記ケース本体に設けられ前記電源用パターンに接続可能な電源用端子と、前記ケース本体に設けられ前記信号用パターンに接続可能な信号用端子とを含んで構成されることが好ましい。

上記半導体モジュールにおいて、前記３つの電源用パターンは、１つの前記電源用パターンが前記半導体チップを実装しかつ当該実装された実装半導体チップの前記ドレイン部と接続される電源用接続パターンであり、別の１つの前記電源用パターンが前記実装半導体チップの前記ソース部と接続される電源用接続パターンであり、残り１つの前記電源用パターンが前記実装半導体チップの前記ドレイン部、前記ソース部、及び、前記ゲート部に接続されない電源用非接続パターンであり、前記信号用パターンは、４つ設けられ、１つの前記信号用パターンが前記実装半導体チップの前記ゲート部と接続される信号用接続パターンであり、別の１つの前記信号用パターンが前記実装半導体チップの前記ソース部と接続される信号用接続パターンであり、残り２つの前記信号用パターンが前記実装半導体チップの前記ドレイン部、前記ソース部、及び、前記ゲート部に接続されない信号用非接続パターンであり、前記実装半導体チップは、当該電源用パターンに単方向に流れる電流を通電又は遮断する単方向回路を構成することが好ましい。

上記半導体モジュールにおいて、前記３つの電源用パターンは、２つの前記電源用パターンが前記半導体チップを実装しかつそれぞれが当該実装された実装半導体チップの前記ドレイン部と接続され、残り１つの前記電源用パターンが前記実装半導体チップの前記ソース部と接続され、前記信号用パターンは、４つ設けられ、２つの前記信号用パターンが前記実装半導体チップのいずれかの前記ゲート部と接続され、残り２つの前記信号用パターンが前記実装半導体チップのいずれかの前記ソース部と接続され、前記実装半導体チップは、当該電源用パターンに双方向に流れる電流を通電又は遮断する双方向回路を構成することが好ましい。

上記半導体モジュールにおいて、前記３つの電源用パターンのいずれか１つと接続可能かつ前記基板の外側に位置する外部接続相手と接続可能であり、前記第１方向と直交する第２方向に沿って延在し、前記第１方向に沿って少なくとも前記３つの電源用パターンを挟んで一対で設けられる外部接続パターンをさらに備え、前記半導体チップが実装された前記基板は、３つ設けられ、それぞれが前記第２方向に沿って並んで配置され、隣り合う前記基板は、前記外部接続パターンを介して互いに接続され、それぞれの前記基板において、前記３つの電源用パターンは、２つの前記電源用パターンが前記半導体チップを実装しかつそれぞれが当該実装された実装半導体チップの前記ドレイン部と接続され、残り１つの前記電源用パターンが１つの前記電源用パターンに実装された前記実装半導体チップの前記ソース部と接続され、前記ドレイン部と接続された前記２つの電源用パターンのうち一方の前記電源用パターンが他方の前記電源用パターンに実装された前記実装半導体チップの前記ソース部と接続され、前記信号用パターンは、４つ設けられ、２つの前記信号用パターンが前記実装半導体チップのいずれかの前記ゲート部と接続され、残り２つの前記信号用パターンが前記実装半導体チップのいずれかの前記ソース部と接続され、前記実装半導体チップは、直流電力を交流電力に変換するインバータ回路を構成することが好ましい。

本発明に係る基板、半導体モジュール、及び、基板モジュールにおいて、３つの電源用パターンは、２つの電源用パターンが半導体チップを実装可能かつ当該実装された実装半導体チップのドレイン部と接続可能であり、残り１つの電源用パターンが実装半導体チップのソース部と接続可能であるので、部品（基板）を適正に共通化することができる。

図１は、第１実施形態に係る半導体モジュールの基本構成例を示す分解斜視図である。 図２は、第１実施形態に係る基板の構成例を示す斜視図である。 図３は、第１実施形態に係るケースの構成例を示す斜視図である。 図４は、第１実施形態に係る半導体モジュールの構成例（第１バリエーション）を示す平面図である。 図５は、第１実施形態に係る半導体モジュールの構成例（第１バリエーション）を示す回路図である。 図６は、第１実施形態に係る半導体モジュールの構成例（第２バリエーション）を示す平面図である。 図７は、第１実施形態に係る半導体モジュールの構成例（第２バリエーション）を示す回路図である。 図８は、第１実施形態に係る半導体モジュールの構成例（第３バリエーション）を示す平面図である。 図９は、第１実施形態に係る半導体モジュールの構成例（第３バリエーション）を示す回路図である。 図１０は、第１実施形態の変形例に係る半導体モジュールの構成例を示す平面図である。 図１１は、第１実施形態の変形例に係る半導体モジュールの構成例を示す回路図である。 図１２は、第２実施形態に係る半導体モジュールの基本構成例を示す分解斜視図である。 図１３は、第２実施形態に係る半導体モジュールの構成例（第１バリエーション）を示す平面図である。 図１４は、第２実施形態に係る半導体モジュールの構成例（第１バリエーション）を示す回路図である。 図１５は、第２実施形態に係る半導体モジュールの構成例（第２バリエーション）を示す平面図である。 図１６は、第２実施形態に係る半導体モジュールの構成例（第２バリエーション）を示す回路図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。更に、以下に記載した構成は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。

〔第１実施形態〕
図面を参照しながら実施形態に係る半導体モジュール１について説明する。まず、半導体モジュール１の基本構成について説明し、次に、半導体チップ１０の構成に応じた半導体モジュール１の各種バリエーションについて説明する。

〔基本構成〕
図１は、第１実施形態に係る半導体モジュール１の基本構成例を示す分解斜視図である。図２は、第１実施形態に係る基板２０の構成例を示す斜視図である。図３は、第１実施形態に係るケース４０の構成例を示す斜視図である。図１～図３では、基板２０に半導体チップ１０を実装していない状態を図示している。

半導体モジュール１の基本構成は、図１～図３に示すように、半導体チップ１０と、基板２０と、ベース部３０と、ケース４０とを備える。そして、半導体モジュール１は、この基本構成に対して半導体チップ１０（図４等参照）が実装されることで、半導体チップ１０の構成に応じた各種半導体回路を構成する。

ここで、本実施形態では、基板２０のパターン形成面Ｍ（図２参照）に形成される電源用パターン２３及び信号用パターン２２が延在する方向を第１方向Ｘとし、基板２０のパターン形成面Ｍ上で第１方向Ｘに直交する方向を第２方向Ｙとし、基板２０のパターン形成面Ｍに直交する方向を第３方向Ｚとする。第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交する。

半導体チップ１０は、電流を通電又は遮断するものである。半導体チップ１０は、例えば、Ｎチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、図２に示すように、ドレイン部Ｄ、ソース部Ｓ、及び、ゲート部Ｇを含んで構成される。半導体チップ１０は、第３方向Ｚに沿って対向する一対の面の一方にドレイン部Ｄが設けられ、他方の面にソース部Ｓ及びゲート部Ｇが設けられている。半導体チップ１０は、ドレイン部Ｄ側が電源用パターン２３上に当接された状態で当該電源用パターン２３に実装される。

基板２０は、電気回路を構成するものである。基板２０は、基材２１と、信号用パターン２２と、電源用パターン２３と、外部接続パターン２４とを含んで構成される。

基材２１は、半導体チップ１０を実装可能なものである。基材２１は、樹脂等の絶縁部材から形成され、平板状且つ矩形状に構成されている。基材２１は、３つ設けられ、それぞれが同じ形状を有している。各基材２１は、第３方向Ｚにおいて、一対の面部を有し、一方側の面部には各パターンが形成されるパターン形成面Ｍが設けられている。パターン形成面Ｍには、４つの信号用パターン２２、３つの電源用パターン２３、及び、２つの外部接続パターン２４が形成されている。基材２１は、当該基材２１に形成された電源用パターン２３の上に、実現する半導体回路に応じて半導体チップ１０が実装される。

４つの信号用パターン２２（２２１～２２４）は、制御信号を伝送可能な導電性のパターンである。４の信号用パターン２２は、基材２１に設けられ、線状に形成されている。４の信号用パターン２２は、直線状に形成され、第１方向Ｘに沿って互いに平行に延在している。４つの信号用パターン２２は、それぞれが同じ太さに形成されており、つまり第２方向Ｙの幅長が同じ長さに形成されており、３つの電源用パターン２３よりも細く形成されている。４つの信号用パターン２２（２２１～２２４）は、それぞれの第１方向Ｘの長さが全て同じ長さに形成され、２つの信号用パターン２２１、２２２と残りの２つの信号用パターン２２３、２２４とが、第２方向Ｙに沿って３つの電源用パターン２３を挟んで一対で配置されている。言い換えれば、４つの信号用パターン２２は、２つの信号用パターン２２１、２２２が第２方向Ｙに沿って３つの電源用パターン２３の一方側に並んで配置され、残りの２つの信号用パターン２２３、２２４が第２方向Ｙに沿って３つの電源用パターン２３の他方側に並んで配置されている。４つの信号用パターン２２は、第１方向Ｘにおける一方側のそれぞれの端部の位置が揃っており、第１方向Ｘにおける他方側のそれぞれの端部の位置も揃っている。４つの信号用パターン２２は、２つの信号用パターン２２が半導体チップ１０のゲート部Ｇと接続可能であり、残りの２つの信号用パターン２２が半導体チップ１０のソース部Ｓと接続可能である。４つの信号用パターン２２（２２１～２２４）は、例えば、ゲート部Ｇと接続可能な２つの信号用パターン２２２、２２３が、第２方向Ｙに沿って３つの電源用パターン２３を挟んで一対で配置され、かつ、ソース部Ｓと接続可能な２つの信号用パターン２２１、２２４が、第２方向Ｙに沿って３つの電源用パターン２３を挟んで一対で配置される。具体的には、４つの信号用パターン２２（２２１～２２４）は、第２方向Ｙにおいて、内側（３つの電源用パターン２３側）の２つの信号用パターン２２２、２２３が半導体チップ１０のゲート部Ｇと接続可能であり、外側（３つの電源用パターン２３とは反対側）の２つの信号用パターン２２１、２２４が半導体チップ１０のソース部Ｓと接続可能である。

３つの電源用パターン２３（２３１～２３３）は、電源電力を伝送可能な導電性のパターンである。３つの電源用パターン２３は、基材２１に設けられ、線状に形成されている。３つの電源用パターン２３は、直線状に形成され、第１方向Ｘに沿って互いに平行に延在している。そして、３つの電源用パターン２３と２つの信号用パターン２２とは、第１方向Ｘに沿って互いに平行に延在している。３つの電源用パターン２３は、それぞれが同じ太さに形成されており、つまり第２方向Ｙの幅長が同じ長さに形成されており、４つの信号用パターン２２よりも太く形成されている。３つの電源用パターン２３は、それぞれの第１方向Ｘの長さが全て同じ長さに形成され、この例では、４つの信号用パターン２２の第１方向Ｘの長さと同じ長さに形成されている。３つの電源用パターン２３は、第２方向Ｙにおいて、２つの信号用パターン２２１、２２２と残りの２つの信号用パターン２２３、２２４との間に挟まれて配置している。３つの電源用パターン２３は、第１方向Ｘにおける一方側のそれぞれの端部の位置が揃っており、第１方向Ｘにおける他方側のそれぞれの端部の位置も揃っている。さらに、３つの電源用パターン２３は、第１方向Ｘにおける一方側のそれぞれの端部の位置が、４つの信号用パターン２２の第１方向Ｘにおける一方側のそれぞれの端部の位置と揃っており、第１方向Ｘにおける他方側のそれぞれの端部の位置も、４つの信号用パターン２２の第１方向Ｘにおける他方側のそれぞれの端部の位置と揃っている。３つの電源用パターン２３は、第２方向Ｙに沿って順番に、第１電源用パターン２３１、第２電源用パターン２３２、及び、第３電源用パターン２３３から構成されている。第１、第３電源用パターン２３１、２３３は、半導体チップ１０を実装可能かつ当該実装された半導体チップ１０のドレイン部Ｄと接続可能なドレイン用の電源用接続パターンである。第２電源用パターン２３２は、当該実装された半導体チップ１０のソース部Ｓと接続可能なソース用の電源用接続パターンである。３つの電源用パターン２３は、半導体チップ１０を実装可能な２つの第１、第３電源用パターン２３１、２３３が、第２方向Ｙに沿ってそれぞれ両側に配置され、半導体チップ１０のソース部Ｓと接続可能な第２電源用パターン２３２が第２方向Ｙに沿って中央に配置されている。言い換えれば、３つの電源用パターン２３（２３１～２３３）は、第２方向Ｙに沿って、半導体チップ１０を実装可能な２つの第１、第３電源用パターン２３１、２３３の間に、ソース部Ｓと接続可能な１つの第２電源用パターン２３２が配置されている。半導体チップ１０を実装可能な２つの第１、第３電源用パターン２３１、２３３は、ドレイン部Ｄに対する信号用パターン２２としても兼用可能である。

２つの外部接続パターン２４は、電源電力を伝送可能な導電性のパターンである。２つの外部接続パターン２４は、基材２１に設けられ、線状に形成されている。２つの外部接続パターン２４は、直線状に形成され、第２方向Ｙに沿って互いに平行に延在している。２つの外部接続パターン２４は、それぞれが同じ太さに形成されており、つまり第１方向Ｘの幅長が同じ長さに形成されており、上述の３つの電源用パターン２３と同等の太さに形成されている。２つの外部接続パターン２４は、それぞれの第２方向Ｙの長さが同じ長さに形成され、第１方向Ｘに沿って少なくとも３つの電源用パターン２３を挟んで一対で設けられている。典型的には、２つの外部接続パターン２４は、第１方向Ｘに沿って３つの電源用パターン２３及び４つの信号用パターン２２を挟んで一対で設けられる。言い換えれば、２つの外部接続パターン２４（２４１、２４２）は、第１方向Ｘにおいて、３つの電源用パターン２３及び４つの信号用パターン２２の一方側に第１外部接続パターン２４１が配置され、３つの電源用パターン２３及び４つの信号用パターン２２の他方側に第２外部接続パターン２４２が配置されている。２つの外部接続パターン２４は、第２方向Ｙにおける一方側のそれぞれの端部の位置が揃っており、第２方向Ｙにおける他方側のそれぞれの端部の位置も揃っている。外部接続パターン２４は、３つの電源用パターン２３のいずれか１つと接続可能かつ基板２０の外側に位置する外部接続相手（後述する電源用端子４２、他の外部接続パターン２４）と接続可能である。

ベース部３０は、３つの基板２０を載置するものである。ベース部３０は、熱伝導性を有する金属部材から形成され、平板状且つ矩形状に構成されている。ベース部３０は、熱伝導性を有することにより、基板２０に搭載された半導体チップ１０により生じる熱を効率的に放熱することができる。ベース部３０は、第３方向Ｚにおいて、一対の面部を有し、一方側の面部には３つの基板２０及びケース４０が搭載される基板搭載面Ｎ（図１参照）が設けられている。

ケース４０は、半導体チップ１０が実装された基板２０を収容する筐体である。ケース４０は、ケース本体４１と、電源用端子４２と、信号用端子４３と、中継用端子４４とを含んで構成される。

ケース本体４１は、樹脂等の絶縁性部材により形成され、３つの収容部４１１を有している。３つの収容部４１１は、基板２０の外形に合わせて矩形状に形成され、第２方向Ｙに沿って並んで配置されている。３つの収容部４１１は、それぞれが基板２０を個別に収容する。

電源用端子４２は、電源系統に接続される端子であり、ケース本体４１に設けられている。電源用端子４２は、第１端子４２１と、第２端子４２２とを含んで構成される。第１端子４２１と第２端子４２２は、ケース本体４１の１つの収容部４１１に対して１つずつ設けられている。第１端子４２１は、１つの収容部４１１における第１方向Ｘの一方側に設けられている。第２端子４２２は、１つの収容部４１１における第１方向Ｘの他方側に設けられている。第１端子４２１及び第２端子４２２は、３つの収容部４１１に対してそれぞれ設けられている。第１端子４２１及び第２端子４２２は、電源用パターン２３に接続可能であり、例えば、第１端子４２１が電源の正極及び電源用パターン２３に接続され、第２端子４２２が負荷部及び電源用パターン２３に接続される。

信号用端子４３は、制御系統に接続される端子であり、ケース本体４１に設けられている。信号用端子４３は、例えば、ケース本体４１の１つの収容部４１１に対して６つ設けられている。６つの信号用端子４３（Ｄ１１、Ｇ１１、Ｓ１１、Ｄ１２、Ｇ１２、Ｓ１２）は、３つの収容部４１１に対してそれぞれ設けられている。６つの信号用端子４３は、３つの信号用端子４３（Ｄ１１、Ｇ１１、Ｓ１１）が１つの収容部４１１の第２方向Ｙにおける一方側に設けられ、残り３つの信号用端子４３（Ｄ１２、Ｇ１２、Ｓ１２）が１つの収容部４１１の第２方向Ｙにおける他方側に設けられている。６つの信号用端子４３は、信号用パターン２２に接続可能である。

中継用端子４４は、隣り合う基板２０を互いに接続する端子である。中継用端子４４は、ケース４０に設けられ、第２方向Ｙにおいて隣り合う基板２０の間に配置されている。中継用端子４４は、例えば、中央の基板２０の外部接続パターン２４と、当該中央の基板２０の第２方向Ｙにおける一方側に位置する基板２０の外部接続パターン２４との間に配置されている。さらに、中継用端子４４は、中央の基板２０の外部接続パターン２４と、当該中央の基板２０の第２方向Ｙにおける他方側に位置する基板２０の外部接続パターン２４との間に配置されている。中継用端子４４は、外部接続パターン２４を介して隣り合う基板２０を互いに接続する。上述のように構成されるケース４０は、基板２０が載置されるベース部３０に組み付けられる。例えば、ケース４０は、当該ベース部３０に接着され固定される。そして、半導体モジュール１は、半導体チップ１０が実装された基板２０及びケース４０がベース部３０に組み付けられた状態で、基板２０上の半導体チップ１０等が樹脂で封止される。

〔第１バリエーション〕
次に、上記基本構成で説明した基板２０に半導体チップ１０を実装して単方向回路Ｐ１を構成する例について説明する。図４は、第１実施形態に係る半導体モジュール１の構成例（第１バリエーション）を示す平面図である。図５は、第１実施形態に係る半導体モジュール１の構成例（第１バリエーション）を示す回路図である。なお、図５の回路図では、図４に示す半導体モジュール１の構成例を簡略化して図示している。

図４に示す半導体モジュール１は、例えば、車両の電源系統に設けられ、当該車両の電源から負荷部に単方向（一方向）に流れる電流を通電又は遮断するものである。半導体モジュール１は、半導体チップ１０と、基板２０と、ベース部３０と、ケース４０とを備える。半導体モジュール１は、車両の電源系統において、様々な箇所に配置可能である。半導体モジュール１は、例えば、電源＋側と負荷部との間に配置された場合、電源用端子４２の第１端子４２１が車両の電源＋側に接続され、電源用端子４２の第２端子４２２が負荷部に接続される。また、半導体モジュール１は、電源－側と負荷部との間に配置された場合、電源用端子４２の第１端子４２１が負荷部に接続され、電源用端子４２の第２端子４２２が車両の電源－側に接続される。また、半導体モジュール１は、電源用端子４２の第１端子４２１がワイヤＷａを介して第１外部接続パターン２４１に接続され、電源用端子４２の第２端子４２２がワイヤＷａを介して第２外部接続パターン２４２に接続されている。さらに、半導体モジュール１は、第１外部接続パターン２４１がワイヤＷａを介して第１電源用パターン２３１に接続され、第２外部接続パターン２４２がワイヤＷａを介して第２電源用パターン２３２に接続されている。

半導体チップ（実装半導体チップ）１０は、電源用パターン２３上に３つ実装され、それぞれの半導体チップ１０が電源用パターン２３に並列に接続されている。３つの半導体チップ１０は、例えば、それぞれが第１電源用パターン２３１上に実装され、それぞれの半導体チップ１０のドレイン部Ｄが第１電源用パターン２３１に直接接続され、それぞれの半導体チップ１０のソース部ＳがワイヤＷａを介して第２電源用パターン２３２に接続されている。言い換えれば、３つの電源用パターン２３は、１つの第１電源用パターン２３１が半導体チップ１０を実装しかつ当該実装された半導体チップ１０のドレイン部Ｄと接続される電源用接続パターンであり、別の１つの第２電源用パターン２３２がワイヤＷａを介して半導体チップ１０のソース部Ｓと接続される電源用接続パターンである。そして、残り１つの第３電源用パターン２３３は、半導体チップ１０のドレイン部Ｄ、ソース部Ｓ、及び、ゲート部Ｇに接続されない電源用非接続パターンである。つまり、電源用非接続パターンである第３電源用パターン２３３には、電源から負荷部に電力を供給する際に電流が流れない。

また、３つの半導体チップ１０は、それぞれのソース部ＳがワイヤＷｂを介してソース用の信号用パターン２２１に接続され、それぞれのゲート部ＧがワイヤＷｂを介してゲート用の信号用パターン２２２に接続されている。言い換えれば、信号用パターン２２は、１つの信号用パターン２２２が半導体チップ１０のゲート部Ｇと接続される信号用接続パターンであり、別の１つの信号用パターン２２１が各半導体チップ１０のソース部Ｓと接続される信号用接続パターンである。そして、残り２つの信号用パターン２２３、２２４は、ドレイン部Ｄ、ソース部Ｓ、及び、ゲート部Ｇに接続されない信号用非接続パターンである。そして、信号用接続パターンである２つの信号用パターン２２１、２２２には、各半導体チップ１０を制御する際に制御信号が流れ、信号用非接続パターンである２つの信号用パターン２２３、２２４には、各半導体チップ１０を制御する際に制御信号が流れない。

ソース用の信号用パターン２２１は、ワイヤＷｂを介してケース４０のソース用の信号用端子Ｓ１１（Ｓ２１、Ｓ３１）に接続され、ゲート用の信号用パターン２２２は、ワイヤＷｂを介してケース４０のゲート用の信号用端子Ｇ１１（Ｇ２１、Ｇ３１）に接続されている。第１電源用パターン２３１は、ワイヤＷｂを介してケース４０のドレイン用の信号用端子Ｄ１１（Ｄ２１、Ｄ３１）に接続されている。ケース４０の各信号用端子Ｓ１１（Ｓ２１、Ｓ３１）、Ｄ１１（Ｄ２１、Ｄ３１）、Ｇ１１（Ｇ２１、Ｇ３１）は、外部の制御部（図示省略）に接続される。各半導体チップ１０は、当該制御部から出力される制御信号に応じて電源用パターン２３に単方向に流れる電流を通電又は遮断する単方向回路Ｐ１（図５参照）を構成する。例えば、各半導体チップ１０は、当該制御部によりゲート部Ｇに印加される電圧（制御信号）に応じて電源用パターン２３に単方向に流れる電流を通電又は遮断する。

なお、図４に示す半導体モジュール１は、各半導体チップ１０が実装された３つの基板２０がケース４０に収容され、同じ単方向回路Ｐ１を３つ構成している。そして、それぞれの当該基板２０は、同じ構成となっているので、その他の基板２０については詳細な説明を省略する。

〔第２バリエーション〕
次に、第２バリエーションに係る半導体モジュール１Ａについて説明する。半導体モジュール１Ａは、双方向回路Ｐ２を構成する点で第１バリエーションに係る半導体モジュール１とは異なる。図６は、第１実施形態に係る半導体モジュール１Ａの構成例（第２バリエーション）を示す平面図である。図７は、第１実施形態に係る半導体モジュール１Ａの構成例（第２バリエーション）を示す回路図である。なお、図７の回路図では、図６に示す半導体モジュール１Ａの構成例を簡略化して図示している。

図６に示す半導体モジュール１Ａは、例えば、車両の電源系統に設けられ、当該車両の電源と負荷部との間で双方向に流れる電流を通電又は遮断するものである。半導体モジュール１Ａは、半導体チップ１０Ａ、１０Ｂと、基板２０と、ベース部３０と、ケース４０とを備える。半導体モジュール１Ａは、電源用端子４２の第１端子４２１が車両の電源に接続され、電源用端子４２の第２端子４２２が負荷部に接続される。半導体モジュール１Ａは、電源用端子４２の第１端子４２１がワイヤＷａを介して第１外部接続パターン２４１に接続され、電源用端子４２の第２端子４２２がワイヤＷａを介して第２外部接続パターン２４２に接続されている。半導体モジュール１Ａは、第１外部接続パターン２４１がワイヤＷａを介して第１電源用パターン２３１に接続され、第２外部接続パターン２４２がワイヤＷａを介して第３電源用パターン２３３に接続されている。

実装半導体チップとしての半導体チップ１０Ａ、１０Ｂは、電源用パターン２３上に６つ実装され、そのうち３つの半導体チップ１０Ａが電源用パターン２３に並列に接続され、残り３つの半導体チップ１０Ｂが別の電源用パターン２３に並列に接続されている。３つの半導体チップ１０Ａは、例えば、それぞれが第１電源用パターン２３１上に実装され、それぞれの半導体チップ１０Ａのドレイン部Ｄが第１電源用パターン２３１に直接接続され、それぞれの半導体チップ１０Ａのソース部ＳがワイヤＷａを介して第２電源用パターン２３２に接続されている。また、残り３つの半導体チップ１０Ｂは、それぞれが第３電源用パターン２３３上に実装され、それぞれの半導体チップ１０Ｂのドレイン部Ｄが第３電源用パターン２３３に直接接続され、それぞれの半導体チップ１０Ｂのソース部ＳがワイヤＷａを介して第２電源用パターン２３２に接続されている。言い換えれば、３つの電源用パターン２３は、２つの第１、第３電源用パターン２３１、２３３が半導体チップ１０Ａ、１０Ｂを実装しかつそれぞれが当該実装された半導体チップ１０Ａ、１０Ｂのドレイン部Ｄと接続され、残り１つの第２電源用パターン２３２がワイヤＷａを介して半導体チップ１０Ａ、１０Ｂのソース部Ｓと接続されている。そして、３つの電源用パターン２３は、半導体チップ１０のドレイン部Ｄ、ソース部Ｓ、及び、ゲート部Ｇに接続されない電源用非接続パターンを含まず、全ての電源用パターン２３が半導体チップ１０のドレイン部Ｄ、ソース部Ｓ、及び、ゲート部Ｇの少なくとも１つに接続される電源用接続パターンである。

３つの半導体チップ１０Ａは、それぞれのソース部ＳがワイヤＷｂを介してソース用の信号用パターン２２１に接続され、それぞれのゲート部ＧがワイヤＷｂを介してゲート用の信号用パターン２２２に接続されている。また、残り３つの半導体チップ１０Ｂは、それぞれのソース部ＳがワイヤＷｂを介してソース用の信号用パターン２２４に接続され、それぞれのゲート部ＧがワイヤＷｂを介してゲート用の信号用パターン２２３に接続されている。言い換えれば、信号用パターン２２は、２つの信号用パターン２２２、２２３が半導体チップ１０Ａ、１０Ｂのゲート部Ｇのいずれかと接続され、残り２つの信号用パターン２２１、２２４が半導体チップ１０Ａ、１０Ｂのソース部Ｓのいずれかと接続されている。そして、４つの信号用パターン２２は、ドレイン部Ｄ、ソース部Ｓ、及び、ゲート部Ｇに接続されない信号用非接続パターンを含まず、全ての信号用パターン２２がドレイン部Ｄ、ソース部Ｓ、及び、ゲート部Ｇのいずれかに接続される信号用接続パターンである。

ソース用の信号用パターン２２１は、ワイヤＷｂを介してケース４０のソース用の信号用端子Ｓ１１（Ｓ２１、Ｓ３１）に接続され、ゲート用の信号用パターン２２２は、ワイヤＷｂを介してケース４０のゲート用の信号用端子Ｇ１１（Ｇ２１、Ｇ３１）に接続されている。また、ソース用の信号用パターン２２４は、ワイヤＷｂを介してケース４０のソース用の信号用端子Ｓ１２（Ｓ２２、Ｓ３２）に接続され、ゲート用の信号用パターン２２３は、ワイヤＷｂを介してケース４０のゲート用の信号用端子Ｇ１２（Ｇ２２、Ｇ３２）に接続されている。

第１電源用パターン２３１は、ワイヤＷｂを介してケース４０のドレイン用の信号用端子Ｄ１１（Ｄ２１、Ｄ３１）に接続されている。また、第３電源用パターン２３３は、ワイヤＷｂを介してケース４０のドレイン用の信号用端子Ｄ１２（Ｄ２２、Ｄ３２）に接続されている。ケース４０の各信号用端子Ｓ１１、Ｓ１２（Ｓ２１、Ｓ２２、Ｓ３１、Ｓ３２）、Ｄ１１、Ｄ１２（Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２）、Ｇ１１、Ｇ１２（Ｇ２１、Ｇ２２、Ｇ３１、Ｇ３２）は、外部の制御部（図示省略）に接続される。各半導体チップ１０Ａ、１０Ｂは、当該制御部から出力される制御信号に応じて電源用パターン２３に双方向に流れる電流を通電又は遮断する双方向回路Ｐ２（図７参照）を構成する。例えば、各半導体チップ１０Ａ、１０Ｂは、当該制御部によりゲート部Ｇに印加される電圧（制御信号）に応じて電源用パターン２３に双方向に流れる電流を通電又は遮断する。

なお、図６に示す半導体モジュール１Ａは、各半導体チップ１０Ａ、１０Ｂが実装された３つの基板２０がケース４０に収容され、同じ双方向回路Ｐ２を３つ構成している。そして、それぞれの当該基板２０は、同じ構成となっているので、その他の基板２０については詳細な説明を省略する。

〔第３バリエーション〕
次に、第３バリエーションに係る半導体モジュール１Ｂについて説明する。半導体モジュール１Ｂは、３相のインバータ回路Ｐ３を構成する点で第１、第２バリエーションに係る半導体モジュール１、１Ａとは異なる。図８は、第１実施形態に係る半導体モジュール１Ｂの構成例（第３バリエーション）を示す平面図である。図９は、第１実施形態に係る半導体モジュール１Ｂの構成例（第３バリエーション）を示す回路図である。

図８に示す半導体モジュール１Ｂは、例えば、車両の電源系統に設けられ、当該車両の電源から供給される直流電力を交流電力に変換するものである。半導体モジュール１Ｂは、複数の半導体チップ１０Ｃ、１０Ｄと、３つの基板２０と、ベース部３０と、ケース４０とを備える。半導体モジュール１Ｂは、半導体チップ１０Ｃ、１０Ｄが実装された３つの基板２０は、第２方向Ｙに沿って並んで配置されている。半導体モジュール１Ｂは、ケース４０の電源用端子４２において、第１端子４２１が車両の電源の正極（＋Ｂ）に接続され、第２端子４２２、第３端子４２３、第４端子４２４が負荷部の入力端子に接続され、第５端子４２５がグランドＧＮＤに接続される。半導体モジュール１Ｂは、第１端子４２１が第１電源用パターン２３１に接続され、第２端子４２２が第３電源用パターン２３３に接続されている。半導体モジュール１Ｂは、第１電源用パターン２３１が第２外部接続パターン２４２に接続され、第２電源用パターン２３２が第１外部接続パターン２４１に接続されている。半導体モジュール１Ｂは、隣り合う基板２０が、外部接続パターン２４を介して互いに接続されている。つまり、半導体モジュール１Ｂは、第１外部接続パターン２４１が中継用端子４４を介して隣の基板２０の第１外部接続パターン２４１に接続され、第２外部接続パターン２４２が中継用端子４４を介して隣の基板２０の第２外部接続パターン２４２に接続されている。

半導体チップ１０Ｃ、１０Ｄは、１つ目の基板２０（第２方向Ｙの一方側の基板２０）において、電源用パターン２３上に６つ実装され、そのうち３つの半導体チップ１０Ｃが電源用パターン２３に並列に接続され、残り３つの半導体チップ１０Ｄが別の電源用パターン２３に並列に接続されている。３つの半導体チップ１０Ｃは、例えば、それぞれが第１電源用パターン２３１上に実装され、それぞれの半導体チップ１０Ｃのドレイン部Ｄが第１電源用パターン２３１に直接接続され、それぞれの半導体チップ１０Ｃのソース部ＳがワイヤＷａを介して第３電源用パターン２３３に接続されている。また、残り３つの半導体チップ１０Ｄは、それぞれが第３電源用パターン２３３上に実装され、それぞれの半導体チップ１０Ｄのドレイン部Ｄが第３電源用パターン２３３に直接接続され、それぞれの半導体チップ１０Ｄのソース部ＳがワイヤＷａを介して第２電源用パターン２３２に接続されている。言い換えれば、３つの電源用パターン２３は、２つの第１、第３電源用パターン２３１、２３３が半導体チップ１０Ｃ、１０Ｄを実装しかつそれぞれが当該実装された半導体チップ１０Ｃ、１０Ｄのドレイン部Ｄと接続され、残り１つの第２電源用パターン２３２が１つの第３電源用パターン２３３に実装された半導体チップ１０Ｄのソース部Ｓと接続されている。そして、３つの電源用パターン２３は、ドレイン部Ｄと接続された２つの第１、第３電源用パターン２３１、２３３のうち１つの第３電源用パターン２３３が別の１つの第１電源用パターン２３１に実装された半導体チップ１０Ｃのソース部Ｓと接続されている。

３つの半導体チップ１０Ｃは、それぞれのソース部ＳがワイヤＷｂを介してソース用の信号用パターン２２１に接続され、それぞれのゲート部ＧがワイヤＷｂを介してゲート用の信号用パターン２２２に接続されている。また、残り３つの半導体チップ１０Ｄは、それぞれのソース部ＳがワイヤＷｂを介してソース用の信号用パターン２２４に接続され、それぞれのゲート部ＧがワイヤＷｂを介してゲート用の信号用パターン２２３に接続されている。言い換えれば、信号用パターン２２は、２つの信号用パターン２２２、２２３が半導体チップ１０のゲート部Ｇと接続され、残り２つの信号用パターン２２１、２２４が半導体チップ１０のソース部Ｓと接続されている。

ソース用の信号用パターン２２１は、ワイヤＷｂを介してケース４０のソース用の信号用端子Ｓ１１に接続され、ゲート用の信号用パターン２２２は、ワイヤＷｂを介してケース４０のゲート用の信号用端子Ｇ１１に接続されている。また、ソース用の信号用パターン２２４は、ワイヤＷｂを介してケース４０のソース用の信号用端子Ｓ１２に接続され、ゲート用の信号用パターン２２３は、ワイヤＷｂを介してケース４０のゲート用の信号用端子Ｇ１２に接続されている。

第１電源用パターン２３１は、ワイヤＷｂを介してケース４０のドレイン用の信号用端子Ｄ１１に接続されている。また、第３電源用パターン２３３は、ワイヤＷｂを介してケース４０のドレイン用の信号用端子Ｄ１２に接続されている。ケース４０の各信号用端子Ｓ１１、Ｓ１２、Ｄ１１、Ｄ１２、Ｇ１１、Ｇ１２は、外部の制御部（図示省略）に接続される。

上述の１つ目の基板２０とは別の基板２０についても、上記基板２０と同様に構成されている。すなわち、２つ目の基板２０（第２方向Ｙの中央の基板２０）において、半導体チップ１０Ｃ、１０Ｄは、電源用パターン２３上に６つ実装され、そのうち３つの半導体チップ１０Ｃが電源用パターン２３に並列に接続され、残り３つの半導体チップ１０Ｄが別の電源用パターン２３に並列に接続されている。半導体チップ１０Ｃ、１０Ｄの接続関係は、上述した１つ目の基板２０における接続関係と同じであるため、詳細な説明を省略する。

ソース用の信号用パターン２２１は、ワイヤＷｂを介してケース４０のソース用の信号用端子Ｓ２１に接続され、ゲート用の信号用パターン２２２は、ワイヤＷｂを介してケース４０のゲート用の信号用端子Ｇ２１に接続されている。また、ソース用の信号用パターン２２４は、ワイヤＷｂを介してケース４０のソース用の信号用端子Ｓ２２に接続され、ゲート用の信号用パターン２２３は、ワイヤＷｂを介してケース４０のゲート用の信号用端子Ｇ２２に接続されている。

第１電源用パターン２３１は、ワイヤＷｂを介してケース４０のドレイン用の信号用端子Ｄ２１に接続されている。また、第３電源用パターン２３３は、ワイヤＷｂを介してケース４０のドレイン用の信号用端子Ｄ２２に接続されている。ケース４０の各信号用端子Ｓ２１、Ｓ２２、Ｄ２１、Ｄ２２、Ｇ２１、Ｇ２２は、外部の制御部（図示省略）に接続される。

上述の１つ目、２つ目の基板２０とは別の３つ目の基板２０についても、１つ目、２つ目の基板２０と同様に構成されている。すなわち、３つ目の基板２０（第２方向Ｙの他方側の基板２０）において、半導体チップ１０Ｃ、１０Ｄは、電源用パターン２３上に６つ実装され、そのうち３つの半導体チップ１０Ｃが電源用パターン２３に並列に接続され、残り３つの半導体チップ１０Ｄが別の電源用パターン２３に並列に接続されている。半導体チップ１０Ｃ、１０Ｄの接続関係は、上述した１つ目の基板２０における接続関係と同じであるため、詳細な説明を省略する。

ソース用の信号用パターン２２１は、ワイヤＷｂを介してケース４０のソース用の信号用端子Ｓ３１に接続され、ゲート用の信号用パターン２２２は、ワイヤＷｂを介してケース４０のゲート用の信号用端子Ｇ３１に接続されている。また、ソース用の信号用パターン２２４は、ワイヤＷｂを介してケース４０のソース用の信号用端子Ｓ３２に接続され、ゲート用の信号用パターン２２３は、ワイヤＷｂを介してケース４０のゲート用の信号用端子Ｇ３２に接続されている。

第１電源用パターン２３１は、ワイヤＷｂを介してケース４０のドレイン用の信号用端子Ｄ３１に接続されている。また、第３電源用パターン２３３は、ワイヤＷｂを介してケース４０のドレイン用の信号用端子Ｄ３２に接続されている。ケース４０の各信号用端子Ｓ３１、Ｓ３２、Ｄ３１、Ｄ３２、Ｇ３１、Ｇ３２は、外部の制御部（図示省略）に接続される。各半導体チップ１０Ｃ、１０Ｄは、当該制御部から出力される制御信号に応じて直流電力を交流電力に変換するインバータ回路Ｐ３を構成する（図９参照）を構成する。例えば、各半導体チップ１０Ｃ、１０Ｄは、当該制御部によりゲート部Ｇに印加される電圧（制御信号）に応じて直流電力を交流電力に変換する。

以上のように、第１実施形態に係る半導体モジュール１は、半導体チップ１０と、基板２０とを備える。半導体チップ１０は、対向する一対の面の一方にドレイン部Ｄが設けられ、他方の面にソース部Ｓ及びゲート部Ｇが設けられている。基板２０は、半導体チップ１０を実装可能であり、基材２１、基材２１に設けられ電源電力を伝送可能である３つの電源用パターン２３、及び、基材２１に設けられ制御信号を伝送可能である少なくとも２つの信号用パターン２２を含む。３つの電源用パターン２３と２つの信号用パターン２２とは、第１方向Ｘに沿って互いに平行に延在している。３つの電源用パターン２３は、２つの電源用パターン２３が半導体チップ１０を実装可能かつ当該実装された半導体チップ１０のドレイン部Ｄと接続可能であり、残り１つの電源用パターン２３が半導体チップ１０のソース部Ｓと接続可能である。２つの信号用パターン２２は、半導体チップ１０のゲート部Ｇと接続可能である。

この構成により、半導体モジュール１は、電源用パターン２３に実装される半導体チップ１０の組み合わせを変更することにより、同じ基板２０を用いて複数種類の回路を実現することができる。そして、半導体モジュール１は、３つの電源用パターン２３から構成されるので、回路の種類によっては使用しない電源用パターン２３の増加を抑制した上で、様々な種類の回路を実現することができる。つまり、半導体モジュール１は、回路の汎用性を確保した上で、電源用パターン２３の無駄を省くことができる。また、半導体モジュール１は、３つの電源用パターン２３及び２つの信号用パターン２２が、第１方向Ｘに沿って互いに平行に延在しているので、半導体チップ１０との接続性を向上することができる。この結果、半導体モジュール１は、基板２０（部品）を適正に共通化することができる。そして、半導体モジュール１は、当該半導体モジュール１を製造する際に、実現する回路の種類に応じて配線パターンが異なる複数の基板を用意する必要がなく、製造効率の低下を抑制できる。また、半導体モジュール１は、基板２０の共通化により、設計工数の削減や部品管理コストの削減を実現することができる。半導体モジュール１は、基板２０の共通化によりケース４０も共通化することができるので、ケース４０の信号用端子４３の配置を同じ配置とすることができる。これにより、半導体モジュール１は、信号用端子４３を介して半導体モジュール１を制御する制御部の基板を共通化することができる。

上記半導体モジュール１において、３つの電源用パターン２３は、第１方向Ｘと直交する第２方向Ｙに沿って、半導体チップ１０を実装可能な２つの電源用パターン２３の間に、ソース部Ｓと接続可能な１つの電源用パターン２３が配置される。信号用パターン２２は、４つ設けられ、２つの信号用パターン２２がゲート部Ｇと接続可能であり、残りの２つの信号用パターン２２がソース部Ｓと接続可能である。そして、４つの信号用パターン２２は、ゲート部Ｇと接続可能な２つの信号用パターン２２が、第２方向Ｙに沿って３つの電源用パターン２３を挟んで一対で配置され、かつ、ソース部Ｓと接続可能な２つの信号用パターン２２が、第２方向Ｙに沿って３つの電源用パターン２３を挟んで一対で配置される。半導体チップ１０を実装可能な２つの電源用パターン２３は、ドレイン部Ｄに対する信号用パターンとしても兼用可能である。

この構成により、半導体モジュール１は、第２電源用パターン２３２を第１、第３電源用パターン２３１、２３３のソース用の電源用接続パターンとして兼用することができる。さらに、半導体モジュール１は、第２電源用パターン２３２が第１電源用パターン２３１と第３電源用パターン２３３との間に位置するので、電源用パターン２３を跨ぐことなく、第１、第３電源用パターン２３１、２３３と第２電源用パターン２３２とを接続することができる。これにより、半導体モジュール１は、第１、第３電源用パターン２３１、２３３と第２電源用パターン２３２とを接続するワイヤＷａを相対的に短くすることができる。半導体モジュール１は、４つの信号用パターン２２が３つの電源用パターン２３の外側に配置されるので、４つの信号用パターン２２が３つの電源用パターン２３の内側に配置される場合と比較して、４つの信号用パターン２２に接続されるワイヤＷｂの長さを短くすることができる。これにより、半導体モジュール１は、ワイヤＷｂのインダクタ成分を小さくすることができ、半導体チップ１０を駆動する周波数を相対的に高くすることができる。また、半導体モジュール１は、４つの信号用パターン２２に接続されるワイヤＷｂが、３つの電源用パターン２３と短絡することを抑制できる。さらに、半導体モジュール１は４つの信号用パターン２２に接続されるワイヤＷｂにより、３つの電源用パターン２３に接続されるワイヤＷａの配策スペースが減少することを抑制できる。

上記半導体モジュール１において、３つの電源用パターン２３のいずれか１つと接続可能かつ基板２０の外側に位置する外部接続相手（電源用端子４２、隣りの外部接続パターン２４）と接続可能であり、第１方向Ｘと直交する第２方向Ｙに沿って延在し、第１方向Ｘに沿って少なくとも３つの電源用パターン２３を挟んで一対で設けられる外部接続パターン２４をさらに備える。この構成により、半導体モジュール１は、例えば、外部接続パターン２４を介して、隣り合う基板２０を接続することができるので、拡張性を向上することができる。

上記半導体モジュール１において、基板２０が載置されるベース部３０と、基板２０が載置されたベース部３０に組み付けられるケース４０とをさらに備える。ケース４０は、ケース本体４１と、ケース本体４１に設けられ電源用パターン２３に接続可能な電源用端子４２と、ケース本体４１に設けられ信号用パターン２２に接続可能な信号用端子４３とを含んで構成される。この構成により、半導体モジュール１は、ケース４０の電源用端子４２を介して基板２０を電源及び負荷部に接続することができると共に、ケース４０の信号用端子４３を介して基板２０を制御部に接続することができるので、接続性を向上させることができる。

上記半導体モジュール１において、３つの電源用パターン２３は、１つの電源用パターン２３が半導体チップ１０を実装しかつ当該実装された半導体チップ１０のドレイン部Ｄと接続される電源用接続パターンであり、別の１つの電源用パターン２３が半導体チップ１０のソース部Ｓと接続される電源用接続パターンであり、残り１つの電源用パターン２３がドレイン部Ｄ、ソース部Ｓ、及び、ゲート部Ｇに接続されない電源用非接続パターンである。信号用パターン２２は、４つ設けられ、１つの信号用パターン２２が半導体チップ１０のゲート部Ｇと接続される信号用接続パターンであり、別の１つの信号用パターン２２が半導体チップ１０のソース部Ｓと接続される信号用接続パターンであり、残り２つの信号用パターン２２がドレイン部Ｄ、ソース部Ｓ、及び、ゲート部Ｇと接続されない電源用非接続パターンである。そして、半導体チップ１０は、当該電源用パターン２３に単方向に流れる電流を通電又は遮断する単方向回路Ｐ１を構成する。このように、半導体モジュール１は、基板２０に実装される半導体チップ１０の配置に応じてバリエーションの１つとして単方向回路Ｐ１を構成することができる。

上記半導体モジュール１Ａにおいて、３つの電源用パターン２３は、２つの電源用パターン２３が半導体チップ１０を実装しかつそれぞれが当該実装された半導体チップ１０のドレイン部Ｄと接続され、残り１つの電源用パターン２３が半導体チップ１０のソース部Ｓと接続される。信号用パターン２２は、４つ設けられ、２つの信号用パターン２２が半導体チップ１０のいずれかのゲート部Ｇと接続され、残り２つの信号用パターン２２が半導体チップ１０のいずれかのソース部Ｓと接続される。そして、半導体チップ１０は、当該電源用パターン２３に双方向に流れる電流を通電又は遮断する双方向回路Ｐ２を構成する。このように、半導体モジュール１Ａは、基板２０に実装される半導体チップ１０の配置に応じてバリエーションの１つとして双方向回路Ｐ２を構成することができる。

上記半導体モジュール１Ｂにおいて、３つの電源用パターン２３のいずれか１つと接続可能かつ基板２０の外側に位置する外部接続パターン２４と接続可能であり、第１方向Ｘと直交する第２方向Ｙに沿って延在し、第１方向Ｘに沿って少なくとも３つの電源用パターン２３を挟んで一対で設けられる外部接続パターン２４をさらに備える。半導体チップ１０が実装された基板２０は、３つ設けられ、それぞれが第１方向Ｘと直交する第２方向Ｙに沿って並んで配置される。隣り合う基板２０は、外部接続パターン２４を介して互いに接続される。それぞれの基板２０において、３つの電源用パターン２３は、２つの電源用パターン２３が半導体チップ１０を実装しかつそれぞれが当該実装された半導体チップ１０のドレイン部Ｄと接続され、残り１つの電源用パターン２３が１つの電源用パターン２３に実装された半導体チップ１０のソース部Ｓと接続され、ドレイン部Ｄと接続された２つの電源用パターン２３のうち一方の電源用パターン２３が他方の電源用パターン２３に実装された半導体チップ１０のソース部Ｓと接続される。信号用パターン２２は、４つ設けられ、２つの信号用パターン２２が半導体チップ１０のいずれかのゲート部Ｇと接続され、残り２つの信号用パターン２２が半導体チップ１０のいずれかのソース部Ｓと接続される。そして、半導体チップ１０は、直流電力を交流電力に変換するインバータ回路Ｐ３を構成する。このように、半導体モジュール１Ｂは、基板２０に実装される半導体チップ１０の配置に応じてバリエーションの１つとしてインバータ回路Ｐ３を構成することができる。

〔第１実施形態の変形例〕
次に、実施形態の変形例について説明する。なお、変形例では、実施形態と同等の構成要素には同じ符号を付し、その詳細な説明を省略する。図１０は、第１実施形態の変形例に係る半導体モジュール１Ｃの構成例を示す平面図である。図１１は、第１実施形態の変形例に係る半導体モジュール１Ｃの構成例を示す回路図である。半導体モジュール１Ｃは、外部接続パターン２４Ａが基板２０Ａに設けられるのではなく、ケース４０Ａに設けられる点で第１実施形態の半導体モジュール１とは異なる。

半導体モジュール１Ｃは、半導体チップ１０と、基板２０Ａと、ベース部３０と、ケース４０Ａとを備える。

基板２０Ａは、基材２１と、信号用パターン２２（２２１～２２４）と、電源用パターン２３（２３１～２３３）とを含んで構成され、外部接続パターン２４Ａを含んでいない。

ケース４０Ａは、ケース本体４１と、電源用端子４２（４２１、４２２）と、信号用端子４３（Ｄ１１、Ｓ１１、Ｇ１１、Ｄ１２、Ｓ１２、Ｇ１２等）と、外部接続パターン２４Ａとを含んで構成される。外部接続パターン２４Ａは、それぞれの基板２０Ａにおいて、ケース本体４１に２つ設けられ、線状に形成されている。２つの外部接続パターン２４Ａ（２４１Ａ、２４２Ａ）は、直線状に形成され、第２方向Ｙに沿って互いに平行に延在している。２つの外部接続パターン２４１Ａ、２４２Ａは、それぞれが同じ太さに形成されており、つまり第１方向Ｘの幅長が同じ長さに形成されている。２つの外部接続パターン２４１Ａ、２４２Ａは、それぞれの第２方向Ｙの長さが同じ長さに形成され、第１方向Ｘに沿って少なくとも３つの電源用パターン２３（２３１～２３３）を挟んで一対で設けられている。典型的には、２つの外部接続パターン２４１Ａ、２４２Ａは、第１方向Ｘに沿って３つの電源用パターン２３（２３１～２３３）及び４つの信号用パターン２２（２２１～２２４）を挟んで一対で設けられる。２つの外部接続パターン２４１Ａ、２４２Ａは、第２方向Ｙにおける一方側のそれぞれの端部の位置が揃っており、第２方向Ｙにおける他方側のそれぞれの端部の位置も揃っている。２つの外部接続パターン２４１Ａ、２４２Ａは、３つの電源用パターン２３のいずれか１つと接続可能かつ基板２０Ａの外側に位置する外部接続相手（電源用端子４２（４２１、４２２）、他の外部接続パターン２４Ａ）と接続可能である。このように、半導体モジュール１Ｃは、それぞれの基板２０Ａにおいて、２つの外部接続パターン２４１Ａ、２４２Ａをケース４０Ａに設ける構成であってもよい。なお、図１０及び図１１では、半導体モジュール１Ｃは、上述した単方向回路Ｐ１を構成する例を図示している。

〔第２実施形態〕
次に、第２実施形態に係る半導体モジュール１Ｄについて説明する。図１２は、第２実施形態に係る半導体モジュール１Ｄの基本構成例を示す分解斜視図である。半導体モジュール１Ｄは、基板２０Ｂを１つ有する点で第１実施形態に係る半導体モジュール１とは異なる。

半導体モジュール１Ｄの基本構成は、図１２に示すように、半導体チップ１０と、基板２０Ｂと、ベース部３０Ａと、ケース４０Ｂとを備える。そして、半導体モジュール１Ｄは、この基本構成に対して半導体チップ１０が実装されることで、半導体チップ１０の構成に応じた各種半導体回路を構成する。

基板２０Ｂは、基材２１と、信号用パターン２２と、電源用パターン２３とを含んで構成され、外部接続パターン２４を含んでいない。

ベース部３０Ａは、１つの基板２０Ｂを載置するものである。ベース部３０Ａは、熱伝導性を有する金属部材から形成され、平板状且つ矩形状に構成されている。ベース部３０Ａは、第３方向Ｚにおいて、一対の面部を有し、一方側の面部には１つの基板２０Ｂ及びケース４０Ａが搭載される基板搭載面Ｎが設けられている。

ケース４０Ａは、半導体チップ１０が実装された基板２０Ｂを収容する筐体である。ケース４０Ａは、ケース本体４１Ａと、電源用端子４２と、信号用端子４３とを含んで構成され、中継用端子４４を含んでいない。

ケース本体４１Ａは、樹脂等の絶縁性部材により形成され、１つの収容部４１１を有している。１つの収容部４１１は、基板２０Ｂの外形に合わせて矩形状に形成されている。

電源用端子４２は、ケース本体４１Ａに設けられ、第１端子４２１と、第２端子４２２を含んで構成される。第１端子４２１は、１つの収容部４１１における第１方向Ｘの一方側に設けられている。第２端子４２２は、第２端子４２２は、１つの収容部４１１における第１方向Ｘの他方側に設けられている。

信号用端子４３は、ケース本体４１Ａに設けられ、ソース用の信号用端子Ｓ１１、Ｓ１２と、ドレイン用の信号用端子Ｄ１１、Ｄ１２と、ゲート用の信号用端子Ｇ１１、Ｇ１２とを含んで構成される。ソース用の信号用端子Ｓ１１、ドレイン用の信号用端子Ｄ１１、及び、ゲート用の信号用端子Ｇ１１は、１つの収容部４１１の第２方向Ｙにおける一方側に設けられている。また、ソース用の信号用端子Ｓ１２、ドレイン用の信号用端子Ｄ１２、及び、ゲート用の信号用端子Ｇ１２は、１つの収容部４１１の第２方向Ｙにおける他方側に設けられている。

半導体モジュール１Ｄは、外部接続パターン２４及び中継用端子４４を含まない点で、半導体モジュール１よりも構成を簡略化することができる。

〔第２実施形態の第１バリエーション〕
次に、上記基本構成で説明した基板２０Ｂに半導体チップ１０を実装してケース４０Ａに収容し、１つの単方向回路Ｐ１を構成する例について説明する。図１３は、第２実施形態に係る半導体モジュール１Ｄの構成例（第１バリエーション）を示す平面図である。図１４は、第２実施形態に係る半導体モジュール１Ｄの構成例（第１バリエーション）を示す回路図である。なお、図１４の回路図では、図１３に示す半導体モジュール１Ｄの構成例を簡略化して図示している。

図１３に示す半導体モジュール１Ｄは、例えば、車両の電源系統に設けられ、当該車両の電源から負荷部に単方向（一方向）に流れる電流を通電又は遮断するものである。半導体モジュール１Ｄは、車両の電源系統において、様々な箇所に配置可能である。半導体モジュール１Ｄは、例えば、電源＋側と負荷部との間に配置された場合、電源用端子４２の第１端子４２１が車両の電源＋側に接続され、電源用端子４２の第２端子４２２が負荷部に接続される。また、半導体モジュール１Ｄは、電源－側と負荷部との間に配置された場合、電源用端子４２の第１端子４２１が負荷部に接続され、電源用端子４２の第２端子４２２が車両の電源－側に接続される。また、半導体モジュール１Ｄは、電源用端子４２の第１端子４２１がワイヤＷａを介して第１電源用パターン２３１に接続され、電源用端子４２の第２端子４２２がワイヤＷａを介して第２電源用パターン２３２に接続されている。なお、３つの半導体チップ１０や信号用パターン２２の接続関係は、図４に示した半導体モジュール１と同等であるため、その説明を省略する。このように、半導体モジュール１Ｄは、１つの単方向回路Ｐ１を構成するようにしてもよい。

〔第２実施形態の第２バリエーション〕
次に、第２実施形態の第２バリエーションに係る半導体モジュール１Ｅについて説明する。半導体モジュール１Ｅは、双方向回路Ｐ２を構成する点で第２実施形態の第１バリエーションに係る半導体モジュール１Ｄとは異なる。図１５は、第２実施形態に係る半導体モジュール１Ｅの構成例（第２バリエーション）を示す平面図である。図１６は、第２実施形態に係る半導体モジュール１Ｅの構成例（第２バリエーション）を示す回路図である。なお、図１６の回路図では、図１５に示す半導体モジュール１Ｅの構成例を簡略化して図示している。

図１５に示す半導体モジュール１Ｅは、例えば、車両の電源系統に設けられ、当該車両の電源から負荷部に双方向に流れる電流を通電又は遮断するものである。半導体モジュール１Ｅは、例えば、電源用端子４２の第１端子４２１が車両の電源に接続され、電源用端子４２の第２端子４２２が負荷部に接続される。半導体モジュール１Ｅは、双方向回路のため、電源用端子４２の第１端子４２１が負荷部に接続され、電源用端子４２の第２端子４２２が車両の電源に接続されてもよい。また、半導体モジュール１Ｅは、電源用端子４２の第１端子４２１がワイヤＷａを介して第１電源用パターン２３１に接続され、電源用端子４２の第２端子４２２がワイヤＷａを介して第３電源用パターン２３３に接続されている。なお、６つの半導体チップ１０や信号用パターン２２の接続関係は、図６に示した半導体モジュール１Ａと同等であるため、その説明を省略する。このように、半導体モジュール１Ｅは、１つの双方向回路Ｐ２を構成するようにしてもよい。

なお、上記説明では、３つの電源用パターン２３は、半導体チップ１０を実装可能な２つの電源用パターン２３が、第２方向Ｙに沿ってそれぞれ両側に配置され、ソース部Ｓと接続可能な１つの電源用パターン２３が第２方向Ｙに沿って中央に配置される例について説明したが、これに限定されない。例えば、３つの電源用パターン２３は、半導体チップ１０を実装可能な２つの電源用パターン２３が、第２方向Ｙに沿って一方側に配置され、ソース部Ｓと接続可能な１つの電源用パターン２３が第２方向Ｙに沿って他方側に配置されてもよい。

信号用パターン２２は、４つ設けられる例について説明したが、これに限定されず、少なくとも２つ設ければよい。信号用パターン２２が２つの場合、各信号用パターン２２は、ゲート部Ｇと接続可能である。

４つの信号用パターン２２は、２つの信号用パターン２２と残りの２つの信号用パターン２２とが、第２方向Ｙに沿って３つの電源用パターン２３を挟んで一対で配置される例について説明したが、これに限定されない。例えば、４つの信号用パターン２２は、第２方向Ｙに沿って３つの電源用パターン２３の間に設けられてもよい。

４つの信号用パターン２２（２２１～２２４）は、第２方向Ｙにおいて、内側（３つの電源用パターン２３側）の２つの信号用パターン２２２、２２３が半導体チップ１０のゲート部Ｇと接続可能であり、外側（３つの電源用パターン２３とは反対側）の２つの信号用パターン２２１、２２４が半導体チップ１０のソース部Ｓと接続可能である例について説明したが、これに限定されない。例えば、４つの信号用パターン２２（２２１～２２４）は、第２方向Ｙにおいて、内側（３つの電源用パターン２３側）の２つの信号用パターン２２２、２２３が半導体チップ１０のソース部Ｓと接続可能であり、外側（３つの電源用パターン２３とは反対側）の２つの信号用パターン２２１、２２４が半導体チップ１０のゲート部Ｇと接続可能であってもよい。

半導体チップ１０は、Ｎチャネル型のＭＯＳＦＥＴである例について説明したが、これに限定されず、例えば、Ｐチャネル型のＭＯＳＦＥＴであってもよい。

４つの信号用パターン２２は、それぞれの第１方向Ｘの長さが全て同じ長さに形成され、同じ太さに形成される例について説明したが、これに限定されず、それぞれが異なる長さや太さであってもよい。

３つの電源用パターン２３は、それぞれの第１方向Ｘの長さが全て同じ長さに形成され、同じ太さに形成される例について説明したが、これに限定されず、それぞれが異なる長さや太さであってもよい。

４つの信号用パターン２２は、３つの電源用パターン２３と同じ長さに形成される例について説明したが、これに限定されず、３つの電源用パターン２３とは異なる長さであってもよい。４つの信号用パターン２２は、例えば、３つの電源用パターン２３よりも短くてもよいし、３つの電源用パターン２３よりも長くてもよい。

ベース部３０は、平板状且つ矩形状に構成される例について説明したが、これに限定されず、例えば、放熱フィンを設けて放熱性を高めるように構成してもよい。

〔参考例〕
３つの電源用パターン２３は、直線状に形成される例について説明したが、参考例として、Ｌ字形状としてもよい。

１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ 半導体モジュール
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ 半導体チップ
２０ 基板
２１ 基材
２３ 電源用パターン
２３１ 第１電源用パターン
２３２ 第２電源用パターン
２３３ 第３電源用パターン
２２、２２１、２２２、２２３、２２４ 信号用パターン
２４、２４Ａ 外部接続パターン（外部接続相手）
３０ ベース部
４０、４０Ａ、４０Ｂ ケース
４１ ケース本体
４２ 電源用端子（外部接続相手）
４３ 信号用端子
Ｄ ドレイン部
Ｓ ソース部
Ｇ ゲート部
Ｐ１ 単方向回路
Ｐ２ 双方向回路
Ｐ３ インバータ回路
Ｘ 第１方向
Ｙ 第２方向

Claims (7)

1. 基材と、
   前記基材に設けられ電源電力を伝送可能である３つの電源用パターンと、
   前記基材に設けられ制御信号を伝送可能である少なくとも２つの信号用パターンと、を備え、
   前記３つの電源用パターンと前記２つの信号用パターンとは、第１方向に沿って互いに平行に延在し、
   前記３つの電源用パターンは、２つの前記電源用パターンが、対向する一対の面の一方にドレイン部が設けられ他方の面にソース部及びゲート部が設けられた半導体チップを実装可能かつ当該実装される実装半導体チップの前記ドレイン部と接続可能であり、残り１つの前記電源用パターンが前記実装半導体チップの前記ソース部と接続可能であり、
   前記２つの信号用パターンは、前記実装半導体チップの前記ゲート部と接続可能であり、
   前記３つの電源用パターンは、前記第１方向と直交する第２方向に沿って、前記半導体チップを実装可能な前記２つの電源用パターンの間に、前記ソース部と接続可能な前記１つの電源用パターンが配置され、
   前記信号用パターンは、４つ設けられ、２つの前記信号用パターンが前記ゲート部と接続可能であり、残りの２つの前記信号用パターンが前記ソース部と接続可能であり、前記ゲート部と接続可能な前記２つの信号用パターンが、前記第２方向に沿って前記３つの電源用パターンを挟んで一対で配置され、かつ、前記ソース部と接続可能な前記２つの信号用パターンが、前記第２方向に沿って前記３つの電源用パターンを挟んで一対で配置され、
   前記半導体チップを実装可能な前記２つの電源用パターンは、前記ドレイン部に対する信号用パターンとしても兼用可能であることを特徴とする基板。
2. 基材と、
   前記基材に設けられ電源電力を伝送可能である３つの電源用パターンと、
   前記基材に設けられ制御信号を伝送可能である少なくとも２つの信号用パターンと、
   前記３つの電源用パターンのいずれか１つと接続可能かつ前記基材の外側に位置する外部接続相手と接続可能であり、第１方向と直交する第２方向に沿って延在し、前記第１方向に沿って少なくとも前記３つの電源用パターンを挟んで一対で設けられる外部接続パターンと、を備え、
   前記３つの電源用パターンと前記２つの信号用パターンとは、前記第１方向に沿って互いに平行に延在し、
   前記３つの電源用パターンは、２つの前記電源用パターンが、対向する一対の面の一方にドレイン部が設けられ他方の面にソース部及びゲート部が設けられた半導体チップを実装可能かつ当該実装される実装半導体チップの前記ドレイン部と接続可能であり、残り１つの前記電源用パターンが前記実装半導体チップの前記ソース部と接続可能であり、
   前記２つの信号用パターンは、前記実装半導体チップの前記ゲート部と接続可能であることを特徴とする基板。
3. 対向する一対の面の一方にドレイン部が設けられ、他方の面にソース部及びゲート部が設けられた半導体チップと、
   基材、前記基材に設けられ電源電力を伝送可能である３つの電源用パターン、及び、前記基材に設けられ制御信号を伝送可能である少なくとも２つの信号用パターンを含み、前記半導体チップを実装する基板と、を備え、
   前記３つの電源用パターンと前記２つの信号用パターンとは、第１方向に沿って互いに平行に延在し、
   前記３つの電源用パターンは、２つの前記電源用パターンが前記半導体チップを実装しかつ当該実装された実装半導体チップの前記ドレイン部と接続し、残り１つの前記電源用パターンが前記実装半導体チップの前記ソース部と接続するものであり、
   前記２つの信号用パターンは、前記実装半導体チップの前記ゲート部と接続するものであり、
   前記３つの電源用パターンは、１つの前記電源用パターンが前記半導体チップを実装しかつ当該実装された実装半導体チップの前記ドレイン部と接続される電源用接続パターンであり、別の１つの前記電源用パターンが前記実装半導体チップの前記ソース部と接続される電源用接続パターンであり、残り１つの前記電源用パターンが前記実装半導体チップの前記ドレイン部、前記ソース部、及び、前記ゲート部に接続されない電源用非接続パターンであり、
   前記信号用パターンは、４つ設けられ、１つの前記信号用パターンが前記実装半導体チップの前記ゲート部と接続される信号用接続パターンであり、別の１つの前記信号用パターンが前記実装半導体チップの前記ソース部と接続される信号用接続パターンであり、残り２つの前記信号用パターンが前記実装半導体チップの前記ドレイン部、前記ソース部、及び、前記ゲート部に接続されない信号用非接続パターンであり、
   前記実装半導体チップは、当該電源用パターンに単方向に流れる電流を通電又は遮断する単方向回路を構成することを特徴とする半導体モジュール。
4. 対向する一対の面の一方にドレイン部が設けられ、他方の面にソース部及びゲート部が設けられた半導体チップと、
   基材、前記基材に設けられ電源電力を伝送可能である３つの電源用パターン、及び、前記基材に設けられ制御信号を伝送可能である少なくとも２つの信号用パターンを含み、前記半導体チップを実装する基板と、を備え、
   前記３つの電源用パターンと前記２つの信号用パターンとは、第１方向に沿って互いに平行に延在し、
   前記３つの電源用パターンは、２つの前記電源用パターンが前記半導体チップを実装しかつ当該実装された実装半導体チップの前記ドレイン部と接続し、残り１つの前記電源用パターンが前記実装半導体チップの前記ソース部と接続するものであり、
   前記２つの信号用パターンは、前記実装半導体チップの前記ゲート部と接続するものであり、
   前記３つの電源用パターンは、２つの前記電源用パターンが前記半導体チップを実装しかつそれぞれが当該実装された実装半導体チップの前記ドレイン部と接続され、残り１つの前記電源用パターンが前記実装半導体チップの前記ソース部と接続され、
   前記信号用パターンは、４つ設けられ、２つの前記信号用パターンが前記実装半導体チップのいずれかの前記ゲート部と接続され、残り２つの前記信号用パターンが前記実装半導体チップのいずれかの前記ソース部と接続され、
   前記実装半導体チップは、当該電源用パターンに双方向に流れる電流を通電又は遮断する双方向回路を構成することを特徴とする半導体モジュール。
5. 対向する一対の面の一方にドレイン部が設けられ、他方の面にソース部及びゲート部が設けられた半導体チップと、
   基材、前記基材に設けられ電源電力を伝送可能である３つの電源用パターン、及び、前記基材に設けられ制御信号を伝送可能である少なくとも２つの信号用パターンを含み、前記半導体チップを実装する基板と、
   前記３つの電源用パターンのいずれか１つと接続しかつ前記基板の外側に位置する外部接続相手と接続し、第１方向と直交する第２方向に沿って延在し、前記第１方向に沿って少なくとも前記３つの電源用パターンを挟んで一対で設けられる外部接続パターンとを備え、
   前記３つの電源用パターンと前記２つの信号用パターンとは、前記第１方向に沿って互いに平行に延在し、
   前記３つの電源用パターンは、２つの前記電源用パターンが前記半導体チップを実装しかつ当該実装された実装半導体チップの前記ドレイン部と接続し、残り１つの前記電源用パターンが前記実装半導体チップの前記ソース部と接続するものであり、
   前記２つの信号用パターンは、前記実装半導体チップの前記ゲート部と接続するものであり、
   前記半導体チップが実装された前記基板は、３つ設けられ、それぞれが前記第２方向に沿って並んで配置され、
   隣り合う前記基板は、前記外部接続パターンを介して互いに接続され、
   それぞれの前記基板において、前記３つの電源用パターンは、２つの前記電源用パターンが前記半導体チップを実装しかつそれぞれが当該実装された実装半導体チップの前記ドレイン部と接続され、残り１つの前記電源用パターンが１つの前記電源用パターンに実装された前記実装半導体チップの前記ソース部と接続され、前記ドレイン部と接続された前記２つの電源用パターンのうち一方の前記電源用パターンが他方の前記電源用パターンに実装された前記実装半導体チップの前記ソース部と接続され、
   前記信号用パターンは、４つ設けられ、２つの前記信号用パターンが前記実装半導体チップのいずれかの前記ゲート部と接続され、残り２つの前記信号用パターンが前記実装半導体チップのいずれかの前記ソース部と接続され、
   前記実装半導体チップは、直流電力を交流電力に変換するインバータ回路を構成することを特徴とする半導体モジュール。
6. 前記基板が載置されるベース部と、
   前記基板が載置された前記ベース部に組み付けられるケースと、をさらに備え、
   前記ケースは、ケース本体と、前記ケース本体に設けられ前記電源用パターンに接続する電源用端子と、前記ケース本体に設けられ前記信号用パターンに接続する信号用端子とを含んで構成される請求項３～５のいずれか１項に記載の半導体モジュール。
7. 基材、前記基材に設けられ電源電力を伝送可能である３つの電源用パターン、及び、前記基材に設けられ制御信号を伝送可能である少なくとも２つの信号用パターンを含み、対向する一対の面の一方にドレイン部が設けられ他方の面にソース部及びゲート部が設けられた半導体チップを実装可能である基板と、
   前記基板が載置されるベース部と、
   前記基板が載置された前記ベース部に組み付けられるケースと、を備え、
   前記３つの電源用パターンと前記２つの信号用パターンとは、第１方向に沿って互いに平行に延在し、
   前記３つの電源用パターンは、２つの前記電源用パターンが、対向する一対の面の一方にドレイン部が設けられ他方の面にソース部及びゲート部が設けられた半導体チップを実装可能かつ当該実装される実装半導体チップの前記ドレイン部と接続可能であり、残り１つの前記電源用パターンが前記実装半導体チップの前記ソース部と接続可能であり、
   前記２つの信号用パターンは、前記実装半導体チップの前記ゲート部と接続可能であり、
   前記ケースは、ケース本体と、前記ケース本体に設けられ前記電源用パターンに接続可能な電源用端子と、前記ケース本体に設けられ前記信号用パターンに接続可能な信号用端子とを含んで構成され、
   前記ケース本体は、前記基板を個別に収容する複数の収容部を有し、
   前記電源用端子は、１つの前記収容部に対して２つ設けられ、
   前記信号用端子は、１つの前記収容部に対して６つ設けられることを特徴とする基板モジュール。

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