JP5531436B2 - 炭化珪素半導体素子の製造方法 - Google Patents
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Description
流量比0.4%で添加し、圧力80Torrおよび温度1700℃で60分間の熱処理を行っている。また、SiC半導体素子の観察には、収束イオンビーム装置(FIB:Forcused Ion Beam)を用いている(以下、図38〜図42においても同様)。上述したSiC半導体素子に熱処理を行ったことにより、トレンチ連結部113の一部に、トレンチが埋まっている部分(以下、トレンチ形成不良とする)115が発生していることが確認できる。
図1は、参考例1にかかる炭化珪素半導体素子の表面を観察した電子顕微鏡写真である。図1に示す炭化珪素(SiC)半導体素子100は、例えばSiC単結晶基板、またはSiC単結晶基板の表面にSiCエピタキシャル膜が積層された基板(以下、SiC基板とする)の表面層に、トレンチ1が設けられている。トレンチ1は、直線形状の隣り合うトレンチ(以下、トレンチ直線部とする)2と、トレンチ直線部2を構成する各トレンチ部のそれぞれの端部を接続する連結部(以下、トレンチ連結部とする)5とで構成されている。SiC基板には、複数のトレンチ1が、トレンチ直線部2にほぼ平行に、例えばストライプ状に設けられている。トレンチ直線部2は、第1トレンチ部に相当する。
図6は、参考例2にかかる炭化珪素半導体素子の表面を観察した電子顕微鏡写真である。また、図7は、図6に示す炭化珪素半導体素子の熱処理前の状態を観察した電子顕微鏡写真である。参考例1において、トレンチ連結部5に、さらに第4連結構成部および第5連結構成部を設けても良い。
図8は、実施の形態1にかかる炭化珪素半導体素子の表面を観察した電子顕微鏡写真である。また、図9は、図8に示す炭化珪素半導体素子の熱処理前の状態を観察した電子顕微鏡写真である。図8および図9に示すSiC半導体素子150の製造方法およびトレンチ形成条件は、参考例1と同様である。参考例1において、トレンチ連結部5に代えて、トレンチ直線部2に垂直な直線形状のトレンチ部(以下、垂直直線部とする)を設けても良い。このとき、トレンチ直線部2と垂直直線部とで形成されるトレンチ1の内側の終端部形状を多角形状とする。また、トレンチ直線部2を構成する各トレンチ部の端部のトレンチ幅を、トレンチ直線部2から垂直直線部にかけて徐々に広くする構成とする。
図10〜図13は、実施の形態2にかかる炭化珪素半導体素子の表面を観察した電子顕微鏡写真である。図10〜図13に示すトレンチ1は、トレンチ直線部2を構成する各トレンチ部(第1直線構成部2aおよび第2直線構成部2b)の間隔(以下、セルピッチとする)を、それぞれ3.8μm、6.5μm、10μmおよび15μmとしている。参考例1において、トレンチ連結部5の形状を、トレンチ直線部2のセルピッチによって異なる多角形状としても良い。
2 トレンチ直線部
2a 直線構成部(第1)
2b 直線構成部(第2)
3 連結構成部(第1)
4a 連結構成部(第2)
4b 連結構成部(第3)
5 トレンチ連結部
100 炭化珪素半導体素子
Claims (9)
- 炭化珪素半導体でできた基体の表面からトレンチを形成する炭化珪素半導体素子の製造方法であって、
前記トレンチを、
隣り合う直線形状の第1トレンチ部の端部同士を、前記第1トレンチ部に垂直な直線形状の第2トレンチ部でつなぎ、前記第1トレンチ部の側壁と前記第2トレンチ部の側壁とのコーナー部を多角形状に形成することを特徴とする炭化珪素半導体素子の製造方法。 - 前記第1トレンチ部のトレンチ幅を、前記第1トレンチ部の端部から前記第2トレンチ部にかけて徐々に広くすることを特徴とする請求項1に記載の炭化珪素半導体素子の製造方法。
- 炭化珪素半導体でできた基体の表面からトレンチを形成する炭化珪素半導体素子の製造方法であって、
前記トレンチを、
隣り合う直線形状の第1トレンチ部の端部同士を、前記第1トレンチ部に対して20度の角度をなす直線形状の第3トレンチ部、前記第1トレンチ部に対して40度の角度をなす直線形状の第4トレンチ部、前記第1トレンチ部に対して60度の角度をなす直線形状の第5トレンチ部および前記第1トレンチ部に対して80度の角度をなす直線形状の第6トレンチ部と、前記第1トレンチ部に垂直な直線形状の第7トレンチ部とでつなぎ、かつ外側に凸の多角形状に形成するトレンチ形成工程を含み、
前記多角形状は、前記第1トレンチ部の端部に前記第3トレンチ部の一方の端部が接続され、前記第3トレンチ部の他方の端部に前記第4トレンチ部の一方の端部が接続され、前記第4トレンチ部の他方の端部に前記第5トレンチ部の一方の端部が接続され、前記第5トレンチ部の他方の端部に前記第6トレンチ部の一方の端部が接続され、前記第6トレンチ部の他方の端部に前記第7トレンチ部の端部が接続されてなることを特徴とする炭化珪素半導体素子の製造方法。 - 前記第1トレンチ部同士の間隔は8〜12μmであることを特徴とする請求項3に記載の炭化珪素半導体素子の製造方法。
- 炭化珪素半導体でできた基体の表面からトレンチを形成する炭化珪素半導体素子の製造方法であって、
前記トレンチを、
隣り合う直線形状の第1トレンチ部の端部同士を、前記第1トレンチ部に対して11.25度の角度をなす直線形状の第8トレンチ部、前記第1トレンチ部に対して22.5度の角度をなす直線形状の第9トレンチ部、前記第1トレンチ部に対して33.75度の角度をなす直線形状の第10トレンチ部、前記第1トレンチ部に対して45度の角度をなす直線形状の第11トレンチ部、前記第1トレンチ部に対して56.25度の角度をなす直線形状の第12トレンチ部、前記第1トレンチ部に対して67.5度の角度をなす直線形状の第13トレンチ部および前記第1トレンチ部に対して78.75度の角度をなす直線形状の第14トレンチ部と、前記第1トレンチ部に垂直な直線形状の第7トレンチ部とでつなぎ、かつ外側に凸の多角形状に形成するトレンチ形成工程を含み、
前記多角形状は、前記第1トレンチ部の端部に前記第8トレンチ部の一方の端部が接続され、前記第8トレンチ部の他方の端部に前記第9トレンチ部の一方の端部が接続され、以降順次前記第9トレンチ部から前記第14トレンチ部まで接続され、前記第14トレンチ部の、前記第13トレンチ部側に対して反対側の端部が前記第7トレンチ部の端部に接続されてなることを特徴とする炭化珪素半導体素子の製造方法。 - 前記第1トレンチ部同士の間隔は12μmより広いことを特徴とする請求項5に記載の炭化珪素半導体素子の製造方法。
- 前記第1トレンチ部の側壁の面方位を、(1−100)面および(−1100)面とすることを特徴とする請求項1〜6のいずれか一つに記載の炭化珪素半導体素子の製造方法。
- 前記トレンチを、ドライエッチングにより形成することを特徴とする請求項1〜7のいずれか一つに記載の炭化珪素半導体素子の製造方法。
- 前記トレンチの形成後、1500℃以上の熱処理を行うことを特徴とする請求項1〜8のいずれか一つに記載の炭化珪素半導体素子の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009087895A JP5531436B2 (ja) | 2008-12-01 | 2009-03-31 | 炭化珪素半導体素子の製造方法 |
| DE102009056310.5A DE102009056310B4 (de) | 2008-12-01 | 2009-11-30 | Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung und Siliciumcarbid-Halbleitervorrichtung |
| US12/628,819 US8232184B2 (en) | 2008-12-01 | 2009-12-01 | Method for manufacturing silicon carbide semiconductor device and the silicon carbide semiconductor device |
| US13/532,042 US8648353B2 (en) | 2008-12-01 | 2012-06-25 | Method for manufacturing silicon carbide semiconductor device and the silicon carbide semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008306870 | 2008-12-01 | ||
| JP2008306870 | 2008-12-01 | ||
| JP2009087895A JP5531436B2 (ja) | 2008-12-01 | 2009-03-31 | 炭化珪素半導体素子の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014040546A Division JP5935821B2 (ja) | 2008-12-01 | 2014-03-03 | 炭化珪素半導体素子の製造方法および炭化珪素半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010157675A JP2010157675A (ja) | 2010-07-15 |
| JP5531436B2 true JP5531436B2 (ja) | 2014-06-25 |
Family
ID=42353445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009087895A Expired - Fee Related JP5531436B2 (ja) | 2008-12-01 | 2009-03-31 | 炭化珪素半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8232184B2 (ja) |
| JP (1) | JP5531436B2 (ja) |
| DE (1) | DE102009056310B4 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5531436B2 (ja) * | 2008-12-01 | 2014-06-25 | 富士電機株式会社 | 炭化珪素半導体素子の製造方法 |
| JP5720042B2 (ja) * | 2011-03-24 | 2015-05-20 | 国立研究開発法人産業技術総合研究所 | SiC基板のドライエッチング方法 |
| JP7017021B2 (ja) * | 2016-08-31 | 2022-02-08 | 富士電機株式会社 | 炭化珪素半導体基体、炭化珪素半導体基体の結晶軸合わせ方法および炭化珪素半導体装置の製造方法 |
| JP7052315B2 (ja) * | 2017-11-22 | 2022-04-12 | 株式会社デンソー | 半導体装置 |
| CN109817699B (zh) * | 2018-12-29 | 2022-06-28 | 上海集成电路研发中心有限公司 | 一种晶体管以及图像传感器 |
| JP7693486B2 (ja) | 2021-09-21 | 2025-06-17 | 株式会社東芝 | 半導体装置 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04130356A (ja) | 1990-09-21 | 1992-05-01 | Mita Ind Co Ltd | 画像形成装置のための自己診断および自己修復システム |
| JP3367857B2 (ja) * | 1997-03-14 | 2003-01-20 | 株式会社東芝 | 半導体装置 |
| JP4048628B2 (ja) * | 1999-01-05 | 2008-02-20 | 富士電機デバイステクノロジー株式会社 | トレンチ型mos半導体装置 |
| JP4491875B2 (ja) * | 1999-12-13 | 2010-06-30 | 富士電機システムズ株式会社 | トレンチ型mos半導体装置 |
| JP4639431B2 (ja) * | 2000-05-24 | 2011-02-23 | 富士電機システムズ株式会社 | トレンチゲート型半導体装置 |
| KR100483035B1 (ko) * | 2001-03-30 | 2005-04-15 | 샤프 가부시키가이샤 | 반도체 기억장치 및 그 제조방법 |
| JP4178789B2 (ja) | 2001-12-18 | 2008-11-12 | 富士電機デバイステクノロジー株式会社 | 半導体装置およびその製造方法 |
| KR100870005B1 (ko) * | 2002-03-07 | 2008-11-21 | 삼성전자주식회사 | 액정 표시 장치 |
| JP4391741B2 (ja) * | 2002-12-05 | 2009-12-24 | 富士雄 舛岡 | 半導体記憶装置及びその製造方法 |
| JP4130356B2 (ja) | 2002-12-20 | 2008-08-06 | 株式会社東芝 | 半導体装置 |
| JP5017768B2 (ja) * | 2004-05-31 | 2012-09-05 | 富士電機株式会社 | 炭化珪素半導体素子 |
| JP4404709B2 (ja) * | 2004-07-12 | 2010-01-27 | トヨタ自動車株式会社 | 絶縁ゲート型半導体装置およびその製造方法 |
| WO2006035877A1 (ja) * | 2004-09-29 | 2006-04-06 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
| JP2006351744A (ja) * | 2005-06-15 | 2006-12-28 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体装置の製造方法 |
| JP5509520B2 (ja) * | 2006-12-21 | 2014-06-04 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法 |
| KR20080067406A (ko) * | 2007-01-16 | 2008-07-21 | 삼성전자주식회사 | 박막 트랜지스터 표시판 |
| KR101406227B1 (ko) * | 2008-05-15 | 2014-06-13 | 삼성전자주식회사 | 소자분리막 내 보이드 검출을 위한 teg 패턴 및 그형성방법 |
| US7951636B2 (en) * | 2008-09-22 | 2011-05-31 | Solid State System Co. Ltd. | Method for fabricating micro-electro-mechanical system (MEMS) device |
| JP5531436B2 (ja) * | 2008-12-01 | 2014-06-25 | 富士電機株式会社 | 炭化珪素半導体素子の製造方法 |
| JP5607317B2 (ja) * | 2009-06-17 | 2014-10-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法及び半導体ウェハ |
-
2009
- 2009-03-31 JP JP2009087895A patent/JP5531436B2/ja not_active Expired - Fee Related
- 2009-11-30 DE DE102009056310.5A patent/DE102009056310B4/de active Active
- 2009-12-01 US US12/628,819 patent/US8232184B2/en active Active
-
2012
- 2012-06-25 US US13/532,042 patent/US8648353B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8648353B2 (en) | 2014-02-11 |
| US20120261677A1 (en) | 2012-10-18 |
| US20100187543A1 (en) | 2010-07-29 |
| JP2010157675A (ja) | 2010-07-15 |
| DE102009056310A1 (de) | 2010-11-04 |
| US8232184B2 (en) | 2012-07-31 |
| DE102009056310B4 (de) | 2018-04-19 |
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| A711 | Notification of change in applicant |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| A02 | Decision of refusal |
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| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| R250 | Receipt of annual fees |
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