JP5534155B2 - デバイス、及びデバイス製造方法 - Google Patents

Description

本発明は、デバイスに関する。特に、例えば光導波路チップ上に複数の素子が半田によって固着された光導波路デバイスに関する。

光モジュールは、光導波路（或いは光ファイバ）と光素子とが光学的に結合した状態で実装されている。この光モジュールは、光素子から出射した光信号を光導波路（或いは光ファイバ）を介して外部に送信したり、外部からの光信号を光素子により受信できる装置である。光信号の送信は、レーザダイオード（ＬＤ）に通電して発光させることにより行われる。光信号の受信は、光信号をフォトダイオード（ＰＤ）で受け、光電流として取り出すことにより行われる。光導波路（或いは光ファイバ）と光素子との間には、光学結合の効率を高める為、レンズを入れたり、余分な光を除去する為のフィルタや光アイソレータが設けられたりすることも有る。このような実装構造は、対象とする光通信の経路により異なる。例えば、大都市間を結ぶ幹線系の光通信用のモジュールでは、光素子、光ファイバと共に、レンズ、光アイソレータ等の光学部品が実装される。加入者系の光モジュールでは、低コスト化の為に、レンズ等は使用されないことも有る。

ところで、光素子を実装する場合、光導波路が設けられた基板上に光素子を半田で固定したり、基板上に光素子を半田で固定した後に光ファイバを基板上に固定したりする。この時、光導波路（或いは光ファイバ）と光素子との光学的結合に際しては、光素子の位置や高さや水平度などの精度が重要である。特に加入者系光通信では低コストで光モジュールを組み立てることが必須であり、レンズを介さずに光素子と光導波路との間で直接に光を結合させる場合、高精度での位置合わせが要求される。

加入者系の光モジュールでは、Ｓｉ基板上に導波路が形成され、この導波路の端部の光素子搭載部にメタライズ電極が形成された後、メタライズ電極の上に厚さ数ｍｍの薄膜状のＡｕＳｎ半田が蒸着などにより形成された基板が使用されている。そして、予め、光素子および基板に形成されたインデックス（アライメントマーカ）により位置合わせが行われる。この後、ＡｕＳｎ半田膜上に光素子が押し付けられて仮固定される。複数の光素子が仮固定された後、基板はＡｕＳｎ半田の融点以上に加熱される。これによって、複数の光素子が一括して接続される。このような光軸調整を必要せず、アライメントマーカにより位置合わせが行われる実装方法は、パッシブアライメント実装と称されている。

このパッシブアライメント実装では、導波路チップに対する平面方向は、アライメントマーカを赤外線で画像認識することで位置精度が確保される。垂直方向は、台座と呼ばれるブロックによって精度が確保される。この台座高さは高精度で作製できる。従って、台座上にＬＤやＰＤ等の光素子（部品）を搭載するだけで、光導波路との高さは高精度に合わせられる。

例えば、光導波路回路が作製されたＰＬＣチップ上に半導体レーザが表面実装された光デバイスが提案されている。この提案の技術では、導波路コアと台座との高さが成膜装置の精度のみに支配されている。そして、高さは高精度に一致させられる。従って、台座上にＬＤを搭載することにより、光軸調整をしないでも、高精度な光結合が実現する。尚、本構造においては、必要な箇所に必要な数の台座とアライメントマーカとを形成しておけば、複数の光素子をパッシブアライメント実装によってＰＬＣ上に搭載できる。

特許第２８２３０４４号 特開２００２−１１１１１３

ところで、ＬＤ，ＰＤ，ＳＯＡ（半導体アンプ）、変調器チップ、その他の各種の光素子が搭載された光導波路デバイスが知られている。このような光導波路デバイスに実装されている複数の光素子（半導体チップ）の活性層の深さが互いに異なる場合も有ることは予想される。このような場合、光軸を合わせるには、各々の素子に合わせた高さの異なる台座を作製することが考えられる。

このような場合、次のような問題が想定される。すなわち、光素子（半導体チップ）を光導波路チップ上にフリップフロップ実装する場合、固着にはＡｕＳｎ共晶半田が用いられる。これは、他の半田材に比較して、ＡｕＳｎ半田の融点が高い為、アセンブリの初期段階での実装が可能であるからによる。又、ＡｕＳｎ半田は、硬く、安定した材料の為、高い信頼性が得られるからによる。一方で、これ等の光素子は、光軸を合致させる必要がある為、電気部品のプリント基板へのリフロー実装工程の如く、一括で光導波路チップ上に固着されず、各々が順番にパッシブアライメト実装される。ところが、前記複数個の光素子は同じＡｕＳｎ半田で固着される為、先に実装固着された光素子のＡｕＳｎ半田は、後から実装固着される光素子の加熱固着時に溶融し、固着された光素子は位置ズレが起きる恐れが有る。

このような問題に関しては、例えば特開２００２−１１１１１３に開示の技術で解決できるかと思われた。すなわち、Ａｕ，Ａｇ，Ｃｕ，Ｎｉ，Ｐｔ，Ｐｂ，Ａｌ又はこれ等の合金で構成されたバンプで固定する方法が考えられる。ところが、バンプはφ６０μｍ程度の大きさが有る為、基板から１０〜１５μｍ程度の高さに形成される光導波路コアに光軸を合致させることは難しい。尚、仮に、高さが合わせられたとしても、複数のバンプを一定の高さに揃えるように実装することは極めて困難である。そして、特開２００２−１１１１１３に開示の技術を用いての複数の光素子の高精度な実装は困難なものであった。

従って、本発明が解決しようとする課題は、高精度で素子が実装できる技術を提供することである。特に、パッシブアライメントによって表面実装した複数の光素子の取付精度が高精度である技術を提供することである。

前記の課題は、
基板上に第１の素子が搭載されてなるデバイスにおいて、
前記第１の素子は前記基板上に構成された台座上に配置され、かつ、該第１の素子はＡｕＳｎ半田で固定されたものであり、
前記基板と前記第１の素子との間には前記台座より高さが低い凸部が設けられ、該凸部に対応する位置のＡｕＳｎ半田がＡｕリッチに構成されてなる
ことを特徴とするデバイスによって解決される。

前記の課題は、
基板上に第１の素子が搭載されてなるデバイスの製造方法において、
前記基板上に台座が構成される台座構成工程と、
前記基板上に前記台座より高さが低い凸部が構成される凸部構成工程と、
前記凸部上にＡｕ層が設けられるＡｕ層構成工程と、
前記基板上にＡｕＳｎ半田が設けられるＡｕＳｎ半田構成工程と、
前記台座上に第１の素子が配置される第１の素子配置工程と、
前記第１の素子配置工程で配置された第１の素子を前記ＡｕＳｎ半田構成工程で設けられたＡｕＳｎ半田で固定するに際して、該ＡｕＳｎ半田に前記Ａｕ層構成工程で設けられたＡｕ層のＡｕが拡散して該ＡｕＳｎ半田構成工程で設けられたＡｕＳｎ半田の溶融温度では溶融しないＡｕリッチ部が前記凸部と前記第１の素子との間に構成されるよう加熱する加熱工程
とを具備してなることを特徴とするデバイス製造方法によって解決される。

高精度で素子が実装できる。特に、パッシブアライメントによって表面実装した複数の光素子の取付精度が高精度である。

本発明になる光導波路デバイスの要部の概略図

本発明はデバイスである。このデバイスは、基板上に第１の素子（例えば、ＬＤとかＳＯＡ等の光素子）が搭載されてなるデバイスである。そして、前記基板上には台座が構成されている。この台座上に前記第１の素子は配置されている。この第１の素子は、基板（例えば、基板上に蒸着などにより設けられたＡｕパッド）に対して、ＡｕＳｎ半田で固定されている。本発明にあっては、前記基板と前記第１の素子との間には前記台座より高さが低い凸部が設けられている。そして、前記凸部に対応する位置のＡｕＳｎ半田はＡｕリッチに構成されている。ところで、半田を構成するＡｕＳｎ合金は、例えばＡｕ−２０％Ｓｎである。この為、ＡｕＳｎ半田は、全ての領域において、基本的には、Ａｕの割合が高い。従って、本発明において、「Ａｕリッチ」の意味合いは、Ａｕの割合が絶対的に多いと言う意味ではない。すなわち、（領域ＡにおけるＡｕの割合）＞（領域ＢにおけるＡｕの割合）ならば、領域ＡはＡｕリッチ部、領域ＢはＡｕプア部であると言われる。そして、Ａｕリッチ部は、Ａｕプア部に比べて、溶融温度が高い。従って、溶融温度が高くなった領域のＡｕＳｎ半田部がＡｕリッチ部であるとも言える。さて、前記凸部は、基本的には、前記基板上に設けられる。すなわち、前記凸部は、基本的には、前記台座と同様にして構成される。そして、Ａｕリッチ部は、前記凸部と前記第１の素子との間の領域において、凸部と第１の素子との間において実質上連続して構成されている。このＡｕリッチ部は、ＡｕＳｎ共晶半田の融点に達しても溶融しない共晶状態が消滅したζ層で構成されたものである。前記凸部に対応した位置のＡｕＳｎ半田の厚さ（凸部と第１の素子との間の寸法）Ｌは、好ましくは、次の条件を満たすものである。０＜Ｌ≦２μｍ。

本発明は、基板上に第１の素子が搭載されてなるデバイスの製造方法である。特に、上記デバイスの製造方法である。好ましくはパッシブアライメント表面実装におけるデバイスの製造方法である。そして、基板上に台座が構成される台座構成工程を具備する。又、前記基板上に前記台座より高さが低い凸部が構成される凸部構成工程を具備する。又、前記凸部上にＡｕ層が設けられるＡｕ層構成工程を具備する。又、前記基板上にＡｕＳｎ半田が設けられるＡｕＳｎ半田構成工程を具備する。又、前記台座上に第１の素子が配置される第１の素子配置工程を具備する。又、前記第１の素子を前記ＡｕＳｎ半田で固定するに際して、該ＡｕＳｎ半田に前記Ａｕ層のＡｕが拡散してＡｕＳｎ半田の溶融温度では溶融しないＡｕリッチ部が前記凸部と前記第１の素子との間に構成されるよう加熱する加熱工程を具備する。

以下、本発明について更に具体的に説明する。

図１は、例えば半導体レーザチップ（ＬＤ）と半導体アンプ（ＳＯＡ）とが同一の光導波路チップにパッシブアライメント実装された本発明になる光導波路デバイスの要部の概略断面図である。

図１中、１はＳｉ基板である。２はＳｉ基板１上に構成された光導波路、２ａは光導波路コア、２ｂは光導波路上クラッド、２ｃは光導波路下クラッドである。

３，４は、基板１上に構成されたＳｉＯ_２製の台座である。５は、基板１上に構成されたＳｉＯ_２製のアライメントマーカである。６は、基板１上に構成されたＳｉＯ_２製のアンカー（凸部）である。台座３，４、アライメントマーカ５、及びアンカー６は、公知の手法により、同時に形成されたものである。台座３，４及びアライメントマーカ５の高さは、後述のＬＤ１０の活性層１０ａやＳＯＡ１２の活性層１２ａと光導波路コア２ａとが同一高さとなるように設定されている。

アンカー６の高さは台座３よりも高さが低い点に大きな特徴が有る。例えば、（台座３の高さ）＝（アンカー６の高さ）＋０．１〜２μｍである。本実施例では、（台座３の高さ）＝（アンカー６の高さ）＋１μｍである。

７は、所定位置の基板１上面、及びアンカー６の上面に、蒸着手段などにより設けられたＡｕパッドである。Ａｕパッド７の厚さは、例えば０．３〜１μｍである。本実施例では、Ａｕパッド７の厚さは約０．３μｍである。

８，９は、ＡｕＳｎ共晶半田である。このＡｕＳｎ共晶半田８，９は、例えば蒸着手段やスパッタ手段と言った乾式メッキ手段でも設けられるが、本実施形態では、リボン半田をポンチで打ち抜いて基板上に実装している。尚、本実施例で用いられたＡｕＳｎ共晶半田は、Ａｕ：Ｓｎ＝８０：２０（質量比）である。尚、アンカー６と後述のＬＤ１０との間に在るＡｕＳｎ共晶半田の全領域には、熱拡散（加熱）により、Ａｕパッド７や後述のＡｕパッド１１におけるＡｕが侵入し、ＡｕＳｎ共晶半田はＡｕリッチ部８ａとなっている。ここで、アンカー６とＬＤ１０との間に在る全てのＡｕＳｎ共晶半田がＡｕリッチになったのは、次のような理由による。アンカー６が在る位置では、ＡｕＳｎ共晶半田の厚さが薄い。そして、アンカー６上のＡｕＳｎ共晶半田の厚さは薄いことから、アンカー６上のＡｕパッド７や後述のＡｕパッド１１から熱拡散により移行するＡｕによって、アンカー６上のＡｕＳｎ共晶半田全ての領域はＡｕリッチなものになる。これに対して、アンカー６が無い位置にあっては、ＡｕＳｎ共晶半田の厚さが厚い。この為、基板１表面のＡｕパッド７から、Ａｕが、厚さが厚いＡｕＳｎ共晶半田の全層中に熱拡散により移行することは考えられない。この点から、本発明のアンカー６は非常に大きな役割を奏していることが判る。前記Ａｕリッチ部８ａは、ＡｕＳｎ半田の溶融温度では溶融しない。すなわち、Ａｕリッチ部８ａは共晶状態が消滅したζ層で構成されている。尚、参考までに、図１において、ＡｕＳｎ共晶半田がＡｕリッチになった領域は、図１中、斜線で示されている。

１０はＬＤである。１０ａはＬＤ１０の活性層である。１１は、ＬＤ１０の下面に設けられたＡｕパッドである。Ａｕパッド１１の厚さは、例えば０．３〜１μｍである。本実施例では、Ａｕパッド１１の厚さは約０．３μｍである。

１２はＳＯＡである。１２ａはＳＯＡ１２の活性層である。１３は、ＳＯＡ１２の下面に設けられたＡｕパッドである。

次に、上記構成の光導波路デバイスの製造工程（パッシブアライメント実装工程）について簡単に説明する。但し、ここでは、ＳＯＡ１２の搭載に先立って、ＬＤ１０が搭載される場合で説明する。

先ず、公知の方法により、Ｓｉ基板１上に、台座３，４、アライメントマーカ５、及びアンカー６を構成する。尚、台座３，４、アライメントマーカ５、及びアンカー６の高さは、上述した高さのものである。

次に、ＬＤ１０及びＳＯＡ１２の搭載位置に対応した位置の基板１表面にＡｕを蒸着させ、Ａｕパッド７を構成する。

この後、ＡｕＳｎのバンプをＡｕパッド７上に載せる。この時、アンカー６はＡｕＳｎバンプ中に埋もれたようになる。

次に、一般的なパッシブアライメント実装工程と同様に、光導波路チップ上に形成したアライメント用のマーカと、ＡｕメッキでＬＤチップ上に形成したアライメント用のマーカとが一致するように、基板裏面から赤外光で両者を確認しながら位置決めする。位置が決まったら、ＬＤ１０をＡｕＳｎバンプにコンタクトさせ、所定の荷重を加える。そして、位置ズレが起きてないことを確認した後、２８０℃以上（ＡｕＳｎバンプの溶融温度以上）に加熱する。この後、室温まで自然放冷される。これにより、溶融・固化したＡｕＳｎ半田により、ＬＤ１０が基板１に固定される。

この後、上記工程と同様にして、ＳＯＡ１２がパッシブアライメント実装される。このＳＯＡ１２の実装に際して、Ａｕパッド７，１１のＡｕが、熱拡散により、アンカー６とＬＤ１０との間に在るＡｕＳｎ共晶半田に侵入している。すなわち、Ａｕリッチ部８ａが構成されている。このＡｕリッチ部８ａはＡｕＳｎ半田の溶融温度では溶融しないζ層となっている。従って、ＳＯＡ１２の実装時における加熱によっても、ＬＤ１０は溶融しないＡｕリッチ部８ａによって確実に固定されており、位置ズレが起きない。

１ Ｓｉ基板
２ 光導波路
２ａ 光導波路コア
３，４ 台座
６ アンカー（凸部）
７，１１ Ａｕパッド
８，９ ＡｕＳｎ共晶半田
１０ ＬＤ（第１の素子）
１２ ＳＯＡ（第２の光素子）

Claims (7)

1. 基板上に第１の素子が搭載されてなるデバイスの製造方法において、
   前記基板上に台座が構成される台座構成工程と、
   前記基板上に前記台座より高さが低い凸部が構成される凸部構成工程と、
   前記凸部上にＡｕ層が設けられるＡｕ層構成工程と、
   前記基板上にＡｕＳｎ半田が設けられるＡｕＳｎ半田構成工程と、
   前記台座上に第１の素子が配置される第１の素子配置工程と、
   前記第１の素子配置工程で配置された第１の素子を前記ＡｕＳｎ半田構成工程で設けられたＡｕＳｎ半田で固定する為に前記ＡｕＳｎ半田を溶融させる加熱工程
   とを具備してなり、
   前記加熱工程は、
   前記凸部上に設けられたＡｕ層のＡｕが前記Ａｕ層上の前記ＡｕＳｎ半田層中に拡散して前記ＡｕＳｎ半田の溶融温度では溶融しないＡｕリッチ部が前記凸部と前記第１の素子との間に構成され、前記Ａｕリッチ部以外のＡｕＳｎ半田が加熱により溶融しても溶融しない前記Ａｕリッチ部の存在によって前記第１の素子に位置ズレが起きないようする加熱工程である
   ことを特徴とするデバイス製造方法。
2. パッシブアライメント表面実装におけるデバイスの製造方法である
   ことを特徴とする請求項１のデバイス製造方法。
3. 基板上に第１の素子が搭載されてなるデバイスにおいて、
   前記第１の素子は前記基板上に構成された台座上に配置され、かつ、前記第１の素子はＡｕＳｎ半田で固定されたものであり、
   前記基板と前記第１の素子との間には前記台座より高さが低い凸部が設けられ、前記凸部上に設けられたＡｕ層のＡｕが前記Ａｕ層上に存するＡｕＳｎ半田層中に拡散してＡｕリッチに構成されてなる
   ことを特徴とするデバイス。
4. 凸部上に構成されたＡｕリッチ部は、第１の素子と凸部との間において実質上連続して構成されたものであって、ＡｕＳｎ共晶半田の融点に達しても溶融しない共晶状態が消滅したζ層で構成されてなる
   ことを特徴とする請求項３のデバイス。
5. ０＜Ｌ（凸部上のＡｕＳｎ半田の厚さ）≦２μｍであるよう凸部が構成されてなる
   ことを特徴とする請求項３又は請求項４のデバイス。
6. 第１の素子は第１の光素子であり、
   第２の光素子と光導波路とを更に具備することを特徴とする請求項３〜請求項５いずれかのデバイス。
7. 請求項３〜〜請求項６いずれかのデバイスの製造方法である
   ことを特徴とする請求項１又は請求項２のデバイスの製造方法。

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