JP5570954B2 - 発振回路 - Google Patents

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Description

本発明は，発振回路に関する。
水晶振動子などの圧電振動子を使用した発振回路（水晶発振器）は比較的高精度の発振周波数を得ることができることから，広く利用されている。例えば，無線通信システムは，受信信号の復調や送信信号の変調のために必要な局部発振信号を生成するＰＬＬ（Phase Locked Loop）回路をＩＣ内部に搭載する。ＰＬＬ回路は，ＶＣＯ（Voltage Controlled Oscillator:電圧制御発振器）を含み，基準クロックに対して逓倍の出力周波数が得られるように制御電圧や位相を変化させて適切な局部発振信号を生成する。ただし，ＩＣには製造ばらつきが存在するため，各サンプルにおける基準クロックおよびＰＬＬ回路はそれぞれ若干異なる周波数を出力してしまう。
それらのばらつきは，基地局からの基準信号に対して，端末の基準クロックの周波数を通信中に一致させるＡＦＣ（Auto Frequency Control:自動周波数制御）回路によってデジタルベースバンド部で調整することができる。ただし，ＡＦＣ回路にも制御可能範囲があり，基準クロックの許容される周波数ばらつきはその制御可能範囲に制限されるため，基準クロックには電圧や温度，製造ばらつきに対して一般的に概ね数十ppmオーダの高い周波数精度が求められる。このため，周波数ばらつきが小さい高価な外部部品の発振器のＶＣＴＣＸＯ（Voltage Controlled Temperature Compensated crystal oscillator）が用いられてきた。
一方で，近年，無線通信システムは，小型化，軽量化，低コスト化が強く求められ，特に低コスト化への要求が高いため，ＶＣＴＣＸＯに代わる安価な発振回路として，水晶等の圧電振動子（水晶振動子）を用いた発振回路が注目されている。
この発振回路は，水晶等の安価な圧電素子に，CMOSインバータ等のＩＣ内部発振器，及びその入出力に可変可能なＩＣ内部負荷容量を搭載するという簡潔な構成を持つものの，水晶等の圧電振動子のばらつきが大きく周波数精度がＶＣＴＣＸＯほど高くない。この発振回路の周波数は水晶等の圧電振動子とＩＣ内部の負荷容量値によって決定され，一般的にその周波数ばらつきはＩＣ内部の可変容量値の微調整によって低減することができる。
特開平７−１３１２４７号公報 特開平１１−３３０８５６号公報 特開２００６−１５７７６７号公報
しかしながら，この水晶発振回路は，水晶等の圧電振動子の温度等の影響に加え，ＩＣ内部の負荷容量のばらつきも存在するため，調整前の基準クロックの周波数が所望の値から大きく外れ，通信システム内のＡＦＣ制御の制御可変範囲を逸脱してしまうという問題がある。負荷容量を高精度のＩＣ外部部品として搭載し，ばらつきを低減させる方法もあるが，部品点数が増えてしまい，小型化，低コスト化が困難になる。また，発振周波数がずれていることを直接的に検出するためにはppmオーダの高精度周波数検出器が必要となるが，この手法は小型化，低コスト化には向かない。
以上のように，水晶等の圧電振動子を用いた発振回路は，その発振周波数のばらつきを簡単に且つ低コストで抑制することが求められる。
そこで，本発明の目的は，発振周波数を簡単にキャリブレーションすることができる圧電振動子を用いた発振回路を提供することにある。
発振回路の第１の側面は，圧電振動子が外部に接続される発振回路において，
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有する第１のインバータ回路と，
前記第１のインバータ回路の前記入力端子と出力端子との間に設けられた第１のフィードバック抵抗と，
前記第１のインバータ回路の前記入力端子及び出力端子にそれぞれ接続され，制御信号により容量値が可変設定可能な第１及び第２の可変容量素子と，
所定の基準電流を前記入力端子または出力端子に供給して前記第１または第２の可変容量素子を充電する充電回路と，
前記入力端子または出力端子の充電電圧と，参照電圧とを比較する比較器と，
キャリブレーション時に，第１の時間で，前記充電回路に前記入力端子または出力端子への前記基準電流の供給を開始させ，前記第１の時間後の第２の時間での前記比較器の比較結果に応じて，前記充電電圧が前記参照電圧に近づくように，前記第１または第２の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する。
第１の側面によれば，発振回路の周波数を高精度に校正することができる。
本実施の形態における発振回路を有する通信装置を示す図である。 本実施の形態における発振回路の回路図である。 図２の発振回路のキャリブレーション動作状態を示す図である。 図３のインバータ１の入力端子における容量の構成を示す図である。 キャリブレーション動作でのタイミング図である。 第２の実施の形態における発振回路の回路図である。 第２の実施の形態におけるキャリブレーション動作を示す図である。 第３の実施の形態における発振回路の回路図である。 第３の実施の形態における発振回路の回路図である。 キャリブレーション動作における等価回路図である。 キャリブレーション動作の動作を示す図である。 第１，第２の実施の形態における変型例を示す図である。 第１〜第３の実施の形態における変型例を示す図である。 図１３の変形例の動作を示す図である。 第１〜第３の実施の形態における変型例を示す図である。 外部部品に発振器（例えばＶＣＴＣＸＯ）４０を接続した場合の動作を示すタイミング図である。
図１は，本実施の形態における発振回路を有する通信装置を示す図である。ここに示される通信装置は送信部の構成である。ただし，本実施の形態の発振回路は，受信部の基準クロック生成のために使用することもできる。
送信部は，アナログ入力ＩＮを入力するローパスフィルタＬＰＦ（Low Pass Filter）と，フィルタの出力を増幅する可変ゲインアンプＶＧＡ（Variable Gain Amplifier）と，アンプＶＧＡの出力にシンセサイザ６０が生成するローカルクロックＬＣＫを乗算してアップコンバートするミキサＭＩＸと，ミキサＭＩＸの出力信号から高周波出力ＲＦＯＵＴを出力する高周波回路ＲＦとを有する。
さらに，送信部は，シンセサイザ６０に基準クロックＳＣＫを供給する発振回路として，デジタル制御水晶発振回路ＤＣＸＯ（Digitally Controlled crystal oscillator）を有する。一般的なPierce型のデジタル制御水晶発振器ＤＣＸＯは，図１に示すとおり，ＲＦチップ１００に設けられたCMOSインバータ１の入出力端子に外付けで接続した水晶等の圧電振動子（以下，圧電振動子の一例である水晶振動子で説明する。）４と，CMOSインバータ１の入出力端子にそれぞれ容量を可変制御できる容量素子２ａ，２ｂと，入出力端子のＤＣ電位を同電位にするための抵抗素子３を有する。
この発振回路ＤＣＸＯは，フィードバック抵抗３によりインバータ１の入出力端子は閾値電圧にある状態で，何らかのノイズにより入力端子に電位変動が発生すると，入出力を反転させようとするインバータ１の動作により，発振動作を始める。この発振周波数は，後述するとおり，水晶振動子４のインダクタと容量値及びインバータ１の入出力端子の容量値とで決まる。
したがって，容量素子２ａ，２ｂをデジタル信号で制御することで，発振回路ＤＣＤＯの発振周波数を変更することができる。これが，デジタル制御水晶発振器ＤＣＸＯと呼ばれる理由である。
この発振回路が生成する基準クロックＳＣＫに基づいて，ＰＬＬシンセサイザ６０がその基準クロックＳＣＫを逓倍したローカルクロックＬＣＫを生成し，ミキサＭＩＸが，送信信号にこのローカルクロックＬＣＫを乗算して高周波送信信号を生成する。したがって，基準クロックＳＣＫには高い周波数精度が要求される。本実施の形態では，水晶振動子４にばらつきがあってもこの基準クロックＳＣＫを高精度に生成することができるように，可変容量素子２ａ，２ｂの容量値をデジタル制御信号によって微調整することができる。また，可変容量素子が接続されるノードには，インバータ１の入力寄生容量、外部端子６１，６２のパッドの寄生容量，及び水晶振動子４が配置されている基板ボードまでの配線寄生容量等が加わっているが，これら寄生容量を含めたノードの全容量値をキャリブレーション回路で高精度に測定することによって，適切な容量値を設定することができる。
［第１の実施の形態］
図２は，本実施の形態における発振回路の回路図である。図２には，発振回路ＤＣＸＯを構成する水晶振動子４と，この外付けの水晶振動子４に接続されＩＣチップ内に設けられる水晶振動子以外の回路５とが示されている。水晶振動子４の等価回路は，インダクタＬ１，容量Ｃ１，抵抗Ｒ１の直列回路と，それに並列に接続される容量Ｃ０とを有する。さらに，チップ内の回路５は，水晶振動子４が接続される外部端子６１，６２と，それらに入力端子と出力端子がそれぞれ接続されたインバータ回路１と，インバータ回路１の入出力端子間に設けられたフィードバック抵抗３と，インバータ回路の入出力端子それぞれとグランドとの間に設けられた可変容量素子である負荷容量２ａ，２ｂと，可変容量素子２ａ，２ｂの容量値を制御する制御信号（制御コード）ＤＡ，ＤＢを設定する制御回路１２とを有する。
チップの外部端子６１，６２の近傍には，静電破壊防止用のＩ／Ｏ回路が設けられており，また，外付けの水晶振動子４とＩＣ５間には，両者を接続するための配線が基板ボード上でされている。そのため，外部端子６１，６２に見える全容量としては，外部端子６１，６２のパッドの寄生容量と，Ｉ／Ｏ回路の寄生容量と，基板ボードの配線寄生容量と，インバータ１の入力寄生容量と，可変容量素子２ａ，２ｂの容量とが存在し，これらの合成容量値が，水晶振動子４の容量Ｃ０に加わって，発振周波数を決めている。
さらに，チップ内の回路５は，発振回路の発振ループを切断しパワーダウン状態にするスイッチ６と，CMOSインバータ１の入出力端子にそれぞれ基準電流を供給するスイッチ７ａ，７ｂと，CMOSインバータ１の入出力端子をそれぞれＧＮＤ電位に固定するためのスイッチ８ａ，８ｂと，電流源Ｉ０とＰ型トランジスタＰ１，Ｐ２，Ｐ３とを有し基準電流Ｉを生成する基準電流生成回路１０と，参照電位ＶＲを生成する外付けの抵抗素子９と，当該参照電位ＶＲとCMOSインバータ１の入力端子または出力端子の電位の大小を比較する比較器１１とを有する。
制御回路１２は，比較器１１の結果によって負荷容量２ａ，２ｂの値を設定する制御信号ＤＡ，ＤＢを生成する。また，制御回路１２には，クロックＣＬＫ，イネーブル信号ＥＮ，リセットＸＲＳＴが供給され，リセットＸＲＳＴに応答して回路状態をリセットし，イネーブル信号ＥＮに応答して，キャリブレーション動作を開始し，クロックＣＬＫのタイミングに同期してキャリブレーション動作を行う。通常状態では，キャリブレーション動作で調整した制御信号ＤＡ，ＤＢを維持する。
図２には，スイッチ６，７ａ，７ｂ，８ａ，８ｂの通常動作状態が示されている。つまり，スイッチ６が導通，それ以外のスイッチは非導通になっている。スイッチ６が導通状態にあるので，インバータ回路１と水晶振動子４とからなる発振回路の発振ループが形成されている。
また，この状態では，インバータ１の入出力間はフィードバック抵抗３でショートされており，入出力のＤＣ電位はインバータ1の閾値電圧付近に固定される。そして，インバータ１のトランスコンダクタンスｇｍ等のパラメータで決定される負性抵抗が，水晶振動子４の共振抵抗成分より十分大きい場合は，発振回路ＤＣＸＯは，ノイズの発生をトリガにして，図２中に示す波形のように発振する。その周波数は，水晶振動子４の直列インダクタンスをＬ1，直列容量をＣ1，並列容量をＣ0，負荷容量２ａ，２ｂのそれぞれの容量を２×ＣLとおくと，以下のとおりである。
水晶振動子直列共振周波数 ＦS= １／(２π√(Ｌ1・Ｃ1)) （式１）
ＤＣＸＯ負荷時共振周波数 ＦL= ＦS・(1 + (Ｃ1 ／(２・(Ｃ0＋ＣL))) （式２）
なお，負荷容量２ａ，２ｂは，水晶振動子４の両端に直列に接続されたものと同等であるので，それらの直列容量はＣLとなる。よって，水晶振動子４内の並列容量Ｃ0との合成容量は(Ｃ0＋ＣL)になる。
上記の通り，発振回路ＤＣＸＯの出力クロックＳＣＫは，式２で示される周波数で発振し，その値は水晶振動子４のパラメータＬ1，Ｃ1，Ｃ0，及び負荷容量ＣLで決まる。水晶振動子４の各パラメータは部品固有の固定値であるため，出力クロックＳＣＫの周波数の可変調整は，ＩＣ内部回路５の負荷容量ＣLの容量値を調整することで実現できる。すなわち，可変容量素子である負荷容量ＣLを可変設定できる仕組みを設けると周波数を可変制御できる発振回路が実現できる。
しかしながら，ＩＣ内部に集積化した負荷容量２ａ，２ｂの製造ばらつき，あるいは電源や温度などによってその容量値が変化する場合は，共振周波数ＦLは設計値から大きくずれてしまう。さらに，前述のとおり，負荷容量ＣLは，ＩＣ内のＩ／Ｏ回路や，外部端子６１，６２が接続される外部プリント基板ボードの配線等による寄生容量を含めた値である。そのため，使用するＩ／Ｏ回路やプリント基板の配線長およびそれに用いられる材質によって負荷容量は容易に変動し，周波数ばらつきの要因となる。
そこで，本実施の形態の発振回路を構成する水晶振動子４以外のＩＣチップ内の回路５は，負荷容量２ａ，２ｂとそれに接続される寄生容量をＤＣ的に測定する回路が設けられている。それが，基準電流生成回路１０，比較器１１，スイッチ群６，７ａ，７ｂ，８ａ，８ｂ，外付けの抵抗９などである。これらにより構成される回路により，負荷容量２ａ，２ｂとその寄生容量が，理想的な周波数を生成するための容量値になるようにキャリブレーションされる。
図３は，図２の発振回路のキャリブレーション動作状態を示す図である。図４は，図３のインバータ１の入力端子における容量の構成を示す図である。キャリブレーション動作では，インバータ１の入力端子側の負荷容量２ａの容量値と出力端子側の負荷容量２ｂの容量値をそれぞれ測定する。キャリブレーション動作は，電源投入時などの動作準備期間中に次のように行われる。
まず，ＤＣＸＯ５の発振ループを切断しかつパワーダウンするスイッチ６をＯＦＦ，CMOSインバータ１の出力端子をＧＮＤ電位に固定するためのスイッチ８ｂをＯＮする。入力端子側のスイッチ８ａは，一旦，負荷容量２ａの電荷をディスチャージさせるためにＯＮさせた後，すぐにＯＦＦさせる。この状態では，CMOSインバータ１の入力電位，出力電位は共にＧＮＤ電位になっており，CMOSインバータ１の入力端子とＧＮＤ間には，図４に示すように，負荷容量２ａ，水晶振動子の並列容量Ｃ0，CMOSインバータ１の入力寄生容量，及び外部端子６１のＩ／Ｏセルと外部プリント基板の配線等による寄生容量ＣPが存在する。ここで，CMOSインバータ１の入力端子の全容量をＣIN(＝Ｃ2a＋Ｃ0＋ＣP)とする。
次に，CMOSインバータ１の入力端子側に基準電流生成回路１０が生成する基準電流Ｉを供給するスイッチ７ａをＯＮする。すると，CMOSインバータ１の入力電圧ＶCは，時間をｔとする
と，
ＶC＝Ｉ・ｔ／ＣIN
で表されるように時間に対して傾きＩ／ＣINで上昇する。したがって，ある基準となる周波数ＦCのクロックＣＬＫの１周期後，すなわちｔ＝１／ＦC後の入力端子の電位ＶCは，
ＶC＝Ｉ／(ＦC・ＣIN) （式３）
になる。
一方，図３の基準電流生成回路１０から同じ基準電流Ｉを外付けの抵抗部品９に流すことによって，以下の参照電圧ＶＲを得ることができる。
ＶＲ＝Ｉ・Ｒext （式４）
このＲextはＩＣの製造ばらつきや温度，電圧にその抵抗値が依存しない外部部品であり，基準電流Ｉを供給するトランジスタＰ２と外付け抵抗部品９とを有する参照電圧生成回路が，参照電圧ＶＲを生成する。
外付け抵抗部品９の抵抗値は，インバータ１の入力端子の全容量ＣINが理想値ＣIDLのとき（ＣIN＝ＣIDL）に，スイッチ７ａをオンにしてからクロックＣＬＫ（周波数ＦC ）の１周期後のタイミングで ＶC＝ＶＲとなる値を選択する。すなわち，式３，４より，
Ｒext＝１／(ＦC・ＣIDL)
を満たす値を選択する。
例えば，既知の水晶振動子の並列容量Ｃ0＝1pFで，ＦC＝10MHz，入力端子の容量ＣINを理想容量ＣIDL＝11pFに設定したい場合，すなわち未知のＣ2a＋ＣPを理想容量10pFに設定したい場合，Ｒext＝10kΩを選択する。
このような外付け抵抗Ｒextを選択し，スイッチ７ａをオンして基準電流Ｉによりインバータ１の入力端子の充電を開始した後，クロックＣＬＫの１周期（１／Ｆｃ）後でのＶCとＶＲの電位の大小関係を比較する。これによって，実際に製造された負荷容量の理想設計値ＣIDLからのずれをＤＣ的に検出することができる。
すなわち，式３，４から基準電流Ｉを消去して，理想設計値として期待する理想的な容量をＣIDLとおくと，式Ｒext＝１／(ＦC・ＣIDL)を考慮すれば，
ＶC／ＶＲ＝１／(ＦC・ＣIN)・Ｒext＝ (ＦC・ＣIDL)／(ＦC・ＣIN) ＝ＣIDL／ＣIN
（式５）
となる。
この式５は，ＣIN＜ＣIDLであればＶC＞ＶＲであり，ＣIN＞ＣIDLであればＶC＜ＶＲであることを意味している。つまり，実際に製造されたＣINが理想的なＣIDLと比べて大きいのか，小さいのかがＶCとＶＲの大小関係を見ることによって得られることを意味している。
図５は，キャリブレーション動作でのタイミング図である。時間Ｔ０でスイッチ７ａがオンになり，クロックＣＬＫの１周期１／Ｆｃ後のタイミングＴ１で，比較器１１がインバータの入力端子の電位（充電電圧）ＶCと参照電圧ＶＲとの比較結果を出力する。図５では，ＣIN＜ＣIDLの場合は比較結果はＶC＞ＶＲであり，ＣIN＞ＣIDLの場合は比較結果はＶC＜ＶＲであり，ＣIN＝ＣIDLの場合は比較結果はＶC＝ＶＲであることを示している。
図４の負荷容量２ａは，そのスイッチＯＮの個数をデジタル的に制御することでその容量値が変化する。制御回路１２は，比較器１１の判定に従い，インバータ１の入力電圧Ｖｃが参照電圧ＶＲに近づくように，制御コードＤＡでＯＮさせる個数を増減させる制御を行う。スイッチ制御は，複数ビットの制御信号とデコーダにより，ＯＮさせるスイッチの個数をバイナリサーチ（２分探索）で制御してもよい。
上記の比較器による比較タイミングは，必ずしも充電開始からクロックＣＬＫの１周期後である必要はなく，Ｎ（Ｎ＞２の整数）周期後のタイミングを選択することもできる。
制御回路１２は，上記の比較動作とスイッチ制御動作とを複数回繰り返すことによって，インバータ１の入力電圧ＶCの電位が参照電圧ＶＲにできるだけ近づくような最適なスイッチのＯＮ数を求めることができる。
可変容量素子２ａのスイッチのＯＮ数が求まった後，スイッチＯＮの設定情報（制御コードＤＡ）を制御回路１２内のレジスタに保持し，今度はCMOSインバータ１の出力側に対しても同様のキャリブレーション動作を行う。すなわち，スイッチ７ａと７ｂ，スイッチ８ａと８ｂ，負荷容量２ａと２ｂを入れ替えて同様の比較動作とスイッチ制御動作を行う。出力側の検出が終了すれば同様に設定情報（制御コードＤＢ）を制御回路１２内のレジスタに保持し，スイッチ６をＯＮ，スイッチ７ａ，７ｂ，８ａ，８ｂをＯＦＦして，図２の通常動作へ移行する。
式５に示すとおり，同じ基準電流Ｉを電圧ＶCとＶＲの生成に用いているため，キャリブレーション動作での電圧ＶCとＶＲの比較結果は，基準電流生成回路１０の基準電流Ｉの大きさやばらつきには依存せず，精度の高い測定が実現できる。また，CMOSインバータ1の入力端子，出力端子の容量値ＣINを独立して検出/調整するため，たとえ外部プリント基板の寄生容量やCMOSインバータのゲートソース間寄生容量が入力側と出力側で異なっていても，各々を理想的な設計容量値に近づけることができる。
［第２の実施の形態］
図６は，第２の実施の形態における発振回路の回路図である。図６にも，図２，３と同様に発振回路ＤＣＸＯを構成する水晶振動子４と，この外付けの水晶振動子４に接続されＩＣチップ内に設けられる回路５が示されている。図２，３と同じ回路構成には同じ参照番号を与えている。
図６において，図２，３と異なる構成は，CMOSインバータ１の入出力間に挿入されたフィードバック抵抗３を外付け部品抵抗３に設けたことと，参照電位ＶＲを生成するための外付けの抵抗部品９をＩＣ内部抵抗９に設けたことである。また，CMOSインバータ１の入出力にバイアス電位（第１の電圧）Ｖ１を供給するためのスイッチ７ａ，７ｂ，およびそのバイアス電位Ｖ１を生成するための抵抗１３，CMOSインバータ１の入出力端子と比較器１１を接続するスイッチ７ｃ，７ｄを設けている。
さらに，基準電流生成回路１０のトランジスタＰ３と内部抵抗１３とにより第１の電圧（バイアス電位）Ｖ１を生成する第１の電圧生成回路が構成される。また，トランジスタＰ２と内部抵抗９とにより参照電圧ＶＲを生成する第２の電圧生成回路が構成される。
第２の実施の形態においても，第１の実施の形態と同様に，CMOSインバータ１の入力電位をＶCとし，CMOSインバータ１の入力側の負荷容量２ａの容量値を検出/調整するキャリブレーション動作について説明する。このキャリブレーション動作は，電源投入時などの動作準備期間中に行われる。
図７は，第２の実施の形態におけるキャリブレーション動作を示す図である。
まず，図７の時間Ｔ０において，図６（Ａ）に示すように，発振器の発振を切断しかつパワーダウンするスイッチ６をＯＦＦ，CMOSインバータ１の入力端子にバイアス電位Ｖ１を印加するためのスイッチ７ａ，比較器１１の入力にインバータ１の入力端子電圧Ｖｃを供給するスイッチ７ｃをＯＮする。この状態では，CMOSインバータ１の入出力をＧＮＤ電位に固定するためのスイッチ８ａ，８ｂがＯＦＦであるため，CMOSインバータ１の入力端子から電荷が放電するパスがなく，CMOSインバータ１の入力端子の電位Ｖｃは，基準電流生成回路１０の基準電流ＩとＩＣ内部抵抗１３によって決定されるバイアス電位Ｖ１に上昇する。つまり，インバータ１の入力端子の負荷容量２ａやその寄生容量は，バイアス電圧Ｖ１に充電されてＶｃ＝Ｖ１になる。
次に，図７の時間Ｔ１において，図６（Ｂ）に示されるように，スイッチ７aをＯＦＦし，CMOSインバータ１の出力端子をＧＮＤ電位に固定するためのスイッチ８ｂをＯＮする。すると，CMOSインバータ１の入力端子から外部抵抗３，スイッチ８ｂを経由してＧＮＤ電位に放電するパスが形成される。その結果，インバータ１の入力端子の電圧Ｖｃは放電により低下する。
外部抵抗３の抵抗値をＲｆ，CMOSインバータ１の入力端子に見えるトータルの容量をＣIN(＝Ｃ2a＋Ｃ0＋ＣP)とおくと，入力端子の電位ＶCは，スイッチ８ｂのＯＮにより，バイアス電位（第１の電圧）Ｖ１から時間と共にＲfＣINの時定数によって低下する。入力端子の電位Ｖｃは，
Ｖｃ＝Ｖ１（ｅｘｐ（−ｔ/ＲfＣIN ））
の電位で低下する。したがって，基準となるクロックＣＬＫ（周波数ＦC ）の１周期後，すなわちｔ＝１／ＦC後の時間Ｔ２には，入力端子の電位ＶCは，Ｖ１（ｅｘｐ（−１/（ＦC・Ｒf・ＣIN ）））になる。
設計値として期待する理想的な容量をＣIDLとすると，ＣIN＜ＣIDLであれば電位Ｖｃは，ＣIN＝ＣIDLの場合よりも下がり，ＣIN＞ＣIDLであれば電位Ｖｃは，ＣIN＝ＣIDLの場合よりも上がる。つまりＣIN＜ＣIDLの時は，バイアス電圧Ｖ１による電荷量が少ないのでクロックＣＬＫの１周期後の電位Ｖｃの電位降下は大きく，逆に，ＣIN＞ＣIDLであれば，電荷量が多いので電位Ｖｃの電位降下は小さい。従って，放電開始後の時間Ｔ２における電位をモニタすることによって，ＩＣ内部容量ＣINの理想容量ＣIDLに対する相対的な大きさを測定することができる。
比較器１１は，あるタイミングで入力端子の電位（放電電圧）ＶCと予め設定した参照電位ＶRの大小比較を行う。入力端子の合計容量ＣINが理想容量ＣIDLに等しいときに，クロックＣＬＫの１周期ｔ＝１／ＦC後に得られる電位Ｖｃが参照電位ＶRに等しくなるようにするためには，フィードバック抵抗３の抵抗値Ｒｆは以下のように設定すればよい。
ＶR＝Ｖｃ＝Ｖ１（ｅｘｐ（−１/（ＦC・Ｒf・ＣIN ）））
を満たすためには，
Ｒf＝１／（ＦC・ＣIN ・ln（Ｖ１ ／ＶR ）） （式６）
に設定されていればよい。
そこで，式６が成立するように，設定したい入力端子の容量ＣINの理想値ＣIDLや比較器の動作条件（速度やダイナミックレンジ）に合わせて，各パラメータＦC，Ｖ１ ，ＶR，Ｒfを決定する。例えば，入力端子の容量ＣINをＣIN＝10pFに設定したい場合は，ＦC＝2MHz，Ｖ１ ＝1.0Ｖ，ＶR ＝0.4Ｖとすると，式６より，Ｒｆ≒50kΩ とすればよい。外付け抵抗３の抵抗値Ｒｆは高精度に設定可能である。
キャリブレーション動作では，図７に示すとおり，比較器１１で，クロックＣＬＫがＨレベルに立ち上がるタイミングで電位ＶCと参照電圧ＶＲの大小比較を実施し，その結果に基づいて制御回路１２が制御コードＤＡを制御する。すなわち，第１の実施の形態と同様に，制御回路１２は，比較結果がＶC＝ＶＲに近づくように，制御コードＤＡを変更して可変容量素子である負荷容量２ａのスイッチをＯＮさせる個数を増減させることによって，負荷容量２aの容量値を理想値になるように制御する。
上記の比較器による比較タイミングは，必ずしも放電開始からクロックＣＬＫの１周期後である必要はなく，式６が成立するようにタイミングを選択することができる。
このスイッチのＯＮ数が求まった後に設定情報，例えば制御コードＤＡを制御回路内のレジスタに保持する。そして，今度はCMOSインバータ１の出力端子側の負荷容量２ｂに対しても同様のキャリブレーション動作を行う。すなわち，スイッチ７ａと７ｂ，スイッチ７ｃと７ｄ，スイッチ８ａと８ｂ，負荷容量２ａと２ｂを入れ替えて同様の比較処理と，制御コードＤＢの制御を行う。出力端子側の負荷容量２ｂの制御コードＤＢが決定すれば，その設定情報を制御回路内のレジスタに保持する。そして，スイッチ６をＯＮ，スイッチ７ａ〜７ｄ，８ａ，８ｂをＯＦＦして，通常動作へ移行する。
第１の実施の形態では，負荷容量２ａ，２ｂへの充電動作中の電位Ｖｃを測定したのに対して，第２の実施の形態では，負荷容量２ａ，２ｂの放電動作中の電位Ｖｃを測定する。第２の実施の形態では，式６を導出した式に示されるとおり，外付けしたフィードバック抵抗３の抵抗値Ｒｆが高精度であれば，インバータ１の入出力端子の容量ＣINが理想容量ＣIDLと等しいか否かを高精度に検出することができる。また，第２の実施の形態でも，予め設定するバイアス電位（第１の電圧）Ｖ１と参照電位ＶＲは，基準電流生成回路１０の基準電流値IとＩＣ内部抵抗１３，９からそれぞれ生成されるため，比較器１１の精度は基準電流値Iのばらつきによらず，精度の高い比較が実現できる。
［第３の実施の形態］
図８，図９は，第３の実施の形態における発振回路の回路図である。図８，９にも，図６と同様に発振回路ＤＣＸＯを構成する水晶振動子４と，この外付けの水晶振動子４に接続されＩＣチップ内に設けられる回路５が示されている。図６と同じ回路構成には同じ参照番号を与えている。
図８，９において，図６と異なる構成は，CMOSインバータ１の入出力間に挿入された抵抗素子３をＩＣ内部抵抗３に置き換えたこと，負荷容量２ａと２ｂの両端子間をそれぞれショートさせるスイッチ１４ａ，１４ｂを追加したことである。また，CMOSインバータ１の入出力端子それぞれと比較器１１の入力とを接続するスイッチ７ｃ，７ｄは削除している。
さらに，基準電流生成回路１０のトランジスタＰ３と内部抵抗１３とにより第１の電圧（バイアス電位）Ｖ１を生成する第１の電圧生成回路が構成される。また，トランジスタＰ２と内部抵抗９とにより参照電圧ＶＲを生成する第２の電圧生成回路が構成される。
以下，CMOSインバータ１の入力端子側の負荷容量２ａの容量値を検出して調整するキャリブレーション動作について説明する。
図８に示すとおり，発振器を切断かつパワーダウンするスイッチ６をＯＦＦ，CMOSインバータ１の入出力端子にバイアス電位（第１の電圧）Ｖ１を印加するためのスイッチ７ａ，７ｂ，および負荷容量２ａと２ｂの両端子間をそれぞれショートさせるスイッチ１４ａ，１４ｂをＯＮする。この状態では，水晶振動子の並列容量Ｃ0の両端子間と，負荷容量２ａおよび寄生容量ＣPの端子間は，バイアス電位Ｖ１に固定されている。
図１０は，キャリブレーション動作における等価回路図である。図１１は，キャリブレーション動作の動作を示す図である。図１０（Ａ）は，上記の図８の状態である。すなわち，スイッチ７ａ，７ｂ，１４ａ，１４ｂが導通状態にあり，並列容量Ｃ0の両端子と，負荷容量２ａおよび寄生容量ＣPの端子は，それぞれバイアス電位Ｖ１になっていて，各容量の両端子間はそれぞれ短絡されている。したがって，容量の電荷量はゼロである。
次に，図１１の時間Ｔ１で，図９，図１０（Ｂ）に示すように，スイッチ７ａ，１４ａをＯＦＦ，スイッチ８ａをＯＮする。すると，水晶振動子の並列容量Ｃ0と，負荷容量２ａおよび寄生容量ＣPとが，バイアス電位Ｖ１とＧＮＤ間に直列接続された状態になる。図１０(Ａ)から図１０（Ｂ）への変化において外部からの電荷注入や放電はないので，電荷保存則により，図１０（Ａ）の電荷量＝０と図１０（Ｂ）の電荷量とが等しいので，次の式が成り立つ。
０＝ＶC・（Ｃ2a＋ＣP ）＋（ＶC−Ｖ１）・Ｃ0
この式を解くと，直列接続された中間のノードであるCMOSインバータ１の入力端子の電位ＶCは，
ＶC ＝Ｖ１・Ｃ0 ／（Ｃ2a＋Ｃ0＋ＣP）＝Ｖ１・Ｃ0 ／ＣIN （式７）
となる。
これは，図１０（Ａ）と図１０（Ｂ）のスイッチの切り替え前後で電位ＶCがバイアス電位（第１の電圧）Ｖ１からＶ１・Ｃ0 ／ＣINに変化したことを意味しており，外部部品である水晶振動子の等価並列容量値Ｃ0が固定であれば，理想的な容量値ＣIDLに対して相対的に入力端子の合計容量ＣINを検出できることを意味している。設計値として期待する理想的な容量をＣIDLとすると，スイッチ切り換え後の入力端子の電位Ｖｃは，ＣIN＜ＣIDLの場合はＣIN＝ＣIDLの時よりも上がり，逆に，ＣIN＞ＣIDLの場合は下がる。
比較器１１は，ＶCと予め設定した参照電位ＶRの大小比較を行う。参照電位ＶRは，例えば，Ｃ0 ＝1pFの水晶振動子を使用し，ＣIN を11pFに設定したい場合，ＶR ＝ Ｖ１・Ｃ0 ／ＣIN ＝ Ｖ１ ／１１ となるように設定する。すなわち，Ｖ１＝1.1Ｖで動作させる場合は，ＶR ＝0.1ＶとなるようにＩＣ内部抵抗１３，９および，電流源回路１０の電流値を決める。
比較器１１が，時間Ｔ１でのスイッチ切り換え後の任意のタイミングで両電位ＶCとＶＲの大小比較を行い，制御回路１２が，第１，第２の実施の形態と同様に，その比較結果に基づいて，可変容量素子である負荷容量２ａのスイッチをＯＮさせる個数を増減させて，負荷容量２ａの値を変化させ，インバータの入力端子の合計容量ＣINが理想的な容量ＣIDLに近づくに制御する。つまり，Ｖｃ＝ＶＲに近づくように，制御回路１０が制御コードＤＡを設定する。
このスイッチのＯＮ数が求まった後に，制御コードＤＡなどの設定情報を制御回路内のレジスタに保持する。そして，今度はCMOSインバータ１の出力端子側に対しても同様のキャリブレーション動作を行う。すなわち，スイッチ７ａと７ｂ，スイッチ８ａと８ｂ，スイッチ１４ａと１４ｂ，負荷容量２ａと２ｂを入れ替えて同様の比較と制御コードの設定を行う。出力端子側の制御コード検出動作が終了すれば，同様にその設定情報を制御回路内のレジスタに保持し，スイッチ６をＯＮ，スイッチ７ａ，７ｂ，８ａ，８ｂ，１４ａ，１４ｂをＯＦＦして，通常動作へ移行する。
第３の実施の形態では，電荷の移動による電位の変化によって相対的に容量値を検出することができるため，外部水晶振動子の並列容量値Ｃ0が大きくばらつかない場合は，精度良く調整することができる。また，本実施例では動作ＣＬＫを用いた場合を説明したが，図１１に示すようにスイッチの切り換え後は，電位Ｖｃが一定電位を保持しつづけるため，比較器の比較タイミングはスイッチ切り換え後の任意のタイミングでよい。したがって，高精度のクロックＣＬＫを用いずに，複合回路などを用いてキャリブレーション動作を行うことができる。
［変型例１］
図１２は，第１，第２の実施の形態における変型例を示す図である。第１の実施の形態では，充電開始後クロックＣＬＫの１周期またはＮ周期後のタイミングで比較動作を行い，第２の実施の形態では，放電開始後クロックＣＬＫの１周期またはＮ周期後のタイミングで比較動作を行う。そのため，クロックＣＬＫをいずれかから供給される必要がある。
図１２の変型例では，水晶振動子４と共に発振回路を構成する第２のインバータ２１と第２のフィードバック抵抗２３と負荷容量２２ａ，２２ｂを有する回路２５が，更に，ＩＣ内部に設けられている。そして，外部端子６１，６２に設けられたスイッチ１３が，回路２５側がオン，回路５側がオフにされて，水晶振動子４と回路２５とで水晶発振器が構成され，それが生成するクロックＣＬＫが，回路５内の制御回路１２の基準クロックとして供給される。また，クロックＣＬＫは，比較器１１にも供給される。
図１２の回路５は，第１の実施の形態の回路５と同じであるが，第２の実施の形態の回路５であってもよい。その場合は，第２の実施の形態においてクロックＣＬＫがキャリブレーション動作の基準クロックとして使用される。
回路２５は，CMOSインバータ２１，その入力および出力にそれぞれ接続された内部容量２２ａ，２２ｂ，その入出力間に挿入された入出力のＤＣ電位を同電位に保つための抵抗素子２３，水晶振動子４との発振回路の発振ループを切断かつパワーダウンするスイッチ２６を有する。
この変形例では，第１，第２の実施の形態におけるクロックＣＬＫを，ＩＣ内の回路２５と水晶振動子４とからなる発振回路で生成する。すなわち，電源投入時などの動作準備期間中のキャリブレーション動作時に，図１２に示す接続によって水晶振動子４と回路２５とによる発振回路を発振させる。すなわち，スイッチ６をＯＦＦ，スイッチ２６をＯＮし，水晶振動子４と回路２５が接続されるようにスイッチ１３を制御する。水晶振動子４と回路２５による発振回路が発振を開始し，そこから出力されるクロックＣＬＫを比較器１１と制御回路１２に入力する。これにより，外部からクロックの供給を受けることなくＩＣ内の回路でキャリブレーション動作をすることが可能になる。
回路２５内部の負荷容量２２ａ，２２ｂは，発振することができる単純な固定容量であればよく，その値にも絶対値的な精度は必要とされない。これは，負荷容量２２ａ，２２ｂが設計値から大幅にずれて製造され，クロックＣＬＫが理想周波数から１００ｐｐｍずれたとしても，式３の電位ＶCの誤差は理想ＣＬＫ周波数に対して僅か０．０１％であり，容量補正時に使用するクロックの精度としては十分だからである。
このＣＬＫを用いて第１または第２の実施の形態による負荷容量のキャリブレーションを実施した後に，スイッチ６をＯＮ，スイッチ２６をＯＦＦし，水晶振動子４と回路５が接続されるようにスイッチ１３を制御して，通常動作へ移行する。
［変型例２］
図１３は，第１〜第３の実施の形態における変型例を示す図である。図１４は，その変形例の動作を示す図である。
この変型例２では，図１３（Ａ）に示されるとおり，ＩＣチップ内に，発振回路の水晶振動子以外の回路５に加えて，スタータ回路３０を有する。回路５には，クロックＣＬＫに加えて図示されていない電源レギュレータから電源ＶＤＤＸが供給されるが，スタータ回路３０には，クロックＣＬＫに加えて電源レギュレータから２つの電源ＶＤＤ，ＶＤＤＸが供給される。そして，電源レギュレータは，電源起動時に第１の電源ＶＤＤを先に立ちあげ，その後第２の電源ＶＤＤＸを立ち上げる。この２つの電源ＶＤＤ，ＶＤＤＸのシーケンスを利用して，スタータ回路３０は，キャリブレーション動作開始前のリセット信号ＸＲＳＴと，動作開始を制御するイネーブル信号ＥＮを生成して，回路５に供給する。
さらに，図１３（Ｂ）に示されるスタータ回路３０は，フリップフロップ回路７０〜７３からなるシフトレジスタであり，第１の電源ＶＤＤがフリップフロップ回路７０のデータ入力に入力され，各フリップフロップ回路のリセット端子ＲＢには第２の電源ＶＤＤＸが入力され，各クロック端子にはクロックＣＬＫが供給される。さらに，２段目と３段目のフリップフロップ回路の出力Ｑ２，Ｑ３がＮＡＮＤゲート７４に入力される。
図１４に示した動作の図に示されるとおり，電源が起動する前は，リセット信号ＸＲＳＴとイネーブル信号ＥＮはＬレベルである。システム電源の起動時に同時に第１の電源ＶＤＤが立ち上がった後に第２の電源ＶＤＤＸがＨに立ち上がると，各フリップフロップ回路が一度リセットされ，Ｑ２＝Ｌ，Ｑ３＝Ｌになり，ＡＮＤゲート７４によりリセット信号ＸＲＳＴはＨレベルになる（時間ｔ２）。そして，クロックＣＫＬの時間ｔ３でＱ１＝Ｈに，時間ｔ４でＱ２＝Ｈになり，Ｑ２＝Ｈ，Ｑ３＝Ｌになることによって，この時間ｔ４においてＮＡＮＤゲートがリセット信号ＸＲＳＴをＬレベルにする。このＸＲＳＴ＝Ｌが回路５の内部をリセットする。
さらに，時間ｔ５でＱ３＝Ｈになり，ＮＡＮＤゲートがリセット信号ＸＲＳＴをＨレベルにしてリセットが解除される。最後に，時間ｔ６でフリップフロップ７３の出力ＱがＨレベルになり，イネーブル信号ＥＮがＨレベルになる。これに応答して，回路５がキャリブレーション動作を開始する。キャリブレーション動作では，前述のとおり，第１，第２，第３の実施の形態それぞれのスイッチ群の制御が開始される。
この変型例のように，ＩＣ内部にスタータ回路３０を設けることで，外部からの複雑な制御なしで，セルフキャリブレーション動作を可能にする。
［変型例３］
図１５は，第１〜第３の実施の形態における変型例を示す図である。図１４は，その変形例の動作を示す図である。
この変型例では，図１５（Ａ）に示されるとおり，ＩＣチップは，発振回路ＤＣＸＯの水晶振動子４以外の回路５と，スタータ回路３０を有し，さらに，ＩＣチップには，ＶＣＴＣＸＯなどの第２の発振回路素子４０のクロックを入力するための外部端子６２が設けられている。そして，ＩＣチップ内には，この外部端子６２にクロックＶＣＫが供給されているか否かを検出するクロックディテクタ回路５０を有する。さらに，ＯＲゲート８１は，発振回路素子４０からのクロックＶＣＫか，水晶振動子４と回路５による発振回路ＤＣＸＯからのクロックかのいずれかを生成クロックＳＣＫとして出力する。このクロックＳＣＫがＲＦ回路内のＰＬＬシンセサイザの基準クロックとして使用される。
また，クロックディテクタ回路５０の検出信号ＰＤの論理により，スタータ回路３０のイネーブル信号ＥＮがＡＮＤゲート８０でゲーティングされて，ＤＣＸＯ用のイネーブル信号ＥＮＸＯとして回路５に供給される。スタータ回路３０は，図１３，１４の変型例２と同じである。
この変型例では，２種類の発振回路ＤＣＸＯ（水晶振動子４と回路５）か，発振回路ＶＣＴＣＸＯなどの異なる発振器４０かのいずれかを任意に選択可能にすることができる。しかも，その切り換えは，外部からの電気的な制御ではなく，チップＩＣに外付け部品として水晶振動子４を接続するか，発振回路素子４０を接続するかにより，切り換えることができる。
例えば，クロックＳＣＫは初期ばらつきが大きく低精度であっても低コストの携帯端末を製造したい場合は，水晶振動子４を接続して発振回路ＤＣＸＯのクロックを使用する。また，クロックＳＣＫの初期ばらつきが小さく高精度が望まれる携帯端末を製造したい場合は，ＶＣＴＣＸＯなどの高価な発振器４０を接続して使用する。このように発振器の外部部品をＩＣチップに選択して接続できる構成にすることで，同じ回路，同じチップ構成，同じシステム，同じソフトウェアで，顧客の仕様に合わせた発振回路が構成できる。このような汎用性を持たせることで低コスト化を図ることができる。
外付けの発振器４０は，パワーマネージメントモジュールから電源ＶＤＤＶを供給されるとクロックＶＣＫを出力する。また，クロックディテクタ５０は，図１５（Ｂ）に示されるように，ダイオードＤ１と容量Ｃ１０と，抵抗ＲＡ，ＲＢと，比較器５１を有する。そして，クロックディテクタ５０は，発振器４０からそのクロックＶＣＫが入力された場合は，検出信号ＰＤをＨレベルにし，入力されない場合はＬレベルを出力する。
ディテクタ５０の内部ノードＶＰは，クロックＶＣＫが入力された場合はダイオードＤ１からの電流によって上昇し，クロックＶＣＫが入力されない場合はダイオードＤ１が電流を流さないため上昇しない。比較器５１は，内部ノードＶＰが内部バイアス電圧ＶＲ（例えばＶＲ＝ＶＤＤ／２）の電位を超えた時にＰＤ＝Ｈレベルを出力する回路である。従って，比較器５１はクロックＶＣＫが入力された場合は，内部バイアス電圧ＶＲを越えた時点でＨレベルを出力し，クロックＶＣＫが入力されない場合はＬレベルを出力する。
ＤＣＸＯの回路５に入力されるＥＮ信号ＥＮＸＯは，クロックディテクタ５０の検出信号ＰＤの反転論理とスタータ回路３０で生成されるＥＮ信号との論理積をＡＮＤゲート８０でとることにより生成される。すなわち，発振器４０を接続した場合は，それが発生するクロックＶＣＫにより検出信号ＰＤがＨレベルになるので，スタータ回路３０からのＥＮ信号がＨレベルであってもイネーブル信号ＥＮＸＯはＬレベルとなり，発振回路ＤＣＸＯの回路５は動作しない。また，水晶振動子４を接続した場合は，クロックＶＣＫが入力されず検出信号ＰＤがＬレベルのままである。そのため，スタータ回路３０からのイネーブル信号ＥＮがそのままイネーブル信号ＥＮＸＯとなり，回路５の動作がそのイネーブル信号ＥＮＸＯによって開始する。出力クロックＳＣＫは，発振器（例えばＶＣＴＣＸＯ）４０からのクロックＶＣＫとＤＣＸＯを構成する回路５からのクロックの論理和をとることによって得られる。
図１６は，外部部品に発振器（例えばＶＣＴＣＸＯ）４０を接続した場合の動作を示すタイミング図である。発振器４０はＶＤＤＶの電源投入によってクロックＶＣＫを出力する。クロックディテクタ５０は，システムの電源ＶＤＤが立ち上がると同時に動作可能になり，検出出力ＰＤは電圧ＶＰが基準電圧ＶＲを越えた時にＨレベルになる。一方，スタータ回路３０が，ＤＣＸＯの回路５のリセットＸＲＳＴとイネーブル信号ＥＮを生成する。イネーブルＥＮはＨレベルになるが，クロックディテクタ５０の検出出力ＰＤの反転はＬレベルになるため，ＡＮＤゲート８０により，イネーブルＥＮＸＯはＬレベルになり，回路５はパワーダウン状態になる。この場合，回路５から出力されるクロックはＬレベルに固定され，出力クロックＳＣＫとして，ＶＣＴＣＸＯ４０のクロックＶＣＫがＯＲゲート８１から出力される。
また，水晶振動子４を外部接続した場合は，クロックディテクタ５０の検出出力ＰＤがＬレベルであるため，ＡＮＤゲート８０によりイネーブルＥＮＸＯはＨレベルになり，水晶振動子４と回路５で構成されるＤＣＸＯが発振動作する。この場合，発振器４０は接続されていないので，クロックＶＣＫはＬレベルであり，ＯＲゲート８１により，ＤＣＸＯを構成する回路５からのクロックが出力クロックＳＣＫとして出力される。
以上の第１，第２，第３の実施の形態によれば，以下のようなメリットがある。
（１）発振器の周波数ずれを、発振周波数を外部測定器等で直接ＡＣ的に計測して検出するのではなく、発振周波数を決める容量値のばらつきをＩＣ内部の回路でＤＣ的に計測して検出するため、大々的な計測環境が必要なく、低コストである。
（２）容量値のばらつきをＩＣ内部の回路でＤＣ的に計測できるため、比較器やスイッチや制御回路を用いて、ばらつきが小さくなるような容量補正を自身の回路内で自己完結して行うことができる。
（３）電源投入時等の動作準備期間中のキャリブレーション動作により容量の校正を行い、その結果をレジスタに保持して通常動作時に反映させることで、発振器の初期ばらつきを小さくすることができる。
（４）発振器の外部部品を任意に選択して接続できるので、同じ回路、同じチップ構成、同じシステム、同じソフトウェアで，顧客の仕様に合わせて使い分けをすることができ，低コスト化を図ることができる。
以上の実施の形態をまとめると，次の付記のとおりである。
（付記１）
圧電振動子が外部に接続される発振回路において，
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有する第１のインバータ回路と，
前記第１のインバータ回路の前記入力端子と出力端子との間に設けられた第１のフィードバック抵抗と，
前記第１のインバータ回路の前記入力端子及び出力端子にそれぞれ接続され，制御信号により容量値が可変設定可能な第１及び第２の可変容量素子と，
所定の基準電流を前記入力端子または出力端子に供給して前記第１または第２の可変容量素子を充電する充電回路と，
前記入力端子または出力端子の充電電圧と，参照電圧とを比較する比較器と，
キャリブレーション時に，第１の時間で，前記充電回路に前記入力端子または出力端子への前記基準電流の供給を開始させ，前記第１の時間後の第２の時間での前記比較器の比較結果に応じて，前記充電電圧が前記参照電圧に近づくように，前記第１または第２の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
（付記２）
付記１において，
前記制御回路は，前記キャリブレーション時に，前記比較器の比較結果が前記充電電圧が前記参照電圧より高い場合は，前記第１または第２の可変容量素子の容量値を増やすように前記制御信号を生成し，低い場合は，前記容量値を減らすように前記制御信号を生成する発振回路。
（付記３）
付記１または２において，
さらに，前記基準電流を生成する基準電流生成回路と，
前記基準電流を外部に接続された基準抵抗に流して前記参照電圧を生成する参照電圧生成回路を有する発振回路。
（付記４）
付記１または２において，
前記制御回路は，前記キャリブレーション時に，前記第１のインバータ回路と圧電振動子とによる発振動作を停止させる発振回路。
（付記５）
付記１または２において，
さらに，前記基準電流を生成する基準電流生成回路を有し，
前記充電回路は，前記キャリブレーション時に，前記第１の時間で前記基準電流生成回路を前記入力端子または出力端子に接続する発振回路。
（付記６）
圧電振動子と第１のフィードバック抵抗とが外部に接続される発振回路において，
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有し，前記第１のフィードバック抵抗が前記入力端子と出力端子との間に接続される第１のインバータ回路と，
前記第１のインバータ回路の前記入力端子及び出力端子に接続され，制御信号により容量値が可変設定可能な第１及び第２の可変容量素子と，
前記入力端子または出力端子の放電電圧と，参照電圧とを比較する比較器と，
キャリブレーション時に，第１の電圧を前記入力端子または出力端子に印加して前記第１または第２の可変容量素子を充電し，その後，第１の時間で前記第１または第２の可変容量素子を前記第１のフィードバック抵抗を介して放電開始し，前記第１の時間後の第２の時間での前記比較器の比較結果に応じて，前記入力端子または出力端子の放電電圧が前記参照電圧に近づくように，前記第１または第２の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
（付記７）
付記６において，
前記制御回路は，前記キャリブレーション時に，前記比較器の比較結果が前記放電電圧が前記参照電圧より高い場合は，前記第１または第２の可変容量素子の容量値を減らすように前記制御信号を生成し，低い場合は，前記容量値を増やすように前記制御信号を生成する発振回路。
（付記８）
付記６または７において，
さらに，所定の基準電流を第１の抵抗に供給して前記第１の電圧を生成する第１の電圧生成回路と，
前記基準電流を第２の抵抗に供給して前記第１の電圧より低い前記参照電圧を生成する第２の電圧生成回路とを有する発振回路。
（付記９）
付記６または７において，
前記制御回路は，前記キャリブレーション時に，前記第１のインバータ回路と圧電振動子とによる発振動作を停止させる発振回路。
（付記１０）
付記６または７において，
前記制御回路は，前記キャリブレーション時に，前記第１の時間で前記入力端子または出力端子を前記フィードバック抵抗を介して基準電源に接続する発振回路。
（付記１１）
圧電振動子が外部に接続される発振回路において，
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有する第１のインバータ回路と，
前記第１のインバータ回路の前記入力端子と出力端子との間に設けられた第１のフィードバック抵抗と，
前記第１のインバータ回路の前記入力端子及び出力端子にそれぞれ接続され，制御信号により容量値が可変設定可能な第１及び第２の可変容量素子と，
前記入力端子または出力端子のモニタ電圧と，参照電圧とを比較する比較器と，
キャリブレーション時に，前記第１または第２の可変容量素子の両端と前記圧電振動子の両端とを第１の電圧を印加した状態で短絡し，その後，前記第１または第２の可変容量素子と前記圧電振動子を直列回路接続した時のモニタ電圧と参照電圧の前記比較器の比較結果に応じて，前記モニタ電圧が前記参照電圧に近づくように，前記第１または第２の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
（付記１２）
付記１１において，
前記制御回路は，前記キャリブレーション時に，前記比較器の比較結果が前記モニタ電圧が前記参照電圧より高い場合は，前記第１または第２の可変容量素子の容量値を増やすように前記制御信号を生成し，低い場合は，前記容量値を減らすように前記制御信号を生成する発振回路。
（付記１３）
付記１１または１２において，
さらに，前記基準電流を生成する基準電流生成回路と，
所定の基準電流を第１の抵抗に供給して前記第１の電圧を生成する第１の電圧生成回路と，
前記基準電流を第２の抵抗に供給して前記第１の電圧より低い前記参照電圧を生成する第２の電圧生成回路とを有する発振回路。
（付記１４）
付記１１または１２において，
前記制御回路は，前記キャリブレーション時に，前記インバータ回路と圧電振動子とによる発振動作を停止させる発振回路。
（付記１５）
付記１または６において，
さらに，第２のインバータと当該第２のインバータの入力端子と出力端子との間に接続された第２のフィードバック抵抗とを有し，
前記制御回路は，前記キャリブレーション時に，前記第２のインバータの入力端子と出力端子を前記圧電振動子に接続し，前記圧電振動子と第２のインバータとで構成される発振器が生成するクロックのタイミングに基づいて，前記第１及び第２の時間を制御する発振回路。
（付記１６）
付記１，６または１１において，
さらに，電源起動後に，前記制御回路にリセット信号を供給し，その後前記制御回路にキャリブレーション動作を開始させるイネーブル信号を供給するスタータ回路を有する発振回路。
（付記１７）
付記１６において，
さらに，第２の発振回路が外部に接続可能であり，
前記第２の発振回路が接続された場合に，前記第２の発振回路が生成するクロックを検出するディテクタ回路を有し，
前記ディテクタ回路が前記第２の発振回路が生成するクロックを検出した場合は，前記イネーブル信号の前記制御回路への供給が停止され，前記第２の発振回路が生成するクロックが出力され，
前記ディテクタ回路が前記第２の発振回路が生成するクロックを検出しない場合は，前記イネーブル信号が前記制御回路に供給され，前記圧電振動子と前記第１のインバータ回路とで構成される発振器が生成するクロックが出力される発振回路。
１：インバータ ２ａ，２ｂ：可変容量素子
３：フィードバック抵抗 ４：圧電振動子
５：圧電振動子以外の回路 ６，７，８：スイッチ
９：抵抗 １０：基準電流生成回路
１１：比較器 １２：制御回路
ＶＲ：参照電圧 Ｖｃ：放電電圧

Claims (12)

  1. 圧電振動子が外部に接続される発振回路において，
    前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有する第１のインバータ回路と，
    前記第１のインバータ回路の前記入力端子と出力端子との間に設けられた第１のフィードバック抵抗と，
    前記第１のインバータ回路の前記入力端子及び出力端子にそれぞれ接続され，制御信号により容量値が可変設定可能な第１及び第２の可変容量素子と，
    所定の基準電流を前記入力端子または出力端子に供給して前記第１または第２の可変容量素子を充電する充電回路と，
    前記入力端子または出力端子の充電電圧と，参照電圧とを比較する比較器と，
    前記発振回路の発振ループを切断し且つパワーダウンした状態で行うキャリブレーション時に，第１の時間で，前記充電回路に前記入力端子または出力端子への前記基準電流の供給を開始させ，前記第１の時間後の第２の時間での前記比較器の比較結果に応じて，前記充電電圧が前記参照電圧に近づくように，前記第１または第２の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
  2. 請求項１において，
    前記制御回路は，前記キャリブレーション時に，前記比較器の比較結果が前記充電電圧が前記参照電圧より高い場合は，前記第１または第２の可変容量素子の容量値を増やすように前記制御信号を生成し，低い場合は，前記容量値を減らすように前記制御信号を生成する発振回路。
  3. 請求項１または２において，
    さらに，前記基準電流を生成する基準電流生成回路と，
    前記基準電流を外部に接続された基準抵抗に流して前記参照電圧を生成する参照電圧生成回路を有する発振回路。
  4. 圧電振動子と第１のフィードバック抵抗とが外部に接続される発振回路において，
    前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有し，前記第１のフィードバック抵抗が前記入力端子と出力端子との間に接続される第１のインバータ回路と，
    前記第１のインバータ回路の前記入力端子及び出力端子に接続され，制御信号により容量値が可変設定可能な第１及び第２の可変容量素子と，
    前記入力端子または出力端子の放電電圧と，参照電圧とを比較する比較器と，
    前記発振回路の発振ループを切断し且つパワーダウンした状態で行うキャリブレーション時に，第１の電圧を前記入力端子または出力端子に印加して前記第１または第２の可変容量素子を充電し，その後，第１の時間で前記第１または第２の可変容量素子を前記第１のフィードバック抵抗を介して放電開始し，前記第１の時間後の第２の時間での前記比較器の比較結果に応じて，前記入力端子または出力端子の放電電圧が前記参照電圧に近づくように，前記第１または第２の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
  5. 請求項４において，
    前記制御回路は，前記キャリブレーション時に，前記比較器の比較結果が前記放電電圧が前記参照電圧より高い場合は，前記第１または第２の可変容量素子の容量値を減らすように前記制御信号を生成し，低い場合は，前記容量値を増やすように前記制御信号を生成する発振回路。
  6. 請求項４または５において，
    さらに，所定の基準電流を第１の抵抗に供給して前記第１の電圧を生成する第１の電圧生成回路と，
    前記基準電流を第２の抵抗に供給して前記第１の電圧より低い前記参照電圧を生成する第２の電圧生成回路とを有する発振回路。
  7. 圧電振動子が外部に接続される発振回路において，
    前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有する第１のインバータ回路と，
    前記第１のインバータ回路の前記入力端子と出力端子との間に設けられた第１のフィードバック抵抗と，
    前記第１のインバータ回路の前記入力端子及び出力端子にそれぞれ接続され，制御信号により容量値が可変設定可能な第１及び第２の可変容量素子と，
    前記入力端子または出力端子のモニタ電圧と，参照電圧とを比較する比較器と，
    前記発振回路の発振ループを切断し且つパワーダウンした状態で行うキャリブレーション時に，前記第１または第２の可変容量素子の両端と前記圧電振動子の両端とを第１の電圧を印加した状態で短絡し，その後，前記第１または第２の可変容量素子と前記圧電振動子を直列回路接続した時のモニタ電圧と参照電圧の前記比較器の比較結果に応じて，前記モニタ電圧が前記参照電圧に近づくように，前記第１または第２の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
  8. 請求項７において，
    前記制御回路は，前記キャリブレーション時に，前記比較器の比較結果が前記モニタ電圧が前記参照電圧より高い場合は，前記第１または第２の可変容量素子の容量値を増やすように前記制御信号を生成し，低い場合は，前記容量値を減らすように前記制御信号を生成する発振回路。
  9. 請求項７または８において，
    さらに，前記基準電流を生成する基準電流生成回路と，
    所定の基準電流を第１の抵抗に供給して前記第１の電圧を生成する第１の電圧生成回路と，
    前記基準電流を第２の抵抗に供給して前記第１の電圧より低い前記参照電圧を生成する第２の電圧生成回路とを有する発振回路。
  10. 請求項１または４において，
    さらに，第２のインバータと当該第２のインバータの入力端子と出力端子との間に接続された第２のフィードバック抵抗とを有し，
    前記制御回路は，前記キャリブレーション時に，前記第２のインバータの入力端子と出力端子を前記圧電振動子に接続し，前記圧電振動子と第２のインバータとで構成される発振器が生成するクロックのタイミングに基づいて，前記第１及び第２の時間を制御する発振回路。
  11. 請求項１，４または７において，
    さらに，電源起動後に，前記制御回路にリセット信号を供給し，その後前記制御回路にキャリブレーション動作を開始させるイネーブル信号を供給するスタータ回路を有する発振回路。
  12. 請求項１１において，
    さらに，第２の発振回路が外部に接続可能であり，
    前記第２の発振回路が接続された場合に，前記第２の発振回路が生成するクロックを検出するディテクタ回路を有し，
    前記ディテクタ回路が前記第２の発振回路が生成するクロックを検出した場合は，前記イネーブル信号の前記制御回路への供給が停止され，前記第２の発振回路が生成するクロックが出力され，
    前記ディテクタ回路が前記第２の発振回路が生成するクロックを検出しない場合は，前記イネーブル信号が前記制御回路に供給され，前記圧電振動子と前記第１のインバータ回路とで構成される発振器が生成するクロックが出力される発振回路。
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