JPH11317623A - 圧電発振器、発振器調整システムおよび発振器調整方法 - Google Patents

Abstract

(57)【要約】 【課題】 発振起動時間を短縮する。 【解決手段】 パルス発生部２０を構成する単安定マル
チバイブレータＭＭは、高電位側電源ＶCCの立ち上がり
を検出すると、所定時間ハイレベルとなる制御パルスＰ
を生成する。スイッチSWは、制御パルスＰがハイレベル
の期間、オン状態となる。したがって、電源が投入され
るとバイパスコンデンサＣの端子電圧は急速に立ち上が
る。これにより、トランジスタＱ１、Ｑ２のバイアス電
圧を短時間で定常状態に導くことができ、発振起動時間
を短縮することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、無線通信機器や測
定器等に用いられる圧電発振器に関し、特に電源立ち上
げ時の発振開始時間を短縮するのに好適な圧電発振器お
よび発振周波数調整システム、発振周波数調整方法に関
する。

【０００２】

【従来の技術】従来、無線通信機器や測定器等に用いら
れる圧電発振器には図１３に示すようなバイポーラトラ
ンジスタを用いたコルピッツ型圧電発振回路が用いられ
てきた。図１３の圧電発振回路は、圧電振動子Ｘとトリ
マコンデンサＣ_T等によって発振周波数が定まるように
なっており、下段のトランジスタＱ１が発振に、上段の
トランジスタＱ２がベース接地増幅に用いられる。

【０００３】この圧電発振回路は、カスコード増幅器の
形式で構成されており、トランジスタＱ１のコレクタが
ローインピーダンスになるので、コレクタ側の容量が電
流増幅率ｈ_fe倍になってベース側に現れるミラー容量を
低減することができる。このため、高周波発振に好適で
ある。また、トランジスタの電流増幅率ｈ_feにはバラツ
キがあるので、トランジスタＱ２を使用しない圧電発振
回路では、ミラー容量のバラツキを吸収して所望の発振
周波数を得るためトリマコンデンサＣ_Tの可変範囲を大
きくする必要があったが、当該圧電発振回路では、トリ
マコンデンサＣ_Tとして可変範囲の狭いものを使用する
ことができるという利点がある。

【０００４】

【発明が解決しようとする課題】ところで、従来の圧電
発振回路において、カスコード増幅の利点を活かすため
には、所望の周波数帯域においてトランジスタＱ２のエ
ミッタ側がローインピンダンスになっていることが必要
である。バイパスコンデンサＣはこのために設けられた
ものであり、バイアス抵抗Ｒ１等とともにトランジスタ
Ｑ２のベース側でローパスフィルタを構成している。こ
こで、従来の圧電発振回路に電源が投入された場合を考
えると、トランジスタＱ２のベース電圧は、直ちに定常
状態に達するのではなく、バイアス抵抗Ｒ１およびバイ
パスコンデンサＣ等によって定まる時定数に従って徐々
に上昇する。このため、各トランジスタＱ１，Ｑ２が正
常にバイアスされ、発振回路として動作できるまでに時
間がかかる。したがって、電源投入直後にあっては圧電
振動子Ｘに流れる初期電流が小さくなり、発振起動時間
が長くなる。この結果、従来の圧電発振回路では、電源
投入後の振幅の成長や周波数の安定が遅れたり、発振の
開始が遅れるなどの欠点があった。

【０００５】本発明は、上述した事情に鑑みてなされた
ものであり、簡易な構成によって、発振起動時間を短縮
する圧電発振回路を提供することを目的とする。また、
中心周波数を正確に定めることができる圧電発振回路を
提供することを目的とする。また、素子のバラツキを吸
収して発振起動時間をより一層短縮した圧電発振回路を
提供することを目的とする。

【０００６】

【課題を解決するための手段】上記課題を解決するため
請求項１に記載の発明にあっては、圧電発振器におい
て、圧電振動子とバイアス回路によって与えられるバイ
アス電圧で動作する半導体とを有する発振回路と、前記
バイアス回路に設けられ交流をバイパスするコンデンサ
と電源とを短絡するスイッチ回路と、前記発振回路への
給電開始から一定時間が経過するまで、前記発振回路の
前記コンデンサと前記電源とを短絡するように前記スイ
ッチ回路を制御する制御回路とを備えたことを特徴とす
る。

【０００７】また、請求項２記載の発明にあっては、前
記制御回路は、前記発振回路への給電開始を検知して、
給電開始から一定時間を計測することにより制御信号を
生成し、前記スイッチ回路は、前記制御信号に基づいて
オン・オフが制御されることを特徴とする。また、請求
項３記載の発明にあっては、前記制御回路を単安定マル
チバイブレータにより構成したことを特徴とする。ま
た、請求項４記載の発明にあっては、前記制御回路をカ
ウンタにより構成したことを特徴とする。

【０００８】また、請求項５記載の発明にあっては、予
め定められた静電容量を有し、前記圧電振動子に接続さ
れる固定接続容量素子と、予め定められた静電容量を有
する複数の選択接続容量素子と、前記複数の選択接続容
量素子のうち、特定の前記選択接続容量素子を前記固定
接続容量素子に並列に接続する容量接続回路とを備えた
容量アレイを有することを特徴とする。

【０００９】また、請求項６記載の発明にあっては、前
記選択接続容量素子の前記固定接続容量素子に対する接
続／非接続を制御するための周波数制御データを記憶す
るメモリと、外部からの調整用周波数制御データに基づ
いて前記メモリに予め前記周波数制御データを記憶させ
るとともに、前記調整用周波数制御データあるいは前記
周波数制御データに基づいて前記容量接続回路を制御す
る接続制御回路と、を備えたことを特徴とする。

【００１０】また、請求項７記載の発明にあっては、前
記接続制御回路は、電源投入時には、一旦全ての前記選
択接続容量素子を前記固定接続容量素子に対して接続状
態とする起動時制御回路を備えたことを特徴とする。

【００１１】また、請求項８記載の発明にあっては、前
記電源と前記コンデンサと短絡する時間を制御するデー
タを書込および読出が可能なデータ記憶回路を備え、前
記制御回路は前記データ記憶回路から読み出した前記デ
ータに基づいて、前記制御信号を生成することを特徴と
する。

【００１２】また、請求項９記載の発明にあっては、前
記メモリには、前記周波数制御データとともに前記電源
と前記コンデンサと短絡する時間を制御するパルス制御
データを記憶し、前記接続制御回路は、外部からの調整
用パルス制御データに基づいて前記メモリに前記パルス
制御データを予め記憶させるとともに、前記調整用パル
ス制御データあるいは前記パルス制御データに基づいて
前記制御回路を制御することを特徴とする。

【００１３】また、請求項１０記載の発明にあっては、
前記発振回路がバイポーラ発振回路であることを特徴と
する。また、請求項１１に記載の発明にあっては、前記
圧電振動子は、水晶振動子であることを特徴とする。

【００１４】また、請求項１２記載の発明にあっては、
前記圧電振動子を除く構成部品がワンチップＩＣとして
構成されていることを特徴とする。また、請求項１３記
載の発明にあっては、前記ワンチップＩＣおよび前記圧
電振動子が一のパッケージに収納されていることを特徴
とする。また、請求項１４記載の発明にあっては、前記
発振回路内に可変リアクタンス素子を備え、前記可変リ
アクタンス素子に供給する電圧を可変することによっ
て、前記発振回路の発振周波数を調整することを特徴と
する。また、請求項１５記載の発明にあっては、前記圧
電振動子および前記可変リアクタンス素子を除く構成部
品がワンチップＩＣとして構成されていることを特徴と
する。また、請求項１６記載の発明にあっては、前記ワ
ンチップＩＣ、前記圧電振動子および前記可変リアクタ
ンス素子が一体として一のパッケージに収納されている
ことを特徴とする。

【００１５】また、請求項１７記載の発明にあっては、
圧電発振器の発振周波数を調整する発振器調整システム
において、前記発振回路に給電した状態で当該発振回路
の発振周波数を検出する発振周波数検出手段と、前記発
振周波数検出手段によって検出した発振周波数と基準発
振周波数とを比較することにより、前記発振周波数と前
記基準発振周波数とが近づくように前記調整用周波数制
御データを出力し、最も両周波数が近づいた時に前記調
整用周波数制御データを前記周波数制御データとして前
記メモリに記憶するように前記接続制御回路を制御する
調整用データ出力手段と、を備えたことを特徴とする。

【００１６】また、請求項１８記載の発明にあっては、
圧電発振器の発振周波数を調整する発振器調整方法にお
いて、前記発振回路に給電した状態で当該発振回路の発
振周波数を検出するステップと、検出された前記発振周
波数と基準発振周波数とを比較することにより、前記発
振周波数と前記基準発振周波数とが近づくように前記調
整用周波数制御データを前記接続制御回路に供給するス
テップと、最も両周波数が近づいた時に前記調整用周波
数制御データを前記周波数制御データとして前記メモリ
に記憶するように前記接続制御回路を制御するステップ
とを備えたことを特徴とする。

【００１７】また、請求項１９記載の発明にあっては、
圧電発振器における前記電源と前記コンデンサと短絡す
る時間を調整する発振器調整システムにおいて、前記発
振回路に給電を行う給電手段と、前記発振回路の発振状
態を検出する発振状態検出手段と、前記給電手段による
給電が開始されてから前記発振状態検出手段によって発
振状態が検出されるまでの発振起動時間を計測する計測
手段と、前記計測手段によって計測された発振起動時間
が短くなるように前記調整用パルス制御データを出力
し、最も前記発振起動時間が短くなった時に前記調整用
パルス制御データを前記パルス制御データとして前記メ
モリに記憶するように前記接続制御回路を制御する調整
用データ出力手段とを備えたことを特徴とする。

【００１８】また、請求項２０記載の発明にあっては、
記載の圧電発振器における前記電源と前記コンデンサと
短絡する時間を調整する発振器調整方法において、前記
発振回路に給電を行うステップと、前記発振回路の発振
状態を検出するステップと、給電が開始されてから発振
状態が検出されるまでの発振起動時間を計測するステッ
プと、前記発振起動時間が短くなるように前記調整用パ
ルス制御データを出力し、最も前記発振起動時間が短く
なった時に前記調整用パルス制御データを前記パルス制
御データとして前記メモリに記憶するように前記接続制
御回路を制御するステップとを備えたことを特徴とす
る。

【００１９】

【発明の実施の形態】Ａ．第１実施形態 以下、図面を参照しつつ本発明の一実施形態に係わる圧
電発振回路を説明する。 １．第１実施形態の構成 図１は、第１実施形態に係わる圧電発振回路の回路図で
ある。図において、圧電発振回路１は、発振部１０’と
パルス発生部２０から構成されている。発振部１０’
は、バイパスコンデンサＣと電源ＶCCの間にスイッチSW
が設けられた点を除いて、図１３に示す従来の圧電発振
回路と同様である。このスイッチSWは、制御パルスＰに
よって制御され、制御パルスＰがハイレベルの時にオン
状態となり、制御パルスＰがローレベルの時にオフ状態
になるように構成されている。

【００２０】パルス発生部２０は、単安定マルチバイブ
レータＭＭと、その外付部品であるコンデンサＣaおよ
び抵抗Ｒａとによってから構成されている。そして、コ
ンデンサＣaと抵抗Ｒａによって遅延時間ｔ１が設定さ
れるようになっている。

【００２１】単安定マルチバイブレータＭＭは、電源電
圧Ｖｃｃの立ち上がりを検出して、ローレベルからハイ
レベルに立ち上がり、一定時間ハイレベルを維持した
後、ローレベルに立ち下がり、その後、ローレベルを維
持する制御パルスＰを生成する。ここで、遅延時間ｔ１
は、確実に発振を開始でき、かつ起動時間を最も短くで
きるように実験によって選ばれる。したがって、発振部
１０’に電源が投入されてから所定期間が経過するまで
は、スイッチSWはオン状態となるので、バイアス抵抗Ｒ
1およびバイパスコンデンサＣより構成されるローパス
フィルタをパスすることができる。これにより、圧電振
動子Ｘに大きな初期電流を流すことが可能となり、発振
起動時間を短縮しかつ発振が安定するまでの時間を短縮
することが可能となる。

【００２２】２．第１実施形態の動作 図２は、第１実施形態に係わる圧電発振回路のタイミン
グチャートであり、この図を参照しつつ、圧電発振回路
１の動作を説明する。まず、時刻Ｔ１において、圧電発
振回路１に給電が行われたとすると、電源電圧Ｖｃｃは
図２（ａ）に示すように時刻Ｔ１において立ち上がる。
すると、この立ち上がりエッジｅ１を単安定マルチバイ
ブレータＭＭが検知して、図２（ｂ）に示すように時間
ｔ１だけ遅延させた制御パルスＰを生成し、これがスイ
ッチSWに供給される。ここで、スイッチSWは、上述した
ように制御パルスＰがハイレベルの時にオン状態とな
り、制御パルスＰがローレベルの時にオフ状態になるの
で、時刻Ｔ１から、時間ｔ１が経過するまでは、オン状
態となる。この場合、バイアス抵抗Ｒ1はスイッチＳＷ
により短絡されるので、バイアス抵抗Ｒ1およびバイパ
スコンデンサＣにより構成される時定数回路を介してい
た場合と比較して、圧電振動子Ｘにより大きな初期電流
を流すことが可能となる。

【００２３】この場合、遅延時間ｔ１は、上述したよう
に確実に発振を開始でき、かつ起動時間を最も短くでき
るように設定されているので、図２（ｃ）に示すような
発振信号ＳOSCを生成する。ここで、比較のために図２
（ｄ）にスイッチSWを使用しない場合の発振信号ＳOSC^'
を示す。図２（ｃ）と図２（ｄ）を比較すると、スイッ
チSWを使用した方が、時間ｔ２だけ速く発振を開始する
ことがわかる。また、図２（ｃ），（ｄ）に示すように
発振信号ＳOSC_、ＳOSC^'の振幅は徐々に大きくなり、発振
周波数も安定するが、電源投入から安定した発振信号Ｓ
OSC_、ＳOSC^'が生成されるまでの時間もスイッチSWを使用
した方が短いことがわかる。

【００２４】例えば、ｔ１＝５０μsecに設定したとこ
ろ、周波数偏差が０．１ppm以内に収束するまでの時間
は、スイッチSWを使用しない場合では５．８９msecとな
るが、スイッチSWを使用した場合には３．３９msecとな
ることを本発明者は実験によって確認した。すなわち、
スイッチSWを使用することにによって、安定した発振信
号ＳOSCを得るまでの時間を略４０％短縮することがで
きる。

【００２５】このように本実施形態によれば、電源投入
から所定時間が経過するまで、バイアス回路に設けられ
たバイパスコンデンサＣと電源ＶCCとを短絡するように
したので、発振開始までの時間を短縮することができ、
かつ、発振信号ＳOSCが安定するまでの時間を短縮する
ことができる。したがって、この圧電発振回路１を無線
通信機や測定器に応用すれば、機器の安定に要する時間
を短縮させることができる。

【００２６】Ｂ．第２実施形態 １．第２実施形態の構成 １−１：全体構成 第２実施形態は、発振周波数が安定するまでの時間およ
び発振起動時間を短縮するのに好適な電圧制御型圧電発
振回路に関する。図３は、第２実施形態に係わる電圧制
御型圧電発振回路の回路図である。

【００２７】図において、電圧制御型圧電発振回路２
は、パルス発生部２０と発振部３０から構成されてい
る。パルス発生部２０の構成は、上述した第１実施形態
と同様であり、発振部３０が第１実施形態の発振部１
０'と相違する。

【００２８】この発振部３０において、周波数制御端子
ＶＣには、出力端子OUTから出力される発振信号ＳOSCの
発振周波数ｆOSCを変化させるために制御電圧ＶCが印加
されるようになっている。また、制御電圧ＶCは一端が
周波数制御端子ＶＣに接続された入力抵抗Ｒｉを介して
供給されるようになっており、これにより、周波数制御
端子ＶＣに接続する発振周波数制御回路（図示せず）を
発振回路３０と粗結合することができる。

【００２９】次に、入力抵抗Ｒｉの他端には圧電振動子
Ｘの一端が接続されており、また、入力抵抗Ｒｉと圧電
振動子Ｘの中間接続点には可変リアクタンス素子として
機能する可変容量ダイオード（以下、バリキャップとい
う。）Ｃvのカソード端子が接続されている。このバリ
キャップＣvのアノード端子と低電位側電源ＧＮＤの間
には、所望の容量を有する一つのコンデンサと等価な働
きをする容量アレイＣARYが接続されている。なお、容
量アレイＣARYは容量アレイユニットとして機能し、そ
の詳細構成については後述する。

【００３０】次に、メモリ２１には、周波数制御データ
ＤCTLが格納されており、周波数制御データＤCTLに基づ
いて、通常動作時に容量アレイＣARYのスイッチＳ1〜Ｓ
nのオン／オフ制御が行われるようになっている。

【００３１】次に、制御回路２２は、調整用データ入力
端子Ｔ1〜Ｔ3 を有し、スイッチＳ1〜Ｓnとメモリ２１
とに接続されている。制御回路２２は、調整動作時に調
整用データ入力端子Ｔ1〜Ｔ3から入力される調整用周波
数データＤADJに基づいて容量アレイＣARYを構成するス
イッチＳ1〜Ｓnのオン／オフ制御を行い、調整終了後に
周波数制御データＤCTLをメモリ２１に格納するととも
に、通常動作時には、メモリ２１に格納された周波数制
御データＤCTLに基づいてスイッチＳ1〜Ｓnのオン／オ
フ制御を行うように構成されている。

【００３２】次に、バリキャップＣvと容量アレイＣARY
との中間接続点と低電位側電源ＧＮＤにはバイアス抵抗
ＲXが設けられており、これによりバリキャップＣvが逆
バイアスされ、バリキャップＣvは制御電圧ＶＣに応じ
た容量値を示すようになる。

【００３３】次に、高電位側電源ＶCCと低電位側電源Ｇ
ＮＤの間には、第１〜第３のバイアス抵抗Ｒ1〜Ｒ3が設
けられている。第１のバイアス抵抗Ｒ1と第２のバイア
ス抵抗Ｒ2の接続点はトランジスタＱ２のベース端子
に、第２のバイアス抵抗Ｒ2と第３のバイアス抵抗Ｒ3の
接続点はトランジスタＱ1のベース端子に各々接続され
ている。

【００３４】次に、トランジスタＱ２のベース端子は、
バイパスコンデンサＣを介して接地されている。このた
め、トランジスタＱ２はベース接地増幅器を構成してお
り、そのエミッタ端子がトランジスタＱ１のコレクタ端
子に接続されている。トランジスタＱ１のエミッタ端子
は、エミッタ抵抗Ｒeと第２発振用コンデンサＣ02を介
して低電位側電源ＧＮＤに接続されており、また、エミ
ッタ電圧が第１発振用コンデンサＣ01を介してベース端
子に正帰還されるようになっている。

【００３５】以上の構成において、電源Ｖccが投入され
ると、電源投入をパルス発生部２０が検知して制御パル
スＰを生成する。制御パルスＰがスイッチSWに供給され
ると、スイッチSWはオン状態になるから、第１実施形態
と同様に発振起動時間が短縮され、また、安定した発振
が得られるまでの時間が短縮される。

【００３６】１−２：容量アレイＣARYの構成 容量アレイＣARYは、バリキャップＣvのアノード端子に
一端が接続され、他端が低電位側電源ＧＮＤに接続さ
れ、固定容量素子として機能し、容量アレイＣARYの最
低限度の容量を確保するためのベースコンデンサＣ0
と、容量アレイＣARYの容量を可変とするための選択接
続容量素子として機能するｎ個のコンデンサＣX（Ｘ＝1
〜ｎ）と、対応するコンデンサをベースコンデンサＣ0
に並列接続するためのスイッチＳX（Ｘ＝1〜ｎ）と、を
備えて構成されている。

【００３７】この場合において、コンデンサＣ1〜Ｃｎ
の容量は、全て同一であってもよいし、互いに異なるよ
うにしてもよい。さらに互いに異ならせる場合には、各
コンデンサＣXの容量を予め設定した基本容量の２^X倍と
なるように設定すれば広範囲の容量を設定することが可
能である。

【００３８】また、スイッチＳ1〜Ｓnは、電圧制御型圧
電発振回路をＩＣ化する場合には、使用する半導体製造
プロセスにより、例えば、以下のような構成が考えられ
る。 半導体製造プロセスとして、バイポーラプロセスを
用いる場合には、スイッチＳ1〜Ｓnを、図４に示すよう
に、バイポーラトランジスタ構成とする。 半導体製造プロセスとして、ＣＭＯＳプロセスを用
いる場合には、スイッチＳ1〜Ｓnを、図５に示すよう
に、ＭＯＳトランジスタ構成とする。 高周波対応のＩＣの半導体製造プロセスとして盛ん
に使用されているバイポ―ラ＆ＣＭＯＳ混在プロセス
(Ｂｉ−ＣＭＯＳプロセス)を用いる場合には、スイッチ
Ｓ1〜Ｓnは、図４に示すバイポーラトランジスタ構成お
よび図５に示すＭＯＳトランジスタ構成のいずれをも採
用することが可能である。ただし、低消費電流化の観点
からはトランジスタをオンするために定常的に電流を流
す必要のないＭＯＳトランジスタ構成とする方が有利で
ある。なぜなら、ＭＯＳトランジスタは電圧制御素子で
あるので、ＭＯＳトランジスタがオンするのに十分なレ
ベルの電圧をゲート端子に印加すれば良く、ゲート端子
から低電位側電源ＧＮＤに定常的に流れる電流はないか
らである。これに対し、バイポーラトランジスタ構成と
すると、選択状態におけるトランジスタのオン抵抗を下
げるために、ベース端子−低電位側電源ＧＮＤ間に十分
な電流を流してやる必要があるからである。なお、この
点については、電源ＶCCとバイパスコンデンサＣを短絡
するためのスイッチSWについても同様である。さらに圧
電振動子Ｘは、物理的にも化学的にも安定しており、特
に温度変動に対して優れた安定性を示す水晶振動子を用
いていることが好ましい。また、メモリ２１は、ＥＥＰ
ＲＯＭ、ＥＰＲＯＭ、ヒューズタイプＲＯＭなどにに代
表される不揮発性の半導体メモリにより構成することが
可能である。

【００３９】１−３：中心発振周波数f0の自動調整シス
テム 図６に電圧制御型圧電発振回路の中心発振周波数ｆ0の
自動調整システムの概要構成ブロック図を示す。自動調
整システムＡは、電圧制御型圧電発振回路２、基準電圧
印加装置３１、および中心発振周波数（ｆ0）調整装置
３２から構成されている。まず、基準電圧印加装置３１
は、所定の基準中心発振周波数ｆ0REFに対応する較正し
た基準制御電圧ＶCREFを出力するように構成されてお
り、基準制御電圧ＶCREFが周波数制御端子ＶＣに供給さ
れるようになっている。

【００４０】次に、中心発振周波数調整装置３２は、パ
ーソナルコンピュータなどで構成されており電圧制御型
圧電発振回路２の出力端子OUTに接続され、較正した基
準制御電圧ＶCREFを周波数制御端子ＶＣに印加した状態
で出力端子OUTから出力される発振信号ＳOSCの発振周波
数ｆOSC（＝中心発振周波数ｆ0に相当）を検出し、予め
設定した基準中心発振周波数ｆ0REFと比較することによ
り、容量アレイＣARYを構成するスイッチのオン／オフ
を制御するための調整用周波数データＤADJを生成し調
整用端子Ｔ1〜Ｔ3 を介して電圧制御型圧電発振回路２
に対し出力するように構成されている。

【００４１】２．第２実施形態の動作 ２−１：調整時の動作 次に、自動調整システムＡを用いた発振信号ＳOSCの発
振周波数ｆOSCの調整動作を説明する。まず、基準電圧
印加装置３１は、所定の基準中心発振周波数ｆ0REFに対
応する較正した基準制御電圧ＶCREFを周波数制御端子Ｖ
Ｃに印加する。この基準制御電圧ＶCREFの印加して、中
心発振周波数調整装置３２は、出力端子OUTから出力さ
れる発振信号ＳOSCの発振周波数ｆOSC（＝中心発振周波
数ｆ0に相当）を検出する。そして、基準制御電圧ＶCRE
Fに対応する、予め設定した基準中心発振周波数ｆ0REF
と比較する。

【００４２】この場合、中心発振周波数調整装置３２
は、基準中心発振周波数ｆ0REFと基準制御電圧ＶCREFに
おける発振周波数ｆOSCとの周波数差がほぼ零となるよ
うに発振回路側の負荷容量ＣLを算出し、算出結果に基
づいて容量アレイＣARYを構成するスイッチのオン／オ
フを制御するための調整用周波数データＤADJを生成し
て調整用端子Ｔ1〜Ｔ3 を介して電圧制御型圧電発振回
路２に対し出力する。これにより、電圧制御型圧電発振
回路２の制御回路２２は、調整用データ入力端子Ｔ1〜
Ｔ3から入力される調整用周波数データＤADJに基づいて
容量アレイＣARYを構成するスイッチＳ1〜Ｓnのオン／
オフ制御を行う。

【００４３】これにより再び、中心発振周波数調整装置
３２は、出力端子OUTから出力される発振信号ＳOSCの発
振周波数ｆOSC（＝中心発振周波数ｆ0に相当）を検出
し、基準制御電圧ＶCREFに対応する、予め設定した基準
中心発振周波数ｆ0REFと比較し、周波数差がほぼ零とな
るまで同様の処理を繰り返す。そして、周波数差がほぼ
零となると、調整用周波数データＤADJを所定期間以上
保持する。これにより制御回路２２は、中心発振周波数
ｆ0の自動調整が終了したことを検知して、調整終了時
の調整用周波数データＤADJに対応する周波数制御デー
タＤCTLをメモリに２１に格納する。

【００４４】メモリ２１は、制御回路２２により格納さ
れた周波数制御データＤCTLを次に周波数制御データＤC
TLが更新されるまで、保持し続けることとなる。以上の
説明においては、制御回路２２が独自に自動調整が終了
したことを検知して、調整終了時の調整用周波数データ
ＤADJに対応する周波数制御データＤCTLをメモリに２１
に格納する構成としていたが、発振中心周波数調整装置
３２側で、調整が終了した旨を調整用データＤADJに含
めて通知するように構成し、この通知がなされた時点
で、制御回路２２が調整用周波数データＤADJに対応す
る周波数制御データＤCTLをメモリに２１に格納する構
成とすることも可能である。

【００４５】２−２：通常時の動作 次に、図３を参照して、電圧制御型圧電発振回路２の通
常時の動作について説明する。発振部３０の電源が投入
されると、パルス発生部２０は高電位側電源ＶCCの電圧
を検出することにより、電源投入タイミングを検知し、
時間ｔ１だけハイレベルとなる制御パルスＰを生成す
る。制御パルスＰがスイッチSWに供給されると、スイッ
チSWがオン状態になり、圧電振動子Ｘに大きな初期電流
を流すことが可能となる。また、制御回路２２はメモリ
２１に格納されている周波数制御データＤCTLを読み出
し、周波数制御データＤCTLに対応するスイッチＳXのみ
をオン状態として、他のスイッチはオフ状態とする。

【００４６】この後、時間ｔ１が経過すると制御パルス
Ｐがローレベルとなり、スイッチSWがオフ状態となる。
これにより、トランジスタＱ２のベースに、ごく短時間
で正規のバイアス電圧が印加される。したがって、電源
投入から発振開始までの時間を短縮することができ、ま
た、発振が安定するまでの時間を短縮することが可能と
なる。

【００４７】そして、調整動作により調整された中心発
振周波数ｆ0を中心とし、制御電圧ＶCに対応する発振周
波数ｆOSCを有する発振信号ＳOSCが出力端子OUTから出
力されることとなる。

【００４８】この場合、電圧制御型圧電発振回路２の制
御回路２２は、電源が投入されると、一旦、容量アレイ
ＣARYを構成するスイッチＳ1〜Ｓnを全てオン（閉）状
態とするようにしても良い。これは、容量アレイＣARY
のインピーダンスが最小となり発振が容易となるので、
電圧制御型圧電発振回路２の出力端子OUTから出力され
る発振信号ＳOSCの発振周波数ｆOSCを迅速に安定状態に
向かわせるためである。これにより、発振起動時間をよ
り短縮できる。そして、予め設定した時間が経過する
と、制御回路２２はメモリ２１から周波数制御データＤ
CTLを読み出し、周波数制御データＤCTLに基づいてスイ
ッチＳXを制御する。この結果、調整動作により調整さ
れた中心発振周波数ｆ0を中心とし、制御電圧Ｖcに対応
する発振周波数ｆOSCを有する発振信号ＳOSCが出力端子
OUTから出力されることとなる。

【００４９】３．第２実施形態の効果 圧電振動子にバラツキがあっても、電圧制御型圧電発
振器として組み上げた際に発振周波数ｆOSCを基準周波
数ｆOREFに合わせることが容易となる。従って、圧電振
動子の製造規格を緩和することができ、圧電振動子のコ
ストを削減することができ、ひいては、電圧制御型圧電
発振器の製造コストを低減することが可能となる。ま
た、バリキャップによる周波数可変量が確保し易いた
め、調整が容易となる。さらに容量アレイＣARYの容量
設定値によるfosc−Vc特性の可変レンジの差異が少ない
ため、容易に所望の電圧制御型圧電発振器を構成するこ
とができる。

【００５０】容量アレイＣARYを用いることにより、
電圧制御型圧電発振器をトリマ・レスで構成でき、外付
け部品を１個削減することができ、組立コストを削減す
ることが可能となる。 トリマに比較して安価な容量アレイを使用することに
より、低価格の電圧制御型圧電発振器を実現することが
可能となる。 従来のトリマを用いた圧電発振器は、トリマが機械的
動作部を有するため小型化には限界があったが、 容量
アレイＣARYは、ＩＣに内蔵可能であり、電圧制御型圧
電発振器の小型化に有利となる。

【００５１】従来のトリマを用いた圧電発振器と比較
して、容量アレイＣARYを用いた電圧制御型圧電発振器
は、経時変化および動作機構的に安定であり、圧電発振
回路の動作を安定化することが可能となる。 発振中心周波数調整作業は、中心発振周波数調整装置
３２がデジタルデータである調整用データＤADJを出力
することにより、電気的調整のみで行うことが可能であ
り、従来のように機械的調整を行う必要がないので、中
心発振周波数調整時間の短縮が可能となり、ひいては、
電圧制御型圧電発振器の製造コストを低減することが可
能となる。さらに、従来のように、トリマを調整するた
めの複雑かつ高価なサーボ機構を必要としないため、製
造設備投資を低減することも可能となる。

【００５２】４．第２実施形態の変形例 上記説明においては、圧電振動子Ｘおよびバリキャップ
Ｃvをディスクリート部品として取り扱っていたが、圧
電振動子ＸとバリキャップＣvとを直列接続とし、圧電
振動子Ｘを除く構成部品をワンチップＩＣとして構成し
たり、モールド封止、あるいは、一のパッケージに収納
するように構成すれば電圧制御発振器の組立工程を簡略
化することが可能となる。

【００５３】また、ベースコンデンサＣ0を容量アレイ
ＣARYの構成とせずに、コンデンサＣ1〜Ｃｎ、スイッチ
Ｓ1〜Ｓｎのみを容量アレイＢARY’とし、容量アレイＢ
ARY’、メモリ２１、制御回路２２を一体化したＩＣと
して外付けするように構成することも可能である。さら
に容量アレイＣARYまたは容量アレイＢARY'のみをＩＣ
として外付けするように構成することも可能である。こ
れにより容量アレイＢARY'を新たに作成するだけで、様
々なｆOSC−Ｖc特性を有する電圧制御型圧電発振回路を
構成することが可能となる。また、以上の説明において
は、容量アレイＣARYを構成するスイッチＳ1〜Ｓｎをト
ランジスタで構成していたが、あまり高精度を望まない
のであれば、スイッチＳ1〜Ｓｎをヒューズ素子で構成
し、調整時に確定的にスイッチを切断してしまう構成と
することも可能である。

【００５４】Ｃ．第３実施形態 上述した第１、第２実施形態において、制御パルスＰの
パルス幅、すなわち、バイパスコンデンサＣと電源ＶCC
とを短絡する時間は、個別の圧電発振回路毎に調整する
ものではなく、実験によって求めた代表値を設定するも
のであった。これに対して、第３実施形態は、制御パル
スＰのパルス幅を発振起動時間が最も短縮できるよう
に、圧電発振回路毎に調整するものである。

【００５５】１．第３実施形態の構成 １−１：全体構成 図７に、第３実施形態に係わる電圧制御型圧電発振回路
の回路図を示す。この電圧制御型圧電発振回路３は、制
御回路２２がパルス発生部２０’を制御する点、メモリ
２１が周波数調整用の周波数制御データＤCTLの他に制
御パルスＰのパルス幅を制御するパルス制御データＤCT
L'を記憶する点を除いて、第２実施形態の電圧制御型圧
電発振回路２と同様である。

【００５６】１−２：パルス発生部の構成 次に、図８に第３実施形態に係わるパルス発生部２０’
の回路図を示す。このパルス発生部２０’は、コンデン
サＣａの替わりに容量アレイＣARY'を用いる点が、図１
に示す第１実施形態のパルス発生部２０と相違する。単
安定マルチバイブレータＭＭの遅延時間ｔ１（図２
（ｂ）参照）は、スイッチＳX'のオン／オフに応じて定
まる容量アレイＣARY'の値と抵抗Ｒaによって定まるの
で、スイッチＳX'のオン／オフを制御することによっ
て、制御パルスＰのパルス幅を調整することが可能とな
る。

【００５７】１−３：自動調整システム 図９に電圧制御型圧電発振回路の自動調整システムの概
要構成ブロック図を示す。自動調整システムＢは、電圧
制御型圧電発振回路３、基準電圧印加装置３１、電源投
入装置３３および調整装置３２’から構成されている。
まず、基準電圧印加装置３１は、所定の基準中心発振周
波数ｆ0REFに対応する較正した基準制御電圧ＶCREFを出
力するように構成されており、基準制御電圧ＶCREFが周
波数制御端子ＶＣに供給されるようになっている。ま
た、電源投入装置３３は、調整装置３２’からの制御信
号に基づいて電源投入を行うように構成されている。

【００５８】次に、調整装置３２’は、第２実施形態の
中心発振周波数調整装置３２の機能に加えて、制御パル
スＰのパルス幅を調整する機能を併せ持つ。具体的に
は、中心周波数の調整を行った後、電源投入装置３３に
制御信号を供給して電圧制御圧電発振回路３に給電を行
う。そして、発振信号ＳOSCの振幅を検知することによ
って、電源投入から発振開始までの発振起動時間を検出
し、これが最も短縮されるように容量アレイＣARY'を構
成するスイッチＳX'のオン／オフを制御するための調整
用パルスデータＤADJ'を生成し調整用端子Ｔ1〜Ｔ3 を
介して電圧制御型圧電発振回路３に対し出力するように
構成されている。

【００５９】２．第３実施形態の動作 ２−１：調整時の動作 次に、自動調整システムＢを用いた調整動作を説明す
る。まず、第２実施形態と同様に中心発振周波数の調整
動作を行う。次に、制御パルスＰのパルス幅を調整する
動作を行う。この場合、基準電圧印加装置３１は、基準
制御電圧ＶCREFを周波数制御端子ＶＣに印加する。この
後、調整装置３２’が、初期値の調整用パルスデータＤ
ADJ'を調整用端子Ｔ1〜Ｔ3に与えるとともに電源投入装
置３３を制御して、電圧制御型圧電発振回路３に対して
電源投入を行う。次に、調整装置３２’は、出力端子OU
Tから出力される発振信号ＳOSCを検出して、発振起動時
間を測定する。

【００６０】この後、調整用パルスデータＤADJ'の値を
ずらしながら、発振起動時間を繰り返し測定し、最も発
振起動時間が短くなる調整用パルスデータＤADJ'を求め
る。この後、最終的な調整用パルスデータＤADJ'に調整
が終了した旨を含めて電圧制御型圧電発振回路３に通知
する。すると、制御回路２２が調整用パルスデータＤAD
J'に対応するパルス制御データＤCTL'をメモリに２１に
格納する。これにより、発振起動時間を最も短縮するパ
ルス幅を予め記憶することができる。

【００６１】２−２：通常時の動作 次に、図７を参照して、電圧制御型圧電発振回路３の通
常時の動作について説明する。発振部３０の電源が投入
されると、制御回路２２はメモリ２１に格納されている
パルス制御データＤCTL'を読み出し、パルス発生部２
０’のスイッチＳX'のオン／オフを制御する。これによ
り、当該電圧制御型圧電発振回路３に固有の制御パルス
Ｐのパルス幅が設定される。

【００６２】また、制御回路２２はメモリ２１に格納さ
れている周波数制御データＤCTLを読み出し、当該電圧
制御型圧電発振回路３に固有の容量値を設定する。これ
により、発振中心周波数は調整済みのものを使用するこ
とが可能となる。

【００６３】次に、パルス発生部２０’は高電位側電源
ＶCCの電圧を検出することにより、電源投入タイミング
を検知すると、制御パルスＰを生成しスイッチSWをオン
状態にする。すると、バイアス抵抗Ｒ1が短絡されるの
で、バイパスコンデンサＣに大きな充電電流が流れ込
み、その端子電圧が急速に上昇する。制御パルスＰがロ
ーレベルになると、スイッチSWはオフ状態となり、トラ
ンジスタＱ１、Ｑ２のバイアス電圧は、定常状態に設定
される。このため、発振起動時間や発振が安定するまで
の時間を短縮することが可能となる。

【００６４】そして、調整動作により調整された中心発
振周波数ｆ0を中心とし、制御電圧ＶCに対応する発振周
波数ｆOSCを有する発振信号ＳOSCが出力端子OUTから出
力されることとなる。

【００６５】このように第３実施形態にあっては、制御
パルスＰの生成タイミングを自動調整できるので、発振
起動時間をより短縮することが可能となる。また、バイ
パスコンデンサＣにバラツキがあってもこれを吸収する
ことができ、また、抵抗ＲaおよびコンデンサＣaにバラ
ツキがあっても、電圧制御型圧電発振器として組み上げ
た際に時定数を合わせることが容易となる。従って、バ
イパスコンデンサＣや抵抗Ｒaの製造規格を緩和するこ
とができ、コストを削減することができ、ひいては、電
圧制御型圧電発振器の製造コストを低減することが可能
となる。

【００６６】また、周波数調整用の周波数制御データＤ
CTLを記憶するメモリ２１にパルス制御データＤCTL'を
格納するようにしたので、記憶手段を兼用することが可
能となる。また、発振部３０の容量アレイＣARYを制御
する制御回路２２によって、パルス発生部２０’を制御
するようにしたので、特別な構成を追加することなく、
制御パルスＰのパルス幅を自動調整できる。

【００６７】Ｄ．変形例 本発明は、上述した実施形態に限定されるものではな
く、例えば、以下のような各種の変形例が可能である。

【００６８】（１）また各実施形態においては、容量ア
レイＣARYの構成として、容量アレイＣARYの容量を可変
とするための選択接続容量素子として機能するｎ個のコ
ンデンサＣX（Ｘ＝1〜ｎ）を設ける構成としていたが、
図１０に示すように、コンデンサＣX（＝選択接続容量
素子）をベース副コンデンサＣX0を含む複数の副コンデ
ンサＣX0、ＣX1〜ＣXm（＝副選択接続容量素子、ｍ＝自
然数）で構成し、各副コンデンサＣX1〜ＣXmを対応する
副接続スイッチＳX1〜ＳXmを切り替えるようにして、副
コンデンサＣX0、ＣX1〜ＣXmを接続あるいは非接続とし
て容量アレイＣARYの容量調整を行うように構成するこ
とも可能である。この結果、より容量値の微調整を行う
ことが可能となる。

【００６９】（２）また各実施形態においては、バリキ
ャップＣvと容量アレイＣARYとを直列接続する場合につ
いて説明したが、バリキャップＣvに対し、容量アレイ
ＣARYを並列に接続するように構成することも可能であ
る。

【００７０】（３）また各実施形態において、圧電発振
器を構成する素子の実装状態については、言及していな
かったが、例えば、図１１に示すように圧電発振器を構
成してもよい。この場合には、圧電振動子Ｘおよびバリ
キャップＣvを除く構成部品をワンチップＩＣ５１とし
て構成し、さらにワンチップＩＣ５１、圧電振動子Ｘお
よびバリキャップＣvをモールド封止した構成となって
いる。このような構成が実現可能となっているのは、容
量アレイＣARYによる発振中心周波数ｆ0の調整範囲を大
きく取ることができるため、ワンチップＩＣ、圧電振動
子ＸおよびバリキャップＣvをモールド封止した状態で
も、圧電振動子ＸおよびバリキャップＣvのばらつきを
容易に吸収して、所望の発振中心周波数ｆ0を得ること
ができるためである。これにより、部品点数を削減し
て、組立工数および製造コストを削減することが可能と
なる。

【００７１】（４）上記した変形例（３）は、圧電振動
子ＸおよびバリキャップＣvを除く構成部品をワンチッ
プＩＣ５１として構成し、さらにワンチップＩＣ５１、
圧電振動子ＸおよびバリキャップＣvをモールド封止し
た構成となっていたが、本実施形態は、圧電振動子Ｘを
除く構成部品（バリキャップＣvを含む）をワンチップ
ＩＣ５２として構成し、さらにワンチップＩＣおよび圧
電振動子Ｘをモールド封止した構成となっている。これ
により、より部品点数を削減して、組立工数および製造
コストを削減することが可能となる。

【００７２】（５）また、上述した各実施形態において
は、パルス発生部２０、２０’を単安定マルチバイブレ
ータＭＭを用いて構成したが、本発明はこれに限定され
るものではなく、発振部への給電開始から一定時間が経
過するまで、バイパスコンデンサＣと電源ＶCCとを短絡
するのであればどのようなものであってもよい。例え
ば、カウンタ回路を用いてパルス発生部２０、２０’を
構成してもよい。この場合には、カウンタ回路で発振部
への電源投入開始から外部クロックを計測し、計測結果
が一定値に達するとリップルキャリー信号を発生するよ
うに構成し、電源ＶCCの立ち上がりから、このリップル
キャリー信号が生成されるまでの期間、ハイレベルとな
るように制御パルスＰを生成すればよい。カウンタ回路
を用いる場合には、外部クロックが必要となるが、電子
機器には複数のクロック信号で動作するものが多数あ
る。そのような機器においては、消費電力を削減するた
めに、不要なクロック発生器の電源を遮断することがあ
る。そのような場合には、カウンタ回路を用いたパルス
発生部２０、２０’が好適である。

【００７３】

【発明の効果】以上説明したように本発明によれば、発
振回路への給電開始から一定時間が経過するまで、発振
回路のコンデンサと電源とを短絡するようにしたので、
発振起動時間および発振が安定するまでの時間を大幅に
短縮することができる。また、圧電振動子にバラツキが
あっても、発振回路として組み上げた際に中心発振周波
数を容易に合わせることができる。よって圧電振動子の
製造規格が緩和され、圧電振動子のコスト削減が可能、
更には圧電発振器のコスト削減が可能となる。容量アレ
イを用いることにより、電圧制御型圧電発振器をトリマ
・レスで構成でき、外付け部品を１個削減することがで
き、組立コストを削減することが可能となる。また、発
振中心周波数調整作業は、電気的調整のみで行うことが
可能であり、従来のように機械的調整を行う必要がない
ので、中心発振周波数調整時間の短縮が可能となり、ひ
いては、電圧制御型圧電発振器の製造コストを低減する
ことが可能となる。さらに、制御信号も自動調整するこ
とができるので、素子のバラツキを吸収して、発振起動
時間および発振が安定するまでの時間をより一層短縮す
ることができる。

【図面の簡単な説明】

【図１】 本発明の第１実施形態に係わる圧電発振回路
の回路図である。

【図２】 同実施形態に係わる圧電発振回路のタイミン
グチャートである。

【図３】 本発明の第２実施形態に係わる電圧制御型圧
電発振回路の回路図である。

【図４】 容量アレイを構成するスイッチをバイポーラ
トランジスタにより構成した場合の説明図である。

【図５】 容量アレイを構成するスイッチをＭＯＳトラ
ンジスタにより構成した場合の説明図である。

【図６】 同実施形態に係わる中心発振周波数調整シス
テムの構成図である。

【図７】 第３実施形態の電圧制御型圧電発振回路の構
成図である。

【図８】 同実施形態のパルス発生部の回路図である。

【図９】 同実施形態に係わる調整システムの構成図で
ある。

【図１０】 変形例に係わる容量アレイの構成例を示す
図である。

【図１１】 変形例に係わる電圧制御型圧電発振回路の
斜視図である。

【図１２】 変形例に係わる電圧制御型圧電発振回路の
斜視図である。

【図１３】 従来例の圧電発振回路の回路図である。

【符号の説明】

１…圧電発振回路 ２，３…電圧制御型圧電発振回路 １０'…発振部（発振回路） ２０…パルス発生部（制御回路） ２１…メモリ ２２…制御回路 ３１…基準電圧印加装置 ３２…発振中心周波数調整装置 ３２’…調整装置 ＣARY…容量アレイ Ｃ1〜Ｃｎ…コンデンサ（選択接続容量素子） Ｃ0…ベースコンデンサ（固定接続容量素子） ＤADJ，ＤADJ'…調整用データ ＤCTL，ＤCTL'…制御用データ ＳOSC…発振信号

Claims (20)

【特許請求の範囲】
1. 【請求項１】 圧電振動子とバイアス回路によって与え
   られるバイアス電圧で動作する半導体とを有する発振回
   路と、 前記バイアス回路に設けられ交流をバイパスするコンデ
   ンサと電源とを短絡するスイッチ回路と、 前記発振回路への給電開始から一定時間が経過するま
   で、前記発振回路の前記コンデンサと前記電源とを短絡
   するように前記スイッチ回路を制御する制御回路とを備
   えたことを特徴とする圧電発振器。
2. 【請求項２】 前記制御回路は、前記発振回路への給電
   開始を検知して、給電開始から一定時間を計測すること
   により制御信号を生成し、 前記スイッチ回路は、前記制御信号に基づいてオン・オ
   フが制御されることを特徴とする請求項１に記載の圧電
   発振器。
3. 【請求項３】 前記制御回路を単安定マルチバイブレー
   タにより構成したことを特徴とする請求項１に記載の圧
   電発振器。
4. 【請求項４】 前記制御回路をカウンタにより構成した
   ことを特徴とする請求項１に記載の圧電発振器。
5. 【請求項５】 予め定められた静電容量を有し、前記圧
   電振動子に接続される固定接続容量素子と、 予め定められた静電容量を有する複数の選択接続容量素
   子と、 前記複数の選択接続容量素子のうち、特定の前記選択接
   続容量素子を前記固定接続容量素子に並列に接続する容
   量接続回路とを備えた容量アレイを有することを特徴と
   する請求項１に記載の圧電発振器。
6. 【請求項６】 前記選択接続容量素子の前記固定接続容
   量素子に対する接続／非接続を制御するための周波数制
   御データを記憶するメモリと、 外部からの調整用周波数制御データに基づいて前記メモ
   リに予め前記周波数制御データを記憶させるとともに、
   前記調整用周波数制御データあるいは前記周波数制御デ
   ータに基づいて前記容量接続回路を制御する接続制御回
   路と、 を備えたことを特徴とする請求項５に記載の圧電発振
   器。
7. 【請求項７】 前記接続制御回路は、電源投入時には、
   一旦全ての前記選択接続容量素子を前記固定接続容量素
   子に対して接続状態とする起動時制御回路を備えたこと
   を特徴とする請求項６記載の圧電発振器。
8. 【請求項８】 前記電源と前記コンデンサと短絡する時
   間を制御するデータを書込および読出が可能なデータ記
   憶回路を備え、前記制御回路は前記データ記憶回路から
   読み出した前記データに基づいて、前記制御信号を生成
   することを特徴とする請求項１に記載の圧電発振器。
9. 【請求項９】 前記メモリには、前記周波数制御データ
   とともに前記電源と前記コンデンサと短絡する時間を制
   御するパルス制御データを記憶し、前記接続制御回路
   は、外部からの調整用パルス制御データに基づいて前記
   メモリに前記パルス制御データを予め記憶させるととも
   に、前記調整用パルス制御データあるいは前記パルス制
   御データに基づいて前記制御回路を制御することを特徴
   とする請求項６に記載の圧電発振器。
10. 【請求項１０】 前記発振回路がバイポーラ発振回路で
    あることを特徴とする請求項１乃至９のうちいずれか１
    項に記載の圧電発振器。
11. 【請求項１１】 前記圧電振動子は、水晶振動子である
    ことを特徴とする請求項１乃至１０のうちいずれか１項
    に記載の圧電発振器。
12. 【請求項１２】 前記圧電振動子を除く構成部品がワン
    チップＩＣとして構成されていることを特徴とする請求
    項１乃至１１のうちいずれか１項に記載の圧電発振器。
13. 【請求項１３】 前記ワンチップＩＣおよび前記圧電振
    動子が一のパッケージに収納されていることを特徴とす
    る請求項１２記載の圧電発振器。
14. 【請求項１４】 前記発振回路内に可変リアクタンス素
    子を備え、前記可変リアクタンス素子に供給する電圧を
    可変することによって、前記発振回路の発振周波数を調
    整することを特徴とする請求項１乃至１０のうちいずれ
    か１項に記載の圧電発振器。
15. 【請求項１５】 前記圧電振動子および前記可変リアク
    タンス素子を除く構成部品がワンチップＩＣとして構成
    されていることを特徴とする請求項１４に記載の圧電発
    振器。
16. 【請求項１６】 前記ワンチップＩＣ、前記圧電振動子
    および前記可変リアクタンス素子が一体として一のパッ
    ケージに収納されていることを特徴とする請求項１５記
    載の圧電発振器。
17. 【請求項１７】 請求項６または９に記載の圧電発振器
    の発振周波数を調整する発振器調整システムにおいて、 前記発振回路に給電した状態で当該発振回路の発振周波
    数を検出する発振周波数検出手段と、 前記発振周波数検出手段によって検出した発振周波数と
    基準発振周波数とを比較することにより、前記発振周波
    数と前記基準発振周波数とが近づくように前記調整用周
    波数制御データを出力し、最も両周波数が近づいた時に
    前記調整用周波数制御データを前記周波数制御データと
    して前記メモリに記憶するように前記接続制御回路を制
    御する調整用データ出力手段と、 を備えたことを特徴とする発振器調整システム。
18. 【請求項１８】 請求項６または９に記載の圧電発振器
    の発振周波数を調整する発振器調整方法において、 前記発振回路に給電した状態で当該発振回路の発振周波
    数を検出するステップと、 検出された前記発振周波数と基準発振周波数とを比較す
    ることにより、前記発振周波数と前記基準発振周波数と
    が近づくように前記調整用周波数制御データを前記接続
    制御回路に供給するステップと、 最も両周波数が近づいた時に前記調整用周波数制御デー
    タを前記周波数制御データとして前記メモリに記憶する
    ように前記接続制御回路を制御するステップとを備えた
    ことを特徴とする発振器調整方法。
19. 【請求項１９】 請求項９に記載の圧電発振器における
    前記電源と前記コンデンサと短絡する時間を調整する発
    振器調整システムにおいて、 前記発振回路に給電を行う給電手段と、 前記発振回路の発振状態を検出する発振状態検出手段
    と、 前記給電手段による給電が開始されてから前記発振状態
    検出手段によって発振状態が検出されるまでの発振起動
    時間を計測する計測手段と、 前記計測手段によって計測された発振起動時間が短くな
    るように前記調整用パルス制御データを出力し、最も前
    記発振起動時間が短くなった時に前記調整用パルス制御
    データを前記パルス制御データとして前記メモリに記憶
    するように前記接続制御回路を制御する調整用データ出
    力手段とを備えたことを特徴とする発振器調整システ
    ム。
20. 【請求項２０】 請求項９に記載の圧電発振器における
    前記電源と前記コンデンサと短絡する時間を調整する発
    振器調整方法において、 前記発振回路に給電を行うステップと、 前記発振回路の発振状態を検出するステップと、 給電が開始されてから発振状態が検出されるまでの発振
    起動時間を計測するステップと、 前記発振起動時間が短くなるように前記調整用パルス制
    御データを出力し、最も前記発振起動時間が短くなった
    時に前記調整用パルス制御データを前記パルス制御デー
    タとして前記メモリに記憶するように前記接続制御回路
    を制御するステップとを備えたことを特徴とする発振器
    調整方法。