JP5729100B2 - 半導体装置の製造方法、半導体装置、電子機器 - Google Patents

半導体装置の製造方法、半導体装置、電子機器 Download PDF

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Description

本技術は、半導体装置の製造方法、半導体装置、電子機器に関する。
デジタルビデオカメラ、デジタルスチルカメラなどの電子機器は、固体撮像装置などの半導体装置を含む。たとえば、固体撮像装置として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサ、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）型イメージセンサを含む。
固体撮像装置は、半導体基板の面に複数の画素が配列されている。各画素においては、光電変換部が設けられている。光電変換部は、たとえば、フォトダイオードであり、外付けの光学系を介して入射する光を受光面で受光し光電変換することによって、信号電荷を生成する。
固体撮像装置は、一般に、半導体基板において回路や配線などが設けられた表面側から入射する光を、光電変換部が受光する。このような場合には、回路や配線などが入射する光を遮光するために、感度を向上させることが困難な場合がある。このため、半導体基板において回路や配線などが設けられた表面とは反対側の裏面側から入射する光を、光電変換部が受光する「裏面照射型」が提案されている（たとえば、特許文献１，２参照）。
また、上記の固体撮像装置のような半導体装置では、機能が異なる素子が設けられた基板を、複数、積み重ねて両者を電気的に接続する「３次元実装」が提案されている。「３次元実装」では、各機能に対応する最適な回路を各基板に形成するので、装置を高機能化することを容易に実現できる。たとえば、センサ素子が設けられたセンサ基板と、そのセンサ素子から出力される信号を処理するロジック回路が設けられたロジック基板とを積層して、固体撮像装置が構成される。ここでは、パッド配線の表面が露出するように半導体基板を貫通させることでパッド開口を設け、そのパッド開口を介して、各素子の間を電気的に接続している。つまり、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を介して、センサ基板とロジック基板との間を電気的に接続している（たとえば、特許文献３参照）。
特開２００５−１５０４６３号公報 特開２００８−１８２１４２号公報 特開２０１０−２４５５０６号公報
しかしながら、上記の固体撮像装置などの半導体装置においては、装置の信頼性や、製品の歩留まりなどを十分に向上することが困難な場合がある。
したがって、本技術は、装置の信頼性や、製品の歩留まりなどを向上可能な半導体装置の製造方法、半導体装置、電子機器を提供する。
本技術の半導体装置の製造方法は、第１配線が設けられた第１回路基板を形成する工程と、第２配線が設けられた第２回路基板を形成する工程と、前記第２回路基板の上面に前記第１回路基板を対面させて積層するように貼り合わせる工程と、前記第１配線の上面に第１の開口を形成すると共に前記第２配線の上面に第２の開口を形成するように、前記第１回路基板と前記第２回路基板との積層体において前記第１配線と前記第２配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理を実施する工程とを有し、前記第１回路基板の形成工程では、前記エッチング処理において前記第１配線よりもエッチングレートが低い材料で、前記第１配線の上面にエッチングストッパー層を形成する。
本技術の半導体装置は、第１回路基板と第２回路基板とを含み、前記第２回路基板の上面に前記第１回路基板が対面させて積層するように貼り合わされている積層体を有し、前記積層体は、第１の開口が上面に形成された第１配線と、第２の開口が上面に形成された第２配線とを少なくとも含み、前記第１配線は、前記積層体において前記第２配線よりも上方に設けられており、前記第１の開口と前記第２の開口とのそれぞれは、前記第１配線と前記第２配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理によって形成されており、前記第１の開口は、前記第１配線の上面において前記第１配線よりもエッチングレートが低い材料で形成されたエッチングストッパー層で前記エッチング処理が停止することで形成された。
本技術においては、第１配線が設けられた第１回路基板を形成する。また、第２配線が設けられた第２回路基板を形成する。そして、第２回路基板の上面に第１回路基板を対面させて積層するように貼り合わせる。そして、第１配線の上面に第１の開口を形成し、第２配線の上面に第２の開口を形成するように、その積層体において第１配線と第２配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理を実施する。第１回路基板を形成する際には、上記のエッチング処理において第１配線よりもエッチングレートが低い材料で、第１配線の上面にエッチングストッパー層を形成する。よって、エッチング処理において、第１配線がエッチングストッパー層で保護される。
本技術の半導体装置の製造方法は、第１回路基板を形成する工程と、第１配線と第２配線とが設けられた第２回路基板を形成する工程と、前記第２回路基板の上面に前記第１回路基板を対面させて積層するように貼り合わせる工程と、前記第１配線の上面に第１の開口を形成すると共に前記第２配線の上面に、前記第１の開口よりも狭い第２の開口を形成するように、前記第１回路基板と前記第２回路基板との積層体において前記第１配線と前記第２配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理を実施する工程とを有し、前記第２回路基板の形成工程では、少なくとも前記第１配線の上面に、前記エッチング処理において前記第１配線よりもエッチングレートが低い材料で、エッチングストッパー層を形成する。
本技術の半導体装置は、第１回路基板と第２回路基板とを含み、前記第２回路基板の上面に前記第１回路基板が対面して積層するように貼り合わされている積層体を有し、前記積層体は、第１の開口が上面に形成された第１配線と、前記第１の開口よりも狭い第２の開口が上面に形成された第２配線とを少なくとも含み、前記第１の開口と前記第２の開口とのそれぞれは、前記第１配線と前記第２配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理によって形成されており、前記第１の開口は、前記第１配線の上面において前記第１配線よりもエッチングレートが低い材料で形成されたエッチングストッパー層で前記エッチング処理が停止することで形成された。
本技術においては、第１回路基板を形成する。そして、第１配線と第２配線とが設けられた第２回路基板を形成する。そして、第２回路基板の上面に第１回路基板を対面させて積層するように貼り合わせる。そして、第１配線の上面に第１の開口を形成し、第２配線の上面に第１の開口よりも狭い第２の開口を形成するように、その積層体において第１配線と第２配線との各上方に設けられた部分を同時に除去するエッチング処理を実施する。第２回路基板の形成工程では、少なくとも第１配線の上面に、上記のエッチング処理において第１配線よりもエッチングレートが低い材料で、エッチングストッパー層を形成する。よって、エッチング処理において、第１配線がエッチングストッパー層で保護される。
本技術によれば、装置の信頼性や、製品の歩留まりなどを向上可能な半導体装置の製造方法、半導体装置、電子機器を提供することができる。
図１は、実施形態１にかかるカメラの構成を示す図である。 図２は、実施形態１にかかる固体撮像装置の全体構成を示す図である。 図３は、実施形態１にかかる固体撮像装置の全体構成を示す図である。 図４は、実施形態１にかかる固体撮像装置の要部構成を示す図である。 図５は、実施形態１にかかる固体撮像装置の要部構成を示す図である。 図６は、実施形態１にかかる固体撮像装置の要部構成を示す図である。 図７は、実施形態１にかかる固体撮像装置の要部構成を示す図である。 図８は、実施形態１において、固体撮像装置の製造方法の要部を示す図である。 図９は、実施形態１において、固体撮像装置の製造方法の要部を示す図である。 図１０は、実施形態１において、固体撮像装置の製造方法の要部を示す図である。 図１１は、実施形態１において、固体撮像装置の製造方法の要部を示す図である。 図１２は、実施形態１において、固体撮像装置の製造方法の要部を示す図である。 図１３は、実施形態１において、固体撮像装置の製造方法の要部を示す図である。 図１４は、実施形態１において、固体撮像装置の製造方法の要部を示す図である。 図１５は、実施形態１において、固体撮像装置の製造方法の要部を示す図である。 図１６は、実施形態２において、固体撮像装置の要部を示す図である。 図１７は、実施形態２において、固体撮像装置の製造方法の要部を示す図である。 図１８は、実施形態２において、固体撮像装置の製造方法の要部を示す図である。 図１９は、実施形態３において、固体撮像装置の要部を示す図である。 図２０は、実施形態３において、固体撮像装置の製造方法の要部を示す図である。 図２１は、実施形態４において、固体撮像装置の要部を示す図である。 図２２は、実施形態４において、固体撮像装置の製造方法の要部を示す図である。 図２３は、実施形態４において、固体撮像装置の製造方法の要部を示す図である。 図２４は、実施形態４において、固体撮像装置の製造方法の要部を示す図である。 図２５は、実施形態４において、固体撮像装置の製造方法の要部を示す図である。
実施形態について、図面を参照して説明する。
なお、説明は、下記の順序で行う。
１．実施形態１（ＴＳＶの深さが異なる場合）
２．実施形態２（ＴＳＶの深さが異なる場合）
３．実施形態３（ＴＳＶの深さが異なる場合）
４．実施形態４（ＴＳＶの径が異なる場合）
５．その他
＜１．実施形態１＞
［Ａ．装置構成］
（Ａ−１）カメラの要部構成
図１は、実施形態１にかかるカメラの構成を示す図である。
図１に示すように、カメラ４０は、固体撮像装置１と、光学系４２と、制御部４３と、信号処理部４４とを有する。各部について、順次、説明する。
固体撮像装置１は、光学系４２を介して被写体像として入射する入射光Ｈを、撮像面ＰＳで受光して光電変換することによって、信号電荷を生成する。ここでは、固体撮像装置１は、制御部４３から出力される制御信号に基づいて駆動する。そして、信号電荷を読み出し、電気信号として出力する。
光学系４２は、結像レンズや絞りなどの光学部材を含み、入射光Ｈを、固体撮像装置１の撮像面ＰＳへ集光するように配置されている。
制御部４３は、各種の制御信号を固体撮像装置１と信号処理部４４とに出力し、固体撮像装置１と信号処理部４４とを制御して駆動させる。
信号処理部４４は、固体撮像装置１から出力された電気信号について信号処理を実施することによって、カラーデジタル画像を生成する。
（Ａ−２）固体撮像装置の全体構成
固体撮像装置１の全体構成について説明する。
図２，図３は、実施形態１にかかる固体撮像装置の全体構成を示す図である。
図２は、ブロック図を示し、図３は、断面図を示している。
図２に示すように、固体撮像装置１は、画素領域ＰＡが設けられている。
画素領域ＰＡは、図２に示すように、矩形形状であり、複数の画素Ｐが水平方向ｘと垂直方向ｙとのそれぞれに並んで配置されている。すなわち、画素Ｐがマトリクス状に並んで配列されている。この画素領域ＰＡは、図１に示した撮像面ＰＳに相当する。
この他に、固体撮像装置１は、図２に示すように、垂直駆動回路３と、カラム回路４と、水平駆動回路５と、外部出力回路７と、タイミングジェネレータ８とが、周辺回路として設けられている。
垂直駆動回路３は、図２に示すように、画素領域ＰＡにおいて水平方向ｘに並ぶ複数の画素Ｐの行ごとに電気的に接続されている。
カラム回路４は、図２に示すように、列単位で画素Ｐから出力される信号について信号処理を実施するように構成されている。ここでは、カラム回路４は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路（図示なし）を含み、固定パターンノイズを除去する信号処理を実施する。
水平駆動回路５は、図２に示すように、カラム回路４に電気的に接続されている。水平駆動回路５は、たとえば、シフトレジスタを含み、カラム回路４で画素Ｐの列ごとに保持されている信号を、順次、外部出力回路７へ出力させる。
外部出力回路７は、図２に示すように、カラム回路４に電気的に接続されており、カラム回路４から出力された信号について信号処理を実施後、外部へ出力する。外部出力回路７は、ＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路７ａとＡＤＣ回路７ｂとを含む。外部出力回路７においては、ＡＧＣ回路７ａが信号にゲインをかけた後に、ＡＤＣ回路７ｂがアナログ信号からデジタル信号へ変換して、外部へ出力する。
タイミングジェネレータ８は、図２に示すように、垂直駆動回路３、カラム回路４、水平駆動回路５，外部出力回路７のそれぞれに電気的に接続されている。タイミングジェネレータ８は、各種パルス信号を生成し、垂直駆動回路３、カラム回路４、水平駆動回路５，外部出力回路７に出力することで、各部について駆動制御を行う。
図３に示すように、固体撮像装置１は、センサ基板１００と、ロジック基板２００とを含み、ロジック基板２００の上面にセンサ基板１００が積層して貼り合わされている積層体である。
センサ基板１００と、ロジック基板２００とのそれぞれは、図３に示すように、対面しており、その対面した面で互いに接合されている。このように、固体撮像装置１は、「３次元積層構造」であって、センサ基板１００とロジック基板２００とが積み重なっている。そして、詳細については後述するが、センサ基板１００とロジック基板２００とのそれぞれが、互いに電気的に接続されている。
固体撮像装置１において、センサ基板１００には、上述の図２で示した画素領域ＰＡが設けられている。また、センサ基板１００には、上述の図２で示した周辺回路の一部が設けられている。たとえば、上述の図２で示した垂直駆動回路３とタイミングジェネレータ８とが、画素領域ＰＡの周辺に設けられている。
固体撮像装置１において、ロジック基板２００には、上述の図２で示した周辺回路のうち、センサ基板１００に設けられなかった回路が設けられている。たとえば、上述の図２で示したカラム回路４と、水平駆動回路５と、外部出力回路７とが設けられている。
なお、センサ基板１００に周辺回路を設けず、ロジック基板２００に、図２で示した周辺回路の全てを設けるように、構成しても良い。その他、ロジック基板２００に代えて、配線基板を設けても良い。すなわち、機能が異なる複数の半導体チップを積み重ねて、固体撮像装置を構成しても良い。
（Ａ−３）固体撮像装置１の要部構成
固体撮像装置１の要部構成について説明する。
図４〜図７は、実施形態１にかかる固体撮像装置の要部構成を示す図である。
ここでは、図４は、上面図であり、センサ基板１００側の面を示している。
また、図５，図６は、断面図である。図５は、図４のＰ１−Ｐ２部分を示している。これに対して、図６は、図４のＳ１−Ｓ２部分を示している。
図７は、画素Ｐの回路構成を示している。
（Ａ−３−１）上面構成の概要
図４に示すように、固体撮像装置１は、チップ領域ＣＡと、スクライブ領域ＬＡとが、面（ｘｙ面）に設けられている。
チップ領域ＣＡは、図４に示すように、水平方向ｘと垂直方向ｙにおいて区画された矩形形状であって、上述した画素領域ＰＡ（図２参照）を含む。この他に、チップ領域ＣＡは、周辺領域ＳＡを含む。
チップ領域ＣＡにおいて、画素領域ＰＡは、図４に示すように、矩形形状であり、複数の画素Ｐが水平方向ｘと垂直方向ｙとのそれぞれに並んで配置されている。
チップ領域ＣＡにおいて、周辺領域ＳＡは、図４に示すように、画素領域ＰＡの周囲に位置している。
この周辺領域ＳＡにおいては、図４に示すように、パッド部ＰＡＤと、周辺回路部ＳＫとが設けられている。
スクライブ領域ＬＡは、図４に示すように、チップ領域ＣＡの周りを囲うように位置している。ここでは、スクライブ領域ＬＡは、水平方向ｘと垂直方向ｙとのそれぞれに延在する部分を含み、チップ領域ＣＡの周りで矩形を描くように設けられている。
ダイシング前のウエハ（図示無し）には、チップ領域ＣＡが複数並んで設けられており、スクライブ領域ＬＡは、その複数のチップ領域ＣＡの間においてライン状に延在している。このスクライブ領域ＬＡでは、ブレードが当てられてダイシングが行われ、上述したチップ領域ＣＡを備える固体撮像装置１に分割される。
（Ａ−３−２）断面構成の概要
図５，図６に示すように、上記の固体撮像装置１は、センサ基板１００と、ロジック基板２００とを含み、それぞれが対面して貼り合わされている。
センサ基板１００は、図５，図６に示すように、半導体基板１０１を含む。半導体基板１０１は、たとえば、単結晶シリコンからなる。
図５，図６に示すように、センサ基板１００は、半導体基板１０１においてロジック基板２００に対面する側の表面（下面）に、配線層１１０と絶縁膜１２０とが、順次、設けられている。配線層１１０と絶縁膜１２０とのそれぞれは、半導体基板１０１の表面（下面）の全体に渡って設けられている。
センサ基板１００において、半導体基板１０１の内部には、図５に示すように、画素領域ＰＡにフォトダイオード２１が設けられている。
センサ基板１００において、半導体基板１０１の裏面（上面）には、図５，図６に示すように、絶縁膜１０２が設けられている。絶縁膜１０２は、半導体基板１０１の裏面（上面）の全体に渡って設けられている。
また、半導体基板１０１の裏面（上面）において、画素領域ＰＡには、図５に示すように、カラーフィルタＣＦとオンチップレンズＯＣＬとが、絶縁膜１０２を介して設けられている。
図示を省略しているが、センサ基板１００において、配線層１１０が設けられた下面側には、半導体回路素子（図示無し）が設けられている。具体的には、半導体回路素子（図示無し）は、画素領域ＰＡにおいては、図７に示す画素トランジスタＴｒを構成するように設けられている。また、周辺領域ＳＡにおいては、たとえば、図２に示した、垂直駆動回路３、タイミングジェネレータ８を構成するように、半導体回路素子（図示無し）が設けられている。
ロジック基板２００は、図５，図６に示すように、半導体基板２０１を含む。半導体基板２０１は、たとえば、単結晶シリコンからなる。ロジック基板２００は、半導体基板２０１が、センサ基板１００の半導体基板１０１に対面している。ロジック基板２００の半導体基板２０１は、支持基板としても機能して、固体撮像装置１の全体の強度が確保される。
ロジック基板２００は、図５，図６に示すように、半導体基板２０１においてセンサ基板１００に対面する側の表面（上面）に、配線層２１０と絶縁膜２２０とが、順次、設けられている。配線層２１０と絶縁膜２２０とのそれぞれは、半導体基板２０１の表面（上面）の全体に渡って設けられている。
図示を省略しているが、ロジック基板２００において、半導体基板２０１の表面（上面）側には、ＭＯＳトランジスタなどの半導体回路素子（図示無し）が設けられている。半導体回路素子（図示無し）は、たとえば、図２に示した、カラム回路４、水平駆動回路５、外部出力回路７を構成するように設けられている。
そして、固体撮像装置１は、図５，図６に示すように、センサ基板１００の絶縁膜１２０と、ロジック基板２００の絶縁膜２２０とが接合面ＳＭで接合されており、これにより、センサ基板１００と、ロジック基板２００との両者が貼り合わされている。
固体撮像装置１は、図５に示すように、センサ基板１００の半導体基板１０１において、配線層１１０が設けられた表面（下面）側とは反対側の裏面（上面）から入射する入射光Ｈを、フォトダイオード２１が受光するように構成されている。
つまり、固体撮像装置１は、「裏面照射型ＣＭＯＳイメージセンサ」である。
（Ａ−３−３）各部の詳細構成
固体撮像装置１を構成する各部の詳細について、順次、説明する。
（ａ）フォトダイオード２１について
フォトダイオード２１は、図５に示すように、画素領域ＰＡにおいて、複数の画素Ｐのそれぞれに対応して設けられている。フォトダイオード２１は、センサ基板１００において、たとえば、厚みが１〜３０μｍに薄膜化された半導体基板１０１に設けられている。
フォトダイオード２１は、被写体像として入射する入射光Ｈを受光して光電変換することによって、信号電荷を生成し蓄積するように形成されている。
ここでは、図５に示すように、半導体基板１０１の裏面（上面）側であって、フォトダイオード２１の上方には、カラーフィルタＣＦ，マイクロレンズＭＬが設けられている。このため、フォトダイオード２１は、これらの各部を順次介して入射した入射光Ｈを、受光面ＪＳで受光して光電変換が行われる。
フォトダイオード２１は、たとえば、信号電荷（電子）を蓄積するｎ型電荷蓄積領域（図示なし）を含み、そのｎ型電荷蓄積領域（図示なし）が、半導体基板１０１のｐ型半導体領域（図示なし）に設けられている。そして、そのｎ型電荷蓄積領域において、半導体基板１０１の表面側には、不純物濃度が高いｐ型半導体領域（図示なし）が、正孔蓄積層として設けられている。つまり、フォトダイオード２１は、ＨＡＤ（Ｈｏｌｅ Ａｃｃｕｍｕｌａｔｉｏｎ Ｄｉｏｄｅ）構造で形成されている。
図７に示すように、各フォトダイオード２１は、アノードが接地されており、蓄積した信号電荷が、画素トランジスタＴｒによって読み出され、電気信号として垂直信号線２７へ出力されるように構成されている。
（ｂ）画素トランジスタＴｒについて
画素トランジスタＴｒは、上述したように、画素領域ＰＡにおいて、複数の画素Ｐのそれぞれに対応して設けられている。画素トランジスタＴｒは、図７に示すように、転送トランジスタ２２と、増幅トランジスタ２３と、選択トランジスタ２４と、リセットトランジスタ２５とを含み、各画素Ｐにおいて、フォトダイオード２１から信号電荷を電気信号として出力する。
上述したように、図５では、画素トランジスタＴｒについて図示を省略しているが、画素トランジスタＴｒは、半導体基板１０１の表面（下面）に設けられている。具体的には、画素トランジスタＴｒを構成する各トランジスタ２２〜２５は、たとえば、半導体基板１０１において画素Ｐの間を分離する領域に、活性化領域（図示なし）が形成されており、各ゲートがｎ型不純物を含むポリシリコンを用いて形成されている。
画素トランジスタＴｒにおいて、転送トランジスタ２２は、図７に示すように、フォトダイオード２１で生成された信号電荷を、フローティング・ディフュージョンＦＤに転送するように構成されている。具体的には、転送トランジスタ２２は、フォトダイオード２１のカソードと、フローティング・ディフュージョンＦＤとの間に設けられている。そして、転送トランジスタ２２は、ゲートに転送線２６が電気的に接続されている。転送トランジスタ２２では、転送線２６からゲートに送信される転送信号ＴＧに基づいて、フォトダイオード２１において蓄積された信号電荷を、フローティング・ディフュージョンＦＤに転送する。
画素トランジスタＴｒにおいて、増幅トランジスタ２３は、図７に示すように、フローティング・ディフュージョンＦＤにおいて、電荷から電圧へ変換された電気信号を増幅して出力するように構成されている。具体的には、増幅トランジスタ２３は、ゲートが、フローティング・ディフュージョンＦＤに電気的に接続されている。また、増幅トランジスタ２３は、ドレインが電源供給線Ｖｄｄに電気的に接続され、ソースが選択トランジスタ２４に電気的に接続されている。増幅トランジスタ２３は、選択トランジスタ２４がオン状態になるように選択されたときには、定電流源Ｉから定電流が供給されて、ソースフォロアとして動作する。このため、増幅トランジスタ２３では、選択トランジスタ２４に選択信号が供給されることによって、フローティング・ディフュージョンＦＤにおいて、電荷から電圧へ変換された電気信号が増幅される。
画素トランジスタＴｒにおいて、選択トランジスタ２４は、図７に示すように、選択信号に基づいて、増幅トランジスタ２３によって出力された電気信号を、垂直信号線２７へ出力するように構成されている。具体的には、選択トランジスタ２４は、選択信号が供給されるアドレス線２８にゲートが接続されている。そして、選択トランジスタ２４は、選択信号が供給された際にはオン状態になり、上記のように増幅トランジスタ２３によって増幅された出力信号を、垂直信号線２７に出力する。
画素トランジスタＴｒにおいて、リセットトランジスタ２５は、図７に示すように、リセットトランジスタ２５は、増幅トランジスタ２３のゲート電位をリセットするように構成されている。具体的には、リセットトランジスタ２５は、リセット信号が供給されるリセット線２９にゲートが電気的に接続されている。また、リセットトランジスタ２５は、ドレインが電源供給線Ｖｄｄに電気的に接続され、ソースがフローティング・ディフュージョンＦＤに電気的に接続されている。そして、リセットトランジスタ２５は、リセット線２９から送信されたリセット信号に基づいて、フローティング・ディフュージョンＦＤを介して、増幅トランジスタ２３のゲート電位を、電源電圧にリセットする。
各トランジスタ２２，２４，２５の各ゲートは、水平方向ｘに並ぶ複数の画素Ｐからなる行単位で接続されており、その行単位で並ぶ複数の画素について同時に駆動される。具体的には、上述した垂直駆動回路（図示なし）によって供給される選択信号によって、水平ライン（画素行）単位で垂直な方向に順次選択される。そして、タイミングジェネレータ（図示なし）から出力される各種タイミング信号によって各画素Ｐのトランジスタが制御される。これにより、各画素Ｐにおける出力信号が垂直信号線２７を通して画素Ｐの列毎にカラム回路（図示なし）に読み出される。そして、カラム回路で保持された信号が、水平駆動回路（図示なし）によって選択されて、外部出力回路（図示なし）へ順次出力される。
（ｃ）カラーフィルタＣＦについて
カラーフィルタＣＦは、図５に示すように、画素領域ＰＡにおいて、半導体基板１０１の裏面（上面）側に設けられている。
ここでは、半導体基板１０１の裏面（上面）には、絶縁膜１０２が設けられている。絶縁膜１０２は、たとえば、ＳｉＮなどの絶縁材料を用いて形成されている。そして、この絶縁膜１０２の上面に、カラーフィルタＣＦが形成されている。
カラーフィルタＣＦは、半導体基板１０１の裏面（上面）側からオンチップレンズＯＣＬを介して入射する入射光Ｈが着色されて透過するように形成されている。たとえば、カラーフィルタＣＦは、入射光Ｈとして入射する可視光線のうち、所定の波長領域の光が選択的に透過するように形成されている。
カラーフィルタＣＦは、たとえば、赤色フィルタ層（図示なし）、緑色フィルタ層（図示なし）、青色フィルタ層（図示なし）を含み、ベイヤー配列で、その３原色の各フィルタ層が、各画素Ｐに対応するように配置されている。
たとえば、カラーフィルタＣＦは、着色顔料とフォトレジスト樹脂とを含む塗布液を、スピンコート法などのコーティング方法によって塗布して塗膜を形成後、リソグラフィ技術によって、その塗膜をパターン加工して形成される。
（ｄ）オンチップレンズＯＣＬについて
オンチップレンズＯＣＬは、図５に示すように、画素領域ＰＡにおいて、複数の画素Ｐのそれぞれに対応して設けられている。
オンチップレンズＯＣＬは、半導体基板１０１の裏面（上面）側において、カラーフィルタＣＦの上面に設けられている。
オンチップレンズＯＣＬは、半導体基板１０１の裏面（上面）から上方に凸状に突き出た凸レンズであり、半導体基板１０１の裏面（上面）側から入射する入射光Ｈをフォトダイオード２１へ集光する。
オンチップレンズＯＣＬは、カラーフィルタＣＦを介して絶縁膜１０２の上面に成膜されたレンズ材層（図示無し）を加工することで形成されている。たとえば、絶縁膜１０２の上面に有機樹脂材料を成膜することで、レンズ材層（図示無し）を設ける。そして、レンズ材層（図示無し）上にフォトレジスト膜（図示無し）を設けた後に、そのフォトレジスト膜（図示無し）をレンズ形状にパターン加工する。そして、そのレンズ形状のレジストパターン（図示無し）をマスクとして、そのレンズ材層（図示無し）についてエッチバック処理を実施する。このようにして、オンチップレンズＯＣＬが形成される。なお、上記以外に、レンズ材層（図示無し）をパターン加工後、リフロー処理することで、オンチップレンズＯＣＬを形成しても良い。
（ｅ）センサ基板１００の配線層１１０，絶縁膜１２０について
センサ基板１００において、配線層１１０は、図５，図６に示すように、半導体基板１０１のうち、カラーフィルタＣＦ、マイクロレンズＭＬなどの各部が設けられた裏面（上面）とは反対側の表面（下面）に設けられている。つまり、センサ基板１００において、配線層１１０は、半導体基板１０１のうち、ロジック基板２００に対面する側の面（下面）に設けられている。
配線層１１０は、図５に示すように、配線１１０Ｈと絶縁膜１１０Ｚとを含み、絶縁膜１１０Ｚ内において、配線１１０Ｈが設けられている。配線層１１０は、いわゆる多層配線層であり、絶縁膜１１０Ｚを構成する層間絶縁膜と、配線１１０Ｈとが、交互に、複数回、積層されて形成されている。
絶縁膜１１０Ｚは、絶縁材料を用いて形成されている。また、配線１１０Ｈは、導電性の金属材料を用いて形成されている。
配線層１１０において、配線１１０Ｈは、図７で示した、転送線２６，アドレス線２８，垂直信号線２７，リセット線２９などの各配線として機能するように、複数が積層して形成されている。
そして、図５，図６に示すように、配線層１１０において半導体基板１０１側とは反対側の表面（下面）には、絶縁膜１２０が設けられている。
（ｆ）ロジック基板２００の配線層２１０，絶縁膜２２０について
ロジック基板２００において、配線層２１０は、図５，図６に示すように、半導体基板２０１のうち、センサ基板１００に対面する側の面（上面）に設けられている。
配線層２１０は、図５に示すように、配線２１０Ｈと絶縁膜２１０Ｚとを含み、絶縁膜２１０Ｚ内に配線２１０Ｈが設けられている。配線層２１０は、いわゆる多層配線層であり、絶縁膜２１０Ｚを構成する層間絶縁膜と、配線２１０Ｈとが、交互に、複数回、積層されて形成されている。
絶縁膜２１０Ｚは、絶縁材料を用いて形成されている。また、配線２１０Ｈは、導電性の金属材料を用いて形成されている。
配線層２１０において、配線２１０Ｈは、ロジック基板２００の半導体基板２０１に設けられた半導体回路素子（図示無し）に電気的に接続する配線として機能するように、複数が積層して形成されている。
そして、図５，図６に示すように、配線層２１０において半導体基板２０１側とは反対側の表面（上面）には、絶縁膜２２０が設けられている。
（ｇ）パッド部ＰＡＤについて
パッド部ＰＡＤは、図４に示すように、周辺領域ＳＡに設けられている。図６に示すように、パッド部ＰＡＤには、パッド配線１１０Ｐ，２１０Ｐと、パッド開口Ｖ１，Ｖ２と、接続導電層４０１とが設けられている。パッド部ＰＡＤに設けられた各部について順次説明する。
（ｇ−１）センサ基板１００のパッド配線１１０Ｐについて
パッド部ＰＡＤには、図６に示すように、センサ基板１００にパッド配線１１０Ｐが設けられている。
センサ基板１００においてパッド部ＰＡＤに設けられたパッド配線１１０Ｐは、他の配線１１０Ｈと同様に、図６に示すように、配線層１１０の内部に形成されている。また、センサ基板１００のパッド配線１１０Ｐは、センサ基板１００とロジック基板２００との積層体において、ロジック基板２００に設けられたパッド配線２１０Ｐよりも上方に設けられている。
パッド部ＰＡＤに設けられたパッド配線１１０Ｐは、他の配線１１０Ｈと電気的に接続されており、センサ基板１００に設けた半導体回路素子（図示無し）や、その外部に設けた素子（図示無し）との間を電気的に接続する。ここでは、パッド部ＰＡＤにおいて、センサ基板１００のパッド配線１１０Ｐは、ロジック基板２００の配線層１１０内に設けられた他のパッド配線２１０Ｐと電気的に接続される。
（ｇ−２）パッド開口Ｖ１について
図６に示すように、パッド部ＰＡＤにおいてセンサ基板１００に設けられたパッド配線１１０Ｐは、上方にパッド開口Ｖ１が形成されている。パッド開口Ｖ１は、センサ基板１００を構成する半導体基板１０１を貫通するように形成されている。また、図示を省略しているが、パッド開口Ｖ１は、たとえば、上面が円形状になるように形成されている。
ここでは、パッド配線１１０Ｐは、上面にエッチングストッパー層１１０ＳＰが設けられており、パッド開口Ｖ１は、そのエッチングストッパー層１１０ＳＰの上面から絶縁膜１０２の上面までの間を貫通するように設けられている。
詳細については後述するが、エッチングストッパー層１１０ＳＰは、その上方に設けられた部材についてエッチング処理で除去する際に、そのエッチング処理が停止するように設けられている。つまり、エッチングストッパー層１１０ＳＰの上方に設けられた部材よりも、エッチングレートが低い材料で形成されている。本実施形態では、エッチングストッパー層１１０ＳＰは、パッド配線１１０Ｐ，２１０Ｐの上方に設けられた部分を同時に除去するエッチング処理において、パッド配線１１０Ｐよりもエッチングレートが低い材料で形成されている。また、パッド配線１１０Ｐが、そのエッチング処理によってダメージを受けることを防止するために、エッチングストッパー層１１０ＳＰは、パッド配線１１０Ｐよりも、エッチングレートが低い材料で形成されている。
図６に示すように、パッド開口Ｖ１は、上側開口部Ｖ１１と下側開口部Ｖ１２とを含み、上側開口部Ｖ１１と下側開口部Ｖ１２とが深さ方向ｚにおいて積み重なるように設けられている。
上側開口部Ｖ１１は、図６に示すように、センサ基板１００において配線層１１０の上部から、絶縁膜１０２の上面までの間を貫通するように設けられている。すなわち、上側開口部Ｖ１１は、センサ基板１００の半導体基板１０１と絶縁膜１０２とのそれぞれを貫通するように形成されている。
下側開口部Ｖ１２は、図６に示すように、パッド配線１１０Ｐの上面が露出するように設けられている。すなわち、下側開口部Ｖ１２は、センサ基板１００の配線層１１０においてパッド配線１１０Ｐが設けられた部分の上方が貫通するように形成されている。
そして、パッド開口Ｖ１の内部には、絶縁膜３１１と、バリアメタル層３１２と、メタル層３１３とが設けられている。
ここでは、絶縁膜３１１は、パッド開口Ｖ１において上側開口部Ｖ１１の側面を被覆するように設けられている。
バリアメタル層３１２は、絶縁膜３１１を介して上側開口部Ｖ１１の側面を被覆するように設けられている。また、バリアメタル層３１２は、下側開口部Ｖ１２の側面と共に、底面を被覆するように設けられている。
メタル層３１３は、絶縁膜３１１，バリアメタル層３１２を介して、上側開口部Ｖ１１と下側開口部Ｖ１２との内部を埋め込むように設けられている。
（ｇ−３）ロジック基板２００のパッド配線２１０Ｐについて
パッド部ＰＡＤには、図６に示すように、ロジック基板２００にパッド配線２１０Ｐが設けられている。
パッド部ＰＡＤにおいて、ロジック基板２００に設けられたパッド配線２１０Ｐは、図６に示すように、配線層２１０を構成する他の配線２１０Ｈと同様に、絶縁膜２１０Ｚ内に設けられている。
パッド配線２１０Ｐは、他の配線２１０Ｈと電気的に接続されており、ロジック基板２００に設けた半導体回路素子（図示無し）と、その外部に設けた素子（図示無し）との間を電気的に接続する。ここでは、パッド配線２１０Ｐは、センサ基板１００の配線層１１０内に設けられた他のパッド配線１１０Ｐと電気的に接続される。
（ｇ−４）パッド開口Ｖ２について
図６に示すように、パッド部ＰＡＤにおいて、ロジック基板２００に設けられたパッド配線２１０Ｐは、上方にパッド開口Ｖ２が形成されている。パッド開口Ｖ２は、センサ基板１００を構成する半導体基板１０１を貫通するように形成されている。また、図示を省略しているが、パッド開口Ｖ２は、たとえば、上面が円形状になるように形成されている。
詳細については後述するが、このパッド開口Ｖ２は、センサ基板１００のパッド配線１１０Ｐの上方に位置するパッド開口Ｖ１の形成と同一工程で形成される。つまり、パッド開口Ｖ２は、パッド開口Ｖ１と同様に、パッド配線２１０Ｐの上方に設けられた各部について、エッチング処理で除去することで形成される。
図６に示すように、パッド開口Ｖ２は、上側開口部Ｖ２１と下側開口部Ｖ２２とを含み、上側開口部Ｖ２１と下側開口部Ｖ２２とが深さ方向ｚにおいて積み重なるように設けられている。
上側開口部Ｖ２１は、図６に示すように、ロジック基板２００において配線層２１０の上部から、絶縁膜１０２の上面までの間を貫通するように設けられている。すなわち、上側開口部Ｖ２１は、センサ基板１００とロジック基板２００との積層体において、ロジック基板２００の配線層２１０にてパッド配線２１０Ｐが設けられた部分の上方が貫通するように形成されている。
パッド開口Ｖ２の上側開口部Ｖ２１は、他のパッド開口Ｖ１の上側開口部Ｖ１１よりも深くなるように設ける点を除いて、同じ平面形状で形成される。つまり、上側開口部Ｖ２１の幅Ｈ２１が、上側開口部Ｖ１１の幅Ｈ１１と同じになるように形成される。
下側開口部Ｖ２２は、図６に示すように、ロジック基板２００においてパッド配線２１０Ｐの上面が露出するように設けられている。すなわち、下側開口部Ｖ２２は、センサ基板１００とロジック基板２００との積層体において、ロジック基板２００の配線層２１０が設けられた部分の上方が貫通するように形成されている。
パッド開口Ｖ２の下側開口部Ｖ２２は、他のパッド開口Ｖ１の下側開口部Ｖ１２よりも深い位置に設けられる点を除いて、同じ平面形状で形成される。つまり、下側開口部Ｖ２２の幅Ｈ２２が、下側開口部Ｖ１２の幅Ｈ１２と同じになるように形成される。
そして、そのパッド開口Ｖ２の内部に、絶縁膜３２１と、バリアメタル層３２２と、メタル層３２３とが設けられている。
ここでは、絶縁膜３２１は、パッド開口Ｖ２において上側開口部Ｖ２１の側面を被覆するように設けられている。
バリアメタル層３２２は、絶縁膜３２１を介して上側開口部Ｖ２１の側面を被覆するように設けられている。また、バリアメタル層３２２は、下側開口部Ｖ２２の側面と共に、底面を被覆するように設けられている。
メタル層３２３は、絶縁膜３２１，バリアメタル層３２２を介して、上側開口部Ｖ２１と下側開口部Ｖ２２との内部を埋め込むように設けられている。
（ｇ−５）接続導電層４０１について
上記の他に、パッド部ＰＡＤには、図６に示すように、接続導電層４０１が設けられている。接続導電層４０１は、絶縁膜１０２の上面に設けられている。
接続導電層４０１は、パッド部ＰＡＤにおいて、センサ基板１００に設けられたパッド配線１１０Ｐと、ロジック基板２００に設けられたパッド配線２１０Ｐとの間を電気的に接続するように、導電性の金属材料によって形成されている。ここでは、接続導電層４０１は、パッド開口Ｖ１，Ｖ２内に設けたバリアメタル層３１２，３２２と、メタル層３１３，３２３とを介在して、各パッド配線１１０Ｐ，２１０Ｐの間を電気的に接続している。
［Ｂ］製造方法
上記の固体撮像装置１を製造する製造方法の要部について説明する。
図８〜図１５は、実施形態１において、固体撮像装置の製造方法の要部を示す図である。
図８は、製造フロー図である。
図９〜図１５は、図６と同様な断面を示す断面図であり、パッド部ＰＡＤを示している。図５と同様な断面については、図示を省略しているが、図９〜図１５と同様に、各部が形成される。
本実施形態では、図９〜図１５に示すように、図８に示す各ステップＳＴ１０〜６０を実施する。その後、スクライブ領域ＬＡにおいて、ブレード（図示なし）を用いてダイシングすることによって、固体撮像装置１が製造される。
下記より、固体撮像装置１を製造する際の各製造工程について、順次、説明する。
（Ｂ−１）センサ基板１００の形成
まず、図８に示すように、センサ基板１００を形成する（ＳＴ１０）。
本ステップでは、図９に示すように、配線層１１０、絶縁膜１２０などの各部を設けることで、センサ基板１００を形成する。本ステップでは、センサ基板１００を構成する半導体基板１０１の裏面（図９では上面，図５，図６では下面）側には、絶縁膜１０２、カラーフィルタＣＦ，オンチップレンズＯＣＬ，接続導電層４０１を形成しない。
本ステップでは、図９に示す工程に先立って、半導体基板１０１の画素領域ＰＡに、フォトダイオード２１を設ける（図５参照）。また、半導体基板１０１の表面（図９では上面）側に、画素トランジスタＴｒ（図７参照）などの半導体回路素子（図示無し）を設ける。
そして、図９に示すように、半導体基板１０１の表面（上面）の全体を被覆するように、配線層１１０を設ける。そして、配線層１１０を介して、半導体基板１０１の表面（上面）の全体を被覆するように、絶縁膜１２０を設ける。
具体的には、図９（ａ）に示すように、配線層１１０を構成する絶縁膜１１０Ｚａを半導体基板１０１の表面（上面）の全体に設ける。そして、その絶縁膜１１０Ｚａを介して、半導体基板１０１の表面（上面）の全体を被覆するように、エッチングストッパー材料層５１０ＳＰを設ける。
たとえば、下記の条件で、エッチングストッパー材料層５１０ＳＰを設ける。
（エッチングストッパー材料層５１０ＳＰの製造条件）
・材料：Ｐ−ＳｉＮ、Ｐ−ＳｉＯＮ、Ｐ−ＳｉＣＮなど
・厚み：７０〜２００ｎｍ
・成膜方法：プラズマＣＶＤ法
・ガス流量比ＳｉＨ４：ＮＨ３：Ｎ２＝１：１：２０
・ソースパワー：５０〜１０００Ｗ
・圧力：１〜１０Ｔｏｒｒ
・成膜温度：３００〜４００℃，３０秒〜２分程度
この後、絶縁膜１１０Ｚａ，エッチングストッパー材料層５１０ＳＰを介して、半導体基板１０１の表面（上面）の全体を被覆するように、配線材料層５１０Ｐを設ける。
たとえば、Ａｌを用いて配線材料層５１０Ｐを設ける。たとえば、厚みが、１００ｎｍ〜１μｍになるように、配線材料層５１０Ｐを設ける。その他、Ｗ，Ｔｉなどの導電材料を用いて、配線材料層５１０Ｐを設けても良い。
そして、図９（ｂ）に示すように、エッチングストッパー層１１０ＳＰと、パッド配線１１０Ｐとを形成する。
ここでは、配線材料層５１０Ｐについてパターン加工することで、パッド配線１１０Ｐを形成する。パッド部ＰＡＤにパッド配線１１０Ｐを形成する際には、図５に示すように、画素領域ＰＡに設けられる配線層１１０のうち、半導体基板１０１に最も近い１層目の配線１１０Ｈについても、配線材料層５１０Ｐをパターン加工することで形成する。
また、エッチングストッパー材料層５１０ＳＰについてパターン加工することで、エッチングストッパー層１１０ＳＰを形成する。図５に示すように、画素領域ＰＡにおいても、同様に、このパターン加工を実施する。
具体的には、フォトリソグラフィ技術によってフォトレジストパターン（図示無し）を形成後、そのフォトレジストパターン（図示無し）をマスクとして、ドライエッチング処理を実施することで、上記のパターン加工を実施する。
そして、図９（ｃ）に示すように、配線層１１０を完成させた後に、絶縁膜１２０を設ける。
ここでは、１層目の絶縁膜１１０Ｚａを被覆するように２層目の絶縁膜（図示無し）を積層した後に、２層目の配線１１０Ｈ（図５参照）を形成する。そして、３層目の絶縁膜（図示無し）を積層した後に、３層目の配線１１０Ｈ（図５参照）を形成する。そして、４層目の絶縁膜（図示無し）を積層する。このように、複数の絶縁膜（１１０Ｚａなど）と配線１１０Ｈ（図５参照）とを交互に設けることで、配線層１１０を形成する。
この後、その配線層１１０の表面（図９では上面，図５では下面）の全体を被覆するように、絶縁膜１２０を設ける。たとえば、シリコン酸化膜を、絶縁膜１２０として設ける。この他に、シリコン窒化膜を、絶縁膜１２０として設けてもよい。
（Ｂ−２）ロジック基板２００の形成
つぎに、図８に示すように、ロジック基板２００を形成する（ＳＴ２０）。
ここでは、図１０に示すように、半導体基板２０１の表面（上面）に、配線層２１０と絶縁膜２２０とを、順次、形成することで、ロジック基板２００を設ける。
本ステップでは、図１０に示す工程に先立って、半導体基板２０１の表面（上面）側に、半導体回路素子（図示無し）を設ける。
そして、図１０に示すように、半導体回路素子（図示無し）が設けられた半導体基板２０１の表面（上面）全体を被覆するように、配線層２１０を設ける。
この配線層２１０の形成は、複数の絶縁膜（図示無し）と配線２１０Ｈ（図５参照）とを交互に設けることで実施される。そして、配線２１０Ｈを形成する際には、図１０に示すように、パッド部ＰＡＤに設けるパッド配線２１０Ｐについても、同一工程で形成する。
この後、その配線層２１０の表面（上面）の全体を被覆するように、絶縁膜２２０を設ける。たとえば、シリコン酸化膜を、絶縁膜２２０として設ける。この他に、シリコン窒化膜を、絶縁膜２２０として設けてもよい。
（Ｂ−３）センサ基板１００とロジック基板２００との貼り合わせ
つぎに、図８に示すように、センサ基板１００とロジック基板２００とを貼り合わせる（ＳＴ３０）。
ここでは、図１１に示すように、センサ基板１００の絶縁膜１２０と、ロジック基板２００の絶縁膜２２０とを対面させて接合することで、両者を貼り合わせる。
たとえば、プラズマ接合によって、この貼り合わせを実施する。
（Ｂ−４）センサ基板１００の薄膜化
つぎに、図８に示すように、センサ基板１００を薄膜化する（ＳＴ４０）。
ここでは、図１２に示すように、センサ基板１００を構成する半導体基板１０１において、ロジック基板２００に対面する面（下面）に対して反対側の面（上面）について、たとえば、ＣＭＰ処理を実施して、センサ基板１００を薄膜化する。
（Ｂ−６）パッド開口Ｖ１，Ｖ２の形成
つぎに、図８に示すように、パッド開口Ｖ１，Ｖ２を形成する（ＳＴ５０）。
ここでは、図１３〜図１５の各工程を順次実施することで、パッド開口Ｖ１，Ｖ２について形成する。
本工程では、最初に、図１３に示すように、センサ基板１００の構成する半導体基板１０１の裏面（上面）に、絶縁膜１０２を設ける。たとえば、シリコン酸化膜を、絶縁膜１０２として設ける。
そして、図１３に示すように、パッド開口Ｖ１，Ｖ２（図６参照）を構成する上側開口部Ｖ１１，Ｖ２１を設ける。
ここでは、図１３に示すように、パッド部ＰＡＤにおいてセンサ基板１００に設けられたパッド配線１１０Ｐの上方に、パッド開口Ｖ１（図６参照）を構成する上側開口部Ｖ１１を設ける。上側開口部Ｖ１１については、センサ基板１００において、エッチングストッパー層１１０ＳＰの上方から絶縁膜１０２の上面までの間が貫通するように設ける。すなわち、センサ基板１００において、パッド配線１１０Ｐの上方において、エッチングストッパー層１１０ＳＰの上面が露出しない位置から上方に位置する部分を除去し、上側開口部Ｖ１１を形成する。このように、センサ基板１００に設けられたパッド配線１１０Ｐの手前まで開口することで、上側開口部Ｖ１１を設ける。
また、図１３に示すように、パッド部ＰＡＤにおいてロジック基板２００に設けられたパッド配線２１０Ｐの上方に、パッド開口Ｖ２（図６参照）を構成する上側開口部Ｖ２１を設ける。上側開口部Ｖ２１については、ロジック基板２００に設けられたパッド配線２１０Ｐの上方から、絶縁膜１０２の上面までの間が貫通するように設ける。すなわち、センサ基板１００とロジック基板２００において、パッド配線２１０Ｐの上面が露出しない位置から上方に位置する部分を除去し、上側開口部Ｖ２１を形成する。このように、ロジック基板２００に設けられたパッド配線２１０Ｐの手前まで開口することで、上側開口部Ｖ２１を設ける。
たとえば、下記の条件になるように、上側開口部Ｖ１１，Ｖ２１のそれぞれを形成する。
（上側開口部Ｖ１１について）
・深さＤ１１：２００ｎｍ〜５μｍ
・幅Ｈ１１：１〜５μｍ
・エッチングストッパー層１１０ＳＰの上部に残す絶縁膜の厚み：０〜５００ｎｍ程度
（絶縁膜は残さなくても良いし、タイムエッチで意図的に残しても良い。その他、途中の層間にＳｉＮなどの膜を形成した場合には、エッチング条件を工夫してそこで止めても可。）
（上側開口部Ｖ２１について）
・深さＤ２１：５〜５０μｍ
・幅Ｈ２１：１〜５μｍ
・パッド配線２１０Ｐの上部に残す絶縁膜の厚み：１００〜５００ｎｍ程度
（絶縁膜は残さなくても良いし、タイムエッチで意図的に残しても良い。その他、途中の層間にＳｉＮなどの膜を形成した場合には、エッチング条件を工夫してそこで止めても可。）
そして、図１４に示すように、センサ基板１００においてロジック基板２００に対面する面（下面）に対して反対側の面（上面）を被覆するように、絶縁膜３１０を設ける。
ここでは、図１４に示すように、センサ基板１００の上面に設けられた上側開口部Ｖ１１，Ｖ２１のそれぞれの側面および底面を被覆するように、絶縁膜３１０を設ける。
たとえば、下記の条件で、絶縁膜３１０を設ける。
（絶縁膜３１０の製造条件）
・材料：Ｐ−ＳｉＯ２などの絶縁酸化膜、あるいは、Ｐ−ＳｉＮとＰ−ＳｉＯ２との積層体、Ｐ−ＳｉＯＮ
・厚み：２００ｎｍ〜２μｍ
・成膜方法：プラズマＣＶＤ法（たとえば、ＳｉＨ４／Ｎ２Ｏ／Ｎ２の比を１：４：５、圧力を０．５〜７Ｔｏｒｒ、ＲＦパワーを２００〜７００Ｗ、温度を３００〜４００度になるように設定し時間は３０秒〜５分程度で行う。）
そして、図１５に示すように、パッド開口Ｖ１，Ｖ２（図６参照）を構成する下側開口部Ｖ１２，Ｖ２２を設ける。
ここでは、図１５に示すように、センサ基板１００に設けられたパッド配線１１０Ｐの上方に、パッド開口Ｖ１を構成する下側開口部Ｖ１２を設ける。下側開口部Ｖ１２については、エッチングストッパー層１１０ＳＰの上面が露出するように設ける。すなわち、センサ基板１００の配線層１１０においてエッチングストッパー層１１０ＳＰが設けられた部分の上方が貫通するように、下側開口部Ｖ１２を形成する。
これと共に、図１５に示すように、ロジック基板２００に設けられたパッド配線２１０Ｐの上方に、パッド開口Ｖ２を構成する下側開口部Ｖ２２を設ける。下側開口部Ｖ２２については、ロジック基板２００においてパッド配線２１０Ｐの上面が露出するように設ける。すなわち、センサ基板１００とロジック基板２００との積層体において、ロジック基板２００の配線層２１０が設けられた部分の上方が貫通するように、下側開口部Ｖ２２を形成する。
たとえば、各パッド配線１１０Ｐ，２１０Ｐの上方に設けられた部分を同時に除去するように、エッチバック処理で除去することで、図１５に示すように、各下側開口部Ｖ１２，Ｖ２２を形成する。このとき、パッド配線１１０Ｐの上部においては、エッチングストッパー層１１０ＳＰの途中まで除去されるように、このエッチング処理を実施する。
（エッチバック処理の条件（エッチングストッパー層１１０ＳＰがＰ−ＳｉＮ、Ｐ−ＳｉＯＮ、Ｐ−ＳｉＣＮの場合））
・温度 常温
・圧力 ３０〜１００ｍＴｏｒｒ
・ソース・パワー ５００〜２５００Ｗ
・ガス流量比 Ｃ５Ｆ８／Ａｒ／Ｏ２＝６／１／１
・基板バイアス ７００〜２０００Ｗ，３０秒〜２分程度
・下地のエッチストッパーの選択比 １０
これにより、図１５に示すように、センサ基板１００のパッド配線１１０Ｐの上方においては、上側開口部Ｖ１１の側面を被覆するように、絶縁膜３１１が設けられた状態になる。これと共に、ロジック基板２００のパッド配線２１０Ｐの上方においては、上側開口部Ｖ２１の側面を被覆するように、絶縁膜３２１が設けられた状態になる。
この後、図１５では図示を省略しているが、下側開口部Ｖ１２を設ける部分において、パッド配線１１０Ｐの上面に残るエッチングストッパー層１１０ＳＰについて除去する。これにより、パッド配線１１０Ｐの上面を露出させて、下側開口部Ｖ１２を完成させる。
たとえば、下側開口部Ｖ１２を設ける部分に残るエッチングストッパー層１１０ＳＰの上方が開口し、その他の部分を被覆するように、フォトレジストパターン（図示無し）を設ける。そして、そのフォトレジストパターン（図示無し）をマスクとして用いて、エッチング処理を実施することで、エッチングストッパー層１１０ＳＰをパッド配線１１０Ｐの上面から除去する。
このようにして、パッド開口Ｖ１，Ｖ２のそれぞれが、センサ基板１００を構成する半導体基板１０１を貫通するように形成される。
（Ｂ−６）センサ基板１００とロジック基板２００との接続
つぎに、図８に示すように、センサ基板１００とロジック基板２００とを接続する（ＳＴ６０）。
ここでは、図６に示すように、センサ基板１００とロジック基板２００との間を電気的に接続させる。
具体的には、図６に示すように、バリアメタル層３１２について、絶縁膜３１１を介して上側開口部Ｖ１１の側面を被覆すると共に、下側開口部Ｖ１２の側面および底面を被覆するように設ける。これと共に、バリアメタル層３２２について、絶縁膜３２１を介して上側開口部Ｖ２１の側面を被覆すると共に、下側開口部Ｖ２２の側面および底面を被覆するように設ける。
たとえば、バリアメタル層３１２，３２２については、下記の条件になるように形成する。
（バリアメタル層３１２，３２２の形成条件）
・材料 Ｔａ、または、ＴａとＴａＮとの積層体
・膜厚：１０〜２００ｎｍ程度
・成膜方法：スパッタリング法
そして、図６に示すように、メタル層３１３について、絶縁膜３１１，バリアメタル層３１２を介して、上側開口部Ｖ１１と下側開口部Ｖ１２との内部を埋め込むように設ける。これと共に、メタル層３２３について、絶縁膜３２１，バリアメタル層３２２を介して、上側開口部Ｖ２１と下側開口部Ｖ２２との内部を埋め込むように設ける。
たとえば、メタル層３１３，３２３については、下記の条件になるように形成する。
（メタル層３１３，３２３の形成条件）
・材料 Ｃｕ
・成膜方法 メッキ法
そして、図６に示すように、接続導電層４０１を絶縁膜１０２の上面に設ける。接続導電層４０１については、センサ基板１００に設けられたパッド配線１１０Ｐと、ロジック基板２００に設けられたパッド配線２１０Ｐとの間を電気的に接続するように、導電性の金属材料によって形成する。具体的には、パッド開口Ｖ１，Ｖ２内に設けたバリアメタル層３１２，３２２と、メタル層３１３，３２３とを介在して、各パッド配線１１０Ｐ，２１０Ｐの間を電気的に接続するように、接続導電層４０１を設ける。
この後、図５に示したように、画素領域ＰＡにカラーフィルタＣＦを形成後、オンチップレンズＯＣＬを形成する。
［Ｃ］まとめ
以上のように、本実施形態では、パッド配線１１０Ｐが設けられたセンサ基板１００を形成する（ＳＴ１０）。つぎに、パッド配線２１０Ｐが設けられたロジック基板２００を形成する（ＳＴ２０）。つぎに、ロジック基板２００の上面にセンサ基板１００を対面させて積層するように貼り合わせる（ＳＴ３０）。つぎに、センサ基板１００について薄膜化する（ＳＴ４０）。つぎに、センサ基板１００のパッド配線１１０Ｐの上面にパッド開口Ｖ１を形成すると共に、ロジック基板２００のパッド配線２１０Ｐの上面にパッド開口Ｖ２を形成する（ＳＴ５０）。ここでは、センサ基板１００とロジック基板２００との積層体において、パッド配線１１０Ｐ，２１０Ｐとのそれぞれの上方に設けられた部分を同時に除去するエッチング処理を実施する。これにより、パッド開口Ｖ１，Ｖ２のそれぞれが、センサ基板１００を構成する半導体基板１０１を貫通するように形成される。つぎに、パッド開口Ｖ１，Ｖ２のそれぞれを介在して、複数のパッド配線１１０Ｐ，２１０Ｐのそれぞれの間を電気的に接続する（ＳＴ６０）。
本実施形態では、センサ基板１００の形成工程（ＳＴ１０）にて、上記のエッチング処理においてセンサ基板１００のパッド配線１１０Ｐよりもエッチングレートが低い材料で、そのパッド配線１１０Ｐの上面にエッチングストッパー層１１０ＳＰを形成する。
本実施形態のように、パッド配線１１０Ｐの上面にエッチングストッパー層１１０ＳＰを設けない場合には、下記のような不具合が発生する場合がある。
具体的には、本実施形態のように、各パッド配線１１０Ｐ，２１０Ｐの上方部分を同時に除去するエッチング処理によって、深さが異なるパッド開口Ｖ１，Ｖ２を形成する場合、浅いパッド開口Ｖ１を設けるパッド配線１１０Ｐにダメージが発生する場合がある。つまり、パッド配線２１０Ｐ上に深いパッド開口Ｖ２を設けるために、浅いパッド開口Ｖ１を設けるパッド配線１１０Ｐについては、オーバーエッチングが実施されることになる。よって、パッド配線１１０Ｐの膜厚が減少する場合や、パッド配線１１０Ｐに貫通孔が形成される場合があるので、抵抗値が変動する場合があり、装置の信頼性や、製品の歩留まりなどの特性が低下する場合がある。
しかしながら、本実施形態では、パッド配線１１０Ｐの上面にエッチングストッパー層１１０ＳＰが形成されている。
このため、本実施形態では、深さが異なるパッド開口Ｖ１，Ｖ２を同時に形成するエッチング処理を実施した場合においても、パッド配線１１０Ｐまでエッチングされずに、エッチングストッパー層１１０ＳＰで、そのエッチングが停止する。つまり、エッチングストッパー層１１０ＳＰがパッド配線１１０Ｐをエッチング処理から保護し、パッド配線１１０Ｐがオーバーエッチングされない。
よって、パッド配線１１０Ｐの膜厚が減少することや、パッド配線１１０Ｐに貫通孔が形成されることを抑制できるので、抵抗値が変動することを防止できる。
したがって、本実施形態は、装置の信頼性や、製品の歩留まりなどの特性を向上することができる。
［Ｄ］変形例
上記の実施形態では、エッチングストッパー層１１０ＳＰに関して、Ｐ−ＳｉＮ、Ｐ−ＳｉＯＮ、Ｐ−ＳｉＣＮなどの絶縁材料を用いて形成する場合について説明したが、これに限定されない。
上記の他に、パッド配線１１０Ｐよりも拡散係数が小さいバリアメタル材料を用いて、エッチングストッパー層１１０ＳＰとして用いても良い。たとえば、スパッタ法、ＣＶＤ法などの成膜方法によって成膜されたＴｉ膜，ＴｉＮ膜などのバリアメタル膜を、エッチングストッパー層１１０ＳＰとして用いても好適である。このときには、Ｔｉ層やＴｉＮ層などの複数のバリアメタル層を積層して、エッチングストッパー層１１０ＳＰを形成しても良い。
この場合には、たとえば、下記の条件で、上述したエッチバック処理を実施する。なお、この変形例では、Ｔｉ，ＴｉＮが導電性であるのでエッチングストッパー層１１０ＳＰをパッド配線１１０Ｐに残しても良い。
（エッチバック処理の条件（エッチングストッパー層１１０ＳＰがＴｉ，ＴｉＮの場合））
・温度 常温
・圧力 １０〜７０ｍＴｏｒｒ
・ソース・パワー ７００〜２０００Ｗ
・ガス流量比 Ｃ４Ｆ８／Ａｒ／Ｏ２＝９／１／１
・基板バイアス ５０〜３００Ｗ，３０秒〜２分程度
・下地のエッチストッパーの選択比 ２以上
本変形例のように、バリアメタル層としても機能するようにエッチングストッパー層１１０ＳＰを形成した場合には、各機能別に複数の層を設けた場合と比較して、製造工程を削減できる。このため、製造効率の向上、コストダウンなどを容易に実現することができる。
さらに、上記の変形例の他に、メチルシルセスキシオキサン（ＭＳＱ）系や、ポリイミド、有機ＳＯＧのポリアリーレン（Ｐａｒ）、ポリアリールエーテル（ＰＡＥ）などの有機系材料を用いて、エッチングストッパー層１１０ＳＰを形成しても良い。
なお、上記の実施形態において、カメラ４０は、本技術の電子機器の一例である。また、上記の実施形態において、固体撮像装置１は、本技術の半導体装置の一例である。また、上記の実施形態において、センサ基板１００は、本技術の第１回路基板の一例である。また、上記の実施形態において、半導体基板１０１は、本技術の第１半導体基板の一例である。また、上記の実施形態において、配線層１１０は、本技術の第１配線層の一例である。また、上記の実施形態において、パッド配線１１０Ｐは、本技術の第１配線の一例である。また、上記の実施形態において、パッド開口Ｖ１は、本技術の第１の開口の一例である。また、上記の実施形態において、フォトダイオード２１は、本技術の光電変換部の一例である。また、上記の実施形態において、ロジック基板２００は、本技術の第２回路基板の一例である。また、上記の実施形態において、半導体基板２０１は、本技術の第２半導体基板の一例である。また、上記の実施形態において、配線層２１０は、本技術の第２配線層の一例である。また、上記の実施形態において、パッド配線２１０Ｐは、本技術の第２配線の一例である。また、上記の実施形態において、パッド開口Ｖ２は、本技術の第２の開口の一例である。また、上記の実施形態において、エッチングストッパー層１１０ＳＰは、本技術のエッチングストッパー層の一例である。
＜２．実施形態２＞
［Ａ］装置構成など
図１６は、実施形態２において、固体撮像装置の要部を示す図である。
ここで、図１６は、図６と同様に、図４のＳ１−Ｓ２部分の断面を示している。
図１６に示すように、本実施形態においては、バリアメタル層１１０ＢＭが設けられている。そして、バリア絶縁膜１１０ＢＺが設けられている。これらの点、および、これらに関連する点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
図１６に示すように、パッド部ＰＡＤには、センサ基板１００にパッド配線１１０Ｐが設けられている。
ここでは、図１６に示すように、実施形態１の場合（図６参照）と異なり、そのセンサ基板１００のパッド配線１１０Ｐの上面および側面を覆うように、バリアメタル層１１０ＢＭが設けられている。
また、図１６に示すように、実施形態１の場合（図６参照）と異なり、配線層１１０内に、バリア絶縁膜１１０ＢＺが設けられている。
［Ｂ］製造方法
上記の固体撮像装置を製造する製造方法の要部について説明する。
図１７，図１８は、実施形態２において、固体撮像装置の製造方法の要部を示す図である。
図１７，図１８は、図１６と同様な断面を示す断面図である。図１７，図１８では、図８に示すステップＳＴ１０について示している。その後のステップＳＴ２０〜ＳＴ６０については、実施形態１と同様に実施して、固体撮像装置が製造される。
下記より、固体撮像装置を製造する際の各製造工程について、順次、説明する。
センサ基板１００を形成する際（図８，ＳＴ１０）には、実施形態１の場合と同様に、半導体基板１０１の画素領域ＰＡに、フォトダイオード２１を設ける（図５参照）。また、半導体基板１０１の表面（図１７では上面）側に、画素トランジスタＴｒ（図７参照）などの半導体回路素子（図示無し）を設ける。
そして、図１７，図１８に示すように、半導体基板１０１の表面（上面）の全体を被覆するように、配線層１１０を設ける。そして、配線層１１０を介して、半導体基板１０１の表面（上面）の全体を被覆するように、絶縁膜１２０を設ける。
具体的には、図１７（ａ）に示すように、配線層１１０を構成する１層目の絶縁膜１１０Ｚａを半導体基板１０１の表面（上面）の全体に設ける。そして、その絶縁膜１１０Ｚａを介して、半導体基板１０１の表面（上面）に、エッチングストッパー層１１０ＳＰを設ける。
たとえば、下記の条件で、エッチングストッパー材料層（図示無し）を、絶縁膜１１０Ｚａを介して半導体基板１０１の表面（上面）に設ける。そして、そのエッチングストッパー材料層（図示無し）についてパターン加工することで、エッチングストッパー層１１０ＳＰを設ける。
（エッチングストッパー材料層の製造条件）
・材料：Ｐ−ＳｉＮ、Ｐ−ＳｉＯＮ、Ｐ−ＳｉＣＮなど
・厚み：１００〜２００ｎｍ
・成膜方法：プラズマＣＶＤ法
・ガス流量比ＳｉＨ４：ＮＨ３：Ｎ２＝１：１：２０
・ソースパワー：５０〜１０００Ｗ
・圧力：１〜１０Ｔｏｒｒ
・成膜温度：３００〜４００℃，３０秒〜２分程度
つぎに、図１７（ｂ）に示すように、エッチングストッパー層１１０ＳＰを被覆するように、１層目の絶縁膜１１１Ｚａの表面（上面）に２層目の絶縁膜１１０Ｚｂを設ける。
つぎに、図１７（ｃ）に示すように、トレンチＴＲを設ける。ここでは、エッチングストッパー層１１０ＳＰの表面（上面）が露出するように、２層目の絶縁膜１１０Ｚｂの一部を除去することで、トレンチＴＲを設ける。たとえば、下記の条件でドライエッチング処理を実施することで、深さが２００〜４００ｎｍのトレンチＴＲを設ける。
（ドライエッチング処理の条件）
・温度 常温
・圧力 ３０〜１００ｍＴｏｒｒ
・ソースパワー ５０〜２５００Ｗ
・ガス流量比 Ｃ５Ｆ８／Ａｒ／Ｏ２＝６／１／１
・基板バイアス ７００〜２０００Ｗ，３０秒〜２分程度
・エッチング選択比 １０
つぎに、図１８（ｄ）に示すように、バリアメタル層１１０ＢＭとパッド配線１１０Ｐとを設ける。
バリアメタル層１１０ＢＭについては、トレンチＴＲの側面と底面とをバリアメタル材料で被覆することで形成する。
たとえば、下記の条件で、バリアメタル層１１０ＢＭを形成する。複数膜を積層して、バリアメタル層１１０ＢＭを形成しても良い。
・膜厚 ３０〜５０ｎｍ程度
・材料 ＴｉＮ，Ｔｉ，ＴａＮ，Ｔａなどの金属材料
パッド配線１１０Ｐについては、バリアメタル層１１０ＢＭで側面と底面とが被覆されたトレンチＴＲの内部に導電材料を埋め込むことで形成する。たとえば、Ｃｕ、Ｗなどの導電材料を用いてパッド配線１１０Ｐ形成する。
本工程では、トレンチＴＲの側面と底面とを被覆するように、バリアメタル材料を２層目の絶縁膜１１０Ｚｂの上面に成膜する。そして、そのトレンチＴＲの内部に埋め込むように、２層目の絶縁膜１１０Ｚｂの上面に導電材料を成膜する。その後、エッチバック処理やＣＭＰ処理などの処理を実施することで、２層目の絶縁膜１１０Ｚｂの上面から、そのバリアメタル材料層と、導電材料層とを除去する。これにより、バリアメタル層１１０ＢＭとパッド配線１１０ＰとをトレンチＴＲの内部に設ける。
つぎに、図１８（ｅ）に示すように、バリア絶縁膜１１０ＢＺを設ける。
たとえば、下記の条件で、バリア絶縁膜１１０ＢＺを設ける。
（バリア絶縁膜１１０ＢＺの製造条件）
・材料：Ｐ−ＳｉＮ、Ｐ−ＳｉＣＮ、Ｐ−ＳｉＣなど
・厚み：３０〜２００ｎｍ
・成膜方法：プラズマＣＶＤ法（Ｐ−ＳｉＮの場合には、例えば、ＳｉＨ４／ＮＨ３／Ｎ２の比を１：１：１０、圧力を０．５〜１０Ｔｏｒｒ、ソースパワーを５０〜１０００Ｗ、温度を３００〜４００度になるように設定し時間は３０秒〜２分程度で行う。）
上記のように、いわゆるダマシン法によって、パッド配線１１０Ｐを設ける。なお、図示を省略しているが、画素領域ＰＡにおいて配線層１１０を構成する他の配線についても、上記のパッド配線１１０Ｐと同一工程で形成する。
つぎに、図１８（ｆ）に示すように、配線層１１０を完成させた後に、絶縁膜１２０を設ける。
ここでは、絶縁膜と配線とを交互に繰り返し形成することで、配線層１１０を完成させる。たとえば、上記と同様に、ダマシン法を実施して、配線層１１０を完成させる。そして、その配線層１１０の上面に、絶縁膜１２０を設ける。
上記のようにして、センサ基板１００を形成する（図８,ステップＳＴ１０）。
そして、図８に示すように、ロジック基板２００の形成（ＳＴ２０）,センサ基板１００とロジック基板２００との貼り合わせ（ＳＴ３０）,センサ基板１００の薄膜化（ＳＴ４０）を実施する。その後、パッド開口Ｖ１，Ｖ２の形成（ＳＴ５０），センサ基板１００とロジック基板２００との接続（ＳＴ６０）を実施する。各ステップについては、実施形態１の場合と同様に実施する。
これにより、図１６に示したように、固体撮像装置を完成させる。
［Ｃ］まとめ
以上のように、本実施形態は、実施形態１と同様に、パッド配線２１０Ｐに設ける深いパッド開口Ｖ２よりも浅いパッド開口Ｖ１を設けるパッド配線１１０Ｐの上面に、エッチングストッパー層１１０ＳＰを形成している。
このため、本実施形態では、実施形態１の場合と同様に、深さが異なるパッド開口Ｖ１，Ｖ２を同時に形成するエッチング処理を実施した場合においても、パッド配線１１０Ｐまでエッチングされない。つまり、エッチングストッパー層１１０ＳＰがパッド配線１１０Ｐをエッチング処理から保護し、パッド配線１１０Ｐがオーバーエッチングされない。
よって、パッド配線１１０Ｐの膜厚が減少することや、パッド配線１１０Ｐに貫通孔が形成されることを抑制できるので、抵抗値が変動することを防止できる。
したがって、本実施形態は、装置の信頼性や、製品の歩留まりなどの特性を向上することができる。
＜３．実施形態３＞
［Ａ］装置構成など
図１９は、実施形態３において、固体撮像装置の要部を示す図である。
ここで、図１９は、図６と同様に、図４のＳ１−Ｓ２部分の断面を示している。
図１９に示すように、本実施形態においては、エッチングストッパー層１１０ＳＰが実施形態１と異なる。そして、バリア絶縁膜１１０ＢＺが設けられている。これらの点、および、これらに関連する点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
図１９示すように、パッド部ＰＡＤには、センサ基板１００にパッド配線１１０Ｐが設けられている。
ここでは、図１９に示すように、実施形態１の場合（図６参照）と異なり、そのセンサ基板１００のパッド配線１１０Ｐの上面および側面を覆うように、エッチングストッパー層１１０ＳＰが設けられている。
また、図１９に示すように、実施形態１の場合（図６参照）と異なり、配線層１１０内に、バリア絶縁膜１１０ＢＺが設けられている。
［Ｂ］製造方法
上記の固体撮像装置を製造する製造方法の要部について説明する。
図２０は、実施形態３において、固体撮像装置の製造方法の要部を示す図である。
図２０は、図１９と同様な断面を示す断面図である。図２０では、図８に示すステップＳＴ１０について示している。その後のステップＳＴ２０〜ＳＴ６０については、実施形態１と同様に実施して、固体撮像装置が製造される。
下記より、固体撮像装置を製造する際の各製造工程について、順次、説明する。
センサ基板１００を形成する際（図８，ＳＴ１０）には、実施形態１の場合と同様に、半導体基板１０１の画素領域ＰＡに、フォトダイオード２１を設ける（図５参照）。また、半導体基板１０１の表面（図１７では上面）側に、画素トランジスタＴｒ（図７参照）などの半導体回路素子（図示無し）を設ける。
そして、図２０に示すように、半導体基板１０１の表面（上面）の全体を被覆するように、配線層１１０を設ける。そして、配線層１１０を介して、半導体基板１０１の表面（上面）の全体を被覆するように、絶縁膜１２０を設ける。
具体的には、図２０（ａ）に示すように、配線層１１０を構成する１層目の絶縁膜１１０Ｚａを半導体基板１０１の表面（上面）の全体に設ける。
そして、１層目の絶縁膜１１０Ｚａの一部を除去することで、トレンチＴＲを設ける。たとえば、ドライエッチング処理を実施することで、深さが２００〜４００ｎｍのトレンチＴＲを設ける。
この後、エッチングストッパー層１１０ＳＰとパッド配線１１０Ｐとを、そのトレンチＴＲの内部に設ける。
エッチングストッパー層１１０ＳＰについては、トレンチＴＲの側面と底面とをバリアメタル材料で被覆するように形成する。たとえば、下記の条件で、エッチングストッパー層１１０ＳＰを形成する。複数膜を積層して、エッチングストッパー層１１０ＳＰを形成しても良い。
・膜厚 ７０〜１００ｎｍ程度
・材料 ＴｉＮ，Ｔｉ，ＴａＮ，Ｔａなどの金属材料
パッド配線１１０Ｐについては、エッチングストッパー層１１０ＳＰで側面と底面とが被覆されたトレンチＴＲの内部に導電材料を埋め込むことで形成する。たとえば、Ｃｕ、Ｗなどの導電材料を用いてパッド配線１１０Ｐ形成する。
本工程では、トレンチＴＲの側面と底面とを被覆するように、バリアメタル材料を１層目の絶縁膜１１０Ｚａの上面に成膜する。そして、そのトレンチＴＲの内部に埋め込むように、１層目の絶縁膜１１０Ｚａの上面に導電材料を成膜する。その後、エッチバック処理やＣＭＰ処理などの処理を実施することで、１層目の絶縁膜１１０Ｚａの上面から、そのバリアメタル材料層と、導電材料層とを除去する。これにより、エッチングストッパー層１１０ＳＰとパッド配線１１０ＰとをトレンチＴＲの内部に設ける。
つぎに、図２０（ｂ）に示すように、バリア絶縁膜１１０ＢＺを設ける。たとえば、実施形態２と同様な条件で、バリア絶縁膜１１０ＢＺを設ける。
上記のように、いわゆるダマシン法によって、パッド配線１１０Ｐを設ける。なお、図示を省略しているが、画素領域ＰＡにおいて配線層１１０を構成する他の配線についても、上記のパッド配線１１０Ｐと同一工程で形成する。
つぎに、図２０（ｃ）に示すように、配線層１１０を完成させた後に、絶縁膜１２０を設ける。
ここでは、絶縁膜と配線とを交互に繰り返し形成することで、配線層１１０を完成させる。たとえば、上記と同様に、ダマシン法を実施して、配線層１１０を完成させる。そして、その配線層１１０の上面に、絶縁膜１２０を設ける。
上記のように各工程を実施して、センサ基板１００を形成する（図８,ステップＳＴ１０）。
そして、図８に示すように、ロジック基板２００の形成（ＳＴ２０）,センサ基板１００とロジック基板２００との貼り合わせ（ＳＴ３０）,センサ基板１００の薄膜化（ＳＴ４０）,を実施する。その後、パッド開口Ｖ１，Ｖ２の形成（ＳＴ５０）と、センサ基板１００とロジック基板２００との接続（ＳＴ６０）を実施する。各ステップについては、実施形態１の場合と同様に実施する。
ここで、パッド開口Ｖ１，Ｖ２の形成（ＳＴ５０）で実施するエッチバック処理については、実施形態１の変形例で示した条件で実施する。
これにより、図１９に示したように、固体撮像装置を完成させる。
なお、本実施形態では、図１９に示すように、メタル層３１３とパッド配線１１０Ｐとが、エッチングストッパー層１１０ＳＰを介在せずに、直接的に接続されている。つまり、実施形態１と同様に、パッド開口Ｖ１，Ｖ２の形成（ＳＴ５０）においてエッチバック処理を実施後に、パッド配線１１０Ｐにおいてメタル層３１３が接する面から、エッチングストッパー層１１０ＳＰを除去している。しかし、これに限定されない。本実施形態では、エッチングストッパー層１１０ＳＰについてバリアメタル材料を用いて形成しており、エッチングストッパー層１１０ＳＰが導電性を有する。このため、メタル層３１３とパッド配線１１０Ｐとの間に、エッチングストッパー層１１０ＳＰを介在させてもよい。
［Ｃ］まとめ
以上のように、本実施形態は、実施形態１と同様に、パッド配線２１０Ｐに設ける深いパッド開口Ｖ２よりも浅いパッド開口Ｖ１を設けるパッド配線１１０Ｐの上面に、エッチングストッパー層１１０ＳＰを形成している。
このため、本実施形態では、実施形態１の場合と同様に、深さが異なるパッド開口Ｖ１，Ｖ２を同時に形成するエッチング処理を実施した場合においても、パッド配線１１０Ｐまでエッチングされない。つまり、エッチングストッパー層１１０ＳＰがパッド配線１１０Ｐをエッチング処理から保護し、パッド配線１１０Ｐがオーバーエッチングされない。
よって、パッド配線１１０Ｐの膜厚が減少することや、パッド配線１１０Ｐに貫通孔が形成されることを抑制できるので、抵抗値が変動することを防止できる。
したがって、本実施形態は、装置の信頼性や、製品の歩留まりなどの特性を向上することができる。
また、本実施形態では、バリアメタル層としても機能するようにエッチングストッパー層１１０ＳＰを形成している。このため、各機能別に複数の層を設けた場合と比較して、製造工程を削減できる。よって、製造効率の向上、コストダウンなどを容易に実現することができる。
＜４．実施形態４＞
［Ａ］装置構成など
図２１は、実施形態４において、固体撮像装置の要部を示す図である。
ここで、図２１は、図６と同様に、図４のＳ１−Ｓ２部分の断面を示している。
図２１に示すように、本実施形態においては、パッド部ＰＡＤの構成の一部が、実施形態１と異なる。具体的には、ロジック基板２００に設けられた複数のパッド配線２１０Ｐａ，２１０Ｐの上方には、互いの幅が異なるパッド開口Ｖ２ａ，Ｖ２が設けられる。この点、および、これに関連する点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
（ａ−１）ロジック基板２００のパッド配線２１０Ｐａ,２１０Ｐについて
パッド部ＰＡＤには、図２１に示すように、ロジック基板２００にパッド配線２１０Ｐａ，２１０Ｐが設けられている。
ロジック基板２００に設けられた複数のパッド配線２１０Ｐａ，２１０Ｐは、図２１に示すように、配線層２１０の内部に形成されている。
具体的には、複数のパッド配線２１０Ｐａ，２１０Ｐのそれぞれは、配線層２１０を構成する絶縁膜２１０Ｚ内に設けられている。パッド配線２１０Ｐａ，２１０Ｐは、たとえば、配線層２１０を構成する他の配線２１０Ｈと同様に、導電性の金属材料を用いて形成されている。
パッド配線２１０Ｐａ，２１０Ｐは、他の配線２１０Ｈと電気的に接続されており、ロジック基板２００に設けた半導体回路素子（図示無し）との間が電気的に接続される。ここでは、パッド配線２１０Ｐａ，２１０Ｐの間が、電気的に接続される。
（ａ−２）パッド開口Ｖ２ａ，Ｖ２について
図２１に示すように、複数のパッド配線２１０Ｐａ，２１０Ｐは、それぞれの上方にパッド開口Ｖ２ａ，Ｖ２が形成されている。複数のパッド配線２１０Ｐａ，２１０Ｐは、少なくとも、半導体基板１０１を貫通するように形成されている。
ここでは、パッド配線２１０Ｐａ，２１０Ｐは、上面にエッチングストッパー層２１０ＳＰａ，２１０ＳＰが設けられている。そして、パッド開口Ｖ２ａ，Ｖ２は、そのエッチングストッパー層２１０ＳＰａ，２１０ＳＰの上面から絶縁膜１０２の上面までの間を貫通するように設けられている。
エッチングストッパー層２１０ＳＰａ，２１０ＳＰは、その上方に設けられた部材についてエッチング処理で除去する際に、そのエッチング処理が停止するように設けられている。つまり、エッチングストッパー層２１０ＳＰａ，２１０ＳＰの上方に設けられた部材よりも、エッチングレートが低い材料で形成されている。また、パッド配線２１０Ｐａ，２１０Ｐが、そのエッチング処理によってダメージを受けることを防止するために、エッチングストッパー層２１０ＳＰａ，２１０ＳＰは、パッド配線２１０Ｐａ，２１０Ｐよりも、エッチングレートが低い材料で形成されている。本実施形態では、エッチングストッパー層２１０ＳＰは、パッド配線２１０Ｐａ，２１０Ｐよりも拡散係数が小さいバリアメタル材料を用いて形成されている。
詳細については後述するが、複数のパッド開口Ｖ２ａ，Ｖ２のそれぞれは、互いに同一工程で形成される。つまり、複数のパッド開口Ｖ２ａ，Ｖ２のそれぞれは、各パッド配線２１０Ｐａ，２１０Ｐの上方に設けられた各部について、エッチング処理で除去することで形成される。
図２１に示すように、複数のパッド開口Ｖ２ａ，Ｖ２のそれぞれは、上側開口部Ｖ２１ａ，Ｖ２１と下側開口部Ｖ２２ａ，Ｖ２２とを含み、上側開口部Ｖ２１ａ，Ｖ２１と下側開口部Ｖ２２ａ，Ｖ２２とが深さ方向ｚにおいて積み重なるように設けられている。
複数のパッド開口Ｖ２ａ，Ｖ２において、上側開口部Ｖ２１ａ，Ｖ２１のそれぞれは、図２１に示すように、ロジック基板２００において配線層２１０の上部から、絶縁膜１０２の上面までの間を貫通するように設けられている。すなわち、上側開口部Ｖ２１ａ，Ｖ２１のそれぞれは、センサ基板１００とロジック基板２００との積層体において、ロジック基板２００の配線層２１０にてパッド配線２１０Ｐが設けられた部分の上方が貫通するように形成されている。
複数のパッド開口Ｖ２ａ，Ｖ２において、上側開口部Ｖ２１ａ，Ｖ２１のそれぞれは、互いの幅Ｈ２１ａ，Ｈ２１ｂが異なることを除いて、同じ平面形状で形成される。また、複数の上側開口部Ｖ２１ａ，Ｖ２１のそれぞれは、互いに同じ深さになるように形成されている。
複数のパッド開口Ｖ２ａ，Ｖ２において、下側開口部Ｖ２２ａ，Ｖ２２のそれぞれは、図２１に示すように、ロジック基板２００においてパッド配線２１０Ｐの上面が露出するように設けられている。すなわち、下側開口部Ｖ２２ａ，Ｖ２２は、センサ基板１００とロジック基板２００との積層体において、ロジック基板２００の配線層２１０が設けられた部分の上方が貫通するように形成されている。
複数のパッド開口Ｖ２ａ，Ｖ２において、下側開口部Ｖ２２ａ，Ｖ２２のそれぞれは、互いの幅Ｈ２２ａ，Ｈ２２ｂが異なることを除いて、同じ平面形状で形成される。また、下側開口部Ｖ２２ａ，Ｖ２２のそれぞれは、互いに同じ深さになるように形成されている。
そして、複数のパッド開口Ｖ２ａ，Ｖ２のそれぞれの内部に、絶縁膜３２１ａ，３２１と、バリアメタル層３２２ａ，３２２と、メタル層３２３ａ，３２３とが設けられている。
ここでは、絶縁膜３２１ａ，３２１は、複数のパッド開口Ｖ２ａ，Ｖ２のそれぞれにおいて、上側開口部Ｖ２１ａ，Ｖ２１の側面を被覆するように設けられている。
バリアメタル層３２２ａ，３２２は、絶縁膜３２１ａ，３２１を介して上側開口部Ｖ２１ａ，Ｖ２１の側面を被覆するように設けられている。また、バリアメタル層３２２ａ，３２２は、下側開口部Ｖ２２ａ，Ｖ２２の側面と共に、底面を被覆するように設けられている。
メタル層３２３ａ，３２３は、絶縁膜３２１ａ，３２１，バリアメタル層３２２ａ，３２２を介して、上側開口部Ｖ２１ａ，Ｖ２１と下側開口部Ｖ２２ａ，Ｖ２２との内部を埋め込むように設けられている。
（ａ−３）接続導電層４０１について
上記の他に、パッド部ＰＡＤには、図２１に示すように、接続導電層４０１が設けられている。接続導電層４０１は、絶縁膜１０２の上面に設けられている。
接続導電層４０１は、ロジック基板２００に設けられた複数のパッド配線２１０Ｐａ，２１０Ｐとの間を電気的に接続するように、導電性の金属材料によって形成されている。ここでは、接続導電層４０１は、パッド開口Ｖ２ａ，Ｖ２内に設けたバリアメタル層３２２ａ，３２２と、メタル層３２３ａ，３２３とを介在して、複数のパッド配線２１０Ｐａ，２１０Ｐの間を電気的に接続している。
［Ｂ］製造方法
上記の固体撮像装置を製造する製造方法の要部について説明する。
図２２〜図２５は、実施形態４において、固体撮像装置の製造方法の要部を示す図である。
図２２〜図２５は、図２１と同様な断面を示す断面図である。
本実施形態では、図８に示す各ステップＳＴ１０〜ＳＴ６０を実施することで、固体撮像装置を製造する。
具体的には、図８に示すように、実施形態１と同様に、センサ基板１００の形成（ＳＴ１０）を実施する。
そして、図８に示すように、ロジック基板２００の形成（ＳＴ２０）を実施する。
本実施形態においては、実施形態１の場合と異なり、図２２に示すように、複数のパッド配線２１０Ｐａ，２１０Ｐのそれぞれの上面に、エッチングストッパー層２１０ＳＰａ，２１０ＳＰを設ける。
具体的には、図２２（ａ）に示すように、配線層２１０の形成において、パッド配線２１０Ｐａ，２１０Ｐを形成した後に、その上面にエッチングストッパー層２１０ＳＰａ，２１０ＳＰを設ける。たとえば、実施形態１のエッチングストッパー層（１１０ＳＰ，図６参照）と同様な工程によって、エッチングストッパー層２１０ＳＰａ，２１０ＳＰを設ける。つまり、ＰーＳｉＮなどを用いて、エッチングストッパー層２１０ＳＰａ，２１０ＳＰを形成する。そして、配線層２１０を構成する絶縁膜を、エッチングストッパー層２１０ＳＰａ，２１０ＳＰを被覆するように設けることで配線層２１０を完成させる。
そして、図２２（ｂ）に示すように、その配線層２１０の表面（上面）の全体を被覆するように、絶縁膜２２０を設ける。
この後、図８に示すように、センサ基板１００とロジック基板２００との貼り合わせ（ＳＴ３０）,センサ基板１００の薄膜化（ＳＴ４０）を実施する。各ステップについては、実施形態１の場合と同様に実施する。
そして、図８に示すように、パッド開口Ｖ２ａ，Ｖ２ｂ（図２１参照）を形成する（ＳＴ５０）。
ここでは、図２３〜図２５の各工程を順次実施することで、パッド開口Ｖ２ａ，Ｖ２ｂ（図２１参照）を形成する。
具体的には、最初に、図２３に示すように、センサ基板１００の構成する半導体基板１０１の裏面（上面）に、絶縁膜１０２を設けた後に、パッド開口Ｖ２ａ，Ｖ２ｂ（図２１参照）を構成する上側開口部Ｖ２１ａ，Ｖ２１を設ける。
ここでは、パッド部ＰＡＤにおいてロジック基板２００に設けられたパッド配線２１０Ｐａ，２１０Ｐのそれぞれの上方に、上側開口部Ｖ２１ａ，Ｖ２１を設ける。上側開口部Ｖ２１ａ，Ｖ２１については、ロジック基板２００に設けられたパッド配線２１０Ｐａ，２１０Ｐのそれぞれの上方から、絶縁膜１０２の上面までの間が貫通するように設ける。すなわち、センサ基板１００とロジック基板２００において、パッド配線２１０Ｐａ，２１０Ｐの上面が露出しない位置から上方に位置する部分を除去し、上側開口部Ｖ２１ａ，Ｖ２１を形成する。このように、ロジック基板２００に設けられたパッド配線２１０Ｐａ，２１０Ｐの手前まで開口することで、上側開口部Ｖ２１ａ，Ｖ２１を設ける。
たとえば、下記の条件になるように、幅Ｈ２１ａ，Ｈ２１が互いに異なる上側開口部Ｖ２１ａ，Ｖ２１のそれぞれを形成する。
（広い上側開口部Ｖ２１ａ）
・幅Ｈ２１ａ：１〜５μｍ
（狭い上側開口部Ｖ２１）
・幅Ｈ２１：５００ｎｍ〜２μｍ
そして、図２４に示すように、センサ基板１００においてロジック基板２００に対面する面（下面）に対して反対側の面（上面）を被覆するように、絶縁膜３１０を設ける。
ここでは、上側開口部Ｖ２１ａ，Ｖ２１のそれぞれの側面および底面を被覆するように、センサ基板１００の上面に絶縁膜３１０を設ける。たとえば、実施形態１と同様な条件で、絶縁膜３１０を設ける。
そして、図２５に示すように、パッド開口Ｖ２ａ，Ｖ２ｂ（図２１参照）を構成する下側開口部Ｖ２２ａ，Ｖ２２を設ける。
ここでは、ロジック基板２００に設けられたパッド配線２１０Ｐａ，２１０Ｐの上方に、下側開口部Ｖ２２ａ，Ｖ２２を設ける。下側開口部Ｖ２２ａ，Ｖ２２については、ロジック基板２００においてパッド配線２１０Ｐａ，２１０Ｐの上面が露出するように設ける。すなわち、センサ基板１００とロジック基板２００との積層体において、ロジック基板２００の配線層２１０が設けられた部分の上方が貫通するように、下側開口部Ｖ２２ａ，Ｖ２２を形成する。
たとえば、各パッド配線２１０Ｐａ，２１０Ｐの上方に設けられた部分を同時に除去するように、エッチバック処理で除去することで、各下側開口部Ｖ２２ａ，Ｖ２２を形成する。このとき、各パッド配線２１０Ｐａ，２１０Ｐの上部においては、エッチングストッパー層２１０ＳＰａ，２１０ＳＰの途中まで除去されるように、このエッチング処理を実施する。
これにより、図２５に示すように、ロジック基板２００のパッド配線２１０Ｐａ，２１０Ｐの上方においては、上側開口部Ｖ２１ａ，Ｖ２１の側面を被覆するように、絶縁膜３２１ａ，３２１が設けられた状態になる。
この後、図２５では図示を省略しているが、下側開口部Ｖ２２ａ，Ｖ２２を設ける部分において、パッド配線２１０Ｐａ，２１０Ｐの上面に残るエッチングストッパー層２１０ＳＰａ，２１０ＳＰについて除去する。これにより、パッド配線２１０Ｐａ，２１０Ｐの上面を露出させて、下側開口部Ｖ２２ａ，Ｖ２２を完成させる。
たとえば、下側開口部Ｖ２２ａ，Ｖ２２を設ける部分に残るエッチングストッパー層２１０ＳＰａ，２１０ＳＰの上方が開口し、その他の部分を被覆するように、フォトレジストパターン（図示無し）を設ける。そして、そのフォトレジストパターン（図示無し）をマスクとして用いて、エッチング処理を実施することで、エッチングストッパー層２１０ＳＰａ，２１０ＳＰをパッド配線２１０Ｐａ，２１０Ｐの上面から除去する。
つぎに、図８に示すように、センサ基板１００とロジック基板２００との接続（ＳＴ６０）を実施する。
ここでは、図２１に示すように、センサ基板１００とロジック基板２００との間を電気的に接続させる。
具体的には、図２１に示すように、バリアメタル層３２２ａ，３２２について、絶縁膜３２１ａ，３２１を介して上側開口部Ｖ２１ａ，Ｖ２１の側面を被覆すると共に、下側開口部Ｖ２２ａ，Ｖ２２の側面および底面を被覆するように設ける。
そして、図２１に示すように、メタル層３２３ａ，３２３について、絶縁膜３２１ａ，３２１，バリアメタル層３２２ａ，３２２を介して、上側開口部Ｖ２１ａ，Ｖ２１と下側開口部Ｖ２２ａ，Ｖ２２との内部を埋め込むように設ける。
そして、図２１に示すように、接続導電層４０１を絶縁膜１０２の上面に設ける。接続導電層４０１については、ロジック基板２００に設けられた複数のパッド配線２１０Ｐａ，２１０Ｐとの間を電気的に接続するように、導電性の金属材料によって形成する。
この後、図５に示したように、画素領域ＰＡにカラーフィルタＣＦを形成後、オンチップレンズＯＣＬを形成する。
［Ｃ］まとめ
以上のように、本実施形態では、センサ基板１００を形成する（ＳＴ１０）。つぎに、複数のパッド配線２１０Ｐａ，２１０Ｐが設けられたロジック基板２００を形成する（ＳＴ２０）。そして、ロジック基板２００の上面にセンサ基板１００を対面させて積層するように貼り合わせる（ＳＴ３０）。つぎに、センサ基板１００について薄膜化する（ＳＴ４０）。つぎに、パッド配線２１０Ｐａの上面にパッド開口Ｖ２ａを形成すると共に、パッド配線２１０Ｐの上面に、そのパッド開口Ｖ２ａよりも狭いパッド開口Ｖ２を形成する（ＳＴ５０）。ここでは、センサ基板１００とロジック基板２００との積層体において、複数のパッド配線２１０Ｐａ，パッド配線２１０Ｐのそれぞれの上方に設けられた部分を同時に除去するエッチング処理を実施することで、各パッド開口Ｖ２ａ，Ｖ２を同時に形成する。つぎに、その複数のパッド開口Ｖ２ａ，Ｖ２を介在して、複数のパッド配線２１０Ｐａ，２１０Ｐのそれぞれの間を電気的に接続する（ＳＴ６０）。
上記のロジック基板２００を形成する際には（ＳＴ２０）、少なくとも、広いパッド開口Ｖ２ａが形成されるパッド配線２１０Ｐａの上面に、エッチングストッパー層２１０ＳＰａを形成する。エッチングストッパー層２１０ＳＰａについては、パッド開口Ｖ２ａ，Ｖ２を同時に形成するためのエッチング処理において、そのパッド配線２１０Ｐａよりもエッチングレートが低い材料で形成する。
本実施形態のように、広いパッド開口Ｖ２ａが形成されるパッド配線２１０Ｐａの上面にエッチングストッパー層２１０ＳＰａを設けない場合には、下記のような不具合が発生する場合がある。
具体的には、各パッド配線２１０Ｐａ，２１０Ｐの上方部分を同時に除去するエッチング処理で、広さ（径，幅）が異なるパッド開口Ｖ２ａ，Ｖ２を形成する場合、広いパッド開口Ｖ２ａを設けるパッド配線２１０Ｐａにダメージが発生する場合がある。つまり、パッド配線２１０Ｐ上に狭いパッド開口Ｖ２を設けるために、広いパッド開口Ｖ２ａを設けるパッド配線２１０Ｐａについては、オーバーエッチングがされ易くなる。よって、パッド配線２１０Ｐａの膜厚が減少する場合や、パッド配線２１０Ｐａに貫通孔が形成される場合があるので、抵抗値が変動する場合があり、装置の信頼性や、製品の歩留まりなどの特性が低下する場合がある。
しかしながら、本実施形態では、広いパッド開口Ｖ２ａが形成されるパッド配線２１０Ｐａの上面にエッチングストッパー層２１０ＳＰａを設けている。
このため、本実施形態では、広さ（径，幅）が異なるパッド開口Ｖ２ａ，Ｖ２を同時に形成するエッチング処理を実施した場合においても、パッド配線２１０Ｐａまでエッチングされずに、エッチングストッパー層２１０ＳＰａで、そのエッチングが停止する。つまり、エッチングストッパー層２１０ＳＰａがパッド配線２１０Ｐａをエッチング処理から保護し、パッド配線２１０Ｐａがオーバーエッチングされない。
よって、広いパッド開口Ｖ２ａが形成されるパッド配線２１０Ｐａの膜厚が減少することや、そのパッド配線２１０Ｐａに貫通孔が形成されることを抑制できるので、抵抗値が変動することを防止できる。
したがって、本実施形態は、装置の信頼性や、製品の歩留まりなどの特性を向上することができる。
この他に、本実施形態では、広いパッド開口Ｖ２ａが形成されるパッド配線２１０Ｐａの上面の他に、狭いパッド開口Ｖ２が形成されるパッド配線２１０Ｐの上面にも、エッチングストッパー層２１０ＳＰを形成している。このため、狭いパッド開口Ｖ２が形成されるパッド配線２１０Ｐについても、膜厚の減少や、そのパッド配線２１０Ｐに貫通孔が形成されることを抑制できるので、抵抗値が変動することを防止できる。
なお、上記の実施形態において、パッド配線２１０Ｐａは、本技術の第１配線の一例である。また、上記の実施形態において、パッド開口Ｖ２ａは、本技術の第１の開口の一例である。パッド配線２１０Ｐは、本技術の第２配線の一例である。また、上記の実施形態において、パッド開口Ｖ２は、本技術の第２の開口の一例である。また、上記の実施形態において、エッチングストッパー層２１０ＳＰａは、本技術のエッチングストッパー層の一例である。
＜５．その他＞
実施形態は、上記したものに限定されるものではなく、種々の変形例を採用することができる。
上記の実施形態では、上側開口部と、上側開口部よりも幅が狭い下部開口部とを深さ方向ｚで積み重なるように形成することで、パッド開口を設ける場合について説明したが、これに限定されない。３以上の幅が異なる開口部を深さ方向ｚで積み重なるように形成することで、パッド開口を設けてもよい。また、上側開口部と下部開口部との間に段差を有する場合以外に、段差がないように、パッド開口を設けてもよい。つまり、上部から下部に渡って、同じ幅になるように、パッド開口を設けてもよい。
上記の実施形態では、センサ基板１００とロジック基板２００とをプラズマ接合で貼り合わせる場合について説明したが、これに限定されない。たとえば、接着剤を用いて両者を貼り合せても良い。
上記の実施形態では、裏面照射型のＣＭＯＳイメージセンサであるセンサ基板１００を、シリコン基板から製造する場合について説明したが、これに限定されない。いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板から、センサ基板１００を製造しても良い。
上記の実施形態では、転送トランジスタと増幅トランジスタと選択トランジスタとリセットトランジスタとの４種を、画素トランジスタとして設ける場合について説明したが、これに限定されない。たとえば、転送トランジスタと増幅トランジスタとリセットトランジスタとの３種を、画素トランジスタとして設ける場合に、本技術を適用しても良い。
上記の実施形態では、１つのフォトダイオードに対して、転送トランジスタと増幅トランジスタと選択トランジスタとリセットトランジスタとのそれぞれを１つずつ設ける場合について説明したが、これに限定されない。たとえば、複数のフォトダイオードに対して、増幅トランジスタと選択トランジスタとリセットトランジスタをのそれぞれを１つずつ設ける場合に、本技術を適用しても良い。
上記の実施形態においては、カメラに本技術を適用する場合について説明したが、これに限定されない。スキャナーやコピー機などのように、固体撮像装置を備える他の電子機器において、本技術を適用しても良い。
上記の実施形態では、センサ基板１００が「裏面照射型」のＣＭＯＳイメージセンサである場合について説明したが、これに限定されない。「表面照射型」の場合に、本技術を適用しても良い。また、ＣＭＯＳイメージセンサの他に、ＣＣＤ型イメージセンサの場合に、本技術を適用しても良い。
上記の実施形態では、センサ基板１００とロジック基板２００とを貼り合せる場合について説明したが、これに限定されない。センサ基板１００，ロジック基板２００以外の半導体チップを貼り合わせる場合に、本技術を適用しても良い。
上記の実施形態では、複数のパッド配線の上方部分をエッチング処理で同時に除去して、深さが異なる複数のパッド開口を同時に形成する場合について説明した。この他に、エッチング処理によって、広さ（幅，径）が異なる複数のパッド開口を同時に形成する場合について説明した。しかし、これに限定されない。上記の他に、複数のパッド配線の上方部分をエッチング処理で同時に除去する際において、複数のパッド配線のうち、他のパッド配線よりも、オーバーエッチングされるパッド配線の上面に、少なくとも、エッチングストッパー層を設けることが好適である。
上記の実施形態では、パッド開口の内部に導電材料を埋め込む場合について説明したが、これに限定されない。パッド開口が設けられたパッド配線の上面に、たとえば、ボンディングワイヤなどの他の接続部材を設けても良い。
その他、上記の各実施形態を、適宜、組み合わせても良い。
たとえば、本技術は、下記のような構成も取ることができる。
（１）
第１配線が設けられた第１回路基板を形成する工程と、
第２配線が設けられた第２回路基板を形成する工程と、
前記第２回路基板の上面に前記第１回路基板を対面させて積層するように貼り合わせる工程と、
前記第１配線の上面に第１の開口を形成すると共に前記第２配線の上面に第２の開口を形成するように、前記第１回路基板と前記第２回路基板との積層体において前記第１配線と前記第２配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理を実施する工程と
を有し、
前記第１回路基板の形成工程では、前記エッチング処理において前記第１配線よりもエッチングレートが低い材料で、前記第１配線の上面にエッチングストッパー層を形成する、
半導体装置の製造方法。
（２）
前記第１回路基板の形成工程では、第１半導体基板において前記第２回路基板に対面する面に第１配線層を形成する際に、前記第１配線を当該第１配線層の内部に設け、
前記第２回路基板の形成工程では、第２半導体基板において前記第１回路基板に対面する面に第２配線層を形成する際に、前記第２配線を当該第２配線層の内部に設け、
前記第１回路基板と前記第２回路基板とを貼り合わせる工程では、前記第１配線層と前記第２配線層とを対面させて貼り合わせ、
前記エッチング処理を実施する工程では、前記第１の開口と前記第２の開口とが前記第１半導体基板を貫通するように、前記第１の開口と前記第２の開口とを形成する、
（１）に記載の半導体装置の製造方法。
（３）
前記第１の開口と前記第２の開口とを介在して、前記第１配線と前記第２配線とのそれぞれの間を電気的に接続する工程
を有する、
（１）または（２）に記載の半導体装置の製造方法。
（４）
前記第１回路基板の形成工程では、前記エッチングストッパー層について、前記第１配線よりも拡散係数が小さいバリアメタル材料を用いて形成する、
（１）から（３）のいずれかに記載の半導体装置の製造方法。
（５）
前記第１回路基板と前記第２回路基板との積層体に前記第１の開口と前記第２の開口とを形成する前に、前記第１回路基板について薄膜化する工程
を含む、
（１）から（４）のいずれかに記載の半導体装置の製造方法。
（６）
前記第１回路基板の形成工程では、光電変換部を含む画素が複数設けられたセンサ基板として、前記第１回路基板を形成し、
前記第２回路基板の形成工程では、ロジック基板として前記第２回路基板を形成する、
（１）から（５）のいずれかに記載の半導体装置の製造方法。
（７）
前記複数の画素のそれぞれにカラーフィルタを形成する工程と、
前記複数の画素のそれぞれにオンチップレンズを形成する工程と
を有する、
（６）に記載の半導体装置の製造方法。
（８）
第１回路基板を形成する工程と、
第１配線と第２配線とが設けられた第２回路基板を形成する工程と、
前記第２回路基板の上面に前記第１回路基板を対面させて積層するように貼り合わせる工程と、
前記第１配線の上面に第１の開口を形成すると共に前記第２配線の上面に、前記第１の開口よりも狭い第２の開口を形成するように、前記第１回路基板と前記第２回路基板との積層体において前記第１配線と前記第２配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理を実施する工程と
を有し、
前記第２回路基板の形成工程では、少なくとも前記第１配線の上面に、前記エッチング処理において前記第１配線よりもエッチングレートが低い材料で、エッチングストッパー層を形成する、
半導体装置の製造方法。
（９）
前記第２回路基板の形成工程では、前記第１配線の上面の他に前記第２配線の上面に、前記エッチング処理において前記第２配線よりもエッチングレートが低い材料で、前記エッチングストッパー層を形成する、
（９）に記載の半導体装置の製造方法。
（１０）
前記第１回路基板の形成工程では、第１半導体基板において前記第２回路基板に対面する面に第１配線層を形成し、
前記第２回路基板の形成工程では、第２半導体基板において前記第１回路基板に対面する面に第２配線層を形成し、当該第２配線層の形成においては、前記第１配線と前記第２配線とを、当該第２配線層の内部に設け、
前記第１回路基板と前記第２回路基板とを貼り合わせる工程では、前記第１配線層と前記第２配線層とを対面させて貼り合わせ、
前記エッチング処理を実施する工程では、前記第１の開口と前記第２の開口とが前記第１半導体基板を貫通するように、前記第１の開口と前記第２の開口とを形成する、
（８）または（９）に記載の半導体装置の製造方法。
（１１）
前記第１回路基板の形成工程では、光電変換部を含む画素が複数設けられたセンサ基板として、前記第１回路基板を形成し、
前記第２回路基板の形成工程では、ロジック基板として前記第２回路基板を形成する、
（８）から（１０）のいずれかに記載の半導体装置の製造方法。
（１２）
前記第１の開口と前記第２の開口とを介在して、前記第１配線と前記第２配線とのそれぞれの間を電気的に接続する工程
を有する、
（８）から（１１）のいずれかに記載の半導体装置の製造方法。
（１３）
前記第２回路基板の形成工程では、前記エッチングストッパー層について、前記第１配線よりも拡散係数が小さいバリアメタル材料を用いて形成する、
（８）から（１２）のいずれかに記載の半導体装置の製造方法。
（１４）
前記第１回路基板と前記第２回路基板との積層体に前記第１の開口と前記第２の開口とを形成する前に、前記第１回路基板について薄膜化する工程
を含む、
（８）から（１３）のいずれかに記載の半導体装置の製造方法。
（１５）
前記複数の画素のそれぞれにカラーフィルタを形成する工程と、
前記複数の画素のそれぞれにオンチップレンズを形成する工程と
を有する、
（１４）に記載の半導体装置の製造方法。
（１６）
第１回路基板と第２回路基板とを含み、前記第２回路基板の上面に前記第１回路基板が対面して積層するように貼り合わされている積層体
を有し、
前記積層体は、
第１の開口が上面に形成された第１配線と、
第２の開口が上面に形成された第２配線と
を少なくとも含み、
前記第１配線は、前記積層体において前記第２配線よりも上方に設けられており、
前記第１の開口と前記第２の開口とのそれぞれは、前記第１配線と前記第２配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理によって形成されており、
前記第１の開口は、前記第１配線の上面において前記第１配線よりもエッチングレートが低い材料で形成されたエッチングストッパー層で前記エッチング処理が停止することで形成された、
半導体装置。
（１７）
第１回路基板と第２回路基板とを含み、前記第２回路基板の上面に前記第１回路基板が対面して積層するように貼り合わされている積層体
を有し、
前記積層体は、
第１の開口が上面に形成された第１配線と、
前記第１の開口よりも狭い第２の開口が上面に形成された第２配線と
を少なくとも含み、
前記第１の開口と前記第２の開口とのそれぞれは、前記第１配線と前記第２配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理によって形成されており、
前記第１の開口は、前記第１配線の上面において前記第１配線よりもエッチングレートが低い材料で形成されたエッチングストッパー層で前記エッチング処理が停止することで形成された、
半導体装置。
（１８）
第１回路基板と第２回路基板とを含み、前記第２回路基板の上面に前記第１回路基板が対面して積層するように貼り合わされている積層体
を有し、
前記積層体は、
第１の開口が上面に形成された第１配線と、
第２の開口が上面に形成された第２配線と
を少なくとも含み、
前記第１配線は、前記積層体において前記第２配線よりも上方に設けられており、
前記第１の開口と前記第２の開口とのそれぞれは、前記第１配線と前記第２配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理によって形成されており、
前記第１の開口は、前記第１配線の上面において前記第１配線よりもエッチングレートが低い材料で形成されたエッチングストッパー層で前記エッチング処理が停止することで形成された、
電子機器。
（１９）
第１回路基板と第２回路基板とを含み、前記第２回路基板の上面に前記第１回路基板が対面して積層するように貼り合わされている積層体
を有し、
前記積層体は、
第１の開口が上面に形成された第１配線と、
前記第１の開口よりも狭い第２の開口が上面に形成された第２配線と
を少なくとも含み、
前記第１の開口と前記第２の開口とのそれぞれは、前記第１配線と前記第２配線とのそれぞれの上方に設けられた部分を同時に除去するエッチング処理によって形成されており、
前記第１の開口は、前記第１配線の上面において前記第１配線よりもエッチングレートが低い材料で形成されたエッチングストッパー層で前記エッチング処理が停止することで形成された、
電子機器。
４０：カメラ（電子機器）、１：固体撮像装置（半導体装置）、１００：センサ基板（第１回路基板）、１０１：半導体基板（第１半導体基板）、１１０：配線層（第１配線層）、１１０Ｐ：パッド配線（第１配線）、Ｖ１：パッド開口（第１の開口）、２１：フォトダイオード（光電変換部）、２００：ロジック基板（第２回路基板）、２０１：半導体基板（第２半導体基板）、２１０：配線層（第２配線層）、２１０Ｐ：パッド配線（第２配線）、Ｖ２：パッド開口（第２の開口）、１１０ＳＰ：エッチングストッパー層（エッチングストッパー層）、２１０Ｐａ：パッド配線（第１配線）、Ｖ２ａ：パッド開口（第１の開口）、２１０ＳＰａ：エッチングストッパー層（エッチングストッパー層）

Claims (12)

  1. 第１絶縁膜内に第１配線が形成された第１配線層と、第１半導体基板を有する第１半導体層と有する第１回路基板を形成する工程と、
    第２絶縁膜内に第２配線が形成成された第２配線層と、第２半導体基板を有する第２半導体層と有する第２回路基板を形成する工程と、
    前記第１配線層と前記第２配線層とを内側にして、前記第１回路基板と前記第２回路基板を貼り合わせて、貼り合わせ基板を形成する工程と、
    前記貼り合わせ基板において、前記第１回路基板の前記第１半導体層を貫通し前記第１回路基板の前記第１の配線層に至る第１の開口、および、前記第１回路基板の前記第１半導体層および前記第１の配線層を貫通し、前記第２回路基板の第２配線に至る第２開口を、前記第１回路基板の前記第１半導体層側から、同時に、エッチング処理して形成する、エッチング処理工程と、
    を有し、
    前記第１回路基板を形成する工程において、
    前記第１半導体基板を覆って、前記第１配線より前記エッチングレートが低い材料のエッチングストッパ層を形成し、
    当該エッチングストッパ層の上に前記第１配線の層を形成し、
    前記エッチングストッパ層と前記第１配線の層とをパターン加工する、
    半導体装置の製造方法。
  2. 当該半導体装置の製造方法は、前記第１の開口と前記第２の開口とを介在して、前記第１配線と前記第２配線とのそれぞれの間を電気的に接続する工程を有する、
    請求項１に記載の半導体装置の製造方法。
  3. 前記第１回路基板の形成工程では、前記エッチングストッパ層について、前記第１配線よりも拡散係数が小さいバリアメタル材料を用いて形成する、
    請求項１に記載の半導体装置の製造方法。
  4. 当該半導体装置の製造方法は、前記第１回路基板と前記第２回路基板とを張り合わせた積層体に前記第１の開口と前記第２の開口とを形成する前に、前記第１回路基板について薄膜化する工程を含む、
    請求項１に記載の半導体装置の製造方法。
  5. 前記第１回路基板の形成工程では、光電変換部を含む画素が複数設けられたセンサ基板として、前記第１回路基板を形成し、
    前記第２回路基板の形成工程では、ロジック基板として前記第２回路基板を形成する、 請求項１に記載の半導体装置の製造方法。
  6. 当該半導体装置の製造方法は、
    前記複数の画素のそれぞれにカラーフィルタを形成する工程と、
    前記複数の画素のそれぞれにオンチップレンズを形成する工程と
    を有する、
    請求項５に記載の半導体装置の製造方法。
  7. 前記第２回路基板の形成工程では、光電変換部を含む画素が複数設けられたセンサ基板として、前記第２回路基板を形成し、
    前記第１回路基板の形成工程では、ロジック基板として前記第１回路基板を形成する、 請求項１に記載の半導体装置の製造方法。
  8. 当該半導体装置の製造方法は、
    前記複数の画素のそれぞれにカラーフィルタを形成する工程と、
    前記複数の画素のそれぞれにオンチップレンズを形成する工程と
    を有する、
    請求項７に記載の半導体装置の製造方法。
  9. 第１絶縁膜内に第１配線が形成された第１配線層と、第１半導体基板を有する第１半導体層と有する第１回路基板と、第２絶縁膜内に第２配線が形成成された第２配線層と、第２半導体基板を有する第２半導体層と有する第２回路基板とが、前記第１配線層と前記第２配線層とを内側にして、前記第１回路基板と前記第２回路基板を貼り合わされており、 前記第１回路基板は、前記第１半導体基板を覆って、前記第１配線より前記エッチングレートが低い材料のエッチングストッパ層が形成されており、当該エッチングストッパ層の上に前記第１配線の層が形成されており、前記エッチングストッパ層と前記第１配線の層とをパターン加工されており、
    前記貼り合わせ基板において、前記第１回路基板の前記第１半導体層を貫通し前記第１回路基板の前記第１の配線層に至る第１の開口、および、前記第１回路基板の前記第１半導体層および前記第１の配線層を貫通し、前記第２回路基板の第２配線に至る第２開口を、前記第１回路基板の前記第１半導体層側から、同時に、エッチング処理して形成されている、
    半導体装置。
  10. 第１絶縁膜内に第１配線が形成された第１配線層と、第１半導体基板を有する第１半導体層と有する第１回路基板と、第２絶縁膜内に第２配線が形成成された第２配線層と、第２半導体基板を有する第２半導体層と有する第２回路基板とが、前記第１配線層と前記第２配線層とを内側にして、前記第１回路基板と前記第２回路基板を貼り合わされており、 前記第１回路基板は、前記第１半導体基板を覆って、前記第１配線より前記エッチングレートが低い材料のエッチングストッパ層が形成されており、当該エッチングストッパ層の上に前記第１配線の層が形成されており、前記エッチングストッパ層と前記第１配線の層とをパターン加工されており、
    前記貼り合わせ基板において、前記第１回路基板の前記第１半導体層を貫通し前記第１回路基板の前記第１の配線層に至る第１の開口、および、前記第１回路基板の前記第１半導体層および前記第１の配線層を貫通し、前記第２回路基板の第２配線に至る第２開口を、前記第１回路基板の前記第１半導体層側から、同時に、エッチング処理して形成されている、
    半導体装置を有する、電子機器。
  11. 請求項１〜６、または、請求項１〜４、７〜８のいずれかに記載の半導体装置の製造方法によって製造された、半導体装置。
  12. 請求項１１記載の半導体装置を有する、電子機器。
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