JP5868574B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関する。

近年、ＧａＮ系（窒化ガリウム）高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor））を備えたパワーアンプＭＭＩＣ（microwave monolithic integrated circuit）について、その物性的特徴から高耐圧・高速デバイスとしての応用が期待されている。例えば、ミリ波帯レーダーシステム、無線通信基地局システム、サーバーシステム等への応用が期待されている。このようなパワーアンプＭＭＩＣには、ＧａＮ系ＨＥＭＴの他に、ＭＩＭ（金属／誘電体／金属）キャパシタ、及び抵抗素子等が設けられている。

従来のパワーアンプＭＭＩＣでは、図１に示すように、ＭＩＭキャパシタが、ＳｉＣ基板２０１上に形成された下部電極２０２、誘電体膜２０３及び上部電極２０４から構成されている。また、下部電極２０２は、誘電体膜２０３及び上部電極２０４よりも広く形成されており、平面視で誘電体膜２０３及び上部電極２０４から離間した位置で、ＳｉＣ基板２０１に形成されたビアホール２０１ａを介してＳｉＣ基板２０１の裏面上に形成されたビア配線２０５に接続されている。ビアホール２０１ａは、下部電極２０２をエッチングストッパとして用いながら、ＳｉＣ基板２０１を裏面からエッチングすることにより形成されている。なお、図１（ｂ）は、図１（ａ）のＩ−Ｉ線に沿った断面図である。また、ＳｉＣ基板２０１の表面には、ＧａＮ系ＨＥＭＴを構成する結晶層２１０が形成されている。

このように、ビアホール２０１ａの位置が、平面視で誘電体膜２０３及び上部電極２０４から離間している。これは、ビアホール２０１ａを誘電体膜２０３及び上部電極２０４の直下に形成しようとすると、下部電極２０２がエッチングの熱等の影響によって歪んだ場合に、誘電体膜２０３及び上部電極２０４にも変形が及んで、誘電体膜２０３にクラックが生じたり、所望の特性が得られなくなったりするからである。

ＳｉＣ基板及びＧａＮ系ＨＥＭＴの組み合わせを考慮していないＭＩＭキャパシタについては、ビアホールが誘電体膜及び上部電極の直下に位置する構造が提案されているが、これまでのところＧａＮ系ＨＥＭＴに組み合わせることができるものはない。また、他の材料を用いた半導体装置でも同様の問題が生じ得る。

特開２００３−１００８９５号公報 特開昭６１−２６３１４６号公報 特開２００２−６４０３２号公報 特開２００２−６４０３２号公報 特開２００９−３３０９７号公報 特開２００９−２１２１０３号公報 特開平２−２７６２６９号公報 特開平４−１１６８６２号公報

本発明の目的は、ＧａＮ系ＨＥＭＴ及びＭＩＭキャパシタを同一基板上に設ける場合でも小型化することができる半導体装置及びその製造方法を提供することにある。

半導体装置の製造方法の一態様では、炭化シリコン基部、並びに前記炭化シリコン基部上方のチャネル層及びバリア層を含む窒化ガリウム系結晶層を有する基板を形成し、前記基板上方にソース電極、ドレイン電極及びゲート電極を形成する。前記基板の表面上に平面形状が環状の下部電極を形成し、前記下部電極上に誘電体膜を形成する。前記誘電体膜をエッチングして、平面視で前記下部電極の内縁の内側に位置する領域の一部における前記基板を露出する開口部を形成し、前記誘電体膜上を覆うとともに、前記下部電極の内縁の内側で前記基板の表面に接する上部電極を形成する。前記基板の裏面から前記基板をエッチングすることにより、前記上部電極の前記基板の表面に接する部分に達するビアホールを前記基板に形成し、前記基板の裏面上に前記ビアホールを介して前記上部電極に接するビア配線を形成する。

上記の半導体装置の製造方法等によれば、ビアホールの形成時に上部電極をエッチングストッパとして機能させることができるため、ビアホールを上部電極の直下に位置させて半導体装置を小型化することができる。

従来の半導体装置の構造を示す図である。 第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図２Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図２Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図２Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図２Ｄに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図２Ｅに引き続き、半導体装置の製造方法を工程順に示す断面図である。 第１の実施形態により製造された半導体装置の構造を示す上面図である。 第１の実施形態に関する参考例を示す断面図である。 第１の実施形態の変形例を示す断面図である。 第１の実施形態の他の変形例を示す断面図である。 第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図７Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。 第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図８Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図８Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。 第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図９Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図９Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図９Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図９Ｄに引き続き、半導体装置の製造方法を工程順に示す断面図である。 第４の実施形態により製造された半導体装置の構造を示す上面図である。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。

（第１の実施形態）
先ず、第１の実施形態について説明する。図２Ａ乃至図２Ｆは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。

第１の実施形態では、先ず、図２Ａ（ａ）に示すように、炭化シリコン（ＳｉＣ）基板１の表面上にバッファ層２ａ、チャネル層２ｂ、及びバリア層２ｃをこの順で形成する。ＳｉＣ基板１の厚さは３５０μｍ程度であり、バッファ層２ａとしては、例えば厚さが２μｍ程度のＧａＮ層を形成し、チャネル層２ｂとしては、例えば厚さが０．５μｍ程度のＧａＮ層を形成し、バリア層２ｃとしては、例えば厚さが２５ｎｍ程度のｎ型ＡｌＧａＮ層を形成する。ｎ型ＡｌＧａＮ層の不純物は、例えばＳｉである。このようにして、バッファ層２ａ、チャネル層２ｂ、及びバリア層２ｃを含むＧａＮ系結晶層２を形成する。なお、ＳｉＣ基板１が炭化シリコン基部の一例として挙げられ、ＳｉＣ基板１及びＧａＮ系結晶層２の積層体が基板の一例として挙げられる。

次いで、図２Ａ（ｂ）に示すように、次いで、ＧａＮ系結晶層２の不活性領域４とする領域にボロン又はヘリウム等を注入することにより、２次元電子ガス（２ＤＥＧ）を消失させる。この結果、ＧａＮ系結晶層２が不活性領域４及び活性領域３に区画される。

その後、図２Ａ（ｃ）に示すように、活性領域３内において、バリア層２ｃ上に、例えばリフトオフ法によりソース電極５ｓ及びドレイン電極５ｄを形成する。ソース電極５ｓ及びドレイン電極５ｄの形成に当たっては、レジストパターンを形成した後、厚さが３０ｎｍ程度のＴｉ膜及び厚さが３００ｎｍ程度のＡｌ膜をこの順で蒸着し、レジストパターンをその上のＴｉ膜及びＡｌ膜と共に除去し、急速熱処理（ＲＴＡ：rapid thermal annealing）を行う。ソース電極５ｓ及びドレイン電極５ｄの形成の形成後には、ソース電極５ｓ及びドレイン電極５ｄの間にゲート電極５ｇを、例えばリフトオフ法により形成する。ゲート電極５ｇの形成に当たっては、レジストパターンを形成した後、Ｎｉ膜及びＡｕ膜をこの順で蒸着し、レジストパターンをその上のＮｉ膜及びＡｕ膜と共に除去する。このようにして、ＧａＮ系ＨＥＭＴの基本的な構造が得られる。

続いて、図２Ｂ（ｄ）に示すように、ソース電極５ｓ、ドレイン電極５ｄ、及びゲート電極５ｇを覆い、ＭＩＭキャパシタを形成する予定の領域内に平面形状が円環状の下部電極用の開口部１０１ａを備えたレジストパターン１０１をＧａＮ系結晶層２上に形成する。例えば、開口部１０１ａの外径は１５２μｍ程度、内径は１００μｍ程度とする。なお、レジストパターン１０１には、開口部１０１ａに繋がる下部電極の配線用の開口部も設けておく。次いで、厚さが１０ｎｍ程度のＴｉ膜、厚さが３０ｎｍ程度のＰｔ膜、及び厚さが５００ｎｍ程度のＡｕ膜をこの順で蒸着する。この結果、開口部１０１ａ内において、ＧａＮ系結晶層２上に、外径が１５２μｍ程度、内径が１００μｍ程度の下部電極１１が形成され、また、下部電極１１の配線１１ａ（図３参照）も形成される。なお、レジストパターン１０１上にもＴｉ膜、Ｐｔ膜、及びＡｕ膜の積層体が形成される。

その後、図２Ｂ（ｅ）に示すように、レジストパターン１０１をその上のＴｉ膜、Ｐｔ膜、及びＡｕ膜と共に除去する。つまり、下部電極１１は、例えばリフトオフ法により形成される。続いて、ソース電極５ｓ、ドレイン電極５ｄ、ゲート電極５ｇ、及び下部電極１１を覆う誘電体膜１２を、例えばプラズマＣＶＤ（chemical vapor deposition）法によりＧａＮ系結晶層２上に形成する。誘電体膜１２はＭＩＭキャパシタの容量絶縁膜として機能し、また、ＧａＮ系ＨＥＭＴの保護膜（パッシベーション膜）として機能する。誘電体膜１２としては、例えば厚さが２００ｎｍ程度のシリコン窒化膜を形成する。

続いて、図２Ｂ（ｆ）に示すように、レジストパターン１０２を誘電体膜１２上に形成する。レジストパターン１０２には、ソース電極５ｓを露出する開口部１０２ｓ、ドレイン電極５ｄを露出する開口部１０２ｄ、及びゲート電極５ｇを露出する開口部１０２ｇが設けられている。レジストパターン１０２には、更に、誘電体膜１２のＭＩＭキャパシタ用のビアホールの形成時に用いられるエッチングストッパを形成する予定の領域を露出する開口部１０２ａ、及び誘電体膜１２のソース電極５ｓ用のビアホールの形成時に用いられるエッチングストッパを形成する予定の領域を露出する開口部１０２ｂも設けられている。開口部１０２ａは、誘電体膜１２の平面視で下部電極１１の内側に位置する領域の一部を露出し、開口部１０２ｂは、誘電体膜１２の平面視でソース電極５ｓと下部電極１１との間に位置する領域の一部を露出する。これらのビアホールの形成時の両面アライメント精度が±１０μｍである場合、ビアホールとエッチングストッパとの間のマージンは２０μｍ以上とすることが好ましい。従って、ビアホールの直径を５０μｍ程度とする場合には、開口部１０２ａ及び１０２ｂの直径は９０μｍ程度とすることが好ましい。

レジストパターン１０２の形成後には、同じく図２Ｂ（ｆ）に示すように、レジストパターン１０２をマスクとして用いて誘電体膜１２のドライエッチングを行い、ＧａＮ系結晶層２の一部を露出する。このドライエッチングでは、例えば、ＳＦ₆ガス及びＣＨＦ₃ガスの混合ガスを用い、アンテナパワーを５００Ｗとし、バイアスパワーを５０Ｗとする。この場合、誘電体膜１２がシリコン窒化膜であれば、そのエッチングレートは０．２４μｍ／ｍｉｎ程度となる。

次いで、図２Ｃ（ｇ）に示すように、レジストパターン１０２を除去する。その後、ＳｉＣ基板１の表面側の全面にシードメタル膜１３を、例えばスパッタリング法により形成する。シードメタル膜１３の形成では、例えばＴａ膜及びＣｕ膜をこの順で形成する。なお、Ｔｉ膜及びＡｕ膜をこの順で形成してもよい。続いて、上部電極用の開口部１０３ａ、及びソース電極５ｓ用のビアホールの形成時に用いられるエッチングストッパ用の開口部１０３ｂを備えたレジストパターン１０３をシードメタル膜１３上に形成する。開口部１０３ａの直径は１５０μｍ程度とする。

次いで、図２Ｃ（ｈ）に示すように、レジストパターン１０３をマスクとして用いて、Ｎｉの電気めっきを行うことにより、開口部１０３ａ及び１０３ｂ内に、厚さが２μｍ程度のＮｉ膜１４を形成する。開口部１０３ａ内のＮｉ膜１４は、ＭＩＭキャパシタ用のビアホールの形成時にエッチングストッパとして機能し、また、上部電極の一部となる。開口部１０３ｂ内のＮｉ膜１４は、ソース電極５ｓ用のビアホールの形成時にエッチングストッパとして機能する。以降、開口部１０３ａ内のＮｉ膜１４及びその下のシードメタル膜１３を上部電極１４ａということがあり、開口部１０３ｂ内のＮｉ膜１４及びその下のシードメタル膜１３をエッチングストッパ１４ｅということがある。

その後、図２Ｃ（ｉ）に示すように、レジストパターン１０３を除去する。続いて、シードメタル膜１３のＮｉ膜１４から露出している部分を、例えばイオンミリング法により除去する。

次いで、図２Ｄ（ｊ）に示すように、ＳｉＣ基板１の表面側の全面にシードメタル膜１５を、例えばスパッタリング法により形成する。シードメタル膜１５の形成では、例えば厚さが１０ｎｍ程度のＴｉ膜、厚さが５０ｎｍ程度のＰｔ膜、及び厚さが２００ｎｍ程度のＡｕ膜をこの順で形成する。その後、ＭＩＭキャパシタの配線用の開口部１０４ａ、ソース電極５ｓの配線用の開口部１０４ｓ、ドレイン電極５ｄの配線用の開口部１０４ｄ、ゲート電極５ｇ用の開口部を備えたレジストパターン１０４をシードメタル膜１５上に形成する。開口部１０４ｓはソース電極５ｓ及びエッチングストッパ１４ｅにわたって広がる。

その後、図２Ｄ（ｋ）に示すように、レジストパターン１０４をマスクとして用いて、Ａｕの電気めっきを行うことにより、開口部１０４ａ、１０４ｓ、及び１０４ｄ内、並びにゲート電極５ｇ用の開口部内に、厚さが２μｍ程度のＡｕ膜１６を形成する。開口部１０４ａ内のＡｕ膜１６は上部電極の配線１６ａとなり、開口部１０４ｓ内のＡｕ膜１６はソース電極５ｓのソース配線１６ｓとなり、開口部１０４ｄ内のＡｕ膜１６はドレイン電極５ｄのドレイン配線１６ｄとなり、ゲート電極５ｇ用の開口部内のＡｕ膜１６はゲート電極５ｇのゲート配線１６ｇとなる（図３参照）。

続いて、図２Ｄ（ｌ）に示すように、レジストパターン１０４を除去する。次いで、シードメタル膜１５のＡｕ膜１６から露出している部分を、例えばイオンミリング法により除去する。

その後、図２Ｅ（ｍ）に示すように、ＳｉＣ基板１の表面側に熱可塑性接着剤３０２でサファイア基板等の支持基板３０１を貼り付ける。続いて、ＳｉＣ基板１の裏面側を研磨する。ＳｉＣ基板１の厚さは、例えば１００μｍ程度とする。

次いで、図２Ｅ（ｎ）に示すように、ＳｉＣ基板１の表裏を反転し、ＳｉＣ基板１の裏面上にシードメタル膜３１を、例えばスパッタリング法により形成する。シードメタル膜３１の形成では、例えば厚さが２０ｎｍのＴｉ膜及び厚さが３００ｎｍのＣｕ膜をこの順で形成する。その後、ＭＩＭキャパシタ用のビアホールを形成する領域を覆い、ソース電極５ｓ用のビアホールを形成する領域を覆うレジストパターン１０５をシードメタル膜３１上に形成する。レジストパターン１０５のＭＩＭキャパシタ用のビアホールを形成する領域を覆う部分、及びソース電極５ｓ用のビアホールを形成する領域を覆う部分の形状は、例えば、いずれも直径が５０μｍ程度の円形とする。

続いて、図２Ｅ（ｏ）に示すように、レジストパターン１０５をマスクとして用いて、Ｎｉの電気めっきを行うことにより、シードメタル膜３１のレジストパターン１０５から露出している部分上に、厚さが３μｍ程度のＮｉ膜３２を形成する。

次いで、図２Ｆ（ｐ）に示すように、レジストパターン１０５を除去する。その後、シードメタル膜３１のＮｉ膜３２から露出している部分を、例えばイオンミリング法により除去する。このようにして、シードメタル膜３１及びＮｉ膜３２を含むメタルマスク３５が形成される。

続いて、図２Ｆ（ｑ）に示すように、メタルマスク３５を用いて、ＳｉＣ基板１及びＧａＮ系結晶層２のドライエッチングを行い、ＭＩＭキャパシタ用のビアホール１ａ及びソース電極５ｓ用のビアホール１ｂを形成する。このとき、Ｎｉ膜１４の一部がエッチングストッパとして機能する。つまり、上部電極１４ａのＧａＮ系結晶層２と接している部分がビアホール１ａの形成時のエッチングストッパとして機能し、エッチングストッパ１４ｅのＧａＮ系結晶層２と接している部分がビアホール１ｂの形成時のエッチングストッパとして機能する。なお、シードメタル膜１３のビアホール１ａ及び１ｂに露出する部分を残存させても、除去してもよい。このドライエッチングでは、例えば、ＳＦ₆ガス及びＯ₂ガスの混合ガスを用い、コイルパワーを２ｋＷとし、プラテンパワーを０．２ｋＷとする。この場合、ＳｉＣ基板１のエッチングレートは２μｍ／ｍｉｎ程度となり、ＧａＮ系結晶層２のエッチングレートは０．０５μｍ／ｍｉｎ程度となる。なお、塩素ガスを用いるとＧａＮ系結晶層２のドライエッチングを高速に行うことが可能である。しかし、残留フッ素の影響を受けてエッチングレートが安定しない可能性があり、また、ＧａＮ系結晶層２が非常に薄いため、本実施形態では、ＳＦ₆ガス及びＯ₂ガスの混合ガスを用いる。

次いで、図２Ｆ（ｒ）に示すように、ＳｉＣ基板１の裏面側の全面にシードメタル膜３３を、例えばスパッタリング法により形成する。シードメタル膜３３の形成では、例えば厚さが５０ｎｍ程度のＴｉ膜及び厚さが１μｍ程度のＡｕ膜をこの順で形成する。その後、Ａｕの電気めっきを行うことにより、シードメタル膜３３上に、厚さが１０μｍ程度のＡｕ膜３４を形成する。このようにして、ビア配線３６が形成される。そして、熱可塑性接着剤３０２及び支持基板３０１を取り外す。

このようにして形成された半導体装置（パワーアンプＭＭＩＣ）の上面図は、図３のようになる。図２Ａ乃至図２Ｆには、図３中のＩ−Ｉ線に沿った断面が図示されている。

このように、第１の実施形態では、ビア配線３６を上部電極１４ａに接続しているため、ビアホール１ａの形成時に下部電極１１が歪むことがなく、誘電体膜１２のクラック等を防止することができる。従って、図１に示す従来の構造と比較して、サイズを小さくすることができる。

なお、ビア配線３６を上部電極１４ａに接続するとしても、仮に、図４（ａ）に示すように、ビアホール１ａが誘電体膜１２を貫通する構成を採用した場合には、誘電体膜１２が異常にエッチングされる可能性がある。つまり、ＳｉＣ基板１にはマイクロパイプとよばれる結晶欠陥が含まれており、ビアホール１ａの形成時には、図４（ｂ）に示すように、ＧａＮ系結晶層２にマイクロパイプ痕９１が必然的に出現し、マイクロパイプ痕９１が誘電体膜１２まで到達すると、誘電体膜１２が急速にエッチングされて空洞９２が形成される。そして、ＧａＮ系結晶層２を同じ条件でエッチングし続けると、誘電体膜１２が更にエッチングされ、図４（ｃ）に示すように、上部電極１４ａと下部電極１１との間に位置する部分が消失してしまう。これは、ＳｉＣ基板１のエッチング条件では、誘電体膜１２の材料であるシリコン窒化物のエッチングレートが極めて大きいためである。

これに対し、第１の実施形態では、ビアホール１ａを形成する予定の領域において、ＧａＮ系結晶層２の表面にシードメタル膜１３を介してＮｉ膜１４を位置させている。このため、マイクロパイプ痕９１がＧａＮ系結晶層２に出現しても、誘電体膜１２のエッチングを防止することができる。これは、ＳｉＣ基板１のエッチング条件では、ＮｉとＳｉＣとの選択比は１００以上であり、Ｎｉのエッチングレートが極めて低いからである。また、Ｎｉ膜１４の厚さが２μｍ程度あるため、若干エッチングされたとしても、誘電体膜１２のエッチングを防止することができる。

なお、活性領域３の区画を、イオン注入に代えてメサ構造の形成によって行ってもよい。例えば、図５（ａ）に示すように、ＧａＮ系結晶層２のうちの不活性領域４を形成する予定の領域内の２次元電子ガスが存在する部分を塩素系ドライエッチングにより除去してもよい。また、図５（ｂ）に示すように、ＧａＮ系結晶層２のうちの活性領域３を形成する予定の領域以外の部分をすべて除去してもよい。この場合、図２Ｆ（ｒ）に相当する断面図は、図５（ｃ）のようになる。

また、ＨＥＭＴの活性層を構成する材料がＳｉＣ系材料であってもよい。例えば、図６（ａ）に示すように、ＳｉＣ基板１上にｐ型ＳｉＣ活性層４２が形成され、ｐ型ＳｉＣ活性層４２の表面にｎ型ソース領域４３ｓ及びｎ型ドレイン領域４３ｄが形成され、ｎ型ソース領域４３ｓ及びｎ型ドレイン領域４３ｄ上に、夫々ソース電極５ｓ、ドレイン電極５ｄが形成されていてもよい。この場合、ゲート電極５ｇとｐ型ＳｉＣ活性層４２との間にゲート絶縁膜４４が存在し、図２Ｆ（ｒ）に相当する断面図は、図６（ｂ）のようになる。また、ＳｉＣ基板１及びｐ型ＳｉＣ活性層４２の積層体が基板の一例として挙げられる。

（第２の実施形態）
次に、第２の実施形態について説明する。図７Ａ乃至図７Ｂは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。

第２の実施形態では、先ず、第１の実施形態と同様にして、レジストパターン１０２をマスクとして用いた誘電体膜１２のドライエッチングまでの処理を行う（図２Ｂ（ｆ））。但し、下部電極１１の外径は１４０μｍ程度、内径は８０μｍ程度とする。また、レジストパターン１０２の開口部１０２ａ及び１０２ｂの直径は７０μｍ程度とする。このように、第２の実施形態では、第１の実施形態よりも、下部電極１１の外径及び内径、並びに上部電極１４ａのエッチングストッパとして機能する部分の外径を小さくする。なお、後述のように、ビアホールの直径は５０μｍ程度とする。つまり、本実施形態では、ビアホールとエッチングストッパとの間のマージンを１０μｍ程度とする。

次いで、図７Ａ（ａ）に示すように、レジストパターン１０２を除去し、新たに、誘電体膜１２に形成されている開口部に整合する開口部１１１ａ及び１１１ｂを備えたレジストパターン１１１を誘電体膜１２上に形成する。開口部１１１ａは、開口部１０２ａを介してエッチングされた部分に整合し、開口部１１１ｂは、開口部１０２ｂを介してエッチングされた部分に整合する。その後、レジストパターン１１１をマスクとして用いてＧａＮ系結晶層２のドライエッチングを行い、ＳｉＣ基板１の一部を露出する。このドライエッチングでは、例えば、Ｃｌ₂ガスを用い、アンテナパワーを９００Ｗとし、バイアスパワーを１００Ｗとする。この場合、ＧａＮ系結晶層２のエッチングレートは１μｍ／ｍｉｎ程度となる。

続いて、図７Ａ（ｂ）に示すように、レジストパターン１１１を除去する。次いで、第１の実施形態と同様にして、シードメタル膜１３を形成する。その後、第１の実施形態と同様にして、レジストパターン１０３をシードメタル膜１３上に形成する。但し、開口部１０３ａの直径は１３８μｍ程度と、第１の実施形態よりも小さくする。また、開口部１０３ｂの直径も第１の実施形態よりも小さくする。

続いて、図７Ａ（ｃ）に示すように、第１の実施形態と同様にして、Ｎｉ膜１４（上部電極１４ａ及びエッチングストッパ１４ｅ）を開口部１０３ａ及び１０３ｂ内に形成する。上部電極１４ａの外径は１３８μｍ程度と、第１の実施形態よりも小さく、エッチングストッパ１４ｅの外径も第１の実施形態よりも小さい。

次いで、図７Ｂ（ｄ）に示すように、第１の実施形態と同様にして、レジストパターン１０３の除去からシードメタル膜１５のＡｕ膜１６から露出している部分の除去までの処理を行う。

その後、図７Ｂ（ｅ）に示すように、第１の実施形態と同様にして、支持基板３０１の貼り付け、ビアホール１ａ及び１ｂの形成、ビア配線３６の形成、支持基板３０１の取り外し等を行う。なお、ビアホール１ａ及び１ｂの直径は５０μｍ程度とする。また、ビアホール１ａ及び１ｂの形成時には、Ｎｉ膜１４の一部がエッチングストッパとして機能する。つまり、上部電極１４ａのＳｉＣ基板１と接している部分がビアホール１ａの形成時のエッチングストッパとして機能し、エッチングストッパ１４ｅのＳｉＣ基板１と接している部分がビアホール１ｂの形成時のエッチングストッパとして機能する。

第１の実施形態では、ＳｉＣ基板１のエッチングに引き続いてＧａＮ系結晶層２のエッチングを行っているのに対し、第２の実施形態では、ＳｉＣ基板１のエッチング前にＧａＮ系結晶層２のエッチングを行い、ＳｉＣ基板１の表面にシードメタル膜１３を介してＮｉ膜１４を位置させている。このため、第２の実施形態によれば、第１の実施形態よりもビアホール１ａの形成時の両面アライメントのずれの影響を抑制することができる。従って、Ｎｉ膜１４のエッチングストッパとして機能する部分のマージンを第１の実施形態よりも小さくすることができ、上部電極１４ａ及び下部電極１１を第１の実施形態よりも小さくすることができる。このため、小型化により好適である。

（第３の実施形態）
次に、第３の実施形態について説明する。図８Ａ乃至図８Ｃは、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。

第３の実施形態では、先ず、第１の実施形態と同様にして、ゲート電極５ｇの形成までの処理を行う（図２Ａ（ｃ））。次いで、図８Ａ（ａ）に示すように、第１の実施形態と同様にして、レジストパターン１０１を形成する。但し、円環状の開口部１０２ａの外径は１１６μｍ程度、内径は２０μｍ程度とする。その後、第１の実施形態と同様にして、下部電極１１及びその配線１１ａを形成する。下部電極１１の外径は１１６μｍ程度、内径は２０μｍ程度となる。このように、第３の実施形態では、下部電極１１の外径及び内径を、第２の実施形態のそれらよりも小さくする。

続いて、図８Ａ（ｂ）に示すように、レジストパターン１０１をその上のＴｉ膜、Ｐｔ膜、及びＡｕ膜と共に除去する。次いで、第１の実施形態と同様にして、誘電体膜１２を形成する。

その後、図８Ａ（ｃ）に示すように、第１の実施形態と同様にして、レジストパターン１０２を誘電体膜１２上に形成する。但し、レジストパターン１０２の開口部１０２ａの直径は１０μｍとし、開口部１０２ｂの直径は７０μｍとする。続いて、第１の実施形態と同様にして、誘電体膜１２のドライエッチングを行い、ＧａＮ系結晶層２の一部を露出する。

次いで、図８Ｂ（ｄ）に示すように、レジストパターン１０２を除去し、新たに、誘電体膜１２に形成されている開口部に整合する開口部１２１ａ及び１２１ｂを備えたレジストパターン１２１を誘電体膜１２上に形成する。開口部１２１ａは、開口部１０２ａを介してエッチングされた部分に整合し、開口部１２１ｂは、開口部１０２ｂを介してエッチングされた部分に整合する。その後、レジストパターン１２１をマスクとして用いてＧａＮ系結晶層２のドライエッチングを行い、ＳｉＣ基板１の一部を露出する。このドライエッチングでは、例えば、Ｃｌ₂ガスを用い、アンテナパワーを９００Ｗとし、バイアスパワーを１００Ｗとする。この場合、ＧａＮ系結晶層２のエッチングレートは１μｍ／ｍｉｎ程度となる。続いて、レジストパターン１２１をマスクとして用いてＳｉＣ基板１のドライエッチングを行い、ＳｉＣ基板１の表面に、開口部１２１ａに整合する凹部１ｃ及び開口部１２１ｂに整合する凹部１ｄを形成する。このドライエッチングでは、ＳＦ₆ガス及びＯ₂ガスの混合ガスを用い、アンテナパワーを９００Ｗとし、バイアスパワーを５０Ｗとする。この場合、ＳｉＣ基板１のエッチングレートは約０．５μｍ／ｍｉｎ程度となる。凹部１ｃ及び１ｄの深さは１０μｍ程度とする。

続いて、図８Ｂ（ｅ）に示すように、レジストパターン１２１を除去する。次いで、第１の実施形態と同様にして、シードメタル膜１３を形成する。その後、第１の実施形態と同様にして、レジストパターン１０３をシードメタル膜１３上に形成する。但し、開口部１０３ａの直径は１１４μｍ程度と、第２の実施形態よりも小さくする。また、開口部１０３ｂの直径は第２の実施形態と同程度とする。

続いて、同じく図８Ｂ（ｅ）に示すように、第１の実施形態と同様にして、Ｎｉ膜１４（上部電極１４ａ及びエッチングストッパ１４ｅ）を開口部１０３ａ及び１０３ｂ内に形成する。上部電極１４ａの外径は１１４μｍ程度と、第２の実施形態よりも小さく、エッチングストッパ１４ｅの外径は第２の実施形態と同程度である。

次いで、図８Ｂ（ｆ）に示すように、第１の実施形態と同様にして、レジストパターン１０３の除去からシードメタル膜１５のＡｕ膜１６から露出している部分の除去までの処理を行う。

その後、図８Ｃ（ｇ）に示すように、第１の実施形態と同様にして、支持基板３０１の貼り付け、ビアホール１ａ及び１ｂの形成、ビア配線３６の形成、支持基板３０１の取り外し等を行う。なお、ビアホール１ａ及び１ｂの直径は５０μｍ程度とする。また、ビアホール１ａ及び１ｂの形成時には、Ｎｉ膜１４の一部がエッチングストッパとして機能する。つまり、上部電極１４ａの凹部１ａの底面でＳｉＣ基板１と接している部分がビアホール１ａの形成時のエッチングストッパとして機能し、エッチングストッパ１４ｅの凹部１ｂの底面でＳｉＣ基板１と接している部分がビアホール１ｂの形成時のエッチングストッパとして機能する。

このように、第３の実施形態では、ビアホール１ａの形成前に、ＳｉＣ基板１の表面に凹部１ｃを形成し、凹部１ｃ内にＮｉ膜１４を位置させているため、ビアホール１ａが誘電体膜１２まで到達することはない。また、凹部１ｃの大きさは、上部電極１４ａとビア配線３６との間の導通を確保できる程度であればよいため、第２の実施形態よりも上部電極１４ａ及び下部電極１１を小さくすることができ、より一層小型化することができる。

（第４の実施形態）
次に、第４の実施形態について説明する。図９Ａ乃至図９Ｅは、第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。

第４の実施形態では、先ず、第１の実施形態と同様にして、誘電体膜１２の形成までの処理を行う（図２Ｂ（ｅ））。次いで、図９Ａ（ａ）に示すように、第１の実施形態と同様にして、レジストパターン１０２を誘電体膜１２上に形成する。但し、開口部１０２ａの直径は９０μｍ程度とする。つまり、平面視で開口部１０２ａの縁を下部電極１１の内縁と整合させる。その後、第１の実施形態と同様にして、誘電体膜１２のドライエッチングを行い、ＧａＮ系結晶層２の一部を露出する。このドライエッチングの結果、本実施形態では、誘電体膜１２の下部電極１１の内側に位置する部分が除去され、下部電極１１の内側面が露出する。

続いて、図９Ａ（ｂ）に示すように、ＳｉＣ基板１の表面側の全面に、厚さが２μｍ程度のポリアミド膜５１を形成する。ポリアミド膜５１の形成では、例えば、ポリアミック酸樹脂をスピンコーティング法により塗布し、その後、２５０℃でベーキングを行う。このような方法で形成されたポリアミド膜５１は平坦になりやすい。ポリアミドは、水酸化テトラメチルアンモニウム（ＴＭＡＨ）系現像液に溶解する。

次いで、図９Ａ（ｃ）に示すように、ポリアミド膜５１のエッチバックを行う。このエッチバックは、誘電体膜１２の下部電極１１上の部分が露出した時点で終了する。なお、このエッチバックは、例えば、ＴＭＡＨを用いた溶解、又は酸素プラズマを用いたエッチングにより行う。

その後、図９Ｂ（ｄ）に示すように、ＳｉＣ基板１の表面側の全面にポジ型レジスト剤５２を塗布する。続いて、ポジ型レジスト剤５２のうちで下部電極１１の内縁に沿う幅が２μｍ程度〜１０μｍ程度の円環状の領域を遮光しながら、ポジ型レジスト剤５２の露光を行う。

次いで、図９Ｂ（ｅ）に示すように、ＴＭＡＨ系現像液を用いた現像を行い、ポジ型レジスト剤５２の露光された部分を除去すると共に、ポリアミド膜５１のうちでポジ型レジスト剤５２の残存している部分（レジストパターン１３１）から露出している部分を除去する。このとき、ポリアミド膜５１のうちでレジストパターン１３１に覆われている部分も若干除去される。ポリアミド膜５１の下部電極１１の内縁に沿って残存する部分の幅は、例えば１μｍ程度とする。この幅は、レジストパターン１３１の下部電極１１の内縁から内側にせり出している部分の寸法により調節することができる。

その後、図９Ｂ（ｆ）に示すように、アセトンを用いてレジストパターン１３１を除去する。ポリアミド膜５１はアセトンに溶解しない。

続いて、図９Ｃ（ｇ）に示すように、第１の実施形態と同様にして、シードメタル膜１３を形成する。次いで、上部電極用の開口部１３２ａ、及びソース電極５ｓ用のビアホールの形成時に用いられるエッチングストッパ用の開口部１３２ｂを備えたレジストパターン１３２をシードメタル膜１３上に形成する。開口部１３２ａの直径は１５０μｍ程度とする。また、レジストパターン１３２には、平面形状が円環状となっているポリアミド膜５１の上方に位置する複数の島状部１３２ｃも設ける。

その後、図９Ｃ（ｈ）に示すように、レジストパターン１３２をマスクとして用いて、Ｎｉの電気めっきを行うことにより、開口部１３２ａ及び１３２ｂ内に、厚さが２μｍ程度のＮｉ膜１４（上部電極１４ａ及びエッチングストッパ１４ｅ）を形成する。このとき、上部電極１４ａ内に島状部１３２ｃに伴う孔１４ｃが形成される。

続いて、図９Ｃ（ｉ）に示すように、アセトンを用いてレジストパターン１３２を除去する。次いで、第１の実施形態と同様にして、シードメタル膜１３のＮｉ膜１４から露出している部分を除去する。この結果、ポリアミド膜５１が露出する。

その後、図９Ｄ（ｊ）に示すように、第１の実施形態と同様にして、シードメタル膜１５を形成する。続いて、ＭＩＭキャパシタの配線用の開口部１３３ａ、ソース電極５ｓの配線用の開口部１３３ｓ、ドレイン電極５ｄの配線用の開口部１３３ｄ、ゲート電極５ｇ用の開口部を備えたレジストパターン１３３をシードメタル膜１５上に形成する。開口部１３３ｓはソース電極５ｓ及びエッチングストッパ１４ｅにわたって広がる。また、レジストパターン１３３には、孔１４ｃと整合する複数の島状部１３３ｃも設ける。

次いで、同じく図９Ｄ（ｊ）に示すように、レジストパターン１３３をマスクとして用いて、Ａｕの電気めっきを行うことにより、開口部１３３ａ、１３３ｓ、及び１３３ｄ内、並びにゲート電極５ｇ用の開口部内に、厚さが２μｍ程度のＡｕ膜１６を形成する。開口部１３３ａ内のＡｕ膜１６は上部電極の配線１６ａとなり、開口部１３３ｓ内のＡｕ膜１６はソース電極５ｓのソース配線１６ｓとなり、開口部１３３ｄ内のＡｕ膜１６はドレイン電極５ｄのドレイン配線１６ｄとなり、ゲート電極５ｇ用の開口部内のＡｕ膜１６はゲート電極５ｇのゲート配線１６ｇとなる（図１０参照）。このとき、配線１６ａ内に島状部１３３ｃに伴う孔１６ｃが形成される。

その後、図９Ｄ（ｋ）に示すように、アセトンを用いてレジストパターン１３３を除去する。続いて、シードメタル膜１５のＡｕ膜１６から露出している部分を、例えばイオンミリング法により除去する。この結果、ポリアミド膜５１が露出する。

次いで、図９Ｄ（ｌ）に示すように、孔１６ｃ及び１４ｃ内にＴＭＡＨを注入し、ポリアミド膜５１を溶解する。つまり、孔１６ｃ及び１４ｃをＴＭＡＨの注入口として用いる。

その後、図９Ｅ（ｍ）に示すように、第１の実施形態と同様にして、支持基板３０１の貼り付け、ビアホール１ａ及び１ｂの形成、ビア配線３６の形成、支持基板３０１の取り外し等を行う。

このようにして形成された半導体装置（パワーアンプＭＭＩＣ）の上面図は、図１０のようになる。図９Ａ乃至図９Ｅには、図１０中のＩ−Ｉ線に沿った断面が図示されている。

第１の実施形態の方法で製造された半導体装置では、ＳｉＣ基板１の表面に平行な方向において、誘電体膜１２の一部が下部電極１１と上部電極１４ａとの間に挟まれている。従って、ＭＩＭキャパシタの容量は、誘電体膜１２のこの部分の幅の影響を受ける。しかし、この幅の制御の精度は、誘電体膜１２の厚さの制御の精度と比較すると低い。このため、これらの半導体装置では、ＭＩＭキャパシタの容量が変動することがある。

これに対し、第４の実施形態の方法で製造された半導体装置では、ＳｉＣ基板１の表面に平行な方向において、下部電極１１と上部電極１４ａとの間に空間５３が存在する。従って、ＭＩＭキャパシタの容量は、誘電体膜１２の幅の影響をほとんど受けない。このため、第４の実施形態によれば、容量の変動を抑制することができる。

なお、第４の実施形態と同様の空間５３の形成を第２、第３の実施形態に適用してもよい。また、図５、図６に示す第１の実施形態の変形例を第２〜第４の実施形態に適用してもよい。

なお、ビア配線３６の形成を、Ｃｕめっきによるビアフィリングにより行ってもよい。また、誘電体膜１２の材料として、シリコン酸化物（ＳｉＯ₂）、シリコン酸窒化物（ＳｉＯＮ）、アルミニウム酸化物（Ａｌ₂Ｏ₃）、ハフニウム酸化物（Ｈｆ₂Ｏ₃）、タンタル酸化物（Ｔａ₂Ｏ₃）等を用いてもよい。これらは、ＳｉＣ基板１のエッチングに用いられるＳＦ₆ガス及びＯ₂ガスの混合ガスによりエッチングされ得る。

そして、これらの実施形態を用いれば、信頼度が高いミリ波帯システム等を構築することが可能となる。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
基板の表面上に下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に前記基板の表面に接する上部電極を形成する工程と、
前記基板の裏面から前記基板をエッチングすることにより、前記上部電極の前記基板の表面に接する部分に達するビアホールを前記基板に形成する工程と、
前記基板の裏面上に前記ビアホールを介して前記上部電極に接するビア配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記２）
前記基板は炭化シリコンを含有することを特徴とする付記１に記載の半導体装置の製造方法。

（付記３）
前記基板は、
炭化シリコン基部と、
前記炭化シリコン基部上に形成された窒化ガリウム系結晶層と、
を有することを特徴とする付記１に記載の半導体装置の製造方法。

（付記４）
前記誘電体膜を形成する工程と前記上部電極を形成する工程との間に、前記窒化ガリウム系結晶層の一部を除去して前記炭化シリコン基部の表面を露出する工程を有し、
前記上部電極を前記炭化シリコン基部の表面に接するように形成することを特徴とする付記３に記載の半導体装置の製造方法。

（付記５）
前記誘電体膜を形成する工程と前記上部電極を形成する工程との間に、前記窒化ガリウム系結晶層及び前記炭化シリコン基部に凹部を形成する工程を有し、
前記上部電極を、その一部が前記凹部を埋め込むように形成することを特徴とする付記３に記載の半導体装置の製造方法。

（付記６）
平面視で、前記凹部を前記ビアホールの内側に位置させることを特徴とする付記５に記載の半導体装置の製造方法。

（付記７）
前記誘電体膜の前記基板の表面に平行な方向において前記下部電極及び前記上部電極に挟み込まれる部分を除去する工程を有することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。

（付記８）
基板の表面上に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成され前記基板の表面に接する上部電極と、
前記基板に形成され、前記上部電極の前記基板の表面に接する部分に達するビアホールと、
前記基板の裏面上に形成され、前記ビアホールを介して前記上部電極に接するビア配線と、
を有することを特徴とする半導体装置。

（付記９）
前記基板は、
炭化シリコン基部と、
前記炭化シリコン基部上に形成された窒化ガリウム系結晶層と、
を有することを特徴とする付記８に記載の半導体装置。

（付記１０）
前記基板の表面に平行な方向において前記下部電極と前記上部電極との間に空間が存在することを特徴とする付記８又は９に記載の半導体装置。

１：ＳｉＣ基板
１ａ、１ｂ：ビアホール
１ｃ、１ｄ：凹部
２：ＧａＮ系結晶層
１１：下部電極
１２：誘電体膜
１４：Ｎｉ膜
１４ａ：上部電極
１４ｅ：エッチングストッパ
３６：ビア配線

Claims (5)

1. 炭化シリコン基部、並びに前記炭化シリコン基部上方のチャネル層及びバリア層を含む窒化ガリウム系結晶層を有する基板を形成する工程と、
   前記基板上方にソース電極、ドレイン電極及びゲート電極を形成する工程と、
   前記基板の表面上に平面形状が環状の下部電極を形成する工程と、
   前記下部電極上に誘電体膜を形成する工程と、
   前記誘電体膜をエッチングして、平面視で前記下部電極の内縁の内側に位置する領域の一部における前記基板を露出する開口部を形成する工程と、
   前記誘電体膜上を覆うとともに、前記下部電極の内縁の内側で前記基板の表面に接する上部電極を形成する工程と、
   前記基板の裏面から前記基板をエッチングすることにより、前記上部電極の前記基板の表面に接する部分に達するビアホールを前記基板に形成する工程と、
   前記基板の裏面上に前記ビアホールを介して前記上部電極に接するビア配線を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記誘電体膜を形成する工程と前記上部電極を形成する工程との間に、前記窒化ガリウム系結晶層の一部を除去して、平面視で前記下部電極の内縁の内側に位置する領域の一部における前記炭化シリコン基部の表面を露出する工程を有し、
   前記上部電極を前記基板の表面に代えて前記露出させた炭化シリコン基部の表面に接するように形成する工程と、
   前記基板の裏面から前記基板に代えて前記炭化シリコン基部のみをエッチングすることにより、前記上部電極の前記炭化シリコン基部の表面に接する部分に達するビアホールを前記炭化シリコン基部に形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記誘電体膜を形成する工程と前記上部電極を形成する工程との間に、前記窒化ガリウム系結晶層及び前記炭化シリコン基部の、平面視で前記下部電極の内縁の内側に位置する領域の一部に凹部を形成する工程を有し、
   前記上部電極を、その一部が前記凹部を埋め込むように形成する工程と、
   前記基板の裏面から前記基板に代えて前記炭化シリコン基部のみをエッチングすることにより、前記凹部に達するビアホールを前記炭化シリコン基部内に形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
4. 炭化シリコン基部、並びに前記炭化シリコン基部上方のチャネル層及びバリア層を含む窒化ガリウム系結晶層を有する基板を形成する工程と、
   前記基板上方にソース電極、ドレイン電極及びゲート電極を形成する工程と、
   前記基板の表面上に平面形状が環状の下部電極を形成する工程と、
   前記下部電極上に誘電体膜を形成する工程と、
   前記誘電体膜をエッチングして、前記誘電体膜の平面視で前記下部電極の内縁の内側に位置する部分を除去し、前記下部電極の内側面を露出し、平面視で前記下部電極の内縁の内側に位置する領域における前記基板を露出する開口部を形成する工程と、
   前記窒化ガリウム系結晶層の上方に、前記誘電体膜を覆うとともに、前記開口部を埋めるポリアミド膜を形成する工程と、
   前記下部電極上の前記誘電体膜を露出するように前記ポリアミド膜をエッチバックする工程と、
   前記ポリアミド膜の一部を除去して、前記ポリアミド膜を前記下部電極の内縁に沿って残存させる工程と、
   前記ポリアミド膜の上方にレジストパターンを形成する工程と、
   前記レジストパターンをマスクとした成膜により、前記レジストパターンに伴う孔が形成され、前記誘電体膜上を覆うとともに、前記ポリアミド膜の内縁の内側で前記基板の表面に接する上部電極を形成する工程と、
   前記レジストパターンを除去し、前記孔を通じて前記ポリアミド膜を溶解させることで、前記基板の表面に平行な方向において、前記下部電極と前記上部電極との間及び前記誘電体膜と前記上部電極との間に空間を形成する工程と、
   前記基板の裏面から前記基板をエッチングすることにより、前記上部電極の前記基板の表面に接する部分に達するビアホールを前記基板に形成する工程と、
   前記基板の裏面上に前記ビアホールを介して前記上部電極に接するビア配線を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
5. 炭化シリコン基部、並びに前記炭化シリコン基部上方のチャネル層及びバリア層を含む窒化ガリウム系結晶層を有する基板と、
   前記基板上方に形成されたソース電極、ドレイン電極及びゲート電極と、
   前記基板の表面上に形成された平面形状が環状の下部電極と、
   前記下部電極上に形成された誘電体膜と、
   前記誘電体膜上を覆うとともに、前記下部電極の内縁の内側で前記基板の表面に接する上部電極と、
   前記基板に形成され、前記上部電極の前記基板の表面に接する部分に達するビアホールと、
   前記基板の裏面上に形成され、前記ビアホールを介して前記上部電極に接するビア配線と、
   を有することを特徴とする半導体装置。

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