JP5898657B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本実施形態は、不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置として積層型ＮＡＮＤフラッシュメモリが知られている。

特開２０１３−４１２８号公報

本実施形態は、消費電力の少ない不揮発性半導体記憶装置を提供する。

一つの実施形態によれば、不揮発性半導体記憶装置では、複数のメモリストリングはそれぞれ複数のメモリトランジスタを含んでいる。複数の第１ソース線が、複数の前記メモリストリングの一端にそれぞれ接続されている。複数の第２ソース線が、前記第１ソース線の上方に設けられ、前記第１ソース線に電気的に接続されている。複数の第３ソース線が、前記第２ソース線の上方に設けられ、前記第２ソース線に電気的に接続されている。ソース線ドライバは、複数の前記第３ソース線と基準端子との間にそれぞれ接続された複数のトランジスタを有し、前記複数のトランジスタのゲート電極は互いに接続されている。第１配線は、複数の前記第３ソース線に設けられた第１モニター位置に接続されている。第２配線は、複数の前記第３ソース線に設けられ、前記第１モニター位置と異なる第２モニター位置に接続されている。選択回路は、前記第１モニター位置または前記第２モニター位置を選択する。ソース線電圧制御回路は、前記選択回路と前記ソース線ドライバとの間に接続され、選択された前記第１モニター位置または前記第２モニター位置のソース線電圧と基準電圧とを比較し、前記比較結果を前記ソース線ドライバに出力する。

実施形態１に係る不揮発性半導体記憶装置を示すブロック図。 実施形態１に係るメモリセルアレイを含む周辺回路を示すブロック図。 実施形態１に係るメモリセルアレイを示す断面図。 実施形態１に係るメモリセルアレイの要部の等価回路を示す図。 実施形態１に係るメモリセルアレイの第１および第２配線層を示す平面図。 実施形態１に係るメモリセルアレイの第２および第３配線層を示す平面図。 実施形態１に係る不揮発性半導体記憶装置のソース線制御回路を示す図。 実施形態１に係るソース線モニター位置選択回路のデコード回路のデコード結果を示す図。 実施形態１に係るソース線モニター位置選択回路のスイッチ回路を示す図。 実施形態１に係る不揮発性半導体記憶装置の読み出し動作を示すタイミングチャート。 実施形態１に係るソース線とソース線制御回路の関係を示す図。 実施形態１に係る比較例のソース線とソース線制御回路の関係を示す図。 実施形態１に係るソース線制御回路のソース線ドライバに流れ込む電流を示す図。 実施形態１に係るソース線と配線抵抗の関係を示す図。 実施形態１に係るソース線の電圧分布を比較例と対比して示す図。 実施形態１に係るソース線の電圧分布を比較例と対比して示す図。 実施形態１に係るソース線の電圧分布のモデルを示す図。 実施形態１に係るソース線の電圧分布を比較例と対比して示す等高線図。 実施形態１に係るソース線の電圧分布を表す関数を示す図。 実施形態１に係るメモリプレーンの別の第１および第２の領域の境界を示す図。 実施形態２に係る不揮発性半導体記憶装置の別のメモリセルアレイを含む周辺回路を示すブロック図。 実施形態２に係るソース線の電圧分布のモデルを示す図。 実施形態３に係る不揮発性半導体記憶装置のソース線制御回路を示す図。 実施形態３に係るソース線モニター位置選択回路のデコード結果を示す図。 実施形態３に係るソース線モニター位置選択回路のスイッチ回路を示す図。

以下、本発明の実施形態について図面を参照しながら説明する。

（実施形態１）
本実施形態の不揮発性半導体記憶装置について、図１乃至図８を参照して説明する。図１は本実施形態の不揮発性半導体記憶装置を示すブロック図である。図２は不揮発性半導体記憶装置のメモリセルアレイを示すブロック図である。図３はメモリセルアレイを示す断面図である。

図４はメモリセルアレイのメモリストリングの等価回路を示す図である。図５はメモリセルアレイの第１および第２配線層を示す平面図、図６はメモリセルアレイの第２および第３配線層を示す平面図である。

図７は不揮発性半導体記憶装置のソース線制御回路を示す図、図８はソース線モニター位置選択回路のデコード回路の動作を示す図、図９はソース線モニター位置選択回路のスイッチ回路を示す図である。図１０は不揮発性半導体記憶装置の読み出し動作を示すタイミングチャートである。

本実施形態の不揮発性半導体記憶装置は、縦型トランジスタを有するメモリセルを３次元的に配置した積層型ＮＡＮＤフラッシュメモリである。データの読み出しは、選択されたメモリセルにビット線電圧とソース線電圧との差を印加し、選択されたメモリセルに流れるセル電流を検出することにより行われる。

データの読み出しおよびベリファイリード時にネガティブセンスを用いて電流を検出する場合、ソース線には選択されたメモリセルの物理的位置に応じてソース線の配線抵抗に起因する電圧分布が生じる。

本実施形態の不揮発性半導体記憶装置は、選択されたメモリセルの物理的位置に応じてソース線電圧を制御することにより、ソース線電圧のメモリセル位置依存性を低減するものである。

図１に示すように、本実施形態の不揮発性半導体記憶装置１０は、データを格納するためのメモリセルアレイＭＡと、各種動作（読み出し動作、書き込み動作、消去動作）をおこなうメモリセルを指定するためのソース線制御回路１１、ワード線ドライバ１２、ロウデコーダ１３、１３ａと、データを読み出しまたは書き込みするためセンスアンプ１４、データラッチ１５、データ入出力バッファ１６とを備えている。

不揮発性半導体記憶装置１０は、更にアドレスバッファ１７と、電圧生成回路１８を備えている。アドレスバッファ１７は、データを読み出しまたは書き込みするメモリセルを指定するアドレス信号を受け取り、ロウデコーダ１３、データラッチ１５に出力する。電圧生成回路１８は、読み出し・書き込み・消去に必要な電圧を生成し、生成された電圧をソース線制御回路１１、ワード線ドライバ１２、ロウデコーダ１３、１３ａ、およびセンスアンプ１４に供給する。

ソース線制御回路１１は、ソース線ドライバと、ソース線の電圧をモニターするための複数のモニター配線と、ソース線モニター位置選択回路と、ソース線電圧制御回路を含んでいる。

ソース線モニター位置選択回路は、制御信号に応じて複数のモニター配線のいずれか１つを選択する。ソース線電圧制御回路は、ソース線モニター位置におけるソース線の電圧が基準電圧に等しくなるように動作する。ソース線制御回路１１の詳細は後述する。

不揮発性半導体記憶装置１０は、メモリセルアレイＭＡからのデータの読み出し、およびメモリセルアレイＭＡへのデータの書き込みを制御するための外部コントローラ（メモリコントローラまたはホスト）１９を有している。外部コントローラ１９は、アドレスバッファ１７およびデータ入出力バッファ１６の入出力ポートにアドレスデータやコマンドデータを供給する。

また、外部コントローラ１９が実施形態に係るソース線制御回路の一部（例えば、上述のソース線モニター位置選択回路に含まれるデコード回等）を含み、実施形態に係るソース線制御回路の動作を実施するか否かを選択することができるようにしてもよい。

図２に示すように、メモリセルアレイＭＡは複数のメモリブロックＭＢを有している。メモリブロックＭＢはワード線ＷＬ方向に沿って延在し、ビット線ＢＬ方向に複数配列されている。メモリブロックＭＢは複数のメモリストリングＭＳを有している。メモリブロックＭＢおよびメモリストリングＭＳの構成については後述する。

ロウデコーダ１３、１３ａは、メモリセルアレイＭＡの両側に配置されている。ソース線ドライバ２０はロウデコーダ１３と同じ側に配置されている。メモリセルアレイＭＡの下には、メモリセルアレイＭＡのチップ占有率を上げるために図示されないセンスアンプ１４が配置されている。ソース線ドライバ２０については後述する。

図３は例として積層導電層ＷＬを６層積層したメモリセルアレイＭＡをビット線ＢＬ方向に沿って切断した断面図である。図３に示すように、メモリセルアレイＭＡはバックゲート層３０と、メモリ層３２と、選択トランジスタ層３４と、配線層３６とを有している。

メモリセルアレイＭＡには、Ｕ字の柱状半導体層４０が設けられている。柱状半導体層４０は後述するバックゲートトランジスタ、メモリセルを構成するメモリトランジスタ、および選択トランジスタのチャネル（ボディ）として機能する。

バックゲート層３０では、Ｕ字の底部に当たる柱状半導体層４０の周りに、ゲート絶縁膜（図示せず）、ゲート電極（図示せず）が設けられている。柱状半導体層４０、ゲート絶縁膜、ゲート電極により、バックゲートトランジスタＢＴｒが構成されている。

メモリ層３２では、Ｕ字の側部に当たる柱状半導体層４０の周りに電荷蓄積層（図示せず）としてＭＯＮＯＳ層（Metal Nitride Oxide Semiconductor）が設けられている。ＭＯＮＯＳ層を挟んで柱状半導体層４０の周りにはゲート電極となる積層導電層ＷＬが設けられている。柱状半導体層４０、ＭＯＮＯＳ層、積層導電層ＷＬにより、直列に接続された複数のメモリトランジスタＭＴｒが構成されている。積層導電層ＷＬはワード線ＷＬでもある。

ＭＯＮＯＳ層に電子がトラップされているか否かによって、メモリトランジスタＭＴｒのしきい値が異なる。異なるしきい値状態が０／１の記憶状態に対応している。

選択トランジスタ層３４では、Ｕ字の上端部に当たる柱状半導体層４０の周りに、ゲート絶縁膜（図示せず）、ゲート電極（図示せず）が設けられている。柱状半導体層４０、ゲート絶縁膜、ゲート電極により、選択トランジスタＳＳＴｒ、ＳＤＴｒが形成されている。

バックゲートトランジスタＢＴｒ、複数のメモリトランジスタＭＴｒ、選択トランジスタＳＳＴｒ、ＳＤＴｒが直列接続され、メモリストリングＭＳが構成されている。

配線層３６では、コンタクトプラグ４１、４２を介してメモリストリングＭＳの一端にビット線ＢＬが接続されている。コンタクトプラグ４１を介してメモリストリングＭＳの他端にソース線ＳＲＣが接続されている。

隣接するメモリストリングＭＳは同じソース線ＳＲＣに接続されている。同じソース線ＳＲＣに接続されているメモリストリングＭＳの間に一定の間隔（Ｐ４）で直線状の柱状半導体層４３が設けられている。柱状半導体層４３はダミーの柱状半導体層である。柱状半導体層４３の一端はソース線ＳＲＣに接続され、他端は開放されている。

ダミーの柱状半導体層４３の間に配置されている複数のメモリストリングＭＳを含んでメモリブロックＭＢが構成されている。

ＮＡＮＤフラッシュメモリでは、多数のメモリセルにソース線を共有させる構成であるため、書き込みは複数のメモリセルからなる“ページ”という単位で行われ、また消去においては複数のページからなる“ブロック”という単位で行われる。なお、消去の単位は必ずしもブロック単位とは限られず、例えばブロックを複数に分割したグループごとに消去してもよい。

データを読み出しまたは書き込みするとき、ブロックアドレスによりあるメモリブロックＭＢを選択して、選択されたモリブロックＭＢ内のページ単位でデータの読み出しまたは書き込みを行う。消去については、例えばメモリブロックＭＢ単位で行う。

各ページはワード線に対応している。ページとは、メモリブロックＭＢにおいて同じワード線ＷＬに接続されているメモリトランジスタＭＴｒのグループをいう。なお、ページは上記の定義に限られることなく、例えば共通するワード線ＷＬに接続されているメモリセルトランジスタＭＴｒの一部でページを構成してもよい。

但し、様々な理由によりダミーセルトランジスタが挿入される場合がある。この場合、ダミーセルトランジスタはページ数のカウントから除かれる。

図４は、メモリストリングＭＳの等価回路を示す図である。図４に示すように、バックゲートトランジスタＢＴｒの両側にそれぞれ複数のメモリトランジスタＭＴｒが直列接続された直列回路が構成されている。

直列回路の一端側に選択トランジスタＳＤＴｒが接続され、直列回路の他端側に選択トランジスタＳＳＴｒが接続されている。選択トランジスタＳＤＴｒはビット線ＢＬに接続され、選択トランジスタＳＳＴｒはソース線ＳＲＣに接続されている。

図５および図６はメモリアレイＭＡ上の配線層３６を示す平面図である。配線層３６は、少なくともメモリアレイＭＡ上に第１乃至第３配線層Ｄ０、Ｄ１、Ｄ２が設けられている。図５には、メモリアレイＭＡ上の第１配線層Ｄ０と、第１配線層Ｄ０の上方に設けられる第２配線層Ｄ１が示されている。図６には、第２配線層Ｄ１と、第２配線層Ｄ１の上方に設けられる第３配線層Ｄ２が示されている。

図５に示すように、第１配線層Ｄ０には第１ピッチＰ１でワード線ＷＬ方向に延在する複数のソース線（第１ソース線）Ｄ０（ＳＲＣ）が配列されている。ソース線Ｄ０（ＳＲＣ）は図３に示すソース線ＳＲＣである。第２配線層Ｄ１には複数のビット線Ｄ１（ＢＬ）およびビット線Ｄ１（ＢＬ）と同じ方向に延在する複数のソース線（第２ソース線）Ｄ１（ＳＲＣ）が設けられている。ビット線Ｄ１（ＢＬ）は図３に示すビット線ＢＬである。

複数のソース線Ｄ１（ＳＲＣ）は第２ピッチＰ２でワード線ＷＬ方向に配列されている。第２ピッチＰ２は、例えば５１２ビット線Ｄ１（ＢＬ）である。

複数のソース線Ｄ０（ＳＲＣ）はシャント４６と呼ばれる領域で共通接続されている。シャント４６は複数のソース線Ｄ０（ＳＲＣ）と複数のソース線Ｄ１（ＳＲＣ）の交差部に設けられている。複数のソース線Ｄ０（ＳＲＣ）はシャント４６にて第１コンタクトＣ１を介して、第２配線層Ｄ１のソース線Ｄ１（ＳＲＣ）に電気的に接続されている。

メモリセルアレイＭＡをＡ−Ａ線に沿って切断し、矢印方向から眺めた断面図が図３に示す断面図である。図３および図５において、個別に符号を付したソース線Ｓ１、Ｓ２、Ｓ３、Ｓ４は同じものである。

図６に示すように、第３配線層Ｄ２にはワード線ＷＬ方向に延在する複数のソース線（第３ソース線）Ｄ２（ＳＲＣ）と、配線Ｄ２（ＣＯＮＴ）が設けられている。複数のソース線Ｄ２（ＳＲＣ）は第３ピッチＰ３でビット線ＢＬ方向に配列されている。第３ピッチＰ３は、例えば１２ソース線Ｄ０（ＳＲＣ）である。配線Ｄ２（ＣＯＮＴ）はソース線Ｄ２（ＳＲＣ）の間に設けられている。配線Ｄ２（ＣＯＮＴ）は複数の細い配線を有している。

ソース線Ｄ２（ＳＲＣ）は、ソース線Ｄ１（ＳＣＲ）より配線抵抗の小さいトップメタルである。ソース線Ｄ２（ＳＲＣ）は、第２コンタクトＣ２を介してソース線Ｄ１（ＳＣＲ）に電気的に接続されている。各ソース線Ｄ２（ＳＲＣ）の一端は、図２に示すソース線ドライバ２０に接続されている。

配線Ｄ２（ＣＯＮＴ）は、ロウデコーダ１３、１３ａ、センスアンプ１４およびデータラッチ１５の信号線等として使用されている。配線Ｄ２（ＣＯＮＴ）は、直線状にレイアウトされている。

図７はソース線制御回路１１を示す図である。図７に示すように、ソース線制御回路１１はソース線ドライバ２０と、ソース線の電圧をモニターするためのモニター配線（第１配線、第２配線）ＭＯＮ１、ＭＯＮ２と、ソース線モニター位置選択回路（選択回路）２１と、ソース線電圧制御回路２２を有している。

モニター配線ＭＯＮ１およびソース線Ｄ２（ＳＲＣ）は接続ノード（第１モニター位置）Ｎ１に接続されている。モニター配線ＭＯＮ２およびソース線Ｄ２（ＳＲＣ）は接続ノード（第２モニター位置）Ｎ２に接続されている。ソース線モニター位置選択回路２１は、デコード回路２３と、スイッチ回路２４を有している。

本明細書では、図２に示すメモリアレイＭＡ中のメモリブロックＭＢの平面的配置に着目したときに、メモリアレイＭＡをメモリプレーンＭＰと称する。また、メモリブロック全体をさす場合、メモリブロックＭＢと記し、個別のメモリブロックはメモリブロックＢＬＫ＿０乃至メモリブロックＢＬＫ＿ｎと記す。

メモリプレーンＭＰは（ｎ＋１）個のメモリブロックＢＬＫ＿０〜ＢＬＫ＿ｎを有している。メモリプレーンＭＰは第１の領域ＭＰ１と第２の領域ＭＰ２に分けられている。第１の領域ＭＰ１にはメモリブロックＢＬＫ＿０〜ＢＬＫ＿ｋが配置され、第２の領域ＭＰ２にはメモリブロックＢＬＫ＿ｋ＋１〜ＢＫＬ＿ｎが配置されている。

簡単のために、ｎは奇数とする。第１の領域ＭＰ１と第２の領域ＭＰ２に含まれるメモリブロックＭＢの数を等しくするために、ｋ＝（ｎ−１）／２とする。

各メモリブロックＭＢからそれぞれソース線Ｄ２（ＳＲＣ）が引き出されている。引き出されたソース線Ｄ２（ＳＲＣ）は、それぞれソース線ドライバ２０のｎ型ＭＯＳトランジスタＳＴｒに接続されている。

第１の領域ＭＰ１にあるソース線Ｄ２（ＳＲＣ）の内、両端に配置されているメモリブロックＢＬＫ＿０、ＢＬＫ＿ｋの中間、即ちメモリプレーンＭＰの一方の端からメモリプレーンＭＰの１／４の位置にあるメモリブロックＢＬＫ＿ｋ／２から引き出されたソース線Ｄ２（ＳＲＣ）にモニター配線ＭＯＮ１が接続されている。

同様に、第２の領域ＭＰ２にあるソース線Ｄ２（ＳＲＣ）の内、両端に配置されているメモリブロックＢＬＫ＿ｋ＋１、ＢＬＫ＿ｎの中間、即ちメモリプレーンＭＰの他方の端からメモリプレーンＭＰの１／４の位置にあるメモリブロックＢＬＫ＿（ｎ＋ｋ＋１）／２から引き出されたソース線Ｄ２（ＳＲＣ）にモニター配線ＭＯＮ２が接続されている。

デコード回路２３は選択されるメモリブロックＭＢを指定する制御信号Ｓｃをデコードして、選択されるメモリブロックＭＢが第１の領域ＭＰ１にあるか、または第２の領域ＭＰ２にあるかを示すデコード結果ＳＷ１＿ｐｒｅ、ＳＷ２＿ｐｒｅを出力する。

選択信号は、データを読み出すために選択されるメモリストリングＭＳのアドレス、または選択されるメモリストリングＭＳの属するメモリブロックＭＢのアドレスを含んでいる。

図８はデコード回路２３のデコード結果を示す図である。図８に示すように、選択されたメモリブロックＭＢが第１の領域ＭＰ１にあるメモリブロックＢＬＫ＿０〜ＢＬＫ＿ｋのいずれかときに、デコード結果ＳＷ１＿ｐｒｅをｈｉｇｈレベルにし、デコード結果ＳＷ２＿ｐｒｅをｌｏｗレベルにする。

選択されたメモリブロックＭＢが第２の領域ＭＰ２にあるメモリブロックＢＬＫ＿ｋ＋１〜ＢＬＫ＿ｎのいずれかのときに、デコード結果ＳＷ１＿ｐｒｅをｌｏｗレベルにし、デコード結果ＳＷ２＿ｐｒｅをｈｉｇｈレベルにする。

選択されたメモリブロックＭＢが第１の領域ＭＰ１および第２の領域ＭＰ２のいずれにもないときは、デコード結果ＳＷ１＿ｐｒｅ、ＳＷ２＿ｐｒをともにｌｏｗレベルにする。

図９はスイッチ回路２４を示す回路図である。図９に示すように、スイッチ回路２４は２つのスイッチ素子ＳＷ１、ＳＷ２を有している。スイッチ素子ＳＷ１、ＳＷ２はともにｎ型ＭＯＳトランジスタである。スイッチ素子ＳＷ１では、ソース電極がモニター配線ＭＯＮ１に接続され、ゲート電極にレベルシフト回路ＬＳ１を介してデコード結果ＳＷ１＿ｐｒｅが入力される。

同様にスイッチ素子ＳＷ２では、ソース電極がモニター配線ＭＯＮ２に接続され、ゲート電極にレベルシフト回路ＬＳ２を介してデコード結果ＳＷ２＿ｐｒｅが入力される。２つのドレイン電極は互いに接続されている。レベルシフト回路ＬＳ１、ＬＳ２はそれぞれデコード結果ＳＷ１＿ｐｒｅ、ＳＷ２＿ｐｒｅの電圧レベルをｎ型ＭＯＳトランジスタの動作レベルに合わせるために用いている。

スイッチ回路２４は以下のように動作する。デコード結果ＳＷ１＿ｐｒｅがｈｉｇｈレベルの時はスイッチ素子ＳＷ１がオン、スイッチＳＷ２がオフになる。デコード結果ＳＷ２＿ｐｒｅがｈｉｇｈレベルの時はスイッチ素子ＳＷ１がオフ、スイッチＳＷ２がオンになる。

スイッチ素子ＳＷ１がオンのとき、接続ノードＮ１におけるソース線電圧が出力端子ＭＯＮＯＵＴから出力される。一方、スイッチ素子ＳＷ２がオンのとき、接続ノードＮ２におけるソース線電圧が出力端子ＭＯＮＯＵＴから出力される。

即ち、メモリブロックＢＬＫ＿０〜ＢＬＫ＿ｋのいずれか１つが選択された場合に、モニター配線ＭＯＮ１がソース線電圧制御回路２２の非反転入力端子に接続される。メモリブロックＢＬＫ＿ｋ＋１〜ＢＬＫ＿ｎのいずれか１つが選択された場合に、モニター配線ＭＯＮ２がソース線電圧制御回路２２の非反転入力端子に接続される。

スイッチ回路２４は、さらにＮＯＲ回路２４ａおよびｎ型ＭＯＳトランジスタ２４ｂを有している。ＮＯＲ回路２４ａの２つの入力端子はそれぞれモニター配線ＭＯＮ１、ＭＯＮ２に接続されている。ｎ型ＭＯＳトランジスタ２４ｂは出力端子ＭＯＮＯＵＴと接地端子ＧＮＤとの間に接続されている。ｎ型ＭＯＳトランジスタ２４ｂのゲート電極は、ＮＯＲ回路２４ａの出力端子に接続されている。

デコード結果ＳＷ１＿ｐｒｅ、ＳＷ２＿ｐｒｅがともにｌｏｗレベルのときに、ｎ型ＭＯＳトランジスタ２４ｂがオンになる。スイッチ回路２４はリセットされ、スイッチ素子ＳＷ１、ＳＷ２はオフになる。

ソース線電圧制御回路２２は差動回路、例えば演算増幅器である。演算増幅器の非反転入力端子はソース線モニター位置選択回路２１に接続され、反転入力端子は基準電圧Ｖｒｅｆを出力する電源（図示せず）に接続され、出力端子はソース線ドライバ２０のトランジスタＳＴｒのゲート電極に接続されている。

ソース線電圧制御回路２２は、デコード回路２３のデコード結果ＳＷ１＿ｐｒｅ、ＳＷ２＿ｐｒｅに応じて接続ノードＮ１または接続ノードＮ２におけるソース線電圧Ｖｓｒｃが基準電圧Ｖｒｅｆに等しくなるように動作する。接続ノードＮ１、Ｎ２をソース線モニター位置Ｎ１、Ｎ２とも称する。

ソース線モニター位置Ｎ１またはソース線モニター位置Ｎ２におけるソース線Ｄ２（ＳＲＣ）の電圧Ｖｓｒｃが基準電圧Ｖｒｅｆに等しくなる。

ソース線モニター位置Ｎ１、Ｎ２は、ソース線ドライバ２０と、メモリプレーンＭＰの間に設けられる。一方、モニター配線ＭＯＮ１、ＭＯＮ２は、例えば配線層３６の第２配線層Ｄ２にソース線Ｄ２（ＳＲＣ）とともに設けられる。

図１０はデータを読み出す動作を示すタイミングチャートである。図１０に示すように、メモリセルの読み出し動作は、選択されたワード線ＷＬに読み出し電圧ＶＣＧを印加し、非選択のワード線ＷＬに読み出し電圧ＶＣＧより高い読み出し非選択電圧ＶＲＥＡＤを印加する。

選択トランジスタＳＤＴｒ、ＳＳＴｒのゲート電極に、しきい値より高い電圧ＶＳＧを印加する。選択トランジスタＳＤＴｒ、ＳＳＴｒはオン状態になり、メモリストリグＭＳがソース線ＳＲＣおよびビット線ＢＬと導通する。

これにより、ビット線ＢＬの電圧Ｖｂｌとソース線ＳＲＣの電圧Ｖｓｒｃの差（ΔＶ＝Ｖｂｌ−Ｖｓｒｃ）がメモリストリングＭＳ間に印加される。この時、選択されたメモリブロックＭＢ内の選択されたメモリストリングＭＳには、ビット線からソース線に向かって電流が流れる。選択されたメモリストリングＭＳに電流が流れるか否かによってデータの読み出しがおこなわれる。

次に、本実施形態のソース線制御回路１１の効果について、比較例のソース線制御回路と対比して説明する。

図１１はソース線制御回路１１をソース線Ｄ１（ＳＣＲ）およびソース線Ｄ２（ＳＲＣ）との接続関係に着目して示す図である。図１２は比較例のソース線制御回路をソース線Ｄ１（ＳＣＲ）およびソース線Ｄ２（ＳＲＣ）の接続関係に着目して示す図である。

始めに、比較例のソース線制御回路について説明する。図１２に示すように、比較例のソース線制御回路１００は、ソース線ドライバ２０と、ソース線電圧制御回路２２を有することは、本実施形態のソース線制御回路１１と同じである。

異なるのは、ソース線制御回路１１が分散してソース線Ｄ２（ＳＲＣ）に接続された２つのモニター配線ＭＯＮ１、ＭＯＮ２と、ソース線モニター位置選択回路２１を有するのに対して、ソース線制御回路１００は中央に位置するソース線Ｄ２（ＳＲＣ）に接続ノードＮ０で接続されたモニター配線ＭＯＮ０のみを有することにある。ノードＮ０をソース線モニター位置Ｎ０とも称する。

比較例のソース線制御回路１００では、ソース線電圧制御回路２２は、中央のソース線モニター位置Ｎ０においてソース線の電圧Ｖｓｒｃが基準電圧Ｖｒｅｆに等しくなるように動作する。

ところで、メモリトランジスタＭＴｒのしきい値を負の領域に書き込む場合もしくは、選択トランジスタＳＤＴｒ、ＳＳＴｒのしきい値が負の場合、しばしば読み出し時にソース線ＳＲＣに正の電圧をかけて読み出す方式が採用される。

例えばソース線ＳＲＣに正の電圧をかけた状態で、選択されたメモリトランジスタＭＴｒのゲート電極（即ち、選択されたワード線ＷＬ）に印加する読み出し電圧ＶＣＧを正の電圧よりも低くすれば選択されたメモリトランジスタＭＴｒのゲート・ソース間電圧Ｖｇｓはマイナスになる為、負のしきい値を読み出すことが可能となる。

また、選択トランジスタＳＤＴｒ、ＳＳＴｒのしきい値が負の場合、非選択のメモリストリングＭＳにも意図しないセル電流が流れる。しかし、ソース線ＳＲＣに正の電圧をかけると、選択トランジスタＳＤＴｒ、ＳＳＴｒのゲート・ソース間電圧Ｖｇｓを負にすることができる。その結果、選択トランジスタＳＤＴｒ、ＳＳＴｒがカットオフになり、非選択のメモリストリングＭＳに電流が流れるのを抑制できる。

理想的には、ソース線ＳＲＣの電位は選択されたメモリブロックＭＢの位置に依らず常に一定の値になることが望ましい。

然し、比較例のソース線制御回路１００ではソース線Ｄ２（ＳＲＣ）の電圧を所定の範囲内に保つことは難しい。以下に、その理由を説明する。

メモリブロックＭＢはソース線ドライバ２０と直交する方向に配置されている。セル電流はシャント４６でメモリアレイＭＡ上の第１配線層Ｄ０のソース線Ｄ０（ＳＲＣ）および第２配線層Ｄ１のソース線Ｄ１（ＳＲＣ）を通して横方向に拡散するように流れる。

しかし、前述したようにメモリアレイＭＡ上の第３配線層Ｄ２のソース線Ｄ２（ＳＲＣ）が最も低抵抗であり、かつ第３配線層Ｄ２は直線状にレイアウトされているため、ソース線Ｄ１（ＳＲＣ）に流れ込んだセル電流はあまり横方向に拡散せず、ほぼ選択されたメモリブロックＭＢの直上にあるソース線Ｄ２（ＳＲＣ）に集中して流れる。

図１３はソース線ドライバ２０に流れ込む電流の分布を示す図である。図１３において、横軸はメモリブロックＭＢの位置を示している。縦軸はソース線ドライバ２０の各トランジスタＳＴｒに流れる電流を示している。パラメータは選択されたメモリブロックＭＢの位置である。

電流分布ａ（実線）は、中央に位置するメモリブロックＭＢが選択されたとき、各トランジスタＳＴｒに流れる電流を示している。電流分布ｂ（一点鎖線）は、端に位置するメモリブロックＭＢが選択されたとき、各トランジスタＳＴｒに流れる電流を示している。電流分布ｃ（破線）は、端と中央の中間に位置するメモリブロックＭＢが選択されたとき、各トランジスタＳＴｒに流れる電流を示している。従って、各電流分布ａ、ｂ、ｃの積分値がソース線ドライバ２０に流れ込むトータル電流である。

図１３に示すように、ソース線ドライバ２０に流れ込む電流の分布は選択されたメモリブロックＭＢの位置によって異なっている。メモリプレーンＭＰの中央に位置するメモリブロックＭＢが選択された場合は、ソース線Ｄ０（ＳＲＣ）に流れ込んだセル電流は横方向にある程度拡散し、中央に位置するソース線Ｄ２（ＳＣＲ）に流れ込む電流が最も大きくなるように流れる（電流分布ａ）。

メモリプレーンＭＰの端に位置するメモリブロックＭＢが選択された場合は、電流の拡散が一方向に制限されるため、ほぼすべてのセル電流がソース線ドライバ２０の端のトランジスタＳＴｒに集中するようになる（電流分布ｂ）。

メモリプレーンＭＰの中央と端の中間に位置するメモリブロックＭＢが選択された場合は、電流の拡散が偏るため、電流分布ａと電流分布ｂの中間の電流分布を示す（電流分布ｃ）。

本実施形態のソース線制御回路１１と比較例のソース線制御回路１００では、ソース線ドライバ２０に流れ込む電流の分布は図１３に示すように基本的に同じである。

然しながら、比較例のソース線制御回路１００では、メモリプレーンＭＰの中央に位置するメモリブロックＭＢが選択された場合、中央に位置するメモリブロックＭＢのソース線ドライバ２０にもっとも近い箇所でソース線Ｄ２（ＳＣＲ）の電圧Ｖｓｒｃは基準電圧Ｖｒｅｆに等しくなる。

ソース線ドライバ２０から遠くなるにつれてセル電流とメモリセルアレイＭＡ内のソース線の配線抵抗によりソース線Ｄ２（ＳＣＲ）の電圧Ｖｓｒｃは基準電圧Ｖｒｅｆよりも大きくなる。

メモリプレーンＭＰの端に位置するメモリブロックＭＢが選択された場合、ソース線モニター位置Ｎ０、即ち中央に位置するソース線Ｄ２（ＳＣＲ）に接続されているソース線ドライバ２０のトランジスタＳＴｒＣよりも、メモリプレーンＭＰの端に位置するソース線Ｄ２（ＳＣＲ）に接続されているソース線ドライバ２０のトランジスタＳＴｒＥにセル電流が集中して流れる。

しかし、ソース線ドライバ２０の各トランジスタＳＴｒはゲート電極が共通接続されているので、各トランジスタＳＴｒのゲート電圧Ｖｇｓはいずれも等しい。その結果、メモリプレーンＭＰの端に位置するソース線Ｄ２（ＳＣＲ）に接続されているトランジスタＳＴｒＥのドレイン・ソース間電圧Ｖｄｓは中央に位置するソース線Ｄ２（ＳＣＲ）に接続されているトランジスタＳＴｒＣのドレイン・ソース間電圧Ｖｄｓよりも高くなる。

図１４は選択されたメモリブロックＭＢの位置とソース線モニター位置Ｎｘからの配線抵抗の関係を示す図である。図１４に示すようにソース線はビット線ＢＬ方向に配置された配線抵抗Ｒｓｃｒ１とワード線ＷＬ方向に配置された配線抵抗Ｒｓｃｒ２とが格子状に接続されている。

ここで、配線抵抗Ｒｓｃｒ１はソース線Ｄ１（ＳＲＣ）の配線抵抗、配線抵抗Ｒｓｃｒ２はソース線Ｄ２（ＳＲＣ）の配線抵抗である。配線抵抗Ｒｓｃｒ１は配線抵抗Ｒｓｃｒ２より大きい。ソース線モニター位置Ｎｘでのソース線の電圧Ｖｓｒｃは基準電圧Ｖｒｅｆに等しい。ソース線モニター位置Ｎｘとは、比較例のソース線モニター位置Ｎ０または本実施形態のソース線モニター位置Ｎ１を示している。

メモリプレーンＭＰの端のメモリブロックＢＬＫ１が選択された場合、メモリブロックＢＬＫ１はソース線モニター位置Ｎｘから離れているので、メモリプレーンＭＰ内のビット線ＢＬ方向の配線抵抗Ｒｓｃｒ１が見える。その結果、ソース線配線抵抗Ｒｓｃｒ１による電圧降下分だけソース線電圧Ｖｓｒｃが高くなる。

図１５はソース線ドライバ２０から最も近いソース線位置Ｂ−Ｂでのソース線Ｄ２（ＳＣＲ）の電圧分布を、比較例と対比して示す図で、図１５（ａ）は本実施形態のソース線Ｄ２（ＳＣＲ）の電圧分布、図１５（ｂ）は比較例のソース線Ｄ２（ＳＣＲ）の電圧分布を示す図である。

図１６はソース線ドライバ２０から最も遠いソース線位置Ｃ−Ｃでのソース線Ｄ２（ＳＣＲ）の電圧分布を、比較例と対比して示す図で、図１６（ａ）は本実施形態のソース線Ｄ２（ＳＣＲ）の電圧分布、図１６（ｂ）は比較例のソース線Ｄ２（ＳＣＲ）の電圧分布を示す図である。

図１５および図１６において、横軸はメモリブロックＭＢの位置を示している。縦軸はソース線Ｄ２（ＳＣＲ）の電圧Ｖｓｒｃを示している。パラメータは選択されたメモリブロックＭＢの位置である。

図１５および図１６において、電圧分布ａ（実線）は、中央に位置するメモリブロックＭＢが選択されたときのソース線Ｄ２（ＳＣＲ）の電圧分布を示している。電圧分布ｂ（一点鎖線）は、端に位置するメモリブロックＭＢが選択されたときのソース線Ｄ２（ＳＣＲ）の電圧分布を示している。電圧分布ｃ（破線）は、端と中央の中間に位置するメモリブロックＭＢが選択されたときのソース線Ｄ２（ＳＣＲ）の電圧分布を示している。

始めに、比較例について説明する。図１５（ｂ）に示すように、比較例では、ソース線位置Ｂ−Ｂでのソース線Ｄ２（ＳＣＲ）の電圧Ｖｓｒｃは、ソース線モニター位置Ｎ０では基準電圧Ｖｒｅｆに等しい。

中央のメモリブロックＢＬＫ＿ｋが選択されたときのソース線の電圧分布ａは、図１３に示す電流分布ａに倣って中央でピークを示し、両端に向かって減少するカーブを示している。そのカーブは略左右対称である。

一端のメモリブロックＢＬＫ＿０が選択されたときのソース線の電圧分布ｂは、図１３に示す電流分布ｂに倣って一端から他端に向かって減少し、他端側で一定値に漸近するカーブを示している。

中間のメモリブロックＢＬＫ＿ｋ／２が選択されたときのソース線の電圧分布ｃは、図１３に示す電流分布ｃに倣って中間でピークを示し、一端側では電圧分布ａに近く、他端側では電圧分布ｂに近いカーブを示している。

これは、ビット線ＢＬ方向においてソース線モニター位置Ｎ０から遠ざかるほど配線抵抗が増加し、配線抵抗の増加に応じて電圧降下が増加することを示している。

一方、図１５（ａ）に示すように、本実施形態では、ソース線位置Ｂ−Ｂでのソース線Ｄ２（ＳＣＲ）の電圧Ｖｓｒｃは、ソース線モニター位置Ｎ１において基準電圧Ｖｒｅｆに等しい。

従って、本実施形態のソース線の電圧分布ａ、ｂ、ｃは、基本的にそれぞれ比較例のソース線の電圧分布ａ、ｂ、ｃをソース線モニター位置Ｎ１におけるソース線電圧Ｖｓｒｃが基準電圧Ｖｒｅｆになるようにレベルシフトした分布を示している。

具体的には、本実施形態の電圧分布ａは、比較例のソース線の電圧分布ａがΔＶａだけレベルアップされた分布に略等しくなる。本実施形態の電圧分布ｂは、比較例のソース線の電圧分布ｂがΔＶｂだけレベルダウンされた分布に略等しくなる。本実施形態の電圧分布ｃは、比較例のソース線の電圧分布ｃがΔＶｃだけレベルダウンされた分布に略等しくなる。

ΔＶａは中間における比較例の電圧分布ａのソース線電圧Ｖｓｒｃと基準電圧Ｖｒｅｆとの差を示している。ΔＶｂは中間における比較例の電圧分布ｂのソース線電圧Ｖｓｒｃと基準電圧Ｖｒｅｆとの差を示している。ΔＶｃは中間における比較例の電圧分布ｃのソース線電圧Ｖｓｒｃと基準電圧Ｖｒｅｆとの差を示している。

比較例のソース線の浮きＶｕの最大値は、一端に位置するメモリブロックＢＬＫ＿０が選択されたときのＶｕ２である。これに対して、本実施形態のソース線の浮きＶｕの最大値は、一端のメモリブロックＢＬＫ＿０選択された場合のＶｕ１である。Ｖｕ１とＶｕ２は、Ｖｕ１＝Ｖｕ２−ΔＶｂの関係にある。

ここで、ソース線の浮きＶｕとは、選択されたメモリブロックＭＢ中のソース線電圧Ｖｓｒｃと基準電圧Ｖｒｅｆとの差を意味しており、Ｖｕ＝Ｖｓｒｃ−Ｖｒｅｆで表わされる。

従って、本実施形態においては、ソース線の浮きＶｕの最大値が比較例より小さいので、ソース線の浮きＶｕが最大になるメモリブロックＭＢが選択された場合でもメモリブロックＭＢに適切なセル電流が流れるように設定されるビット線電圧Ｖｂｌを低くすることができる。

ソース線の浮きＶｕが最大値より小さい場合に、選択されたメモリブロックに適切なセル電流より大きなセル電流が流れて、無駄な電力が消費されるのを防止することが可能である。

また本実施形態の別の効果として、ソース線の浮きＶｕの最大値が比較例より小さくなるので、その分、シャント４６の幅を細くする、シャント４６のピッチを拡大する等により、チップサイズの削減を図ることが可能である。

ソース線ドライバ２０から最も遠いソース線位置Ｃ−Ｃにおけるソース線Ｄ２（ＳＣＲ）の電圧分布は、図１５（ａ）、図１５（ｂ）に示すソース線Ｄ２（ＳＣＲ）の電圧分布と略同じ傾向を示している。

図１６（ｂ）に示すように、ソース線位置Ｃ−Ｃにおける比較例のソース線Ｄ２（ＳＣＲ）の電圧分布ａ、ｂ、ｃは、図１５（ｂ）に示す電圧分布ａ、ｂ、ｃがレベルアップされたようなカーブを示している。

同様に、図１６（ａ）に示すように、ソース線位置Ｃ−Ｃにおける本実施形態のソース線Ｄ２（ＳＣＲ）の電圧分布ａ、ｂ、ｃは、図１５（ａ）に示す電圧分布ａ、ｂ、ｃがレベルアップされたようなカーブを示している。

これは、ワード線ＷＬ方向においてソース線モニター位置から遠ざかるほど配線抵抗が増加するので、配線抵抗の増加に応じて電圧降下が増加することを示している。

ソース線位置Ｃ−Ｃにおいても、本実施形態のソース線の浮きＶｕの最大値Ｖｕ３は比較例のソース線の浮きＶｕの最大値Ｖｕ４より小さい（Ｖｕ３＜Ｖｕ４）。

ソース線電圧の面内分布について、詳しく説明する。
図１７はソース線電圧の面内分布のシミュレーション方法を説明するための図で、図１７（ａ）はメモリプレーンＭＰ内のＸ、Ｙ座標の定義を示す図、図１７（ｂ）はＸ方向の電圧分布を表わす関数を模式的に示す図、図１７（ｃ）はＹ方向の電圧分布を表わす関数を模式的に示す図である。

図１７（ａ）に示すように、ビット線ＢＬ方向をＸ軸とし、ワード線ＷＬ方向をＹ軸とする。ソース線モニター位置Ｎ０をＸ、Ｙ座標の原点（０，０）とする。一つのメモリプレーンＭＰ内でのある位置（ｘ，ｙ）におけるソース線電圧Ｖｓｒｃ（ｘ，ｙ）は、原点（０，０）からの距離ｘの関数ｆ（ｘ）と距離ｙの関数ｇ（ｙ）の和で近似できるとする。ソース線電圧Ｖｓｒｃは、次式で表わされる。
Ｖｓｒｃ（ｘ、ｙ）＝ｆ（ｘ）＋ｇ（ｙ）
図１７（ｂ）に示すように、比較例の関数ｆ２（ｘ）は原点から両端に向かって対称に単調増加し、下凸のカーブを描くとする。一方、本実施形態の関数ｆ１（ｘ）は中間から一端および中央に向かって単調増加し、Ｗ型のカーブを描くとする。

図１７（ｃ）に示すように、比較例の関数ｇ２（ｙ）は原点から端に向かって単調に増加し、上凸のカーブを描くとする。本実施形態の関数ｇ１（ｘ）は関数ｇ２（ｙ）と略同じである。

図１８はソース線電圧Ｖｓｒｃの面内分布をシミュレーションした結果示す等高線図で、図１８（ａ）は本実施形態の等高線図、図１８（ｂ）は比較例の等高線図を示す図である。図１８（ａ）および図１８（ｂ）において、等高線の間隔は２０ｍＶである。パラメータは選択されたメモリブロックＭＢの位置である。

図１８（ｂ）に示すように、比較例のソース線電圧の面内分布は、選択されたメモリブロックＭＢが中央から中間、一端に移るにつれて、一端側のソース線の電圧Ｖｓｒｃが高くなる。ソース線モニター位置Ｎ０から最も遠い位置にあるソース線の電圧が最も高い。ソース線電圧の面内分布は、選択されたメモリブロックＭＢの位置によって変化する。

一方、図１８（ａ）に示すように、本実施形態のソース線電圧の面内分布は、ソース線モニター位置がＮ０からＮ１にシフトしたことに応じて、比較例のソース線電圧の面内分布が一端側にシフトしたような分布を示している。

ソース線モニター位置から選択されたメモリブロックＭＢまでの距離ｘの範囲が縮まる為である。その結果、ソース線電圧Ｖｓｒｃの面内分布では、均一が比較例より向上している。

ここで、読み出しの際のビット線電圧Ｖｂｌを考える。端のメモリブロックＭＢが選択された場合にソース線Ｄ２（ＳＲＣ）の電圧Ｖｓｒｃが最も高くなる。この場合においても、メモリストリングＭＳに適切な電圧（ビット線電圧とソース線電圧の差）が印加されるようにビット線電圧Ｖｂｌが設定される。

例えば、端のメモリブロックＭＢを選択した場合、ビット線電圧Ｖｂｌとソース線Ｄ２（ＳＲＣ）の電圧との差を０．５ｖに設定する。中央のメモリブロックＭＢを選択した場合、ビット線電圧Ｖｂｌとソース線Ｄ２（ＳＲＣ）の電圧との差は０．５ｖ以上になるため、セル電流が増加する。これは単に消費電力が増加することを示している。

従って、ソース線の電圧Ｖｓｒｃは選択されたメモリブロックＭＢの位置に依らず常に一定であることが望ましいが、ソース線の配線抵抗により必然的にソース線電圧Ｖｓｒｃの選択ブロック位置依存性が生じる。

本実施形態では、ソース線電圧Ｖｓｒｃの選択ブロック位置依存性を抑えているので、その分ビット線電圧Ｖｂｌを下げることができる。従って、消費電力を削減することが可能である。

また、ビット線電圧Ｖｂｌを下げない場合においても、ソース線電圧Ｖｓｒｃのワースト値を改善することができるので、その分ソース線シャント４６の幅を細くする、第２ピッチを拡大する等により、セルアレイサイズの縮小を図ることが可能となる。

以上説明したように、本実施形態の半導体不揮発性記憶装置１０では、ソース線制御回路１１は、ソース線モニター位置選択回路２１と、ソース線電圧制御回路２２とを有している。

ソース線モニター位置選択回路２１は、選択されたメモリブロックＭＢの位置に応じて、ソース線モニター位置Ｎ１またはソース線モニター位置Ｎ２を選択する。ソース線電圧制御回路２２は、選択されたソース線モニター位置Ｎ１またはソース線モニター位置Ｎ２においてソース線電圧Ｖｓｒｃが基準電圧Ｖｒｅｆに等しくなるようにソース線ドライバ２０を駆動する。

その結果、ソース線電圧ＶｓｒｃのメモリブロックＭＢ位置依存性が低減するので、ソース線の浮きＶｕの最大値が小さくなる。その分ソース線の浮きＶｕの最大値に合わせて設定されるビット線電圧Ｖｂｌを下げることができる。

ビット線電圧Ｖｂｌを下げることにより、選択されたメモリブロックＭＢ内を流れる過剰なセル電流を抑制することができる。従って、消費電力の少ない不揮発性半導体記憶装置が得られる。

ここでは、ソース線モニター位置Ｎ１、Ｎ２がメモリプレーンＭＰの中央と中間（端から全長に対して１／４の距離）にある場合について説明したが、ソース線モニター位置は特に限定されない。ソース線モニター位置は中間よりずらしても構わない。

例えば、端のメモリブロックＭＢが選択された場合と中央のメモリブロックＭＢが選択された場合とで、ソース線の浮きが等しくなるように、ソース線モニター位置を調整することができる。

図１９はソース線モニター位置とＸ方向のソース線の電圧分布を表わす関数ｆ（ｘ）との関系を模式的に示す図である。図１９において、実線は比較例の関数ｆ２（ｘ）を示している。破線は本実施形態の関数ｆ１（ｘ）を示している。一点鎖線はソース線モニター位置が中間より端に近い位置にある場合の関数ｆ３（ｘ）を示している。関数ｆ１（ｘ）、ｆ２（ｘ）は図１７（ｂ）に示す関数ｆ１（ｘ）、ｆ２（ｘ）である。

図１９に示すように、ソース線モニター位置を中央から端に移動させるにつれて、中央のソース線電圧が増加し、端のソース線電圧が低下する。ソース線モニター位置が中間にある場合の関数ｆ２（ｘ）では、端のソース線電圧が中央のソース線電圧よりまだ高い。

ソース線モニター位置を更に中間より端側にずらすことにより、端のメモリブロックＭＢが選択された場合と、中央のメモリブロックＭＢが選択された場合とで、ソース線の浮きＶｕ５を等しくすることが出来る。

その結果、ビット線電圧ＶｂｌをＶｕ１−Ｖｕ５だけ下げられるので、過剰なセル電流が抑制される。消費電力を更に削減することが可能である。

第１の領域ＭＰ１および第２の領域ＭＰ２の境界が、メモリブロックＭＢの境界と一致する場合について説明したが、第１の領域ＭＰ１および第２の領域ＭＰ２の境界とメモリブロックＭＢの境界は一致しなくても構わない。

図２０は第１の領域ＭＰ１および第２の領域ＭＰ２の境界とメモリブロックＭＢの境界が一致しない場合のメモリセルアレイＭＡの断面図である。図２０に示すように、中央のメモリブロックＢＬＫ＿ｋとメモリブロックＢＬＫ＿ｋ＋１の境界をＢ１とし、第１の領域ＭＰ１および第２の領域ＭＰ２の境界をＢ２とする。

メモリブロックＭＢの境界Ｂ１には、図３に示すダミーの柱状半導体層４３が設けられている。第１の領域ＭＰ１および第２の領域ＭＰ２の境界Ｂ２は、境界Ｂ２よりメモリストリングＭＳ一個分だけ一端側にシフトして定められている。

シフトするメモリストリングＭＳの数は特に限定されない。即ち、第１の領域ＭＰ１および第２の領域ＭＰ２の境界Ｂ２の位置は、特に限定されない。メモリストリングＭＳはデータを読み出すための最小単位なので、境界Ｂ２の位置は隣接するメモリストリングＭＳの間であればよい。従って、境界Ｂ２の位置をより細かく設定することが可能になる。

メモリブロックＭＢの境界Ｂ１と第１の領域ＭＰ１および第２の領域ＭＰ２の境界Ｂ２は、一致しなくても特に不具合は生じない。

（実施形態２）
本実施形態に係る不揮発性半導体記憶装置について、図２１および図２２を用いて説明する。図２１は本実施形態の不揮発性半導体記憶装置のメモリセルアレイを含む周辺回路を示すブロック図、図２２はソース線の電圧分布のモデルを示す図である。

本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、ソース線ドライバがメモリセルアレイの両側に配置されていることにある。

図２１に示すように、本実施形態の不揮発性半導体記憶装置５０では、ソース線ドライバ２０ａはロウデコーダ１３ａを挟んでメモリセルアレイＭＡの他側に配置されている。ソース線ドライバ２０ａは、ソース線ドライバ２０と同じ構成である。ソース線ドライバ２０ａは図７に示すゲート電極が共通接続された複数のＭＯＳトランジスタＳＴｒを有している。

ソース線ドライバ２０ａにおいて、複数のＭＯＳトランジスタＳＴｒはそれぞれ複数のソース線Ｄ２（ＳＲＣ）の他端（ソース線位置Ｃ−Ｃ側）に接続されている。ＭＯＳトランジスタＳＴｒのゲート電極はソース線電圧制御回路２２の出力端子に接続されている。

ソース線電圧制御回路２２は、ソース線ドライバ２０のＭＯＳトランジスタＳＴｒおよびソース線ドライバ２０ａのＭＯＳトランジスタＳＴｒを同時に駆動する。その結果、第１および第２電流経路が形成される。

第１電流経路は、図７に示すセル電流がソース線Ｄ２（ＳＲＣ）からソース線ドライバ２０を通って接地端子ＧＮＤに流れる電流経路である。第２電流経路はセル電流がソース線Ｄ２（ＳＲＣ）からソース線ドライバ２０ａを通って接地端子ＧＮＤに流れる電流経路である。

セル電流は第１および第２電流経路に分流されるので、図１４に示すワード線ＷＬ方向の配線抵抗Ｒｓｃｒ２は実質的に１／２になる。例えば、図１４に示すメモリプレーンＭＰの中央のメモリブロックＢＬＫ３が選択され、メモリブロックＢＬＫ３の中央のメモリストリングＭＳにセル電流が流れる場合、セル電流はソース線ドライバ２０ａを流れる電流とソース線ドライバ２０を流れる電流に２等分される。

また、メモリブロックＢＬＫ３の中央以外のメモリストリングＭＳにセル電流が流れる場合、セル電流はソース線ドライバ２０、２０ａのどちらか近いほうに優先的に流れる。

図２２は、本実施形態のソース線の電圧分布を表わす関数ｇ３（ｙ）を図１７（ｃ）に示す実施形態１のソース線の電圧分布を表わす関数ｇ１（ｙ）、ｇ２（ｙ）対比して示す図である。図２２に示すように、本実施形態の関数ｇ３（ｙ）は上凸のカーブを描き、電圧分布関数ｇ１（ｙ）より小さくなる。

その結果、Ｙ方向のソース線の浮きの最大値が低減するので、消費電力を更に低減することが可能である。

以上説明したように、本実施形態の不揮発性半導体記憶装置５０では、ソース線ドライバ２０、２０ａがワード線方向に沿ってメモリセルアレイＭＡの両側に配置され、ソース線Ｄ２（ＳＲＣ）の両端に接続されている。

その結果、第１、第２電流経路が形成されるので、ワード線ＷＬ方向の配線抵抗Ｒｓｃｒ２は実質的に１／２になる。従って、Ｙ方向のソース線の浮きの最大値が低減し、消費電力を更に低減することができる利点がある。

ここでは、２つのソース線ドライバがメモリセルアレイＭＡの両側に配置されている場合について説明したが、複数のソース線ドライバをメモリセルアレイＭＡのワード線ＷＬ方向に沿って分散して配置してもよい。

例えば、３つのソース線ドライバをワード線方向に沿ってメモリセルアレイＭＡの両側および中央に配置し、ソース線Ｄ２（ＳＲＣ）の両端および中央に電気的に接続することができる。

これにより、ソース線の電圧分布を表わす関数ｇ３（ｙ）は逆Ｗ字のカーブを描くので、Ｙ方向のソース線の浮きの最大値が更に低減し、消費電力を更に低減することができる。

（実施形態３）
本実施形態に係る不揮発性半導体記憶装置について、図２３乃至図２５を用いて説明する。図２３は本実施形態の不揮発性半導体記憶装置のソース線制御回路を示す図、図２４はデコード回路のデコード結果を示す図、図２５はスイッチ回路を示す図である。

本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、メモリプレーンＭＰが３つの領域に分割されていることにある。

図２３に示すように、本実施形態の不揮発性半導体記憶装置６０では、メモリプレーンＭＰは第１の領域ＭＰ１、第２の領域ＭＰ２および第３の領域ＭＰ３に分けられている。第１の領域ＭＰ１にはメモリブロックＢＬＫ＿０〜ＢＬＫ＿ｋが配置され、第２の領域ＭＰ２にはメモリブロックＢＬＫ＿ｋ＋１〜ＢＫＬ＿ｍが配置され、第３の領域ＭＰ３にはメモリブロックＢＬＫ＿ｍ＋１〜ＢＫＬ＿ｎが配置されている。

第１の領域ＭＰ１において、両端に位置するメモリブロックＢＬＫ＿０、ＢＬＫ＿ｋの中間に位置するメモリブロックＢＬＫ＿ｋ／２のソース線Ｄ２（ＳＲＣ）とモニター配線ＭＯＮ１が接続ノードＮ１に接続されている。

第２の領域ＭＰ２において、両端に位置するメモリブロックＢＬＫ＿０、ＢＬＫ＿ｋの中間位置するメモリブロックＢＬＫ＿（ｍ＋ｋ＋１）／２のソース線Ｄ２（ＳＲＣ）とモニター配線ＭＯＮ２が接続ノードＮ２に接続されている。

第３の領域ＭＰ３において、両端に位置するメモリブロックＢＬＫ＿ｋ＋１、ＢＬＫ＿ｍの中間に位置するメモリブロックＢＬＫ＿（ｎ＋ｍ＋１）／２のソース線Ｄ２（ＳＲＣ）とモニター配線ＭＯＮ３が接続ノードＮ３に接続されている。

ソース線制御回路６１は、デコード回路６３およびスイッチ回路６４を有している。デコード回路６３は選択されるメモリブロックＭＢを指定するブロックアドレス信号Ｓｃをデコードして、選択されるメモリブロックＭＢが第１乃至第３の領域ＭＰ１、ＭＰ２、ＭＰ３のいずれにあるかを示すデコード結果ＳＷ１＿ｐｒｅ、ＳＷ２＿ｐｒｅ、ＳＷ３＿ｐｒｅを出力する。

図２４に示すように、選択されたメモリブロックＭＢが第１の領域ＭＰ１にあるメモリブロックＢＬＫ＿０〜ＢＬＫ＿ｋのいずれかのときに、デコード結果ＳＷ１＿ｐｒｅをｈｉｇｈレベルにし、デコード結果ＳＷ２＿ｐｒｅ、ＳＷ３＿ｐｒｅをｌｏｗレベルにする。

選択されたメモリブロックＭＢが第２の領域ＭＰ２にあるメモリブロックＢＬＫ＿ｋ＋１〜ＢＬＫ＿ｍのいずれかのときに、デコード結果ＳＷ２＿ｐｒｅをｈｉｇｈレベルにし、デコード結果ＳＷ１＿ｐｒｅ、ＳＷ３＿ｐｒｅをｌｏｗレベルにする。

選択されたメモリブロックＭＢが第３の領域ＭＰ３にあるメモリブロックＢＬＫ＿ｍ＋１〜ＢＬＫ＿ｎのいずれかのときに、デコード結果ＳＷ３＿ｐｒｅをｈｉｇｈレベルにし、デコード結果ＳＷ１＿ｐｒｅ、ＳＷ２＿ｐｒｅをｌｏｗレベルにする。

選択されたメモリブロックＭＢがいずれでもないときは、デコード結果ＳＷ１＿ｐｒｅ、ＳＷ２＿ｐｒｅ、ＳＷ３＿ｐｒｅをともにｌｏｗレベルにする。

図２５に示すように、スイッチ回路６４はスイッチ素子ＳＷ１、ＳＷ２に加えてスイッチ素子ＳＷ３を有している。スイッチ素子ＳＷ３はｎ型ＭＯＳトランジスタである。

スイッチ素子ＳＷ３では、ソース電極がモニター配線ＭＯＮ３に接続され、ゲート電極にレベルシフト回路ＬＳ３を介してデコード結果ＳＷ３＿ｐｒｅが入力される。３つのドレイン電極は互いに接続されている。レベルシフト回路ＬＳ３は、デコード結果ＳＷ３＿ｐｒｅの電圧レベルをｐ型ＭＯＳトランジスタの動作レベルに合わせるために用いている。

スイッチ回路６４は以下のように動作する。デコード結果ＳＷ１＿ｐｒｅがｈｉｇｈレベルの時はスイッチ素子ＳＷ１がオン、スイッチ素子ＳＷ２、ＳＷ３がオフになる。デコード結果ＳＷ２＿ｐｒｅがｈｉｇｈレベルの時はスイッチ素子ＳＷ２がオン、スイッチ素子ＳＷ１、ＳＷ３がオフになる。デコード結果ＳＷ３２＿ｐｒｅがｈｉｇｈレベルの時はスイッチ素子ＳＷ３がオン、スイッチ素子ＳＷ１、ＳＷ２がオフになる。

メモリブロックＢＬＫ＿０〜ＢＬＫ＿ｋが選択された場合に、モニター配線ＭＯＮ１がソース線電圧制御回路２２の非反転入力端子に接続される。メモリブロックＢＬＫ＿ｋ＋１〜ＢＬＫ＿ｍが選択された場合に、モニター配線ＭＯＮ２がソース線電圧制御回路２２の非反転入力端子に接続される。メモリブロックＢＬＫ＿ｍ＋１〜ＢＬＫ＿ｎが選択された場合に、モニター配線ＭＯＮ３がソース線電圧制御回路２２の非反転入力端子に接続される。

以上説明したように、本実施形態では、メモリプレーンＭＰが第１乃至第３の領域ＭＰ１、ＭＰ２、ＭＰ３に分割されているので、更に細かくソース線電圧の浮きＶｕを低減することができる。

ここでは、メモリプレーンＭＰが３つの領域に分割されている場合について説明したが、更に多くの領域に分割されていてもよい。例えばｎ（ｎ≧４）個の領域に分割されている場合、第４の領域乃至第ｎの領域のそれぞれにおいて、両端に位置するメモリブロックの中間に位置するメモリブロックのソース線Ｄ２（ＳＲＣ）にモニター配線が接続される。

ソース線制御回路において、デコード回路は第１の領域乃至第ｎの領域のいずれが選択されたかを示すデコード結果を出力する。スイッチ回路は、選択された領域のモニター配線をソース線電圧制御回路２２の非反転入力端子に接続する。

以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

なお、以下の付記に記載されているような構成が考えられる。
（付記１） 複数の前記第１ソース線は第１ピッチで前記ビット線方向に配列され、複数の前記第２ソース線は第２ピッチで前記ワード線方向に配列され、複数の前記第３ソース線は第３ピッチで前記ビット線方向に配列され、前記第２ピッチおよび前記第３ピッチは前記第１ピッチより大きい請求項１に記載の不揮発性半導体記憶装置。

（付記２） 前記第１ソース線と前記第２ソース線は交差部で第１コンタクトを介して電気的に接続され、前記第２ソース線と前記第３ソース線は交差部で第２コンタクトを介して電気的に接続されている請求項１に記載の不揮発性半導体記憶装置。

（付記３） 前記モニター配線は、前記第３ソース線の一端に接続されている請求項１に記載の不揮発性半導体記憶装置。

（付記４） 前記第３ソース線の単位長さあたりの配線抵抗は、前記第２ソース線の単位長さあたりの配線抵抗より小さい請求項１に記載の不揮発性半導体記憶装置。

（付記５） 前記メモリブロックは、同じ前記第１ソース線に接続された前記メモリストリングの間に、一端が同じ前記第１ソース線に接続され、他端が開放され、第４ピッチで前記ビット線方向に配列された複数の柱状半導体層と、前記柱状半導体層の間に挟まれた複数の前記メモリストリングを含む請求項２または請求項４に記載の不揮発性半導体記憶装置。

（付記６） 前記第４ピッチは、前記第３ピッチに等しい付記５に記載の不揮発性半導体記憶装置。

メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１０、５０、６０ 不揮発性半導体記憶装置
１１、６１、１００ ソース線制御回路
１２ ワード線ドライバ
１３、１３ａ ロウデコーダ
１４ センスアンプ
１５ データラッチ
１６ データ入出力バッファ
１７ アドレスバッファ
１８ 電圧生成回路
１９ 外部コントローラ
２０、２０ａ ソース線ドライバ
２１、６２ ソース線モニター位置選択回路
２２ソース線電圧制御回路
２３、６３ デコード回路
２４、６４ スイッチ回路
２４ａ ＮＯＲ回路
２４ｂ、ＳＴｒ、ＳＴｒＣ、ＳＴｒＥ ＭＯＳトランジスタ
３０ バックゲート層
３２ メモリ層
３４ 選択トランジスタ層
３６ 配線層
４０、４３ 柱状半導体層
４１、４２ コンタクトプラグ
４６ シャント
ＭＡ メモリセルアレイ
ＭＢ メモリブロック
ＭＰ メモリプレーン
ＭＳ メモリストリング
ＢＴｒ バックゲートトランジスタ
ＭＴｒ メモリトランジスタ
ＳＤＴｒ、ＳＳＴｒ 選択トランジスタ
Ｎ０、Ｎ１、Ｎ２、Ｍ３ 接続ノード（ソース線モニター位置）
ＭＯＮ０、ＭＯＮ１、ＭＯＮ２、ＭＯＮ３ モニター配線
ＷＬ ワード線
ＢＬ ビット線
ＳＲＣ ソース線
Ｄ０ 第１配線層
Ｄ１ 第２配線層
Ｄ２ 第３配線層
Ｃ１ 第１コンタクト
Ｃ２ 第２コンタクト
Ｖｂｌ ビット線電圧
Ｖｓｒｃ ソース線電圧
Ｖｒｅｆ 基準電圧
ＭＰ１ 第１の領域
ＭＰ２ 第２の領域
ＭＰ３ 第３の領域
Ｓｃ 選択信号
ＬＳ１、ＬＳ２、ＬＳ３ レベルシフト回路
ＳＷ１、ＳＷ２、ＳＷ３ スイッチ素子
Ｒｓｒｃ１、Ｒｓｒｃ２ 配線抵抗
Ｖｕ１、Ｖｕ２、Ｖｕ３、Ｖｕ４、Ｖｕ５ ソース線の浮き
Ｂ１、Ｂ２ 境界

Claims (6)

1. 複数のメモリトランジスタを含む複数のメモリストリングと、
   複数の前記メモリストリングの一端にそれぞれ接続された複数の第１ソース線と、
   前記第１ソース線の上方に設けられ、前記第１ソース線に電気的に接続された複数の第２ソース線と、
   前記第２ソース線の上方に設けられ、前記第２ソース線に電気的に接続された複数の第３ソース線と、
   複数の前記第３ソース線と基準端子との間にそれぞれ接続された複数のトランジスタを有し、前記複数のトランジスタのゲート電極が互いに接続されたソース線ドライバと、
   複数の前記第３ソース線に設けられた第１モニター位置に接続された第１配線と、
   複数の前記第３ソース線に設けられ、前記第１モニター位置と異なる第２モニター位置に接続された第２配線と、
   前記第１モニター位置または前記第２モニター位置を選択する選択回路と、
   前記選択回路と前記ソース線ドライバとの間に接続され、選択された前記第１モニター位置または前記第２モニター位置のソース線電圧と基準電圧とを比較し、前記比較結果を前記ソース線ドライバに出力するソース線電圧制御回路と、
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記選択回路に入力され、前記第１モニター位置または前記第２モニター位置を選択するための選択信号は、データを読み出すまたは書き込むまたは消去するために選択された前記メモリストリングの属するメモリブロックのアドレス、または選択された前記メモリストリングのアドレスを含み、
   前記選択回路は、前記メモリブロックのアドレス、または前記メモリストリングのアドレスをデコードして、前記第１モニター位置および前記第２モニター位置にそれぞれ対応したハイレベル信号またはロウレベル信号を出力するデコード回路と、
   一端が前記第１配線および前記第２配線にそれぞれ接続され、他端が共通接続され、前記ハイレベル信号またはロウレベル信号に応じてオンまたはオフする複数のスイッチ素子を有するスイッチ回路と、
   を具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記ソース線電圧制御回路は、
   選択された前記第１モニター位置または前記第２モニター位置におけるソース線電圧が入力される非反転端子と、
   前記基準電圧が入力される反転端子と、
   前記比較結果を出力する出力端子と、
   を有する差動回路であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記選択回路は、データを読み出すまたは書き込むまたは消去するために選択された前記メモリストリングの属するメモリブロックのアドレス、または選択された前記メモリストリングのアドレスに基づいて、前記第１モニター位置または前記第２モニター位置を選択されたメモリストリングの物理的位置に近づけるように、前記第１配線または前記第２配線を選択することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
5. 前記第１モニター位置および前記第２モニター位置は、前記ソース線ドライバの上方に設けられていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
6. 複数の前記ソース線ドライバを有し、複数の前記ソース線ドライバが前記メモリセルアレイのワード線方向に沿って分散して配置されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。

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