JP5947151B2 - 高耐圧半導体装置 - Google Patents

Description

本発明は、高耐圧半導体装置に関する。

従来、高電圧スイッチング素子に高電圧スイッチング素子用制御信号を供給するための高耐圧半導体装置９００が知られている（例えば、特許文献１参照。）。

図１０は、従来の高耐圧半導体装置９００を説明するために示す図である。

従来の高耐圧半導体装置９００は、図１０に示すように、高電圧スイッチング素子に供給する高電圧スイッチング素子用制御信号を生成する高電圧回路９４０と、高電圧回路９４０から突出するように形成され、高電圧回路９４０に供給する高電圧回路用制御信号を生成するための高耐圧ＭＯＳＦＥＴ９５０とを備える。そして、高電圧回路９４０及び高耐圧ＭＯＳＦＥＴ９５０はともに、素子分離領域９６０に囲まれた同一の浮遊島領域９３０に形成されている。高電圧回路９４０及び高耐圧ＭＯＳＦＥＴ９５０の周辺部にはリサーフ領域９２０が形成されている。なお、図１０中、符号９９０は接地参照制御回路を示す。また、図１０中、実線は、実際に特許文献１の図３に記載されている線を示し、二点差線は、説明の都合上追加記載した線を示す。

従来の高耐圧半導体装置９００によれば、高電圧回路９４０及び高耐圧ＭＯＳＦＥＴ９５０がともに同一の浮遊島領域９３０に形成されているため、クロスオーバ導体と厚い絶縁層を設ける必要性がなくなる。

特許第３２１４８１８号公報 特開２００６−１６５０２６号公報

しかしながら、従来の高耐圧半導体装置９００においては、高電圧回路９４０と高耐圧ＭＯＳＦＥＴ９５０との間に位置する境界領域９６０の部分で高電圧回路９４０側の高電圧領域と高耐圧ＭＯＳＦＥＴ９５０側の低電圧領域とが混在していることから、高電圧領域と低電圧領域との境界部分に電界が集中し易く、降伏電圧を超えた電圧が印加されると素子が破壊されやすいという問題がある。

そこで、本発明は、上記した問題を解決するためになされたもので、降伏電圧を超えた電圧が印加された場合に、従来の高耐圧半導体装置よりも素子が破壊され難い高耐圧半導体装置を提供することを目的とする。

［１］本発明の高耐圧半導体装置は、第１導電型の半導体基板と前記半導体基板の第１主面側に形成された第２導電型のエピタキシャル層とが積層された半導体基体と、前記半導体基体の第１主面側から拡散された第１導電型の表面拡散層及び当該表面拡散層が形成された領域における前記半導体基板と前記エピタキシャル層との境界面近傍に形成された第１導電型の埋込拡散層からなる素子分離領域と、高電圧スイッチング素子に供給する高電圧スイッチング素子用制御信号を生成する高電圧回路と、前記高電圧回路から突出するように形成され、前記高電圧回路に供給する高電圧回路用制御信号を生成するための高耐圧ＭＯＳＦＥＴと、前記高電圧回路と前記高耐圧ＭＯＳＦＥＴとの間に位置する境界領域とを備え、前記高電圧回路、前記高耐圧ＭＯＳＦＥＴ及び前記境界領域がいずれも、素子分離領域に囲まれた同一の第２導電型の前記浮遊島領域に形成され、前記浮遊島領域の周辺部にはリサーフ領域が形成されている高耐圧半導体装置であって、前記境界領域においては、前記境界領域を両側から挟む表面拡散層間の間隔が最も狭い部分において、前記境界領域を両側から挟む埋込拡散層間の間隔が、前記境界領域を両側から挟む表面拡散層間の間隔よりも狭いことを特徴とする。

［２］本発明の高耐圧半導体装置においては、前記境界領域においては、前記表面拡散層に挟まれた領域の両端にそれぞれリサーフ領域が形成されていることが好ましい。

［３］本発明の高耐圧半導体装置においては、前記境界領域においては、前記浮遊島領域の周辺部と当該周辺部に挟まれた内側領域とのうち内側領域においてもリサーフ領域が形成されていることが好ましい。

［４］本発明の高耐圧半導体装置においては、前記境界領域においては、前記境界領域全体にリサーフ領域が形成されていることが好ましい。

［５］本発明の高耐圧半導体装置においては、前記高電圧回路から前記高耐圧ＭＯＳＦＥＴに向かう方向に直交する方向に沿って前記境界領域の幅を計ったとき、前記境界領域の幅は、同じ方向に沿った前記高耐圧ＭＯＳＦＥＴの幅よりも狭いことが好ましい。

［６］本発明の高耐圧半導体装置においては、前記半導体基板における第１主面側とは反対側の第２主面側の表面にはメタル層が形成されていることが好ましい。

［７］本発明の高耐圧半導体装置においては、前記リサーフ領域は、第１導電型の拡散領域の表面に第２導電型の拡散領域が形成された構造の二重拡散リサーフ領域からなることが好ましい。

［８］本発明の高耐圧半導体装置においては、前記リサーフ領域のうち前記境界領域に形成されているリサーフ領域は、前記高電圧回路側に位置し、第１導電型の拡散領域の表面に第２導電型の拡散領域が形成された構造の前記高電圧回路側の二重拡散リサーフ領域と、前記高耐圧ＭＯＳＦＥＴ側に位置し、第１導電型の拡散領域の表面に第２導電型の拡散領域が形成された構造の前記高耐圧ＭＯＳＦＥＴ側の二重拡散リサーフ領域と、前記高電圧回路側の二重拡散リサーフ領域と前記高耐圧ＭＯＳＦＥＴ側の二重拡散リサーフ領域との間に位置し、第１導電型の拡散領域のみが形成された構造の一重拡散リサーフ領域とからなることが好ましい。

本発明の高耐圧半導体装置によれば、素子分離領域において埋込拡散層を備え、かつ、境界領域においては、当該境界領域を両側から挟む表面拡散層間の間隔が最も狭い部分において、境界領域を両側から挟む埋込拡散層間の間隔が、境界領域を両側から挟む表面拡散層間の間隔よりも狭いことから、降伏点を素子の表面から素子の内部に移すことが可能となる。その結果、降伏電圧を超えた電圧が印加された場合に、従来よりも広い範囲で分散して熱を発生させることが可能となり、従来の高耐圧半導体装置よりも素子が破壊され難い高耐圧半導体装置とすることが可能となる。

パワーデバイス１００の構成を説明するために示すブロック図である。 高圧側駆動部１３０を説明するために示す回路図である。 実施形態１に係る高耐圧半導体装置１を説明するために示す図である。 実施形態１に係る高耐圧半導体装置１を説明するために示す図である。 比較例に係る高耐圧半導体装置８００を説明するために示す図である。 実施形態２に係る高耐圧半導体装置２を説明するために示す図である。 実施形態３に係る高耐圧半導体装置３を説明するために示す図である。 実施形態４に係る高耐圧半導体装置４を説明するために示す図である。 実施形態５に係る高耐圧半導体装置５を説明するために示す図である。 従来の高耐圧半導体装置９００を説明するために示す図である。

以下、本発明の高耐圧半導体装置について、図に示す実施形態に基づいて説明する。

［実施形態１］

１．実施形態１に係る高耐圧半導体装置１の構成
パワーデバイス１００は、図１に示すように、パワーデバイス駆動装置１１０と、コンデンサＣ１，Ｃ２と、高電圧スイッチング素子としてのＩＧＢＴ１５０，１５２とを備える。パワーデバイス１００は、システムコントロール（図示せず。）から供給される高圧側制御入力Ｈ_ＩＮ及び低圧側制御入力Ｌ_ＩＮに応じてＩＧＢＴ１５０，１５２をオン又はオフすることで負荷に対して所望の電圧を出力する。

パワーデバイス駆動装置１１０は、ＩＧＢＴ１５０を駆動する高圧側駆動部１３０と、ＩＧＢＴ１５２を駆動する低圧側駆動部１４０と、システムコントロール（図示せず。）から供給される高圧側制御入力Ｈ_ＩＮ及び低圧側制御入力Ｌ_ＩＮを処理して高圧側駆動部１３０と低圧側駆動部１４０に向けて出力する制御入力処理部１２０とを備える。パワーデバイス駆動装置１１０は、システムコントロール（図示せず。）から供給される高圧側制御入力Ｈ_ＩＮ及び低圧側制御入力Ｌ_ＩＮに応じてＩＧＢＴ１５０，１５２をオンオフするためのＩＧＢＴ用制御信号（高電圧スイッチング素子用制御信号）を生成する。パワーデバイス駆動装置１１０は、実施形態１に係る高耐圧半導体装置１を構成する。制御入力処理部１２０、高圧側駆動部１３０及び低圧側駆動部１４０の具体的な構成については後述する。

パワーデバイス駆動装置１１０は、ＩＧＢＴ１５０のエミッタ電極に接続されたＶＳ端子と、コンデンサＣ１を介してＩＧＢＴ１５０のエミッタ電極に接続されたＶＢ端子と、ＩＧＢＴ１５０の制御電極に接続されたＶＨ端子と、ＩＧＢＴ１５２のエミッタ電極に接続されたＣＯＭ端子と、コンデンサＣ２を介してＩＧＢＴ１５２のエミッタ電極に接続されたＶＣＣ端子と、ＩＧＢＴ１５２の制御電極に接続されたＶＬ端子と、ＧＮＤ端子とを備える。ここで、ＶＳは、高圧側駆動部１３０の基準電位となる高圧側浮遊オフセット電位である。また、ＶＢは、高圧側駆動部１３０の電源となる高圧側浮遊供給絶対電位であり、図示しない高圧側浮遊電源から供給される。ＶＨは、高圧側駆動部１３０による高圧側駆動信号出力である。ＣＯＭは、共通接地電位である。ＶＣＣは、低圧側駆動部１４０の電源となる低圧側固定供給電位であり、図示しない低圧側固定供給電源から供給される。ＶＬは、低圧側駆動部１４０による低圧側駆動信号出力である。ＧＮＤは、接地電位である。

コンデンサＣ１，Ｃ２は、高圧側駆動部１３０及び低圧側駆動部１４０に供給される電源電圧をパワーデバイス１００の動作に伴う電位変動に追随させるために設けられている。

ＩＧＢＴ１５０，１５２は、パワーデバイス駆動装置１１０からの高圧側駆動信号出力ＶＨ及び低圧側駆動信号出力ＶＬに応じて高電圧ＨＶをスイッチングする素子である。ＩＧＢＴ１５０，１５２には、ダイオードＤ１、Ｄ２がそれぞれ設置されている。ダイオードＤ１，Ｄ２は、ＩＧＢＴ１５０とＩＧＢＴ１５２との間のノードに接続された負荷による逆起電圧からＩＧＢＴ１５０，１５２を保護する。

制御入力処理部１２０は、ＩＧＢＴ１５０，１５２が同時にオン状態になる等の好ましくない状態が引き起こされることを防ぐ処理を行う。例えば、ＩＧＢＴ１５０，１５２が同時にオン状態になった場合、ＩＧＢＴ１５０，１５２に貫通電流が流れ、負荷に電流が流れなくなる。このため、制御入力処理部１２０は、高圧側駆動部１３０又は低圧側駆動部１４０のいずれかがオフ状態になる信号を供給してＩＧＢＴ１５０，１５２が同時にオン状態になることを防ぐ。

高圧側駆動部１３０は、制御入力処理部１２０を介して供給された高圧側制御入力Ｈ_ＩＮに応じてＩＧＢＴ１５０に供給するＩＧＢＴ用制御信号を生成する。高圧側駆動部１３０は、図２に示すように、レベルシフト回路１３２と、制御ロジック回路１３４と、ＣＭＯＳ１３６とを有する。

レベルシフト回路１３２は、高耐圧ＭＯＳＦＥＴ５０及びレベルシフト抵抗Ｒを有する。レベルシフト抵抗Ｒは、ＣＭＯＳ１３６の制御電位ＶＧを設定するためのものであり、プルアップ抵抗に相当する役割を果たす。制御ロジック回路１３４は、抵抗、インバータ及びインターロック等によって構成されている。

制御入力処理部１２０を介して供給された高圧側制御入力Ｈ_ＩＮがオフ電位の場合には、高耐圧ＭＯＳＦＥＴ５０がオフ状態となり、高圧側浮遊供給絶対電位ＶＢがＣＭＯＳの制御電位ＶＧとして、制御ロジック回路１３４を介してＣＭＯＳ１３６のｐＭＯＳ及びｎＭＯＳのそれぞれのゲート電極に供給される。一方、制御入力処理部１２０を介して供給された高圧側制御入力Ｈ_ＩＮがオン電位の場合には、高耐圧ＭＯＳＦＥＴ５０がオン状態となり、高耐圧ＭＯＳＦＥＴ５０の内部抵抗とレベルシフト抵抗Ｒの抵抗との比率に応じた電圧がＣＭＯＳの制御電位ＶＧとして、制御ロジック回路１３４を介してＣＭＯＳ１３６のｐＭＯＳ及びｎＭＯＳのそれぞれのゲート電極に供給される。これにより、ＣＭＯＳ１３６のスイッチングを行うことが可能となる。

ＣＭＯＳ１３６は、ｐＭＯＳ及びｎＭＯＳからなり、高圧側浮遊供給絶対電位ＶＢと高圧側浮遊オフセット電位ＶＳのいずれかの電位を高圧側駆動信号出力ＶＨとして出力する。

低圧側駆動部１４０も、高圧側駆動部１３０の場合と同様に、ＣＭＯＳ（図示せず）を有し、低圧側固定供給電位ＶＣＣと共通接地電位ＣＯＭのいずれかの電位を低圧側駆動信号出力ＶＬとして出力する。

パワーデバイス駆動装置１１０は、高圧側駆動部１３０からの高圧側駆動信号出力ＶＨをＩＧＢＴ１５０に出力するとともに低圧側駆動部１４０からの低圧側駆動信号出力ＶＬをＩＧＢＴ１５２に出力することで、外部に接続された負荷を適切に駆動することができる。

次に、パワーデバイス駆動装置１１０（実施形態１に係る高耐圧半導体装置１）の具体的な構成について説明する。

図３は、実施形態１に係る高耐圧半導体装置１を説明するために示す図である。なお、図３中、制御ロジック回路１３４及びＣＭＯＳ１３６の図示は省略されている（以下、図９まで同じ。）。また、図３中、表面に形成されている抵抗やメタルなどの構成物の図示も適宜省略されている。
図４は、実施形態１に係る高耐圧半導体装置１を説明するために示す図である。図４（ａ）は浮遊島領域３０における高耐圧半導体装置１の平面図であり、図４（ｂ）は図４（ａ）のＡ−Ａ断面図であり、図４（ｃ）は図４（ａ）のＢ−Ｂ断面図である。

実施形態１に係る高耐圧半導体装置１は、図３及び図４に示すように、ＩＧＢＴ（高電圧スイッチング素子）１５０に供給するＩＧＢＴ用制御信号（高電圧スイッチング素子用制御信号）を生成する高電圧回路４０と、高電圧回路４０から突出するように形成され、高電圧回路４０に供給する高電圧回路用制御信号を生成するための高耐圧ＭＯＳＦＥＴ５０と、高電圧回路４０と高耐圧ＭＯＳＦＥＴ５０との間に位置する境界領域６０とを備える。高電圧回路４０、高耐圧ＭＯＳＦＥＴ５０及び境界領域６０はいずれも、素子分離領域２０に囲まれた同一のｎ型（第１導電型）の浮遊島領域３０に形成されており、浮遊島領域３０の周辺部にはリサーフ領域７０が形成されている。

実施形態１に係る高耐圧半導体装置１は、図４（ｂ）及び図４（ｃ）に示すように、ｐ型（第２導電型）の半導体基板１２と、半導体基板１２の第１主面側に位置するｎ型（第１導電型）のエピタキシャル層１４と、エピタキシャル層１４の第１主面側から選択的に拡散されたｐ型（第２導電型）の表面拡散層２２と、表面拡散層２２が形成された領域における半導体基板１２とエピタキシャル層１４との境界面近傍に位置するｐ型（第２導電型）の埋込拡散層２４とを有する半導体基体１０に形成されている。また、浮遊島領域３０は、エピタキシャル層１４における、表面拡散層２２と埋込拡散層２４とからなる素子分離領域２０に囲まれた領域に形成されている。

エピタキシャル層１４の厚さは、１０μｍ〜３０μｍの範囲内（例えば２０μｍ）にあり、エピタキシャル層１４の不純物濃度は、１．５×１０^１５ｃｍ^−３〜１．５×１０^１７ｃｍ^−３の範囲内（例えば１．５×１０^１６ｃｍ^−３）にある。半導体基板１２の厚さは、１００μｍ〜５００μｍの範囲内（例えば、３００μｍ）にある。半導体基板１２における第１主面側とは反対側の第２主面側の表面にはメタル層（図示せず。）が形成されている。

素子分離領域２０は、図３に示すように、高圧側駆動部１３０を形成する浮遊島領域３０やその他の回路を形成する別の浮遊島領域（図３中白抜きの四角形で示された領域）を除き、半導体基体１０の第１主面側の全面に形成されている。素子分離領域２０は、上述したように、表面拡散層２２と埋込拡散層２４とからなる。

表面拡散層２２は、半導体基体１０の第１主面側からｐ型の不純物を拡散させることにより形成されるｐ型の領域である。埋込拡散層２４は、表面拡散層２２が形成された領域における半導体基板１２とエピタキシャル層１４との境界面近傍に形成されているｐ型の領域である。埋込拡散層２４は、エピタキシャル層１４を形成する前の半導体基板１２の表面にｐ型不純物を拡散した後にエピタキシャル層１４を形成し、その後処理することにより形成することができる。表面拡散層２２の表面におけるｐ型不純物濃度は１．０×１０^１６ｃｍ^−３〜１．０×１０^１８ｃｍ^−３の範囲内（例えば１．０×１０^１７ｃｍ^−３）にある。また、埋込拡散層２４におけるｐ型不純物濃度は１．０×１０^１６ｃｍ^−３〜１．０×１０^１８ｃｍ^−３の範囲内（例えば１．０×１０^１７ｃｍ^−３）にある。

浮遊島領域３０は、エピタキシャル層１４における、素子分離領域２０に囲まれたｎ型の領域からなる。浮遊島領域３０には、上述したように、高電圧回路４０、高耐圧ＭＯＳＦＥＴ５０及び境界領域６０が形成されている。浮遊島領域３０の周辺部においては、上述したように、リサーフ領域７０が形成されており、高電圧回路４０の周辺部の表面にはリサーフ領域７０を挟んで内側の領域と外側の領域にそれぞれメタル層Ｍ_ＨＶ、Ｍ_ＧＮＤが配設されている。

高電圧回路４０は、浮遊島領域３０における角が丸みを帯びた長方形の領域に形成され、高耐圧ＭＯＳＦＥＴ５０及び境界領域６０よりも広い面積を有する。高電圧回路４０は、ＩＧＢＴ１５０に供給するＩＧＢＴ用制御信号を生成する。高電圧回路４０は、図２に示すように、レベルシフト回路１３２の一部（高耐圧ＭＯＳＦＥＴ５０を除いた部分）、制御ロジック回路１３４及びＣＭＯＳ１３６を有する。高電圧回路４０の表面には、図４に示すように、レベルシフト抵抗Ｒが設けられており、レベルシフト抵抗Ｒの一方端は、メタル層Ｍ１を介して高耐圧ＭＯＳＦＥＴ５０のドレイン電極Ｄに接続され、レベルシフト抵抗Ｒの他方端は、メタル層Ｍ２を介してリサーフ領域７０の内側の領域に配設されたメタル層Ｍ_ＨＶに接続されている。なお、図４（ａ）においては、図を簡略化して示すために、ＣＭＯＳ（ｐＭＯＳ及びｃＭＯＳ）の図示が省略されており、図４（ｃ）においては、同様に、ＣＭＯＳ（ｐＭＯＳ及びｃＭＯＳ）の一部のみが図示されている。

高耐圧ＭＯＳＦＥＴ５０は、高電圧回路４０から突出するように形成され、高電圧回路４０に供給する高電圧回路用制御信号を生成する。具体的には、高耐圧ＭＯＳＦＥＴ５０は、接地されているソース電極Ｓと、ソース電極Ｓの下に形成されたｐ型ボディ領域５１と、ｐ型ボディ領域５１の表面に形成されたｎ^＋型のソース領域５２及びｐ^＋型のオーミック拡散領域５３と、ｐ型ボディ領域５１のチャネル形成領域を覆うようにエピタキシャル層１４の表面に形成されたゲート絶縁層５４と、ゲート絶縁層５４上に形成されたゲート電極層５５と、エピタキシャル層１４の表面に形成されたｎ^＋型のドレイン領域５６と、ドレイン電極Ｄとを有する。ドレイン電極Ｄは、レベルシフト抵抗Ｒに向けて延在するメタル層Ｍ１と一体となって形成されている。ｐ型ボディ領域５１とドレイン領域５６との間にはリサーフ領域７０が形成されている。

境界領域６０は、図４（ａ）に示すように、高電圧回路４０と高耐圧ＭＯＳＦＥＴ５０との間に位置する。境界領域６０は、高電圧回路４０から高耐圧ＭＯＳＦＥＴ５０に向かう方向に直交する方向に沿って両側から内側にくびれた形状を有する。このため、高電圧回路４０から高耐圧ＭＯＳＦＥＴ５０に向かう方向に直交する方向に沿って境界領域６０の幅を計ったとき、境界領域６０の幅は同方向に沿った高耐圧ＭＯＳＦＥＴ５０の幅よりも狭い。

境界領域６０においては、図４（ｂ）に示すように、境界領域６０を両側から挟む表面拡散層２２間の間隔が最も狭い部分（図４中のＡ−Ａ断面の部分）において、境界領域６０を両側から挟む埋込拡散層２４間の間隔が、境界領域６０を両側から挟む表面拡散層２２間の間隔よりも狭い。すなわち、境界領域６０においては、高電圧回路４０から高耐圧ＭＯＳＦＥＴ５０に向かう方向に直交する方向に沿って埋込拡散層２４が表面拡散層２２よりもさらに内側にくびれた形状を有する。

リサーフ領域７０は、ｎ型の拡散領域のみが形成された構造の一重拡散リサーフ領域である。リサーフ領域７０の表面におけるｐ型不純物濃度は、１．０×１０^−１６ｃｍ^−３〜１．０×１０^−１８ｃｍ^−３の範囲内（例えば１．０×１０^−１７ｃｍ^−３）にある。リサーフ領域７０の深さは、２μｍ〜１０μｍの範囲内（例えば、４μｍ）にある。

ｐ型ボディ領域５１の表面におけるｐ型不純物濃度は、１．０×１０^−１６ｃｍ^−３〜１．０×１０^−１８ｃｍ^−３の範囲内（例えば１．０×１０^−１７ｃｍ^−３）にある。ｐ型ボディ領域５１の深さは、２μｍ〜１０μｍの範囲内（例えば、５μｍ）にある。

ソース領域５２におけるｎ型不純物濃度は、１．０×１０^−１９ｃｍ^−３〜１．０×１０^−２０ｃｍ^−３の範囲内（例えば３．０×１０^−１９ｃｍ^−３）にある。ソース領域５２の深さは、０．５μｍ〜２μｍの範囲内（例えば、１μｍ）にある。

オーミック拡散領域５３におけるｐ型不純物濃度は、１．０×１０^−１９ｃｍ^−３〜１．０×１０^−２０ｃｍ^−３の範囲内（例えば３．０×１０^−１９ｃｍ^−３）にある。オーミック拡散領域５３の深さは、０．５μｍ〜２μｍの範囲内（例えば、１μｍ）にある。

ドレイン領域５６におけるｎ型不純物濃度は、１．０×１０^−１９ｃｍ^−３〜１．０×１０^−２０ｃｍ^−３の範囲内（例えば３．０×１０^−１９ｃｍ^−３）にある。ドレイン領域５６の深さは、０．５μｍ〜２μｍの範囲内（例えば、１μｍ）にある。

２．実施形態１に係る高耐圧半導体装置１の動作
次に、実施形態１に係る高耐圧半導体装置１の動作を説明する。

制御入力処理部１２０を介して供給された高圧側制御入力Ｈ_ＩＮがオフ電位の場合には、高耐圧ＭＯＳＦＥＴ５０がオフ状態となり、高圧側浮遊供給絶対電位ＶＢ（例えば６００Ｖ）がそのままＣＭＯＳの制御電位ＶＧとして制御ロジック回路１３４を介してＣＭＯＳ１３６のｐＭＯＳ及びｎＭＯＳのそれぞれのゲート電極に供給される。これにより、ｐＭＯＳがオフ、ｎＭＯＳがオンとなり、高圧側駆動部１３０における高圧側駆動信号出力ＶＨとして高圧側浮遊オフセット電位ＶＳがＩＧＢＴ１５０に出力される。

一方、制御入力処理部１２０を介して供給された高圧側制御入力Ｈ_ＩＮがオン電位の場合には、高耐圧ＭＯＳＦＥＴ５０がオン状態となり、高耐圧ＭＯＳＦＥＴ５０の内部抵抗とレベルシフト抵抗Ｒの抵抗との比率に応じた電圧（例えば５９５Ｖ）がＣＭＯＳの制御電位ＶＧとして制御ロジック回路１３４を介してＣＭＯＳ１３６のｐＭＯＳ及びｎＭＯＳのそれぞれのゲート電極に供給される。これにより、ｐＭＯＳがオン、ｎＭＯＳがオフとなり、高圧側駆動部１３０における高圧側駆動信号出力ＶＨとして高圧側浮遊供給絶対電位ＶＢがＩＧＢＴ１５０に出力される。

３．実施形態１に係る高耐圧半導体装置１の効果
図５は、比較例に係る高耐圧半導体装置８００を説明するために示す図である。図５（ａ）は浮遊島領域３０における高耐圧半導体装置８００の平面図であり、図５（ｂ）は図５（ａ）のＡ−Ａ断面図であり、図５（ｃ）は図５（ａ）のＢ−Ｂ断面図である。

実施形態１に係る高耐圧半導体装置１によれば、素子分離領域２０において埋込拡散層２４を有することから、降伏点を素子の表面から素子の内部に移すことが可能となる。その結果、降伏電圧を超えた電圧が印加された場合に、従来よりも広い範囲で分散して熱を発生させることが可能となり、従来の高耐圧半導体装置よりも素子が破壊され難い高耐圧半導体装置とすることが可能となる。

比較例に係る高耐圧半導体装置８００（高耐圧半導体装置８００の全体図は図示せず。）は、基本的には実施形態１に係る高耐圧半導体装置１と同様の構成を有するが、境界領域における埋込拡散層の構成が実施形態１に係る高耐圧半導体装置１の場合とは異なる。
すなわち、比較例に係る高耐圧半導体装置８００においては、図５に示すように、境界領域８６０においては、当該境界領域８６０を両側から挟む表面拡散層８２２間の間隔が最も狭い部分において、境界領域８６０を両側から挟む埋込拡散層８２４間の間隔と境界領域８６０を両側から挟む表面拡散層８２２間の間隔とほぼ同じである。

これに対して、実施形態１に係る高耐圧半導体装置１によれば、境界領域６０においては、当該境界領域６０を両側から挟む表面拡散層２２間の間隔が最も狭い部分において、境界領域６０を両側から挟む埋込拡散層２４間の間隔が、境界領域６０を両側から挟む表面拡散層２２間の間隔よりも狭いことから、より一層、降伏点を素子の表面から素子の内部に移すことが可能となる。その結果、降伏電圧を超えた電圧が印加された場合に、従来よりも広い範囲で分散して熱を発生させることが可能となり、従来の高耐圧半導体装置（比較例に係る高耐圧半導体装置８００（図５参照。））よりも素子が破壊され難い高耐圧半導体装置とすることが可能となる。

また、実施形態１に係る高耐圧半導体装置１によれば、境界領域６０においては、当該境界領域６０を両側から挟む表面拡散層２２間の間隔が最も狭い部分において、境界領域６０を両側から挟む埋込拡散層２４間の間隔が、境界領域６０を両側から挟む表面拡散層２２間の間隔よりも狭いことから、境界領域６０における埋込拡散層２４間を通して高電圧回路４０と高耐圧ＭＯＳＦＥＴ５０との間を漏れ電流が流れることを防ぐことが可能となる。その結果、従来よりも耐圧の高い高耐圧半導体装置を提供することが可能となる。

また、実施形態１に係る高耐圧半導体装置１によれば、境界領域６０においては、表面拡散層２２に挟まれた領域の両端にそれぞれリサーフ領域７０が形成されているため、境界領域６０における耐圧を高くすることが可能となる。

また、実施形態１に係る高耐圧半導体装置１によれば、高電圧回路４０から高耐圧ＭＯＳＦＥＴ５０に向かう方向に直交する方向に沿って境界領域６０の幅を計ったとき、境界領域６０の幅は、同じ方向に沿った高耐圧ＭＯＳＦＥＴ５０の幅よりも狭いため、半導体基体１０を通して高電圧回路４０と高耐圧ＭＯＳＦＥＴ５０との間を流れる電流を、従来の高耐圧半導体装置と比較して少なくすることが可能となる。その結果、高耐圧半導体装置１の消費電力や発熱量を減少させることが可能となり、高い性能を有する高耐圧半導体装置とすることが可能となる。

また、実施形態１に係る高耐圧半導体装置１によれば、半導体基板１２における第１主面側とは反対側の第２主面側の表面にはメタル層が形成されているため、境界領域６０において、降伏電圧を超えた電圧が印加された場合に、素子の内部に移された降伏点から発生する熱を効率よく外部に放出することが可能となる。

［実施形態２］
図６は、実施形態２に係る高耐圧半導体装置２を説明するために示す図である。図６（ａ）は浮遊島領域３０における高耐圧半導体装置２の平面図であり、図６（ｂ）は図６（ａ）のＡ−Ａ断面図であり、図６（ｃ）は図６（ａ）のＢ−Ｂ断面図である。

実施形態２に係る高耐圧半導体装置２（高耐圧半導体装置２の全体図は図示せず。）は、基本的には実施形態１に係る高耐圧半導体装置１と同様の構成を有するが、リサーフ領域の構成が実施形態１に係る高耐圧半導体装置１の場合とは異なる。すなわち、実施形態２に係る高耐圧半導体装置２においては、図６に示すように、境界領域６０においては、浮遊島領域３０の周辺部Ａｐと当該周辺部Ａｐに挟まれた内側領域Ａｉとのうち内側領域Ａｉにおいてもリサーフ領域７１が形成されている。

このように、実施形態２に係る高耐圧半導体装置２は、リサーフ領域の構成が実施形態１に係る高耐圧半導体装置１の場合とは異なるが、実施形態１に係る高耐圧半導体装置１の場合と同様に、素子分離領域２０において埋込拡散層２４を備え、かつ、境界領域６０においては、当該境界領域６０を両側から挟む表面拡散層２２間の間隔が最も狭い部分において、境界領域６０を両側から挟む埋込拡散層２４間の間隔が、境界領域６０を両側から挟む表面拡散層２２間の間隔よりも狭いことから、降伏点を素子の表面から素子の内部に移すことが可能となる。その結果、降伏電圧を超えた電圧が印加された場合に、従来よりも広い範囲で分散して熱を発生させることが可能となり、従来の高耐圧半導体装置よりも素子が破壊され難い高耐圧半導体装置とすることが可能となる。

また、実施形態２に係る高耐圧半導体装置２によれば、境界領域６０においては、浮遊島領域３０の周辺部Ａｐと当該周辺部Ａｐに挟まれた内側領域Ａｉとのうち内側領域Ａｉにおいてもリサーフ領域７１が形成されていることから、境界領域６０における電界集中を緩和できるようになり、従来よりも高い耐圧を有する高耐圧半導体装置を提供することが可能となる。

また、実施形態２に係る高耐圧半導体装置２によれば、高電圧回路４０と高耐圧ＭＯＳＦＥＴ５０との間に位置する境界領域６０においては、浮遊島領域３０の周辺部Ａｐと当該周辺部Ａｐに挟まれた内側領域Ａｉとのうち内側領域Ａｉにおいてもリサーフ領域７１が形成されていることから、エピタキシャル層１４を通して高電圧回路４０と高耐圧ＭＯＳＦＥＴ５０との間を流れる電流を極めて低い値にすることが可能となり、設計時に上記電流を考慮する必要がなくなり、設計期間を短縮できるという効果も得られる。

なお、実施形態２に係る高耐圧半導体装置２は、リサーフ領域の構成以外の点については実施形態１に係る高耐圧半導体装置１と同様の構成を有するため、実施形態１に係る高耐圧半導体装置１が有する効果のうち該当する効果を有する。

［実施形態３］
図７は、実施形態３に係る高耐圧半導体装置３を説明するために示す図である。図７（ａ）は浮遊島領域３０における高耐圧半導体装置３の平面図であり、図７（ｂ）は図７（ａ）のＡ−Ａ断面図であり、図７（ｃ）は図７（ａ）のＢ−Ｂ断面図である。

実施形態３に係る高耐圧半導体装置３（高耐圧半導体装置３の全体図は図示せず。）は、基本的には実施形態２に係る高耐圧半導体装置２と同様の構成を有するが、境界領域におけるリサーフ領域の構成が実施形態２に係る高耐圧半導体装置２の場合とは異なる。すなわち、実施形態３に係る高耐圧半導体装置３においては、図７に示すように、リサーフ領域７２は、ｐ型（第２導電型）の拡散領域７２Ｌの表面にｎ型（第１導電型）の拡散領域７２Ｕが形成された構造の二重拡散リサーフ領域からなる。

このように、実施形態３に係る高耐圧半導体装置３は、境界領域におけるリサーフ領域の構成が実施形態２に係る高耐圧半導体装置２の場合とは異なるが、実施形態２に係る高耐圧半導体装置２の場合と同様に、素子分離領域２０において埋込拡散層２４を備え、かつ、境界領域６０においては、当該境界領域６０を両側から挟む表面拡散層２２間の間隔が最も狭い部分において、境界領域６０を両側から挟む埋込拡散層２４間の間隔が、境界領域６０を両側から挟む表面拡散層２２間の間隔よりも狭いことから、降伏点を素子の表面から素子の内部に移すことが可能となる。その結果、降伏電圧を超えた電圧が印加された場合に、従来よりも広い範囲で分散して熱を発生させることが可能となり、従来の高耐圧半導体装置よりも素子が破壊され難い高耐圧半導体装置とすることが可能となる。

また、実施形態３に係る高耐圧半導体装置３によれば、リサーフ領域７２は、ｐ型拡散領域（第２導電型の拡散領域）７２Ｌの表面にｎ型拡散領域（第１導電型の拡散領域）７２Ｕが形成された構造の二重拡散リサーフ領域からなることから、高耐圧ＭＯＳＦＥＴ５０の電流密度を高められるので、より小さなサイズの高耐圧半導体装とすることが可能となるという効果も得られる。

なお、実施形態３に係る高耐圧半導体装置３は、境界領域におけるリサーフ領域の構成以外の点については実施形態２に係る高耐圧半導体装置２と同様の構成を有するため、実施形態２に係る高耐圧半導体装置２が有する効果のうち該当する効果を有する。

［実施形態４］
図８は、実施形態４に係る高耐圧半導体装置４を説明するために示す図である。図８（ａ）は浮遊島領域３０における高耐圧半導体装置４の平面図であり、図８（ｂ）は図８（ａ）のＡ−Ａ断面図及びＢ−Ｂ断面図であり、図８（ｃ）は図８（ａ）のＣ−Ｃ断面図である。

実施形態４に係る高耐圧半導体装置４（高耐圧半導体装置４の全体図は図示せず。）は、基本的には実施形態３に係る高耐圧半導体装置３と同様の構成を有するが、境界領域におけるリサーフ領域の構成が実施形態３に係る高耐圧半導体装置３の場合とは異なる。すなわち、実施形態４に係る高耐圧半導体装置４において、リサーフ領域のうち境界領域６０に形成されているリサーフ領域７３は、図８に示すように、高電圧回路４０側に位置し、ｐ型（第１導電型）の拡散領域７３ａＬの表面にｎ型（第２導電型）の拡散領域７３ａＵが形成された構造の高電圧回路４０側の二重拡散リサーフ領域７３ａと、高耐圧ＭＯＳＦＥＴ５０側に位置し、ｐ型（第１導電型）の拡散領域７３ｂＬの表面にｎ型（第２導電型）の拡散領域７３ｂＵが形成された構造の高耐圧ＭＯＳＦＥＴ５０側の二重拡散リサーフ領域７３ｂと、高電圧回路４０側の二重拡散リサーフ領域７３ａと高耐圧ＭＯＳＦＥＴ５０側の二重拡散リサーフ領域７３ｂとの間に位置し、ｐ型（第１導電型）の拡散領域のみが形成された構造の一重拡散リサーフ領域７３ｃとからなる。

このように、実施形態４に係る高耐圧半導体装置４は、境界領域におけるリサーフ領域の構成が実施形態３に係る高耐圧半導体装置３の場合とは異なるが、実施形態３に係る高耐圧半導体装置３の場合と同様に、素子分離領域２０において埋込拡散層２４を備え、かつ、境界領域６０においては、当該境界領域６０を両側から挟む表面拡散層２２間の間隔が最も狭い部分において、境界領域６０を両側から挟む埋込拡散層２４間の間隔が、境界領域６０を両側から挟む表面拡散層２２間の間隔よりも狭いことから、降伏点を素子の表面から素子の内部に移すことが可能となる。その結果、降伏電圧を超えた電圧が印加された場合に、従来よりも広い範囲で分散して熱を発生させることが可能となり、従来の高耐圧半導体装置よりも素子が破壊され難い高耐圧半導体装置とすることが可能となる。

また、実施形態４に係る高耐圧半導体装置４によれば、リサーフ領域のうち境界領域６０に形成されているリサーフ領域７３が、高電圧回路４０側の二重拡散リサーフ領域７３ａと、高耐圧ＭＯＳＦＥＴ５０側の二重拡散リサーフ領域７３ｂと、高電圧回路４０側の二重拡散リサーフ領域７３ａと高耐圧ＭＯＳＦＥＴ５０側の二重拡散リサーフ領域７３ｂとの間に位置する一重拡散リサーフ領域７３ｃとからなることから、境界領域６０における電界集中をより一層緩和できるようになり、実施形態３に係る高耐圧半導体装置３よりも高い耐圧を有する高耐圧半導体装置を提供することが可能となる。また、半導体基体を通して高電圧回路４０と高耐圧ＭＯＳＦＥＴ５０との間を流れる電流をより一層低い値にすることが可能となるという効果も得られる。

なお、実施形態４に係る高耐圧半導体装置４は、境界領域におけるリサーフ領域の構成以外の点については実施形態３に係る高耐圧半導体装置３と同様の構成を有するため、実施形態３に係る高耐圧半導体装置３が有する効果のうち該当する効果を有する。

［実施形態５］
図９は、実施形態５に係る高耐圧半導体装置５を説明するために示す図である。図９（ａ）は浮遊島領域３０における高耐圧半導体装置５の平面図であり、図９（ｂ）は図９（ａ）のＡ−Ａ断面図及びＢ−Ｂ断面図であり、図９（ｃ）は図９（ａ）のＣ−Ｃ断面図である。

実施形態５に係る高耐圧半導体装置５（高耐圧半導体装置３の全体図は図示せず。）は、基本的には実施形態４に係る高耐圧半導体装置４と同様の構成を有するが、境界領域におけるリサーフ領域の構成が実施形態４に係る高耐圧半導体装置４の場合とは異なる。すなわち、実施形態５に係る高耐圧半導体装置５においては、図９に示すように、境界領域６０においては、境界領域６０全体にリサーフ領域７４が形成されている。

このように、実施形態５に係る高耐圧半導体装置５は、境界領域におけるリサーフ領域の構成が実施形態４に係る高耐圧半導体装置４の場合とは異なるが、実施形態４に係る高耐圧半導体装置４の場合と同様に、素子分離領域２０において埋込拡散層２４を備え、かつ、境界領域６０においては、当該境界領域６０を両側から挟む表面拡散層２２間の間隔が最も狭い部分において、境界領域６０を両側から挟む埋込拡散層２４間の間隔が、境界領域６０を両側から挟む表面拡散層２２間の間隔よりも狭いことから、降伏点を素子の表面から素子の内部に移すことが可能となる。その結果、降伏電圧を超えた電圧が印加された場合に、従来よりも広い範囲で分散して熱を発生させることが可能となり、従来の高耐圧半導体装置よりも素子が破壊され難い高耐圧半導体装置とすることが可能となる。

また、実施形態５に係る高耐圧半導体装置５によれば、境界領域６０全体にリサーフ領域７４が形成されていることから、境界領域６０における電界集中をより一層緩和できるようになり、実施形態４に係る高耐圧半導体装置４よりも高い耐圧を有する高耐圧半導体装置を提供することが可能となる。また、半導体基体１０を通して高電圧回路４０と高耐圧ＭＯＳＦＥＴ５０との間を流れる電流をより一層低い値にすることが可能となるという効果も得られる。

なお、実施形態５に係る高耐圧半導体装置５は、境界領域におけるリサーフ領域の構成以外の点については実施形態４に係る高耐圧半導体装置４と同様の構成を有するため、実施形態４に係る高耐圧半導体装置４が有する効果のうち該当する効果を有する。

以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。

（１）上記各実施形態においては、制御ロジック回路やＣＭＯＳが同一の浮遊島領域に形成されている場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、制御ロジック回路やＣＭＯＳが別の浮遊島領域に形成されている場合であっても本発明を適用可能である。

（２）上記各実施形態においては、表面拡散層２２が形成された領域における半導体基板１２とエピタキシャル層１４との境界面近傍にｐ型の埋込拡散層２４が形成されている半導体基体１０に高耐圧半導体装置が形成されているが、本発明はこれに限定されるものではない。例えば、表面拡散層２２が形成された領域における半導体基板１２とエピタキシャル層１４との境界面近傍にｐ型の埋込拡散層２４が形成されていない半導体基体に高耐圧半導体装置が形成されていてもよい。

１，１ａ，２，３，４，５…高耐圧半導体装置、１０…半導体基体、１２…半導体基板、１４…エピタキシャル層、２０…素子分離領域、２２…表面拡散層、２４…埋込拡散層、３０…浮遊島領域、４０…高電圧回路、５０…高耐圧ＭＯＳＦＥＴ、５１…ｐ型ボディ領域、５２…ソース領域、５３…拡散領域、５４…ゲート絶縁膜、５５…ゲート電極層、５６…ドレイン電極、６０…境界領域、７０，７１，７２，７３，７４…リサーフ領域、７２Ｌ、７３ａＬ、７３ｂＬ…（ｐ型の）拡散領域、７２Ｕ、７３ａＵ、７３ｂＵ…（ｎ型の）拡散領域、８０…素子形成領域、１００…パワーデバイス、１１０…パワーデバイス駆動装置、１２０…制御入力処理部、１３０…高圧側駆動部、１３２…レベルシフト回路、１３４…制御ロジック回路、１３６…ＣＭＯＳ、１４０…低圧側駆動部、１５０，１５２…ＩＧＢＴ、Ａｉ…内側領域、Ａｐ…周辺部、Ｃ１，Ｃ２…コンデンサ、Ｄ…ドレイン電極、Ｄ１，Ｄ２…ダイオード、Ｈ_ＩＮ…高圧側制御入力、ＨＶ…高電圧、Ｌ_ＩＮ…低圧側制御入力、Ｍ１、Ｍ２、Ｍ_ＧＮＤ、Ｍ_ＨＶ…メタル層、Ｒ…レベルシフト抵抗、Ｓ…ソース電極、Ｒｅｐｉ…エピタキシャル層を介した抵抗

Claims (8)

1. 第１導電型の半導体基板と前記半導体基板の第１主面側に形成された第２導電型のエピタキシャル層とが積層された半導体基体と、
   前記半導体基体の第１主面側から拡散された第１導電型の表面拡散層及び当該表面拡散層が形成された領域における前記半導体基板と前記エピタキシャル層との境界面近傍に形成された第１導電型の埋込拡散層からなる素子分離領域と、
   高電圧スイッチング素子に供給する高電圧スイッチング素子用制御信号を生成する高電圧回路と、
   前記高電圧回路から突出するように形成され、前記高電圧回路に供給する高電圧回路用制御信号を生成するための高耐圧ＭＯＳＦＥＴと、
   前記高電圧回路と前記高耐圧ＭＯＳＦＥＴとの間に位置する境界領域とを備え、
   前記高電圧回路、前記高耐圧ＭＯＳＦＥＴ及び前記境界領域がいずれも、素子分離領域に囲まれた同一の第２導電型の前記浮遊島領域に形成され、
   前記浮遊島領域の周辺部にはリサーフ領域が形成されている高耐圧半導体装置であって、
   前記境界領域においては、前記境界領域を両側から挟む表面拡散層間の間隔が最も狭い部分において、前記境界領域を両側から挟む埋込拡散層間の間隔が、前記境界領域を両側から挟む表面拡散層間の間隔よりも狭いことを特徴とする高耐圧半導体装置。
2. 請求項１に記載の高耐圧半導体装置において、
   前記境界領域においては、前記表面拡散層に挟まれた領域の両端にそれぞれリサーフ領域が形成されていることを特徴とする高耐圧半導体装置。
3. 請求項１に記載の高耐圧半導体装置において、
   前記境界領域においては、前記浮遊島領域の周辺部と当該周辺部に挟まれた内側領域とのうち内側領域においてもリサーフ領域が形成されていることを特徴とする高耐圧半導体装置。
4. 請求項３に記載の高耐圧半導体装置において、
   前記境界領域においては、前記境界領域全体にリサーフ領域が形成されていることを特徴とする高耐圧半導体装置。
5. 請求項１〜４のいずれかに記載の高耐圧半導体装置において、
   前記高電圧回路から前記高耐圧ＭＯＳＦＥＴに向かう方向に直交する方向に沿って前記境界領域の幅を計ったとき、前記境界領域の幅は、同じ方向に沿った前記高耐圧ＭＯＳＦＥＴの幅よりも狭いことを特徴とする高耐圧半導体装置。
6. 請求項１〜５のいずれかに記載の高耐圧半導体装置において、
   前記半導体基板における第１主面側とは反対側の第２主面側の表面にはメタル層が形成されていることを特徴とする高耐圧半導体装置。
7. 請求項１〜６のいずれかに記載の高耐圧半導体装置において、
   前記リサーフ領域は、第１導電型の拡散領域の表面に第２導電型の拡散領域が形成された構造の二重拡散リサーフ領域からなることを特徴とする高耐圧半導体装置。
8. 請求項７に記載の高耐圧半導体装置において、
   前記リサーフ領域のうち前記境界領域に形成されているリサーフ領域は、
   前記高電圧回路側に位置し、第１導電型の拡散領域の表面に第２導電型の拡散領域が形成された構造の前記高電圧回路側の二重拡散リサーフ領域と、
   前記高耐圧ＭＯＳＦＥＴ側に位置し、第１導電型の拡散領域の表面に第２導電型の拡散領域が形成された構造の前記高耐圧ＭＯＳＦＥＴ側の二重拡散リサーフ領域と、
   前記高電圧回路側の二重拡散リサーフ領域と前記高耐圧ＭＯＳＦＥＴ側の二重拡散リサーフ領域との間に位置し、第１導電型の拡散領域のみが形成された構造の一重拡散リサーフ領域とからなることを特徴とする高耐圧半導体装置。

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