JP5961563B2 - 半導体装置の製造方法 - Google Patents

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Description

本明細書で開示される技術は、ワイドギャップ半導体を材料とする半導体装置の製造方法に関する。
炭化珪素、窒化ガリウム等のワイドギャップ半導体は、低損失及び高温下での安定動作が可能な半導体装置を実現する材料として知られている。しかしながら、ワイドギャップ半導体を材料とする半導体装置では、イオン注入を利用してドーパントを高濃度に導入することが難しいという問題がある。このため、特許文献１及び２には、ｐ型ベース層及びｎ型ソース層を結晶成長によって形成する技術が提案されている。
特開２００８−１１８０１１号公報 特開２０１０−２５８３８７号公報
本明細書では、ワイドギャップ半導体を材料とする半導体装置の製造方法を提供することを目的としている。
本明細書で開示される半導体装置の製造方法は、第１範囲と第２範囲を含む表面を有する半導体層の第１範囲に第１トレンチを形成する工程、第１トレンチを形成した後に、半導体層の表面に第１導電型のベース層を結晶成長させる工程、及びベース層の表面に第２導電型のソース層を結晶成長させる工程を備える。ここで、半導体層、ベース層、及びソース層の材料は、ワイドギャップ半導体である。本明細書で開示される製造方法では、ベース層及びソース層を結晶成長させるのに先立って、半導体層の表面の第１範囲に第１トレンチを形成することを特徴としている。このような第１トレンチを形成することによって、イオン注入技術を利用することなく、ワイドギャップ半導体を材料とする有用な半導体装置を製造することができる。
第１実施例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第１実施例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第１実施例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第１実施例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第１実施例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第１実施例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第１実施例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第１実施例の変形例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第１実施例の変形例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第１実施例の変形例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第１実施例の変形例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第１実施例の変形例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第１実施例の変形例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第１実施例の変形例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第１実施例の変形例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第２実施例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第２実施例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第２実施例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第２実施例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第２実施例の半導体装置において、トレンチゲートが容易に製造される利点を説明するための図を示す。 第２実施例の変形例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第２実施例の変形例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第２実施例の変形例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第２実施例の変形例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第３実施例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第３実施例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第３実施例の半導体装置の一製造工程中の要部断面図を模式的に示す。 第３実施例の半導体装置の一製造工程中の要部断面図を模式的に示す。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（特徴１）本明細書で開示される１つの製造方法は、ワイドギャップ半導体を半導体材料とする半導体装置を製造する際に用いられる。ここで、ワイドギャップ半導体は、シリコンのバンドギャップよりも広いバンドギャップを有する半導体であり、一例では、炭化珪素、窒化ガリウム、及びダイヤモンドが挙げられる。また、半導体装置には、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）又はＩＧＢＴ（Insulated Gate Bipolar Transistor）が挙げられる。
（特徴２）本明細書で開示される半導体装置の製造方法は、第１範囲と第２範囲を含む表面を有する半導体層の第１範囲に第１トレンチを形成する工程、半導体層の表面に第１導電型のベース層を結晶成長させる工程、及びベース層の表面に第２導電型のソース層を結晶成長させる工程を備える。なお、ベース層を結晶成長させる前に他の層を形成してもよく、ベース層とソース層の間に他の層を形成してもよい。ここで、半導体層の表面は、第１範囲と第２範囲の他に、他の範囲を有していてもよい。例えば、半導体層の表面は、半導体装置の素子領域に対応した位置に第１範囲と第２範囲を有し、半導体装置の終端領域に対応した位置に他の範囲を有していてもよい。ベース層は、ボディ層と称されることもある。ソース層は、エミッタ層と称されることもある。
（特徴３）本明細書で開示される半導体装置の製造方法の一例は、半導体層の第２範囲上に存在するソース層及びベース層の少なくとも一部を貫通して半導体層に接する第２トレンチを形成する工程、及び第２トレンチ内に絶縁トレンチゲートを形成する工程をさらに備えていてもよい。この製造方法によれば、絶縁トレンチゲートの周囲に深いベース層が配置された形態となるので、高耐圧な半導体装置が得られる。
（特徴４）特徴３の製造方法はさらに、第２トレンチを形成するのに先立って、ソース層の表面にマスク層を形成する工程、及びマスク層の表面から所定厚みをエッチングし、半導体層の第１範囲上にマスク層を選択的に残存させる工程をさらに備えていてもよい。この場合、第２トレンチを形成する工程では、マスク層をマスクとして第２トレンチを形成する。この製造方法では、第１トレンチの形態が反映した溝を利用してマスク層を選択的にパターニングすることができる。このため、この製造方法では、マスク層をパターニングするためのフォトマスクを必要としないので、低コストで半導体装置を製造することができる。
（特徴５）特徴３又は４の製造方法はさらに、半導体層の第１範囲上に存在するソース層の少なくとも一部をエッチングしてベース層を露出させる工程、及び露出したベース層に接するソース電極を形成する工程をさらに備えていてもよい。
（特徴６）本明細書で開示される半導体装置の製造方法の一例は、半導体層の第１範囲上に存在するソース層及びベース層の少なくとも一部を貫通して半導体層に接する第３トレンチを形成する工程、及び第３トレンチ内に絶縁トレンチゲートを形成する工程をさらに備えていてもよい。
（特徴７）特徴６の製造方法において、第３トレンチを形成する工程では、深さ方向に伸びるソース層が第３トレンチの側面に残存するように、第３トレンチを形成してもよい。この製造方法によれば、絶縁トレンチゲートの側面に沿って深い位置までソース層が形成されるので、絶縁トレンチゲートを形成するときのトレンチゲート電極のエッチング量のばらつきの影響が抑制される。
（特徴８）特徴６の製造方法において、第３トレンチを形成する工程では、深さ方向に伸びるソース層が第３トレンチの側面に残存しないように、第３トレンチを形成してもよい。この製造方法によれば、絶縁トレンチゲートの側面に沿って深い位置までベース層が形成されるので、ラッチアップが抑制される。
（特徴９）特徴６〜８のいずれかの製造方法はさらに、半導体層の第２範囲上に存在するソース層の少なくとも一部をエッチングしてベース層を露出させる工程、及び露出したベース層に接するソース電極を形成する工程を備えていてもよい。
（特徴１０）本明細書で開示される半導体装置の製造方法の一例は、ソース層の表面から所定厚みをエッチングし、半導体層の第１範囲上にソース層及びベース層を選択的に残存させる工程、及び半導体層の第１範囲上に残存するベース層に対向する絶縁プレーナーゲートを形成する工程をさらに備えていてもよい。この製造方法によれば、プレーナー型の半導体装置を製造することができる。
以下、図面を参照して、ＭＯＳＦＥＴを製造する方法を説明する。なお、各実施例において共通する構成要素には共通の符号を付し、その説明を省略することがある。
第１実施例のＭＯＳＦＥＴの製造方法は、まず、図１に示されるように、ｎ＋型の基板１０とｎ型のドリフト層１１が積層した半導体層を用意する。基板１０は、面方位が（０００１）の炭化珪素基板である。ドリフト層１１は、エピタキシャル成長技術を利用して、基板１１から結晶成長して形成されている。ドリフト層１１の表面は、第１範囲１Ａと第２範囲２Ａを含む。
次に、図２に示されるように、エッチング技術を利用して、ドリフト層１１の第１範囲１Ａに第１トレンチ２１を形成する。第１トレンチ２１は、ドリフト層１１の表面から所定深さを有する。
次に、図３に示されるように、エピタキシャル成長技術を利用して、ドリフト層１１の表面に炭化珪素のｐ型のベース層１２と炭化珪素のｎ＋型のソース層１３を結晶成長させる。なお、ベース層１２をエピタキシャル成長する前に、ドリフト層１１とベース層１２の間に、ドリフト層１１よりも不純物濃度が濃いｎ型の電流分散層をエピタキシャル成長してもよい。ベース層１２とソース層１３は、ドリフト層１１の第１範囲１Ａ及び第２範囲２Ａの双方を覆っている。特に、ベース層１２とソース層１３は、ドリフト層１１の第１範囲１Ａにおいて、第１トレンチ２１内に形成されており、第１トレンチ２１の形態に依存して深さ方向に伸びる部分を有する。また、ドリフト層１１の第１範囲１Ａに対応した範囲には、第１トレンチ２１の形態が反映した溝が形成されている。
次に、図４に示されるように、エッチング技術を利用して、ドリフト層１１の第２範囲２Ａ上に存在するベース層１２及びソース層１３の一部を貫通してドリフト層１１に達する第２トレンチ２２を形成する。第２トレンチ２２は、第１トレンチ２１よりも浅く形成されている。このため、第２トレンチ２２は、第１トレンチ２１内に形成されているベース層１２よりも浅い。
次に、図５に示されるように、第２トレンチ２２内に絶縁トレンチゲート３０を形成する。具体的には、熱酸化技術を利用して第２トレンチ２２の内壁に酸化シリコンのゲート絶縁膜３２を形成した後に、蒸着技術を利用してポリシリコンのトレンチゲート電極３１を第２トレンチ２２内に充填する。
次に、図６に示されるように、エッチング技術を利用して、ドリフト層１１の第１範囲１Ａ上に存在するソース層１３の一部を除去し、ベース層１２を露出させる。この例では、ドリフト層１１の第１範囲１Ａ上に存在するソース層１３のうちの深さ方向に伸びる部分の全てが除去される。
次に、図７に示されるように、蒸着技術を利用して、ソース層１３及びベース層１２にオーミック接触するソース電極３３を形成する。一例では、ソース電極３３の材料はニッケル又はニッケルシリサイドである。
最後に、基板１０の裏面にドレイン電極（図示せず）を形成し、ＭＯＳＦＥＴが完成する。このように、上記製造方法では、イオン注入技術を利用することなく、炭化珪素を材料とするＭＯＳＦＥＴを製造することができる。また、上記製造方法で作製されるＭＯＳＦＥＴは、ドリフト層１１の表層部において、ドリフト層１１とベース層１２が横方向に沿って交互に配置される形態を有していることを１つの特徴としている。このため、ＭＯＳＦＥＴがオフしたときに、ベース層１２から横方向に伸びる空乏層によってドリフト層１１の表層部が良好に空乏化され、耐圧が向上する。特に、絶縁トレンチゲート３０よりも深くベース層１２が設けられているので、絶縁トレンチゲート３０の底部における電界集中が緩和され、絶縁トレンチゲート３０のゲート絶縁膜３２が破壊されることが抑制される。
（変形例）
次に、第１実施例のＭＯＳＦＥＴの製造方法の変形例を説明する。図８に示されるように、ｎ＋型の基板１０とｎ型のドリフト層１１が積層した半導体層を用意した後に、ドリフト層１１の第１範囲１Ａに第１トレンチ１２１を形成する。第１トレンチ１２１は、ドリフト層１１の表面から所定深さを有する。
次に、図９に示されるように、エピタキシャル成長技術を利用して、ドリフト層１１の表面に炭化珪素のｐ型のベース層１１２と炭化珪素のｎ＋型のソース層１１３を結晶成長させる。なお、ベース層１１２をエピタキシャル成長する前に、ドリフト層１１とベース層１１２の間に、ドリフト層１１よりも不純物濃度が濃いｎ型の電流分散層をエピタキシャル成長してもよい。ベース層１１２とソース層１１３は、ドリフト層１１の第１範囲１Ａ及び第２範囲２Ａの双方を覆っている。特に、ベース層１１２とソース層１１３は、ドリフト層１１の第１範囲１Ａにおいて、第１トレンチ１２１内に形成されており、第１トレンチ１２１の形態に依存して深さ方向に伸びる部分を有する。ドリフト層１１の第１範囲１Ａに対応した範囲には、第１トレンチ１２１の形態が反映した溝が形成されている。
次に、図１０に示されるように、ＣＶＤ技術を利用して、ソース層１１３の表面にマスク層４０を形成する。マスク層４０は、第１トレンチ１２１の形態が反映した溝内に充填されている。一例では、マスク層４０の材料は酸化シリコンである。
次に、図１１に示されるように、エッチング技術を利用して、マスク層４０の表面から所定厚みを除去する。具体的には、ドライエッチング技術を利用して、ドリフト層１１の第２範囲２Ａ上に存在するソース層１１３が露出するまで、マスク層４０を除去する。このように、ドリフト層１１に第１トレンチ１２１を形成することによって、第１トレンチ１２１の形態が反映した溝内にマスク層４０を選択的に残存させることができる。
次に、図１２に示されるように、マスク層４０をマスクとして第２トレンチ１２２を形成し、ドリフト層１１を露出させる。第２トレンチ１２２を形成した後に、マスク層４０は除去される。
次に、図１３に示されるように、第２トレンチ１２２内に絶縁トレンチゲート１３０を形成する。具体的には、熱酸化技術又はＣＶＤ技術を利用して酸化シリコンのゲート絶縁膜１３２を第２トレンチ１２２の内壁に形成した後に、蒸着技術を利用してポリシリコンのトレンチゲート電極１３１を第２トレンチ１２２に充填する。
次に、図１４に示されるように、エッチング技術を利用して、ドリフト層１１の第１範囲１Ａ上に存在するソース層１１３の一部をエッチングし、ベース層１１２を露出させる。
次に、図１５に示されるように、蒸着技術を利用して、ソース層１１３及びベース層１１２にオーミック接触するソース電極１３３を形成する。一例では、ソース電極１３３の材料はニッケル又はニッケルシリサイドである。
最後に、基板１０の裏面にドレイン電極（図示せず）を形成し、ＭＯＳＦＥＴが完成する。上記変形例の製造方法では、イオン注入技術を利用することなく、炭化珪素を材料とするＭＯＳＦＥＴを製造することができる。また、上記変形例の製造方法では、第１トレンチ１２１の形態が反映した溝を利用してマスク層４０を選択的にパターニングすることができる。このため、この製造方法では、マスク層４０をパターニングするためのフォトマスクを必要としないので、低コストでＭＯＳＦＥＴを製造することができる。
第２実施例のＭＯＳＦＥＴの製造方法は、ドリフト層１１上にベース層１２とソース層１３を形成するまでは、第１実施例のＭＯＳＦＥＴの製造方法と同一である（図１〜３参照）。
次に、図１６に示されるように、エッチング技術を利用して、ドリフト層１１の第１範囲１Ａ上に存在するベース層１２及びソース層１３の一部を貫通してドリフト層１１に達する第３トレンチ２２３を形成する。第３トレンチ２３は、その側面に深さ方向に伸びるソース層１３が残存するように形成される。換言すれば、第３トレンチ２３は、第１トレンチ２１内に形成されているソース層１３の底面の一部が残存するように形成される。
次に、図１７に示されるように、第３トレンチ２３内に絶縁トレンチゲート２３０を形成する。具体的には、熱酸化技術を利用して酸化シリコンのゲート絶縁膜２３２を第３トレンチ２３の内壁に形成した後に、蒸着技術を利用してポリシリコンのトレンチゲート電極２３１を第３トレンチ２３内に充填する。
次に、図１８に示されるように、エッチング技術を利用して、ドリフト層１１の第２範囲２Ａ上に存在するソース層１３の一部をエッチングし、ベース層１２を露出させる。
次に、図１９に示されるように、蒸着技術を利用して、ソース層１３及びベース層１２にオーミック接触するソース電極２３３を形成する。一例では、ソース電極２３３の材料はニッケル又はニッケルシリサイドである。
最後に、基板１０の裏面にドレイン電極（図示せず）を形成し、ＭＯＳＦＥＴが完成する。上記製造方法では、イオン注入技術を利用することなく、炭化珪素を材料とするＭＯＳＦＥＴを製造することができる。また、上記製造方法で作製されるＭＯＳＦＥＴでは、ソース層１３が第３トレンチ２３の側面の深い位置まで存在している。図２０に示されるように、第３トレンチ２３内にトレンチゲート電極２３１を選択的に充填させるためには、第３トレンチ２３以外の部分に堆積したトレンチゲート電極２３１をエッチングする必要がある。例えば、ポリシリコンのトレンチゲート電極２３１をエッチングするには、塩素系ガスが用いられる。しかしながら、ポリシリコンのエッチングレートは高いので、第３トレンチ２３内のトレンチゲート電極２３１がエッチングされる深さ２３１Ａのバラツキが大きい。上記製造方法で作製されるＭＯＳＦＥＴでは、ソース層１３が第３トレンチ２３の側面の深い位置まで存在しているので、このような第３トレンチ２３内のトレンチゲート電極２３１がエッチングされる深さ２３１Ａのバラツキの影響を抑えることができる。
（変形例）
次に、第２実施例のＭＯＳＦＥＴの製造方法の変形例を説明する。図２１に示されるように、エッチング技術を利用して、ドリフト層１１の第１範囲１Ａ上に存在するベース層１２及びソース層１３の一部を貫通してドリフト層１１に達する第３トレンチ１２３を形成する。第３トレンチ１２３は、その側面に深さ方向に伸びるソース層１３が残存しないように形成される。換言すれば、第３トレンチ１２３は、第１トレンチ２１内に形成されているソース層１３の底面が残存しないように形成される。
次に、図２２に示されるように、第３トレンチ１２３内に絶縁トレンチゲート３３０を形成する。具体的には、熱酸化技術を利用して酸化シリコンのゲート絶縁膜３３２を第３トレンチ１２３の内壁に形成した後に、蒸着技術を利用してポリシリコンのトレンチゲート電極３３１を第３トレンチ１２３内に充填する。
次に、図２３に示されるように、エッチング技術を利用して、ドリフト層１１の第２範囲２Ａ上に存在するソース層１３の一部をエッチングし、ベース層１２を露出させる。
次に、図２４に示されるように、蒸着技術を利用して、ソース層１３及びベース層１２にオーミック接触するソース電極３３３を形成する。一例では、ソース電極３３３の材料はニッケル又はニッケルシリサイドである。
最後に、基板１０の裏面にドレイン電極（図示せず）を形成し、ＭＯＳＦＥＴが完成する。上記変形例の製造方法では、イオン注入技術を利用することなく、炭化珪素を材料とするＭＯＳＦＥＴを製造することができる。また、上記変形例の製造方法で作製されるＭＯＳＦＥＴでは、ベース層１２が第３トレンチ１２３の側面の深い位置まで存在しているので、ラッチアップを抑制する効果が高い。
第３実施例のＭＯＳＦＥＴの製造方法は、ドリフト層１１上にベース層１２とソース層１３を形成するまでは、第１実施例のＭＯＳＦＥＴの製造方法と同一である（図１〜３参照）。
次に、図２５に示されるように、エッチング技術を利用して、ソース層１３の表面から所定厚みをエッチングする。具体的には、塩素系を材料とするドライエッチング技術を利用して、ドリフト層１１の第１範囲１Ａ上にソース層１３及びベース層１２が選択的に残存するまで、ソース層１３、ベース層１２及びドリフト層１１を除去する。
次に、図２６に示されるように、ソース層１３の一部が露出した状態で、ソース層１３、ベース層１２、及びドリフト層１１に対向する絶縁プレーナーゲート４３０を形成する。具体的には、熱酸化技術を利用して酸化シリコンのゲート絶縁膜４３２をソース層１３、ベース層１２、及びドリフト層１１の表面に形成した後に、蒸着技術を利用してポリシリコンのプレーナーゲート電極４３１をゲート絶縁膜４３２上に形成する。
次に、図２７に示されるように、エッチング技術を利用して、ドリフト層１１の第１範囲１Ａ上に存在するソース層１３の一部をエッチングし、ベース層１２を露出させる。
次に、図２８に示されるように、蒸着技術を利用して、ソース層１３及びベース層１２にオーミック接触するソース電極４３３を形成する。一例では、ソース電極４３３の材料はニッケル又はニッケルシリサイドである。
次に、基板１０の裏面にドレイン電極（図示せず）を形成し、ＭＯＳＦＥＴが完成する。上記製造方法では、イオン注入技術を利用することなく、炭化珪素を材料とするＭＯＳＦＥＴを製造することができる。また、上記製造方法で作製されるＭＯＳＦＥＴは、絶縁プレーナーゲート４３０を備えたＭＯＳＦＥＴを簡単に作製することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、上記実施例では、第１トレンチ２１，１２１をＭＯＳＦＥＴの素子領域のドリフト層１１，１２１に形成する例を示しているが、ＭＯＳＦＥＴの終端領域に形成してもよい。この場合、終端領域に形成された第１トレンチ２１，１２１内にベース層１２，１１２を充填することで、これをガードリングとして利用することができる。終端領域にガードリングを形成する工程を簡略化させることができる。
また、オーミック電極を取る目的で、イオン注入技術を利用して、高濃度領域を電極コンタクトに、一部作成する工程を追加してもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１Ａ：第１範囲
２Ａ：第２範囲
１０：基板
１１：ドリフト層
１２，１１２：ベース層
１３，１１３：ソース層
２１，１２１：第１トレンチ
２２，１２２：第２トレンチ
２３，１２３：第３トレンチ
３０，１３０，２３０，３３０：絶縁トレンチゲート
３１，１３１，２３１，３３１：トレンチゲート電極
３２，１３２，２３２，３３２：ゲート絶縁膜
３３，１３３，２３３，３３３：ソース電極
４０：マスク層

Claims (8)

  1. 半導体装置の製造方法であって、
    第１範囲と第２範囲を含む表面を有する半導体層の前記第１範囲に第１トレンチを形成する工程と、
    前記第１トレンチを形成した後に、前記半導体層の前記表面に第１導電型のベース層を結晶成長させる工程と、
    前記ベース層の表面に第２導電型のソース層を結晶成長させる工程と、
    前記半導体層の前記第２範囲上に存在する前記ソース層及び前記ベース層の少なくとも一部を貫通して前記半導体層に接する第２トレンチを形成する工程と、
    前記第２トレンチ内に絶縁トレンチゲートを形成する工程と、を備えており、
    前記半導体層、前記ベース層、及び前記ソース層の材料がワイドギャップ半導体である半導体装置の製造方法。
  2. 前記第２トレンチを形成するのに先立って、前記ソース層の表面にマスク層を形成する工程と、
    前記マスク層の表面から所定厚みをエッチングし、前記半導体層の前記第１範囲上に前記マスク層を選択的に残存させる工程と、をさらに備えており、
    前記第２トレンチを形成する工程では、前記マスク層をマスクとして前記第２トレンチを形成する請求項１に記載の半導体装置の製造方法。
  3. 前記半導体層の前記第１範囲上に存在する前記ソース層の少なくとも一部をエッチングして前記ベース層を露出させる工程と、
    露出した前記ベース層に接するソース電極を形成する工程と、をさらに備える請求項１又は２に記載の半導体装置の製造方法。
  4. 半導体装置の製造方法であって、
    第１範囲と第２範囲を含む表面を有する半導体層の前記第１範囲に第１トレンチを形成する工程と、
    前記第１トレンチを形成した後に、前記半導体層の前記表面に第１導電型のベース層を結晶成長させる工程と、
    前記ベース層の表面に第２導電型のソース層を結晶成長させる工程と、
    前記半導体層の前記第１範囲上に存在する前記ソース層及び前記ベース層の少なくとも一部を貫通して前記半導体層に接する第３トレンチを形成する工程と、
    前記第３トレンチ内に絶縁トレンチゲートを形成する工程と、を備えており、
    前記半導体層、前記ベース層、及び前記ソース層の材料がワイドギャップ半導体である半導体装置の製造方法。
  5. 前記第３トレンチを形成する工程では、深さ方向に伸びる前記ソース層が前記第３トレンチの側面に残存するように、前記第３トレンチを形成する請求項４に記載の半導体装置の製造方法。
  6. 前記第３トレンチを形成する工程では、深さ方向に伸びる前記ソース層が前記第３トレンチの側面に残存しないように、前記第３トレンチを形成する請求項４に記載の半導体装置の製造方法。
  7. 前記半導体層の前記第２範囲上に存在する前記ソース層の少なくとも一部をエッチングして前記ベース層を露出させる工程と、
    露出した前記ベース層に接するソース電極を形成する工程と、をさらに備える請求項４〜６のいずれか一項に記載の半導体装置の製造方法。
  8. 前記ワイドギャップ半導体は、炭化珪素である請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
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