JP6084357B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置および半導体装置の製造方法に関する。
近年、半導体装置を高耐圧化させるため、様々な構造の半導体装置が提案されている。
特許文献１（特開２００４−１５２９７９号公報）には、以下のような半導体装置が記載されている。第１導電型の半導体基板にトレンチがチャネルの幅方向に複数個形成されている。このトレンチの側面および底面を囲むように、第２導電型のドレインドリフト領域が形成されている。トレンチの内部は、絶縁物で充填されている。また、複数個のトレンチの間には第１導電型の不純物領域が形成されている。これにより、単位面積当たりのオン抵抗を低減することができるとされている。
また、特許文献２（特開２００７−０２７６４１号公報）には、以下のような半導体装置が記載されている。ｐ型半導体基板上には、ｐ型ボディ領域が形成されている。ボディ領域の表面領域には、ｎ＋型ソース領域が形成されている。半導体基板上には、ｎ＋型ドレイン領域が形成されている。ソース領域とドレイン領域との間には、ｎ−型ドリフト領域が形成されている。ボディ領域上には、ゲート絶縁膜が形成されている。ドリフト領域上には、保護絶縁膜が形成されている。ゲート絶縁膜上および保護絶縁膜上の一部には、ゲート電極が形成されている。さらに、ゲート電極上、ソース領域上およびドレイン領域上には、シリサイド膜が形成されている。これにより、ゲート抵抗を充分に低抵抗化することができるとともに、高耐圧が得られるとされている。
また、特許文献３（特開２００８−１６６７１７号公報）には、以下のような半導体装置が記載されている。半導体基板上の活性領域には、溝部が形成されている。この溝部を挟んだ両側の上面には、活性領域と逆導電型の不純物が注入された二つのポリシリコン層が設けられている。溝部を挟んだ両側に位置し、ポリシリコン層の下部の活性領域には、活性領域とは逆導電型の不純物が注入された二つのドリフト層が設けられている。溝部の底面と側面に設けられたゲート酸化膜を介して、ゲート電極が形成されている。また、二つのポリシリコン層のゲート電極に覆われていない部分には、ソース領域およびドレイン領域が形成されている。これにより、高耐圧ＭＯＳＦＥＴを縮小化することができるとされている。
また、特許文献４（特開２００９−２７７９５６号公報）には、以下のような半導体装置が記載されている。ソース・ドレイン方向に複数のトレンチがストライプ状に形成されている。トレンチに挟まれた上面領域および側面領域には、ソース領域、距離を開けてドリフト領域、およびドレイン領域がこの順で形成されている。これにより、耐圧とオン抵抗のトレードオフ関係を改善することができるとされている。
特開２００４−１５２９７９号公報 特開２００７−０２７６４１号公報 特開２００８−１６６７１７号公報 特開２００９−２７７９５６号公報
しかし、上記した特許文献に記載の技術では、半導体装置を高耐圧化させるために不十分であった。
本発明によれば、
表面を第１面とする半導体基板と、
前記半導体基板の前記第１面側に設けられた溝部と、
前記溝部の側面の一つである第２面に面し、少なくとも一部が前記第１面および前記第２面の交線と平行な方向に延在する第１導電型のソース領域と、
前記溝部のうち前記第２面と反対の第３面に面し、少なくとも一部が前記第１面および前記第３面の交線と平行な方向に延在して設けられ、前記ソース領域よりも低濃度の第１導電型のドリフト領域と、
前記ドリフト領域を介して前記溝部の反対側に位置し、前記ドリフト領域と接するように設けられ、前記ドリフト領域よりも高濃度の第１導電型のドレイン領域と、
前記半導体基板に設けられ、平面視で前記ソース領域と前記ドリフト領域で挟まれたチャネル領域と、
前記溝部の前記側面のうち前記第２面および前記第３面に交わる方向の面である第４面と接するとともに、前記第１面上のうち少なくとも前記チャネル領域と接するように設けられた第１ゲート絶縁層と、
前記第１ゲート絶縁層上に設けられたゲート電極と、
を備え、
前記溝部は前記ドリフト領域よりも深く形成されている半導体装置が提供される。
本発明によれば、
半導体基板の第１面側に、溝部を形成する溝部形成工程と、
前記溝部の側面の一つである第２面に面し、少なくとも一部が前記第１面および前記第２面の交線と平行な方向に延在する位置に、第１導電型の不純物を注入してソース領域を形成する工程と、
前記溝部のうち前記第２面と反対の第３面から離間する位置に、第１導電型の不純物を注入してドレイン領域を形成する工程と、
前記ドレイン領域と接するとともに前記第３面に面し、少なくとも一部が前記第１面および前記第３面の交線と平行な方向に延在する位置に、前記ソース領域および前記ドレイン領域よりも低濃度の第１導電型の不純物を注入して、ドリフト領域を形成する工程と、
前記溝部の前記側面のうち前記第２面と前記第３面に交わる方向の面である第４面と接するとともに、前記第１面上のうち少なくとも平面視で前記ソース領域と前記ドリフト領域で挟まれたチャネル領域と接するように、第１ゲート絶縁層を形成する工程と、
前記第１ゲート絶縁層上にゲート電極を形成する工程と、
を備え、
前記溝部形成工程において、
前記溝部を前記ドリフト領域よりも深く形成する半導体装置の製造方法が提供される。
本発明によれば、溝部がドリフト領域よりも深く形成されている。ゲート電極は、第１ゲート絶縁層を介して、溝部の第４面、および半導体基板の第１面上のうち平面視でチャネル領域と重なるように設けられている。これにより、溝部のうちドリフト領域よりも深い部分まで、ゲート電極によるポテンシャルが形成される。このゲート電極によるポテンシャルによって、ソース領域およびドレイン領域の間の電界がドリフト領域からチャネル領域に回り込むことを抑制することができる。したがって、電界が局所的に集中することを抑制して、高耐圧化した半導体装置を提供することができる。
本発明によれば、電界が局所的に集中することを抑制して、高耐圧化した半導体装置を提供することができる。
第１の実施形態に係る半導体装置の構成を示す鳥瞰図である。 第１の実施形態に係る半導体装置の構成を示す図である。 第１の実施形態に係る半導体装置の構成を示す平面図である。 第１の実施形態に係る半導体装置の構成を示す断面図である。 第１の実施形態に係る半導体装置の構成を示す回路図である。 第１の実施形態に係る半導体装置の製造方法を説明するための鳥瞰図である。 第１の実施形態に係る半導体装置の製造方法を説明するための鳥瞰図である。 第１の実施形態に係る半導体装置の製造方法を説明するための鳥瞰図である。 第１の実施形態に係る半導体装置の製造方法を説明するための鳥瞰図である。 第１の実施形態に係る半導体装置の製造方法を説明するための鳥瞰図である。 第１の実施形態に係る半導体装置の製造方法を説明するための鳥瞰図である。 第１の実施形態に係る半導体装置の製造方法を説明するための鳥瞰図である。 第１の実施形態の効果を説明するための図である。 第１の実施形態の効果を説明するための図である。 第１の実施形態の効果を説明するための図である。 第２の実施形態に係る半導体装置の構成を示す鳥瞰図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である 第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。 第７の実施形態に係る半導体装置の構成を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１〜図５を用い、第１の実施形態に係る半導体装置１０について説明する。この半導体装置１０は、以下の構成を備えている。溝部３００は、半導体基板１００の第１面３１側に設けられている。第１導電型のソース領域１１０は、溝部３００の側面の一つである第２面３２に面し、少なくとも一部が第１面３１および第２面３２の交線と平行な方向に延在している。第１導電型のドリフト領域１４０は、溝部３００のうち第２面３２の反対の第３面３３に面し、少なくとも一部が第１面３１および第３面３３の交線と平行な方向に延在して設けられており、ソース領域１１０よりも低濃度に形成されている。第１導電型のドレイン領域１２０は、ドリフト領域１４０を介して溝部３００の反対側に位置し、ドリフト領域１４０と接するように設けられ、ドリフト領域１４０よりも高濃度に形成されている。チャネル領域１３０は、半導体基板１００に設けられ、平面視でソース領域１１０とドリフト領域１４０で挟まれた領域に形成されている。第１ゲート絶縁層２００は、溝部３００の側面のうち第２面３２と第３面３３に交わる方向の面である第４面３４と接するとともに、第１面３１上のうち少なくともチャネル領域１３０と接するように設けられている。ゲート電極４００は、第１ゲート絶縁層２００上に設けられている。また、溝部３００はドリフト領域１４０よりも深く形成されている。以下、詳細を説明する。
まず、図１を用い、半導体装置１０の概略について、説明する。図１は、第１の実施形態に係る半導体装置１０の構成を示す鳥瞰図である。
図１のように、半導体装置１０は、横型ＭＯＳＦＥＴである。この半導体装置１０は、たとえば、１０Ｖ以上１０００Ｖ未満の電圧が印加される電源用ＩＣとして用いられる。具体的には、半導体装置１０は、たとえば、コンピュータ、車載用電子機器、民生用電子機器または通信機器などの電源ＩＣに用いられる。また、後述するドリフト領域１４０のうちソース領域１１０からドレイン領域１２０に向かう方向の長さ、不純物濃度等の構成によっては、１０００Ｖ以上の高電圧が印加することが可能な電力機器および輸送機器向け等の電力変換機にも用いることができる。
ここで、半導体基板１００の表面を第１面３１とする。第１の実施形態では、たとえば、半導体基板１００の少なくとも第１面３１側は、III族窒化物半導体からなるIII族窒化物半導体層１０４である。半導体基板１００は、たとえば、下地基板１０２と、III族窒化物半導体からなるIII族窒化物半導体層１０４とを備えている。III族窒化物半導体層１０４は、下地基板１０２の第１面３１上に設けられている。下地基板１０２は、たとえば、Ｓｉ基板、サファイア基板、ＳｉＣ基板またはＧａＮ基板（バルクＧａＮ基板）である。好ましくは、下地基板１０２は、たとえば、Ｓｉ基板である。これにより、半導体装置１０を製造する際に、Ｓｉ系の半導体製造装置を流用することができる。
下地基板１０２とIII族窒化物半導体層１０４との間には、バッファ層（不図示）が設けられていてもよい。バッファ層は、下地基板１０２とIII族窒化物半導体層１０４との格子定数の差に基づいて、適切な材料が用いられる。具体的には、バッファ層は、たとえば、ＡｌＧａＮ層、またはその積層構造である。
半導体基板１００の第１面３１側、すなわちIII族窒化物半導体層１０４には、ソース領域１１０、チャネル領域１３０（後述）、ドリフト領域１４０、およびドレイン領域１２０が形成されている。これにより、横型ＭＯＳＦＥＴが形成されている。ここで、III族窒化物半導体は、Ｓｉ系の半導体装置と比較して、高い耐圧性と、飽和ドリフト速度を有している。これにより、高耐圧で低損失なスイッチング素子を形成することができる。具体的には、III族窒化物半導体層１０４は、たとえば、ＧａＮ層である。また、III族窒化物半導体層１０４の面方位のうち、半導体基板１００の法線方向（第１面３１）の面方位は、たとえば（０００１）（ｃ−面）である。
ここで、III族窒化物半導体層１０４にＦＥＴが形成されている場合、当該ＦＥＴは、ｎチャネル型である。ただし、ｐチャネル型であってもよい。
III族窒化物半導体層１０４は、たとえば、真性半導体である。言い換えれば、III族窒化物半導体層１０４のうち、ソース領域１１０、ドリフト領域１４０、およびドレイン領域１２０以外の領域には、不純物が注入されていない。すなわち、当該領域には、ｐ型不純物領域が形成されていない。また、少なくともチャネル領域１３０の不純物濃度は、たとえば、１×１０１６ａｔｏｍｓ／ｃｍ３以下である。このような場合に、後述する半導体装置１０の構成を備えていることにより、顕著に高耐圧化させることができる。
また、ソース領域１１０、ドリフト領域１４０、およびドレイン領域１２０は、たとえば、ｎ型である。すなわち、上記した「第１導電型」とは、たとえばｎ型である。当該ｎ型の不純物は、たとえば、Ｓｉである。これにより、III族窒化物半導体層１０４において、容易にｎチャネル型ＦＥＴを形成することができる。
なお、以下において、「半導体基板１００」とした場合には、特に断りのない限り、「半導体基板１００のうちのIII族窒化物半導体層１０４」であることを含んでいる。また、「第１導電型」は、ｎ型であるとする。
ここで、溝部３００は、半導体基板１００の第１面３１側に形成されている。また、溝部３００は、たとえば、矩形状である。溝部３００の側面のうち、ソース領域１１０側の面を第２面３２とする。また、第２面３２と反対側の面であり、ドリフト領域１４０側の面を第３面３３とする。さらに、第２面３２および第３面３３に交わる方向の面を第４面３４とする。なお、「第４面３４」は、対向する二つの面をともに第４面３４であるとする。そのほか、溝部３００は、たとえば、台形状、ひし形または多角形状であってもよい。この場合、第２面３２、第３面３３または第４面３４がそれぞれ複数あってもよい。その場合、それぞれの面は、隣接する不純物領域（またはチャネル領域１３０）によって定義されるものとする。
半導体基板１００には、第２面３２に面するように、ソース領域１１０が形成されている。一方、第３面３３側には、ドリフト領域１４０およびドレイン領域１２０がこの順で形成されている。第１ゲート絶縁層２００は、たとえば、溝部３００の内部、および第１面３１上に設けられている。また、ゲート電極４００は、第１ゲート絶縁層２００を介して、溝部３００の第４面３４、および半導体基板１００の第１面３１上のうち平面視でチャネル領域１３０と重なるように設けられている。この点については、さらに次において説明する。
次に、図２を用い、半導体装置１０の各構成について詳細を説明する。図２は、第１の実施形態に係る半導体装置１０の構成を示す図である。図２（ａ）は、半導体基板１００の第１面３１側から見た、半導体装置１０の構成を示す上面図である。そのうち、太実線は、溝部３００を示している。また、図２（ａ）中において第１ゲート絶縁層２００は省略している。図２（ｂ）は、図１または図２（ａ）の矢印側から見たＢ−Ｂ'線断面図である。図２（ｃ）は、図１または図２（ａ）のＡ−Ａ'線断面図である。図２（ｃ）中において、ドリフト領域１４０の下限を点線で示している。
図２（ａ）のように、ｎ型のソース領域１１０は、溝部３００の第２面３２に面し、少なくとも一部が第１面３１および第２面３２の交線と平行な方向に延在している。ここでいう「ソース領域１１０が第２面３２に面している状態」とは、ソース領域１１０のうち溝部３００側の側面が、第２面３２に面している（対向している）ことをいう。すなわち、「ソース領域１１０が第２面３２に面している状態」とは、たとえば、ソース領域１１０が第２面３２と接している状態を含む。また、当該状態とは、たとえば、ソース領域１１０が第２面３２から離間して、当該第２面３２に対向している状態であってもよい。また、当該状態とは、ソース領域１１０のうち溝部３００側の全側面が第２面３２に面していない状態であってもよく、ソース領域１１０のうち溝部３００側の一部が第２面３２に面している状態であればよい。
また、ここでいうソース領域１１０のうち、「少なくとも一部が第１面３１および第２面３２の交線と平行な方向に延在している」状態とは、ソース領域１１０のうち全体が第１面３１および第２面３２の交線と平行な方向に延在している状態だけでなく、ソース領域１１０のうち一部が第１面３１および第２面３２の交線と平行な方向に延在している状態を含んでいる。ソース領域１１０は、平面視で第２面３２に垂直な方向に延在していてもよい。また、溝部３００が平面視でソース領域１１０側に入り込んでいてもよい。
ドリフト領域１４０は、溝部３００の第３面３３に面し、少なくとも一部が第１面３１および第３面３３の交線と平行な方向に延在している。ここでいう「ドリフト領域１４０が第３面３３に面している状態」とは、上述したように、ソース領域１１０と第２面３２との関係と同様である。また、ドレイン領域１２０のうち、「少なくとも一部が第１面３１および第３面３３の交線と平行な方向に延在している」状態についても、上述したように、ソース領域１１０と、第１面３１および第２面３２の交線との関係と同様である。
ここでは、ｎ型のドリフト領域１４０は、たとえば、平面視でソース領域１１０から溝部３００の幅だけ離間して設けられている。一方で、溝部３００は、平面視でドリフト領域１４０の一部にまで入り込んでいてもよい。言い換えれば、ドリフト領域１４０のうちソース領域１１０側の端部は、平面視で溝部３００の第３面３３よりもソース領域１１０側に配置されていてもよい。
半導体基板１００のうち平面視でソース領域１１０およびドリフト領域１４０に挟まれた領域には、チャネル領域１３０が形成されている。ここでいう「チャネル領域１３０」とは、ソース領域１１０とドリフト領域１４０との間でキャリアが伝導する領域のことをいう。ｎ型のドレイン領域１２０は、ドリフト領域１４０を介して溝部３００の反対側に位置している。また、ドレイン領域１２０は、ドリフト領域１４０と接している。反対に、ドレイン領域１２０が、直接、チャネル領域１３０に接する部分はない。
また、半導体基板１００の少なくとも第１面３１側がIII族窒化物半導体層１０４である場合、ソース領域１１０からドレイン領域１２０に向かう方向は、［２−１−１０］方向または［０１−１０］方向である。ここでは、「ソース領域１１０からドレイン領域１２０に向かう方向」とは、いわゆるチャネル長方向である。または、第１の実施形態では、「ソース領域１１０からドレイン領域１２０に向かう方向」とは、溝部３００の第４面３４と平行な方向である。後述するように、溝部３００は、半導体基板１００の第１面３１側をエッチングすることにより形成されている。このように結晶軸方位と平行に溝部３００の側面を形成することにより、III族窒化物半導体層１０４に、容易に矩形状の溝部３００を形成することができる。また、原子レベルで平坦な第４面３４を形成することができる。したがって、後述するゲート電極４００による電界が溝部３００の第４面３４において局所的に集中することを抑制することができる。
ゲート電極４００は、第１ゲート絶縁層２００を介して、溝部３００の第４面３４、および半導体基板１００の第１面３１上のうち平面視でチャネル領域１３０と重なるように設けられている。なお、ゲート電極４００は溝部３００の内部全体に設けられていてもよい。ここでは、ゲート電極４００は、たとえば、溝部３００の第２面３２、第３面３３、第４面３４および底面上に設けられている。また、ゲート電極４００の材料は、たとえば、Ａｌおよび／またはＴｉＮである。
チャネル領域１３０のうち、ソース領域１１０からドリフト領域１４０に向かう方向の長さは、所望のオン抵抗、オフ抵抗またはドレイン・ソース間電流の大きさなどによって決定される。具体的には、チャネル領域１３０のうちソース領域１１０からドリフト領域１４０に向かう方向の長さは、たとえば、１００ｎｍ以上１０μｍ未満である。
ドリフト領域１４０のうちソース領域１１０からドレイン領域１２０に向かう方向の長さについても、所望のオン抵抗、オフ抵抗またはドレイン・ソース間電流の大きさなどによって決定される。具体的には、ドリフト領域１４０のうち、ソース領域１１０からドレイン領域１２０に向かう方向の長さは、たとえば、１００ｎｍ以上１０μｍ未満である。
図２（ｂ）のように、ソース領域１１０は、たとえば、平面視だけでなく深さ方向においても、溝部３００の第２面３２と接している。ここで、ソース領域１１０等の不純物が導入された領域は、たとえば、ｎ型不純物をイオン注入することにより形成されている。また、ここでいう「ソース領域１１０」等の「不純物が導入された範囲」は、半導体基板１００のうち不純物濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上である領域をいう。言い換えれば、「不純物が導入された範囲」は、半導体基板１００の不純物濃度に対して、１０倍以上高い濃度である領域をいう。なお、当該領域の不純物濃度が半導体基板１００の不純物濃度に対して差が無い場合は、「不純物が導入された範囲」は最も不純物濃度が高い場所を頂点としたガウス分布であると仮定したときに頂点からσまで（ここでのσは標準偏差の意）の領域であってもよい。なお、上記した「不純物が導入された範囲」の定義は、「ソース領域１１０」、「ドリフト領域１４０」、および「ドレイン領域１２０」について適用される。また、当該定義は、不純物が導入された領域のうち、上記した平面視での長さ、半導体基板１００の第１面３１と垂直の方向における深さに対して適用される。
ドリフト領域１４０も、たとえば、平面視だけでなく深さ方向においても、溝部３００の第３面３３と接している。ドリフト領域１４０は、ソース領域１１０よりも低濃度に形成されている。ここで、ドリフト領域１４０の下限は、たとえば、ドリフト領域１４０の不純物濃度が第１面３１側の不純物濃度よりも１０４以上低い位置である。また、ドリフト領域１４０は、たとえば、ソース領域１１０よりも浅く形成されている。具体的には、ドリフト領域１４０の深さは、たとえば１００ｎｍ以上５００ｎｍ未満である。
また、溝部３００は、ドリフト領域１４０よりも深く形成されている。これにより、後述するように、溝部３００のうちドリフト領域１４０よりも深い部分まで、ゲート電極４００により電界が形成される。したがって、ドリフト領域１４０からチャネル領域１３０に回り込んで延びる電界を抑えることができる。なお、溝部３００は、たとえば、ソース領域１１０に比較しても深く形成されていてもよい。
また、溝部３００は、たとえば、ドリフト領域１４０よりも１．５倍以上深く形成されていることが好ましい。具体的には、溝部３００の深さは、たとえば１５０ｎｍ以上７５０ｎｍ未満である。これにより、さらに確実に、上記した回り込み電界を抑制することができる。
溝部３００の第２面３２および第３面３３は、たとえば第１面３１に対して垂直に設けられている。これにより、平面視でのチャネル領域１３０の面積を小さくすることができる。なお、溝部３００の第２面３２および第３面３３は、第１面３１に対して鋭角または鈍角で接していてもよい。
ドレイン領域１２０は、たとえば、ドリフト領域１４０よりも深く形成されている。一方で、後述するように、ドレイン領域１２０は、ドリフト領域１４０よりも浅く形成されていてもよい。
また、ドレイン領域１２０は、ソース領域１１０と同様にして、ドリフト領域１４０よりも不純物濃度が高い。ソース領域１１０およびドレイン領域１２０の不純物濃度は、ドリフト領域１４０よりも１０倍以上高いことが好ましい。具体的には、ソース領域１１０およびドレイン領域１２０の不純物濃度が１×１０２１ａｔｏｍｓ／ｃｍ３以上であるとき、ドリフト領域１４０の不純物濃度は１×１０２０ａｔｏｍｓ／ｃｍ３未満であることが好ましい。これにより、ソース・ドレイン間電圧によって電界が集中することを抑制することができる。
図２（ｃ）のように、第１ゲート絶縁層２００は、溝部３００の側面のうち第４面３４と接するとともに、第１面３１上のうち少なくともチャネル領域１３０と接するように設けられている。ここで、第４面３４が複数ある場合は、第１ゲート絶縁層２００の一部が第４面３４に接していればよい。また、上述のように、ゲート電極４００は、第１ゲート絶縁層２００上に設けられている。また、ゲート電極４００は、溝部３００の第２面３２、第３面３３および第４面３４に直接接していない。
図２（ｂ）のように、第１ゲート絶縁層２００は、たとえば、さらに溝部３００の第２面３２および第３面に接して設けられていてもよい。これにより、ゲート電極４００が、直接、ソース領域１１０およびドリフト領域１４０に接することがない。すなわち、ゲート電極による電界によって、ゲート・ドリフト間で電流がリークすることを抑制することができる。ここでは、第１ゲート絶縁層２００は、たとえば、第１面３１、溝部３００の第２面３２、第３面３３、第４面３４および底面に接して設けられている。言い換えれば、たとえば、ソース領域１１０またはドリフト領域１４０は、第１ゲート絶縁層２００を介してゲート電極４００と接している。ここで、第１ゲート絶縁層２００は、たとえば、スパッタにより形成されたＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３である。そのほか、ゲート絶縁層２００は、Ｔａ２Ｏ５などの高誘電率材料により形成されていてもよい。
ここでは、溝部３００は、たとえば、複数形成されている。複数の溝部３００は、たとえば、第１面３１および第２面３２の交線と平行な方向に配置され、互いに離間して設けられている。チャネル領域１３０は、隣接する溝部３００の間に形成されている。言い換えれば、複数の溝部３００は、チャネル幅方向に並んで配置されている。ここでいう「チャネル幅方向」とは、第２面３２と平行の方向である。または、「チャネル幅方向」とは、半導体基板１００の第１面３１と平行で、且つ、ソース領域１１０およびドレイン領域１２０間の距離が最小となる方向のことである。このように、チャネル幅方向には、溝部３００が形成された部分と、溝部３００が形成されていない部分とが設けられている。これにより、溝部３００のうちドリフト領域１４０よりも深い部分を複数形成することにより、ドリフト領域１４０からチャネル領域１３０に回り込んで延びる電界を抑える部分を増加させることができる。すなわち、ドリフト領域１４０からチャネル領域１３０に回り込んで延びる電界を抑制する効果を向上させることができる。
溝部３００のうちチャネル幅方向の幅は１００ｎｍ以上５００ｎｍ未満である。当該幅が上記下限値以上であることにより、確実に電界を抑制する効果を得ることができる。また、当該幅が上記上限値未満であることにより、溝部３００が設けられていることによってオン抵抗が高くなることを抑制することができる。
また、溝部３００が複数設けられている場合、溝部３００の間隔は１００ｎｍ以上５００ｎｍ未満である。当該幅が上記下限値以上であることにより、溝部３００の間隔が狭いことによってオン抵抗が高くなることを抑制することができる。また、当該幅が上記上限値未満であり、且つ、溝部３００が隣接して設けられていることにより、さらに電界を緩和させることができる。
次に、図３および図４を用い、半導体装置１０の全体構造について説明する。図３は、第１の実施形態に係る半導体装置の構成を示す平面図である。図４は、第１の実施形態に係る半導体装置の構成を示す断面図である。そのうち、図４（ａ）は、図３のＣ−Ｃ'線断面図である。また、図４（ｂ）は、図３のＤ−Ｄ'線断面図である。
図３のように、ソース電極４４０およびドレイン電極４６０の配線は、たとえば、平面視で櫛歯型に設けられ、それぞれ離間して交互に設けられている。ゲート電極４００は、たとえば、平面視で櫛歯型に設けられ、ソース電極４４０およびドレイン電極４６０の間に設けられている。ゲート電極４００は、ソース電極４４０およびドレイン電極４６０とそれぞれ離間して設けられている。また、矩形状の溝部３００は、平面視でゲート電極４００と平行に並んで形成されている。
半導体基板１００の第１面３１側には、素子分離領域２８０が設けられている。素子分離領域２８０は、たとえば、複数の素子領域を区画するために設けられている。ここでは、たとえば、平面視で上記横型ＭＯＳＦＥＴが形成された領域を囲むように設けられている。同一の半導体基板１００のうち他の素子領域に、制御用ＩＣが形成されていてもよい。また、素子分離領域２８０の深さは溝部３００と等しくてもよい。これにより、溝部３００と素子分離領域２８０を同時に形成することができる。すなわち製造工程を簡略化することができる。
素子分離領域２８０は、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。具体的には、素子分離領域２８０は、たとえばＳｉＯ２である。または、素子分離領域２８０は、たとえば、半導体基板１００を高抵抗化する不純物を注入して活性化させない方法により形成してもよい。ここでいう「半導体基板１００を高抵抗化する不純物」とは、電子およびホールの両方を補償する不純物のことである。
図４（ａ）は、溝部３００が形成された領域を示している。図４（ａ）のように、ゲート電極４００および第１ゲート絶縁層２００を覆うように、第１層間絶縁層５２０が設けられていてもよい。第１層間絶縁層５２０は、たとえば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＨまたはＳｉＯＦなどである。
ソース電極４４０およびドレイン電極４６０は、たとえば、一端が半導体基板１００の第１面３１と接するビア（符号不図示）と、当該ビアの他端と下面が接する配線（符号不図示）と、を備えている。ソース電極４４０のビアは、平面視でソース領域１１０と重なるように設けられ、第１層間絶縁層５２０、第１ゲート絶縁層２００を貫通してソース領域１１０に接続している。また、ドレイン電極４６０のビアは、平面視でドレイン領域１２０と重なるように設けられ、第１層間絶縁層５２０、第１ゲート絶縁層２００を貫通してドレイン領域１２０に接続している。ここでは、ソース電極４４０およびドレイン電極４６０の配線は、たとえば、同一の配線層に形成されている。また、ソース電極４４０、ドレイン電極４６０の材料は、たとえば、ＡｌまたはＴｉＮなどである。
一方で、ゲート電極４００の配線（符号不図示）は、紙面と垂直の方向に延伸している。当該ゲート電極４００の配線は、たとえば、ソース電極４４０およびドレイン電極４６０の配線が設けられた配線層と異なる配線層に形成されている。
なお、図１および図２では、ドレイン領域１２０は、たとえば、ドリフト領域１４０よりも深く形成されている場合を示したが、図４のように、ドレイン領域１２０は、たとえば、ドリフト領域１４０よりも浅く形成されていてもよい。このとき、たとえば、ドレイン領域１２０の下面は、ドリフト領域１４０と接している。また、ドリフト領域１４０は、平面視でドレイン領域１２０と重なるように設けられている。なお、ドレイン領域１２０の深さに関わらず、ドレイン領域１２０が溝部３００またはチャネル領域１３０に接する部分は形成されていない。
図４（ｂ）は、溝部３００が形成されていない領域を示している。図４（ｂ）のように、第１ゲート絶縁層２００は、半導体基板１００の第１面３１の全体に形成されている。溝部３００が形成されていない部分のうち、ソース領域１１０およびドリフト領域１４０の間に、チャネル領域１３０が形成されている。ゲート電極４００は、平面視でチャネル領域１３０と重なるように設けられている。
次に、図５を用い、第１の実施形態に係る半導体装置１０の回路について説明する。図５は、第１の実施形態に係る半導体装置１０の構成を示す回路図である。図５のように、第１の実施形態の半導体装置１０は、たとえば、ＤＣ―ＤＣコンバータである。この回路は、たとえば、降圧型のコンバータである。この半導体装置１０は、たとえば、ＤＣ−ＤＣコントローラＩＣ８００、２つのｎチャネルＦＥＴ１１、インダクタ８２０およびコンデンサ８４０を備えている。２つのｎチャネルＦＥＴ１１は、ＶＩＮとＧＮＤとの間に直列に接続されている。また、このｎチャネルＦＥＴ１１は、たとえば、図１で示されたＦＥＴである。ｎチャネルＦＥＴ１１のゲート電圧は、ＤＣ−ＤＣコントローラＩＣ８００によって制御されている。２つのｎチャネルＦＥＴ１１の間からは、インダクタ８２０を介してＶＯＵＴが取り出される。なお、インダクタ８２０とＶＯＵＴとの間は、コンデンサ８４０を介してＧＮＤに接続されている。また、ＤＣ−ＤＣコントローラＩＣ８００は、たとえば、ＶＩＮから入力されたＤＣ信号をパルスに変換する。変換したパルスにより、ｎチャネルＦＥＴ１１は、インダクタ８２０にエネルギーを蓄え、次いでそのエネルギーをＶＯＵＴに放出するという動作を交互に繰り返す。第１の実施形態によれば、ｎチャネルＦＥＴ１１は、安定的にスイッチング機能を発揮することができる。
次に、図６〜図１２を用い、第１の実施形態に係る半導体装置１０の製造方法について説明する。図６〜図１２は、第１の実施形態に係る半導体装置１０の製造方法を説明するための鳥瞰図である。第１の実施形態に係る半導体装置１０の製造方法は、以下の工程を備えている。まず、半導体基板１００の第１面３１側に、溝部３００を形成する（溝部形成工程）。次いで、溝部３００の側面の１つである第２面３２に面し、少なくとも一部が第１面３１および第２面３２の交線と平行な方向に延在する位置に、第１導電型の不純物を注入してソース領域１１０を形成する。次いで、溝部３００のうち第２面３２の反対の第３面３３から離間する位置に、第１導電型の不純物を注入してドレイン領域１２０を形成する。次いで、ドレイン領域１２０するとともに第３面３３に面し、少なくとも一部が第１面３１および第３面３３の交線と平行な方向に延在する位置に、ソース領域１１０およびドレイン領域１２０よりも低濃度の第１導電型の不純物を注入して、ドリフト領域１４０を形成する。次いで、溝部３００の側面のうち第２面３２と第３面３３に交わる方向の面である第４面３４と接するとともに、第１面３１上のうち少なくとも平面視でソース領域１１０とドリフト領域１４０で挟まれたチャネル領域１３０と接するように、第１ゲート絶縁層２００を形成する。次いで、第１ゲート絶縁層２００上にゲート電極を形成する。ここで、溝部形成工程において、溝部３００をドリフト領域１４０よりも深くなるように形成する。以下、詳細を説明する。
図６のように、まず、半導体基板１００を準備する。図６では省略しているが、半導体基板１００は、図１で示したように、下地基板１０２の第１面３１上にIII族窒化物半導体層１０４を備えている。ここでは、III族窒化物半導体層１０４は、たとえば、ＧａＮである。次いで、半導体基板１００上に、第１マスク層６２０を形成する。さらに、第１マスク層６２０上に、第２マスク層６４０を形成する。ここでは、第１マスク層６２０および第２マスク層６４０は、たとえば、それぞれ、ＳｉＯ２、ＳｉＮである。なお、第１マスク層６２０および第２マスク層６４０を、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはスパッタなどにより形成する。一方で、たとえば、半導体基板１００の表面を酸化することにより第１マスク層６２０を形成してもよい。具体的には、第１マスク層６２０は、たとえばＧａ２Ｏ３である。
次いで、図７のように、第２マスク層６４０上に、フォトレジスト層（不図示）を形成する。次いで、露光および現像により、平面視で溝部３００の形成領域に、フォトレジスト層の開口部（不図示）を形成する。次いで、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、開口部に露出した、第１マスク層６２０、第２マスク層６４０および半導体基板１００の第１面３１をエッチングする。エッチングガスとして、たとえば、塩素系のガスを用いる。具体的には、エッチングガスは、たとえばＣｌ２、ＢＣｌ３である。これにより、半導体基板１００の第１面３１側に溝部３００を形成する（溝部形成工程）。この溝部形成工程において、溝部３００をドリフト領域１４０よりも深くなるように形成する。言い換えれば、後述するドリフト領域１４０を形成する工程において、ドリフト領域１４０を溝部３００よりも浅くなるように形成する。次いで、たとえば、アッシングなどにより、フォトレジスト層を除去する。
以上の工程により、たとえば、溝部３００のうちソース領域１１０からドレイン領域１２０に向かう方向の長さ（ここでいう第４面３４の長さ）がたとえば１００ｎｍ以上１０μｍ未満となるように、溝部３００を形成する。
次いで、図８のように、たとえば、ＣＶＤにより、溝部３００内に第１マスク層６２０を埋め込む。このとき、溝部３００内に埋め込む材料は、第１マスク層６２０でなくてもよい。他の例としては、溝部３００内に埋め込む材料は、たとえば、第２マスク層６４０とエッチング選択性のある材料であればよい。次いで、プラズマエッチングまたはウエットエッチングにより、選択的に第２マスク層６４０を除去する。
次いで、図９のように、第２マスク層６４０上に、再度、フォトレジスト層７００を形成する。次いで、露光および現像により、溝部３００の側面のひとつである第２面３２に面し、少なくとも一部が第１面３１および第２面３２の交線と平行な方向に延在する位置、および平面視で溝部３００のうち第２面３２の反対の第３面３３から離間する位置に、フォトレジスト層７００の開口部（符号不図示）を形成する。すなわち、ソース領域１１０およびドレイン領域１２０の形成領域に、フォトレジスト層７００の開口部を形成する。次いで、当該開口部に、ｎ型の不純物としてＳｉを注入する。これにより、第２面３２に面し、少なくとも一部が第１面３１および第２面３２の交線と平行な方向に延在する位置に、ソース領域１１０を形成する。ここでは、第２面３２に接するように、ソース領域１１０を形成する。また、溝部３００のうち第２面３２の反対の第３面３３から離間する位置に、ドレイン領域１２０を形成する。このとき、たとえば、ソース領域１１０およびドレイン領域１２０が溝部３００よりも浅く形成されるように、不純物注入量、加速電圧等を調整する。次いで、たとえば、アッシングなどにより、フォトレジスト層７００を除去する。
次いで、図１０のように、第１マスク層６２０上に、再度、フォトレジスト層７００を形成する。次いで、露光および現像により、ドレイン領域１２０と接するとともに第３面３３に面し、少なくとも一部が第１面３１および第３面３３の交線と平行な方向に延在する位置に、フォトレジスト層７００の開口部（符号不図示）を形成する。次いで、当該開口部に、ｎ型の不純物としてＳｉを注入する。このドリフト領域１４０を形成する工程において、ドリフト領域１４０を溝部３００よりも浅くなるように、加速電圧等を調整する。また、このとき、当該開口部に、ソース領域１１０およびドレイン領域１２０よりも低濃度の第１導電型の不純物を注入する。これにより、ドレイン領域１２０と接するとともに第３面３３に面し、少なくとも一部が第１面３１および第３面３３の交線と平行な方向に延在する位置に、ドリフト領域１４０を形成する。
以上の工程により、平面視でソース領域１１０およびドリフト領域１４０で挟まれた領域に、チャネル領域１３０を形成する。チャネル領域１３０の長さがたとえば１００ｎｍ以上１０μｍ未満となるように、チャネル領域１３０を形成する。また、ドリフト領域１４０のうちソース領域１１０からドレイン領域１２０に向かう方向の長さがたとえば１００ｎｍ以上１０μｍ未満となるように、ドリフト領域１４０を形成する。
以上の工程において、ソース領域１１０およびドレイン領域１２０をドリフト領域１４０よりも先に形成する場合を説明したが、ドリフト領域１４０をソース領域１１０およびドレイン領域１２０より先に形成してもよい。
次いで、たとえば、アッシングなどにより、フォトレジスト層７００を除去する。さらに、プラズマエッチングまたはウエットエッチングにより、第１マスク層６２０を除去する。
ここで、たとえば、７００℃以上１３００℃未満でアニール処理を行うことにより、ソース領域１１０、ドリフト領域１４０およびドレイン領域１２０に注入された不純物を活性化させる。これにより、注入されたイオンと結晶構成原子とを置換させることができる。また、イオン注入でダメージを受けた半導体基板１００の結晶性を回復させることができる。なお、半導体基板１００の第１面３１が第１マスク層６２０で覆われた状態でアニール処理を行ってもよい。これにより、第１面３１側がIII族窒化物半導体層１０４である場合に、半導体基板１００の窒素が抜けることを抑制することができる。
次いで、図１１のように、たとえば、スパッタにより、少なくとも溝部３００の側面のうち第２面３２と第３面３３に交わる方向の面である第４面３４と接するとともに、第１面３１上のうち少なくとも平面視でソース領域１１０とドリフト領域１４０で挟まれたチャネル領域１３０と接するように、第１ゲート絶縁層２００を形成する。第１ゲート絶縁層２００をスパッタにより形成することにより、膜質の良い第１ゲート絶縁層２００を形成することができる。第１ゲート絶縁層２００として、たとえば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３を成膜する。このようにして、第４面３４と接するとともに、第１面３１上のうち少なくとも平面視でソース領域１１０とドリフト領域１４０で挟まれたチャネル領域１３０と接するように、第１ゲート絶縁層２００を形成する。ここでは、たとえば、第１面３１、溝部３００の第２面３２、第３面３３、第４面３４および底面に接するように、第１ゲート絶縁層２００を形成する。
次いで、図１２のように、スパッタにより、第１ゲート絶縁層２００上に金属膜を形成する。たとえば、金属膜として、Ａｌおよび／またはＴｉＮを成膜する。次いで、当該金属膜上にフォトレジスト層（不図示）を形成する。露光および現像により、溝部３００の第４面上、および平面視でチャネル領域１３０と重なる位置に残存するように、フォトレジスト層をパターニングする。このフォトレジスト層７００をマスクとして、プラズマエッチングまたはウエットエッチングにより、金属膜をエッチングする。次いで、たとえば、アッシングによりフォトレジスト層を除去する。以上により、第１ゲート絶縁層２００上にゲート電極４００を形成する。
次いで、先に示した図４のように、たとえば、ＣＶＤにより、第１ゲート絶縁層２００、ゲート電極４００上に、第１層間絶縁層５２０を形成する。第１層間絶縁層５２０として、たとえば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＨまたはＳｉＯＦを成膜する。
次いで、ＲＩＥにより、平面視でソース領域１１０に重なる位置に、第１層間絶縁層５２０および第１ゲート絶縁層２００を貫通して半導体基板１００の第１面３１に接するように、ソース電極４４０のビアホール（不図示）を形成する。同時に、ＲＩＥにより、平面視でドレイン領域１２０に重なる位置に、第１層間絶縁層５２０および第１ゲート絶縁層２００を貫通して半導体基板１００の第１面３１に接するように、ドレイン電極４６０のビアホール（不図示）を形成する。
次いで、たとえば、スパッタにより、ソース電極４４０並びにドレイン電極４６０のビアホールのうち側面並びに底面、および第１層間絶縁層５２０上に、金属を形成する。これにより、ソース電極４４０およびドレイン電極４６０のビアホールの内部に、金属を埋め込む。具体的には、スパッタにより、Ａｌおよび／またはＴｉＮなどを成膜する。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、第１層間絶縁層５２０上を平坦化する。これにより、ソース電極４４０のビアおよびドレイン電極４６０のビアを形成する。
その後、ダマシン法により、第１層間絶縁層５２０上に、多層配線構造（不図示）を形成してもよい。また、多層配線構造の最上層に、電極パッド（不図示）を形成してもよい。
以上により、第１の実施形態に係る半導体装置１０を得ることができる。
次に、図１３〜図１５を用い、第１の実施形態の効果について説明する。図１３〜図１５は、第１の実施形態の効果を説明するための図である。
ここで、比較例として、溝部３００が形成されていない半導体装置１０を考える。比較例の半導体装置１０において、その他の構成は、第１の実施形態と同様であるとする。
図１３は、ドリフト領域１４０およびチャネル領域１３０の境界付近のポテンシャル等高線についてシミュレーションした結果を示している。なお、図１３は、溝部３００の第４面３４の法線方向から見た図である。図１３（ａ）は比較例の場合であり、図１３（ｂ）は第１の実施形態の場合を示している。いずれの場合も、ゲート電極４００およびソース電極４４０を０Ｖ、ドレイン電極４６０を１００Ｖとしている。すなわち、ゲートがオフのときを示している。
図１３のように、いずれの場合においても、ポテンシャル等高線は、高電圧であるドレイン領域１２０側からドリフト領域１４０に向けて、緩やかに緩和されながら、ゲート電極４００直下のチャネル領域１３０まで広がっている。
図１３（ａ）の比較例の場合では、ドリフト領域１４０およびチャネル領域１３０の境界付近のうちゲート電極４００付近のポテンシャルは、２〜３Ｖである。このように、比較例では、ゲートがオフのとき、ドリフト領域１４０およびチャネル領域１３０の境界付近のうちゲート電極４００付近に、電界が集中しやすい。このため、当該部分に電界が集中して、半導体装置１０が絶縁破壊を起こす可能性がある。
一方、図１３（ｂ）の第１の実施形態の場合では、チャネル領域１３０のうちドリフト領域１４０からソース領域１１に向かうポテンシャル等高線が広がりにくくなっている。ドリフト領域１４０およびチャネル領域１３０の境界付近のうちゲート電極４００付近のポテンシャルは、１〜２Ｖである。すなわち、第１の実施形態の場合における当該領域のポテンシャルは、比較例の場合よりも小さくなっている。第１の実施形態のように溝部３００が設けられていることにより、溝部のうちドリフト領域よりも深い部分まで、ゲート電極４００によるポテンシャルが形成される。このゲート電極４００によるポテンシャルによって、ソース領域１１０およびドレイン領域１２０の間の電界がドリフト領域１４０からチャネル領域１３０に回り込むことを抑制することができる。したがって、ドリフト領域１４０およびチャネル領域１３０の境界付近のうちゲート電極４００付近に、当該電界が集中することを緩和することができる。
図１４は、ドリフト領域１４０およびチャネル領域１３０の境界の断面におけるポテンシャル等高線についてシミュレーションした結果を示している。なお、図１４は、溝部３００の第３面３３の法線方向から見た図である。図１４のうち横軸は、チャネル幅方向の座標を示している。一方、図１４のうち縦軸は第１面３１を０とした深さ方向の座標を示している。図１４（ａ）は比較例の場合であり、図１４（ｂ）は第１の実施形態の場合を示している。いずれの場合も、ゲート電極４００およびソース電極４４０を０Ｖ、ドレイン電極４６０を１００Ｖとしている。
図１４（ａ）の比較例の場合では、ポテンシャル等高線が第１面３１と平行に分布している。また、とりわけ第１面３１付近のポテンシャル等高線が密になっている。深さ−０．１５μｍ付近のポテンシャルは、３Ｖ以上である。このように、ゲート電極４００直下の領域の電位と、ゲート電極４００の電位（ここでは０Ｖ）との電位差が大きいほど、第１ゲート絶縁層２００界面付近での電界集中が強くなる。したがって、比較例では、上述の絶縁破壊が発生する可能性がある。
一方、図１４（ｂ）の第１の実施形態の場合では、ポテンシャル等高線が溝部３００の形状に合わせて緩やかに分布している。また、深さ−０．１５μｍ付近のポテンシャルは、最大でも２．５Ｖ以下である。すなわち、第１の実施形態の場合における当該領域のポテンシャルは、比較例の場合よりも小さくなっている。また、第１の実施形態では、第１面３１付近のポテンシャル等高線が、比較例よりも疎になっている。第１の実施形態のように溝部３００が設けられていることにより、第１ゲート絶縁層２００付近（第１面３１付近）に、ソース領域１１０およびドレイン領域１２０の間の電界が集中することを緩和することができる。さらに、溝部３００が複数設けられていることにより、ソース領域１１０およびドレイン領域１２０の間の電界を緩和する効果を向上させることができる。
図１５は、ドリフト領域１４０の深さを３０ｎｍとしたときのドリフト領域１４０およびチャネル領域１３０の境界における電界の大きさについてシミュレーションした結果を示している。図１５のうち横軸は、第１面３１を０とした深さ方向の座標を示している。一方、図１５のうち縦軸は電界の大きさを示している。
図１５のように、溝部３００の深さがドリフト領域１４０よりも深いほど、電界が緩和される傾向にある。溝部３００の深さがドリフト領域１４０よりも浅い場合、ドリフト領域１４０からソース領域１１０に向かう電界が溝部３００の下側を回りこんでチャネル領域１３０側に延伸してしまう。一方、溝部３００の深さがドリフト領域１４０よりも深い場合、上述のように、ゲート電極４００によるポテンシャルによって、ソース領域１１０およびドレイン領域１２０の間の電界がドリフト領域１４０からチャネル領域１３０に回り込むことを抑制することができる。
以上のように、第１の実施形態によれば、溝部３００がドリフト領域１４０よりも深く形成されている。ゲート電極４００は、第１ゲート絶縁層２００を介して、溝部３００の第４面３４、および半導体基板１００の第１面３１上のうち平面視でチャネル領域１３０と重なるように設けられている。これにより、溝部３００のうちドリフト領域１４０よりも深い部分まで、ゲート電極４００によるポテンシャルが形成される。このポテンシャルによって、ソース領域１１０およびドレイン領域１２０の間の電界がドリフト領域１４０からチャネル領域１３０に回り込むことを抑制することができる。
さらに、第１の実施形態によれば、第１導電型の不純物領域のみを形成することにより、半導体装置１０を高耐圧化させることができる。ここで、たとえば、不純物領域を形成する半導体層がｎ型およびｐ型の両方の導電性を制御できる場合、ソース領域１１０またはドレイン領域１２０の下方に、これらと逆の導電型のハロー領域（またはポケット領域とも呼ばれる）などを形成する場合がある。この場合、ハロー領域が設けられていることにより、ドレイン・ソース間のパンチスルーを抑制することができる。したがって、ソース領域１１０またはドレイン領域１２０の近傍に、これらと逆導電型の不純物領域を形成することによって、半導体装置１０内の電界を緩和することが可能となる。しかし、導電制御が困難な半導体材料である場合、ソース領域１１０またはドレイン領域１２０と逆導電型の不純物領域を設けることは困難である可能性がある。そこで、第１導電型の不純物領域のみにより第１の実施形態のような構成を形成することにより、導電制御が困難な半導体材料であっても半導体装置１０を安定的に高耐圧化させることができる。たとえば、上述のように、半導体基板１００が、導電制御が困難なIII族窒化物半導体層１０４等を含む場合に特に有効である。
よって、第１の実施形態によれば、電界が局所的に集中することを抑制して、高耐圧化した半導体装置１０を提供することができる。
（第２の実施形態）
図１６は、第２の実施形態に係る半導体装置１０の構成を示す鳥瞰図である。第２の実施形態は、フィールドプレート電極４２０が設けられている点を除いて、第１の実施形態と同様である。以下、詳細を説明する
図１６のように、平面視でドリフト領域１４０の一部と重なるように、フィールドプレート電極４２０が設けられている。フィールドプレート電極４２０は、平面視でドリフト領域１４０のうちチャネル領域１３０側からドリフト領域１４０の中央部まで重なるように設けられている。
フィールドプレート電極４２０には、ゲート電極４００およびドレイン電極４６０間の電圧以内の電圧が印加される。
また、フィールドプレート電極４２０は、たとえばゲート電極４００と接している。具体的には、フィールドプレート電極４２０は、たとえばゲート電極４００と一体として形成されている。なお、フィールドプレート電極４２０は、ゲート電極４００と分離して形成されていてもよい。たとえば、フィールドプレート電極４２０は、ソース電極４４０と接して設けられていてもよい。この場合、フィールドプレート電極４２０は、ゲート電極４００と異なる電圧が印加されてもよい。
当該フィールドプレート電極４２０は、ゲート電極４００およびチャネル領域１３０の間よりも第１面３１から離間している。ここでは、第１ゲート絶縁層２００のうちフィールドプレート電極４２０が平面視でドリフト領域１４０と重なる部分の厚さは、平面視でチャネル領域１３０と重なる部分よりも厚い。または、第１ゲート絶縁層２００上のうちフィールドプレート電極４２０が平面視でドリフト領域１４０と重なる部分に、材質の異なる絶縁層が設けられていてもよい。
図１６の半導体装置１０の製造方法は、たとえば以下のような工程を備えている。
図１１まで第１の実施形態と同様の工程を行う。次いで、図１１において、最終的な平面視でチャネル領域１３０と重なる部分の第１ゲート絶縁層２００よりも厚く、第１ゲート絶縁層２００を形成する。このとき、平面視でフィールドプレート電極４２０が形成される部分の厚さに、第１ゲート絶縁層２００を形成する。第１ゲート絶縁層２００上に、フォトレジスト層を形成する。次いで、露光および現像により、少なくともフィールドプレート電極４２０が平面視でドリフト領域１４０と重なる領域に、フォトレジスト層が残存するようにパターニングする。次いで、ウエットエッチングまたはプラズマエッチングにより、所望の第１ゲート絶縁層２００の厚さまでエッチングする。次いで、たとえば、アッシングなどにより、フォトレジスト層を除去する。
次いで、たとえば、スパッタにより、ゲート電極４００と一体としてフィールドプレート電極４２０を形成する。このとき、平面視でドリフト領域１４０の一部と重なるように、フィールドプレート電極４２０を形成する。これ以降の工程は、第１の実施形態と同様である。
第２の実施形態によれば、平面視でドリフト領域１４０の一部と重なるように、フィールドプレート電極４２０が設けられている。第２の実施形態では、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態によれば、ドリフト領域１４０のうち平面視でフィールドプレート電極４２０と重なる部分に、当該ドリフト領域１４０よりも低濃度の不純物領域が形成されている場合と同等の効果を得ることができる。これにより、チャネル領域１３０およびドレイン領域１２０との間の電界を段階的に緩和することができる。したがって、さらに高耐圧化した半導体装置１０を提供することができる。
（第３の実施形態）
図１７は、第３の実施形態に係る半導体装置１０の構成を示す断面図である。また、当該断面図は、図１のＢ−Ｂ'線の矢印側から見た断面図に対応している。第３の実施形態は、以下の点を除いて、第１の実施形態と同様である。半導体基板１００の第１面３１側に設けられ、平面視でドリフト領域１４０と重なるように設けられ、第３面３３から離間して設けられた素子分離領域２８０をさらに備えている。ドリフト領域１４０は、素子分離領域２８０のうち第３面３３側の側面および底面と接している。以下、詳細を説明する。
図１７のように、半導体基板１００の第１面３１側には、素子分離領域２８０が設けられている。素子分離領域２８０は、平面視でドリフト領域１４０と重なるように設けられている。また、素子分離領域２８０は、溝部３００の第３面３３から離間して設けられている。素子分離領域２８０は、たとえば平面視でチャネル領域１３０と平行に並んで設けられている。素子分離領域２８０は、平面視で溝部３００が形成されていない領域まで連続して設けられている。
素子分離領域２８０は、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。具体的には、素子分離領域２８０は、たとえばＳｉＯ２である。半導体基板１００がＳｉである場合、素子分離領域２８０は、たとえばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）であってもよい。
素子分離領域２８０は、そのほか、複数の素子領域を区画するために設けられている。素子分離領域２８０は、平面視でドリフト領域１４０と重なる領域以外にも設けられていてもよい。
溝部３００の深さは素子分離領域２８０と等しい。これにより、溝部３００と素子分離領域２８０を同時に形成することができる。すなわち製造工程を簡略化することができる。
ドリフト領域１４０のうち溝部３００の第３面３３と接する（または面する）部分の深さは、溝部３００よりも浅い。これにより、溝部３００によって、電界がドリフト領域からチャネル領域に回り込んで延びることを抑制することができる。
素子分離領域２８０および溝部３００間の距離は、たとえば５０ｎｍ以上５μｍ未満である。素子分離領域２８０および溝部３００間の距離が上記範囲であることにより、電界が溝部３００の下面を回りこんでドリフト領域１４０からチャネル領域１３０に回り込んで延びることを抑制することができる。
ドリフト領域１４０は、素子分離領域２８０のうち第３面３３側の側面および底面と接している。ドリフト領域１４０は、たとえば素子分離領域２８０よりも溝部３００から離間した位置でドレイン領域１２０と接している。また、ドリフト領域１４０は、たとえばドレイン領域１２０の下面と接している。
次に、図１８〜図２０を用い、第３の実施形態に係る半導体装置１０の製造方法について説明する。図１８〜図２０は、第１の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第３の実施形態に係る半導体装置１０の製造方法は、素子分離領域２８０を形成する点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
図１８（ａ）のように、イオン注入により、半導体基板１００の第１面３１側に、ソース領域１１０、ドリフト領域１４０およびドレイン領域１２０を形成する。このうちドリフト領域１４０については、二回イオン注入することにより形成してもよい。次いで、アニール処理を行うことにより、ソース領域１１０、ドリフト領域１４０およびドレイン領域１２０に注入された不純物を活性化させる。
図１８（ｂ）のように、第１マスク層６２０および第２マスク層６４０を形成する。次いで、フォトレジスト層をパターニングする。次いで、ＲＩＥにより、第１マスク層６２０、第２マスク層６４０および半導体基板１００の第１面３１をエッチングする。これにより、半導体基板１００の第１面３１側に、溝部３００と、素子分離領域２８０を形成するための開口部３２０とを形成する。このとき、開口部３２０は、素子分離領域２８０の深さが溝部３００と等しくなるように形成される。
図１９（ａ）のように、ＣＶＤにより、少なくとも開口部３２０に絶縁層２８２を埋め込む。絶縁層２８２は、たとえばＳｉＯ２である。ここでは、たとえば開口部３２０および溝部３００に絶縁層２８２を埋め込む。
図１９（ｂ）のように、ＣＭＰにより、第２マスク層６４０の上面が露出するまで、半導体基板１００の第１面３１上を平坦化する。次いで、第２マスク層６４０を除去する。次いで、第１マスク層６２０上に、フォトレジスト層（不図示）を形成する。次いで、平面視で素子分離領域２８０と重なる領域が残存するように、フォトレジスト層をパターニングする。次いで、フォトレジスト層の開口部に露出した第１マスク層６２０および絶縁層２８２をエッチングする。次いで、アッシングなどにより、フォトレジスト層を除去する。このようにして、素子分離領域２８０を形成する。
なお、当該溝部３００および素子分離領域２８０を形成する工程は、別々に行ってもよい。また当該溝部３００および素子分離領域２８０を形成する工程は、上記した不純物領域を形成する工程よりも前に行ってもよい。
次いで、図２０（ａ）のように、半導体基板１００の第１面３１側に、第１ゲート絶縁層２００を形成する。このとき、素子分離領域２８０上に、第１ゲート絶縁層２００を形成してもよい。
次いで、図２０（ｂ）のように、第１ゲート絶縁層２００上に金属膜を形成する。次いで、当該金属膜をパターニングすることにより、ゲート電極４００を形成する。以降の工程は、第１の実施形態と同様である。
第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第３の実施形態によれば、素子分離領域２８０は、平面視でドリフト領域１４０と重なるように設けられている。当該素子分領域２８０が形成されていない場合と比較して、ドレイン領域１２０からチャネル領域１３０までの実効的な距離が長い。これにより、平面視でのソース領域１１０およびドレイン領域１２０間の距離が短い配置において、高耐圧な半導体装置１０を得ることができる。すなわち平面視での面積が小さく、かつ高耐圧な半導体装置１０を得ることができる。
第３の実施形態では素子分離領域２８０がＳＴＩである場合を説明したが、上述のように半導体基板１００がＳｉである場合は、ＬＯＣＯＳであってもよい。この場合、以下のようにして、素子分離領域２８０を形成する。まず、上記した素子分離領域２８０を形成する工程において、平面視で素子分離領域２８０が形成される領域以外をマスク層（たとえばＳｉＮ）を形成する。次いで、熱酸化を行う。これにより、素子分離領域２８０を形成する。次いで、マスク層を除去する。その他の工程は、上記工程と同様である。
（第４の実施形態）
図２１は、第４の実施形態に係る半導体装置１０の構成を示す断面図である。第４の実施形態は、ゲート電極４００が溝部３００の第３面３３から離間して設けられている点を除いて、第１の実施形態、または第３の実施形態の一部と同様である。
図２１のように、第１の実施形態と同様にして、ソース領域１１０、チャネル領域１３０、ドリフト領域１４０およびドレイン領域１２０が形成されている。
第１ゲート絶縁層２００は、たとえば平面視でドリフト領域１４０から離間して設けられている。ゲート電極４００は、第１ゲート絶縁層２００上に設けられている。
ゲート電極４００は、溝部３００の第３面３３から離間して設けられている。また、ゲート電極４００は、平面視でドリフト領域１４０から離間して設けられている。
半導体基板１００の第１面３１上および溝部３００の一部には、第２ゲート絶縁層２２０が設けられている。第２ゲート絶縁層２２０は、溝部３００の第３面３３と接している。第２ゲート絶縁層２２０には、平面視で溝部３００の第３面３３から離間した位置に開口部（符号不図示）が設けられている。当該開口部に、ゲート電極４００および第１ゲート絶縁層２００が設けられている。ここでは、第２ゲート絶縁層２２０うち少なくとも第３面３３と接する部分は、ゲート電極４００と接している。これにより、ゲート電極４００は、平面視でドリフト領域１４０から離間している。
第２ゲート絶縁層２２０は、たとえば第１ゲート絶縁層２００と異なる材料により形成されている。具体的には、第２ゲート絶縁層２２０は、たとえばＳｉＮである。または、第２ゲート絶縁層２２０は第１ゲート絶縁層２００と同じ材料により形成されていてもよい。この場合、第１ゲート絶縁層２００は、平面視で第２ゲート絶縁層２２０と重なるように設けられていてもよい。
第２ゲート絶縁層２２０うち少なくとも第３面３３と接する部分の膜厚は、たとえば第１ゲート絶縁層２００よりも厚い。これにより、容易にゲート電極４００を平面視でドリフト領域１４０から離間して形成することができる。
次に、図２２〜図２３を用い、第４の実施形態に係る半導体装置１０の製造方法について説明する。図２２〜図２３は、第４の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第４の実施形態に係る半導体装置１０の製造方法は、ゲート電極４００を溝部３００の第３面３３から離間して形成する点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
図２２（ａ）のように、第１の実施形態と同様にして、図１０までの工程を行う。
次いで、図２２（ｂ）のように、たとえば、ＣＶＤにより、半導体基板１００の第１面３１上および溝部３００の内部に、第２ゲート絶縁層２２０を形成する。ここでは、たとえば、第１ゲート絶縁層２００よりも厚く２ゲート絶縁層２２０を形成する。
図２３（ａ）のように、プラズマエッチングまたはウエットエッチングにより、第２ゲート絶縁層２２０のうち平面視で溝部３００の第３面３３から離間した位置に開口部３２０を形成する。
次いで、図２３（ｂ）のように、少なくとも開口部３２０の内部に、第１ゲート絶縁層２００を形成する。ここでは、第２ゲート絶縁層２２０上および開口部３２０の内部を覆うように、第１ゲート絶縁層２００を形成する。次いで、チャネル領域１３０以外の第１ゲート絶縁層２００を除去する。なお、第１ゲート絶縁層２００は、第２ゲート絶縁層２２０上に設けられたままでもよい。
次いで、図２１のように、第１ゲート絶縁層２００上および第２ゲート絶縁層２２０上に金属膜を形成する。次いで、当該金属膜をパターニングして、平面視でチャネル領域１３０と重なる位置にゲート電極４００を形成する。このとき、ゲート電極４００を平面視で溝部３００の第３面３３から離間するように形成する。以降の工程は第１の実施形態と同様である。
第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第４の実施形態によれば、ゲート電極４００が溝部３００の第３面３３から離間して設けられている。上述のように、ゲート電極４００およびドリフト領域１４０の間において、電界が集中しやすい。このため、ゲート電極４００が溝部３００の第３面３３から離間していることにより、当該ゲート電極４００およびドリフト領域１４０の間において電界が集中することを抑制することができる。したがって、さらに半導体装置１０を高耐圧化させることができる。
（第５の実施形態）
図２４は、第５の実施形態に係る半導体装置１０の構成を示す断面図である。第５の実施形態は、ゲート電極４００および溝部３００の第３面３３の間に空隙（符号不図示）が設けられている点を除いて、第１の実施形態および第４の実施形態と同様である。
図２４のように、第４の実施形態と同様に、ゲート電極４００が溝部３００の第３面３３から離間して設けられている。第５の実施形態では、ゲート電極４００および溝部３００の第３面３３の間に空隙（符号不図示）が設けられている。第２ゲート絶縁層２２０うち少なくとも第３面３３と接する部分は、ゲート電極４００から離間している。言い換えれば、溝部３００のうちソース領域１１０からドレイン領域１２０の方向の長さは、ゲート電極４００のうち当該方向の長さと、第２ゲート絶縁層２２０の厚さとを足した長さよりも長い。
ここでは、第２ゲート絶縁層２２０には、平面視でゲート電極４００よりも広い開口部（符号不図示）が形成されている。当該開口部には、第１ゲート絶縁層２００が設けられている。
ゲート電極４００および第１ゲート絶縁層２００を覆うように、第１層間絶縁層５２０が設けられていてもよい。このとき、ゲート電極４００および溝部３００の第３面３３の間には、第１層間絶縁層５２０のボイド（上記した空隙）が形成されていてもよい。なお、空隙には、第１層間絶縁層５２０が埋め込まれていてもよい。
第５の実施形態によれば、第１の実施形態および第４の実施形態と同様の効果を得ることができる。さらに、第５の実施形態によれば、ゲート電極４００および溝部３００の第３面３３の間に空隙（符号不図示）が設けられている。第２ゲート絶縁層２２０うち少なくとも第３面３３と接する部分は、ゲート電極４００から離間している。これにより、ゲート電極４００およびドリフト領域１４０の間において、電界が集中することを確実に抑制することができる。
（第６の実施形態）
第６の実施形態は、半導体基板１００がＳｉである点を除いて、第１の実施形態と同様である。
第６の実施形態のうち、断面視での構造は、第１の実施形態と同様である。
第６の実施形態では、半導体基板１００は、たとえば、Ｓｉ基板である。第１の実施形態と異なり、半導体基板１００に、材質の異なる半導体層は形成されていない。すなわち、半導体基板１００の表面近傍に、直接、横型ＭＯＳＦＥＴが形成されている。
また、第１導電型がｎ型であり、半導体装置１０がｎチャネルＦＥＴを含む場合は、半導体基板１００は、たとえば、ｐ型Ｓｉ基板である。一方、第１導電型がｐ型であり、半導体装置１０がｐチャネルＦＥＴを含む場合は、半導体基板１００はｎ型Ｓｉ基板であってもよい。
また、ソース領域１１０およびドレイン領域１２０の下方に、これらと逆の導電型のハロー領域（不図示）がさらに形成されていてもよい。
ゲート電極４００、ソース電極４４０およびドレイン電極４６０は、第１の実施形態と同様に、たとえば、スパッタにより、Ａｌおよび／またはＴｉＮなどによって形成されていてもよい。または、これらの電極は、ダマシン法によってＣｕを埋め込むことにより形成されていてもよい。また、これらの電極は、ＣＶＤによってＷを埋め込むことにより形成してもよい。
また、半導体基板１００がＳｉである場合、ソース領域１１０からドレイン領域１２０に向かう方向（いわゆるチャネル長方向）は、［１００］または［１１０］である。これにより、結晶面が露出した平坦な第４面３４を形成することができる。
第６の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに第６の実施形態によれば、半導体基板１００はＳｉ基板である。これにより、半導体基板１００のコストを低減し、安価に半導体装置１０を提供することができる。また、制御用ＩＣを同一チップ上に作り込むことができる。これにより、より広い範囲の製品形態に半導体装置１０を適用することができる。また、半導体基板１００に含まれる欠陥を低減して、基板耐圧を向上させた半導体装置１０を提供することができる。
（第７の実施形態）
図２５は、第７の実施形態に係る半導体装置１０の構成を示す断面図である。第７の実施形態は、第２ゲート絶縁層２２０は第１ゲート絶縁層２００を介して第３面３３と接している点を除いて、第１の実施形態、または第５の実施形態と同様である。
第７の実施形態では、半導体基板１００は、たとえば、Ｓｉ基板である。半導体基板１００には、ソース領域１１０、チャネル領域１３０、ドリフト領域１４０およびドレイン領域１２０が形成されている。
第１ゲート絶縁層２００は、半導体基板１００の第１面３１および溝部３００の内部に接して設けられている。ここで、第１ゲート絶縁層２００は、第３面３３に接している。
第２ゲート絶縁層２２０は第１ゲート絶縁層２００を介して第３面３３と接している。言い換えれば、第２ゲート絶縁層２２０は、第１ゲート絶縁層２００のうち第３面３３と接している部分に接するように設けられている。
次に、第７の実施形態に係る半導体装置１０の製造方法について概略を説明する。第７の実施形態に係る半導体装置１０の製造方法は、以下の点を除いて、第１の実施形態および第４の実施形態と同様である。
第４の実施形態と同様にして、図２２（ａ）までを行う。次いで、半導体基板１００上の全面に第１ゲート絶縁層２００を形成する。次いで、第１ゲート絶縁層２００上に、第２ゲート絶縁層２２０を形成する。次いで、ＲＩＥにより、第２ゲート絶縁層２２０のうちチャネル領域１３０と重なる部分に開口部（不図示）を形成する。これにより、当該開口部に第１ゲート絶縁層２００を露出させる。以降の工程は、第１の実施形態および第４の実施形態と同様である。
第７の実施形態によれば、第１の実施形態または第４の実施形態と同様の効果を得ることができる。さらに第７の実施形態のように、半導体基板１００の材質に応じて、第１ゲート絶縁層２００を第２ゲート絶縁層２２０よりも先に形成することもできる。
以上、第６および第７の実施形態において、半導体基板１００がＳｉ基板である場合を説明したが、この場合において第１〜第５の実施形態の構成を適用してもよい。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０ 半導体装置
１１ ＦＥＴ
３１ 第１面
３２ 第２面
３３ 第３面
３４ 第４面
１００ 半導体基板
１０２ 下地基板
１０４ III族窒化物半導体層
１１０ ソース領域
１２０ ドレイン領域
１３０ チャネル領域
１４０ ドリフト領域
２００ 第１ゲート絶縁層
２２０ 第２ゲート絶縁層
２８０ 素子分離領域
２８２ 絶縁層
３００ 溝部
３２０ 開口部
４００ ゲート電極
４２０ フィールドプレート電極
４４０ ソース電極
４６０ ドレイン電極
５２０ 第１層間絶縁層
６２０ 第１マスク層
６４０ 第２マスク層
７００ フォトレジスト層
８００ ＤＣ−ＤＣコントローラ
８２０ インダクタ
８４０ コンデンサ

Claims (15)

  1. 表面を第１面とする半導体基板と、
    前記半導体基板の前記第１面側に設けられた溝部と、
    前記溝部の側面の一つである第２面に面し、少なくとも一部が前記第１面および前記第２面の交線と平行な方向に延在する第１導電型のソース領域と、
    前記溝部のうち前記第２面と反対の第３面に面し、少なくとも一部が前記第１面および前記第３面の交線と平行な方向に延在して設けられ、前記ソース領域よりも低濃度の第１導電型のドリフト領域と、
    前記ドリフト領域を介して前記溝部の反対側に位置し、前記ドリフト領域と接するように設けられ、前記ドリフト領域よりも高濃度の第１導電型のドレイン領域と、
    前記半導体基板に設けられ、平面視で前記ソース領域と前記ドリフト領域で挟まれたチャネル領域と、
    前記溝部の前記側面のうち前記第２面および前記第３面に交わる方向の面である第４面と接するとともに、前記第１面上のうち少なくとも前記チャネル領域と接するように設けられた第１ゲート絶縁層と、
    前記第１ゲート絶縁層上に設けられたゲート電極と、
    を備え、
    前記溝部は前記ドリフト領域よりも深く形成されており、
    前記ゲート電極は、前記溝部の前記第３面から離間して設けられており、
    前記第３面と接し、前記第１ゲート絶縁層よりも厚い第２ゲート絶縁層をさらに備える半導体装置。
  2. 表面を第１面とする半導体基板と、
    前記半導体基板の前記第１面側に設けられた溝部と、
    前記溝部の側面の一つである第２面に面し、少なくとも一部が前記第１面および前記第２面の交線と平行な方向に延在する第１導電型のソース領域と、
    前記溝部のうち前記第２面と反対の第３面に面し、少なくとも一部が前記第１面および前記第３面の交線と平行な方向に延在して設けられ、前記ソース領域よりも低濃度の第１導電型のドリフト領域と、
    前記ドリフト領域を介して前記溝部の反対側に位置し、前記ドリフト領域と接するように設けられ、前記ドリフト領域よりも深く形成され、前記ドリフト領域よりも高濃度の第１導電型のドレイン領域と、
    前記半導体基板に設けられ、平面視で前記ソース領域と前記ドリフト領域で挟まれたチャネル領域と、
    前記溝部の前記側面のうち前記第２面および前記第３面に交わる方向の面である第４面と接するとともに、前記第１面上のうち少なくとも前記チャネル領域と接するように設けられた第１ゲート絶縁層と、
    前記第１ゲート絶縁層上に設けられたゲート電極と、
    を備え、
    前記溝部は前記ドリフト領域よりも深く形成されており、
    前記ゲート電極は、前記溝部の前記第３面から離間して設けられており、
    前記第３面と接し、前記第１ゲート絶縁層よりも厚い第２ゲート絶縁層をさらに備える半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１面および前記第２面の交線と平行な方向に直列に配置され、互いに離間して設けられた複数の前記溝部を備え、
    前記チャネル領域は、隣接する前記溝部の間に形成されている半導体装置。
  4. 請求項１〜３のいずれか一項に記載の半導体装置において、
    前記ゲート電極に接し、平面視で前記ドリフト領域と重なるように設けられたフィールドプレート電極をさらに備え、
    前記第１ゲート絶縁層のうち、前記ドリフト領域上に接する部分の膜厚は、前記チャネル領域上に接する部分よりも厚い半導体装置。
  5. 請求項１〜４のいずれか一項に記載の半導体装置において、
    前記半導体基板の前記第１面側に設けられ、平面視で前記ドリフト領域と重なるように設けられ、前記第３面から離間して設けられた素子分離領域をさらに備え、
    前記ドリフト領域は、前記素子分離領域のうち前記第３面側の側面および底面と接している半導体装置。
  6. 請求項１〜５のいずれか一項に記載の半導体装置において、
    前記半導体基板の前記第１面側に設けられた素子分離領域をさらに備え、
    前記溝部の深さは前記素子分離領域と等しい半導体装置。
  7. 請求項１〜６のいずれか一項に記載の半導体装置において、
    前記半導体基板の少なくとも前記第１面側は、III族窒化物半導体層であり、
    前記ソース領域、前記チャネル領域、前記ドリフト領域および前記ドレイン領域は、前記III族窒化物半導体層に形成されている半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記チャネル領域の不純物濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以下である半導体装置。
  9. 請求項７又は８に記載の半導体装置において、
    前記III族窒化物半導体層は、真性半導体である半導体装置。
  10. 請求項７〜９のいずれか一項に記載の半導体装置において、
    前記ソース領域、前記ドリフト領域および前記ドレイン領域は、ｎ型であり、
    当該ｎ型の不純物は、Ｓｉである半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記III族窒化物半導体層のうち、前記ソース領域および前記ドレイン領域の間に位置する部分には、ｐ型の不純物領域が形成されていない半導体装置。
  12. 請求項７〜１１のいずれか一項に記載の半導体装置において、
    前記半導体基板のうち、前記III族窒化物半導体層は、下地基板上に設けられ、
    当該下地基板は、Ｓｉ基板、サファイア基板、ＳｉＣ基板またはＧａＮ基板である半導体装置。
  13. 請求項７〜１２のいずれか一項に記載の半導体装置において、
    前記ソース領域から前記ドレイン領域に向かう方向は、［２−１−１０］方向または［０１−１０］方向である半導体装置。
  14. 請求項１〜６のいずれか一項に記載の半導体装置において、
    前記半導体基板は、Ｓｉ基板である半導体装置。
  15. 請求項１４に記載の半導体装置において、
    前記ソース領域から前記ドレイン領域に向かう方向は、［１００］方向または［１１０］方向である半導体装置。
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