JPH0444327A - 絶縁ゲート電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、液晶デイスプレーの駆動回路等に用いられる
、オフセット層を備えた絶縁ゲート電界効果トランジス
タ、及びその製造方法に関する。

〈従来の技術） 液晶デイスプレーは、第４図の構成図に示す様に、Ｘｉ
〜ＸｎのＸ方向（縦方向）のラインと、Ｙ１〜ＹｎのＹ
方向（横方向）のラインとの交点である多数のドツトで
構成され、両方向のラインを夫々時分割駆動することに
より、各ドツトを透明、不透明に切換えて画像を形成す
る０例えばこの図の様に斜めに並ぶドツト（ＸＩ、Ｙｌ
）。

（Ｘ２．Ｙ２）・・・を不透明に、つまり黒化させる場
合には、各方向のラインに対し、第５図（ａ）。

（ｂ）に示す様な波形て時間変化する電位を与えて時分
割駆動する。即ちＹｌ〜Ｙｎの各ラインに対しては、第
５図（ａ）の様に、Ｖｌ、Ｖ２゜Ｖ５．Ｖ６の四電位の
うち、最も高い電位ｖ１をある時刻ｔｌから順次与えて
いく。その際、電位をＶｌとしたライン以外のＹ方向ラ
インの電位を、比較的低い電位Ｖ５とする。一方、ＸＩ
〜Ｘｎの各ラインに対しては、第５図（ｂ）の様に、Ｖ
ｌ、Ｖ３．Ｖ４．Ｖ６の四電位のうチノ最も低い電位ｖ
６を、上記Ｙ方向ラインに対応させて時刻ｔ１から順次
与えていく、その際、電位なり６としたライン以外のＸ
方向ラインの電位を、比較的低い電位Ｖ４とする。

これにより、最も高い電圧（Ｖｌ−Ｖ６）が印加される
ことになるドツト（ＸＩ、Ｙｌ）。

（Ｘ２．Ｙ２）・・・が黒化する。

液晶には直流電圧を印加しつづけることかできない為、
上記時刻ｔｌからの一周期分の電位変化の後、時刻ｔ２
．ｔ３・・・からの各周期ごとに位相を反転させて、電
圧を印加する様に制御する。この位相の反転は、フレー
ム反転と呼ばれる。

上述の様な液晶デイスプレーのｘ、Ｙ各方向のラインに
対する駆動波形を出力させる駆動回路を第６図に示す０
図の様にこの駆動回路は、四個の絶縁ゲート電界効果ト
ランジスタＰＭＯ５Ｉ。

ｐＨＩＯ３２，Ｎ滅Ｏ５ｌ　、　ＮＨＯ２２と、四本の
電源ラインＥＬＩ〜ＥＬ４とより構成されている。この
四本の電源ラインＥＬＩ〜ＥＬ４の各電位は、上記Ｙ方
向のラインに対する駆動回路ではｖｌ。

Ｖ２．Ｖ５．Ｖ６、又上記Ｘ方向のラインに対する駆動
回路ではＶｌ、Ｖ３．Ｖ４．Ｖ６に夫々設定されている
。

そして電源ラインＥＬＩにはＰＭＯ３Ｉのソースと基板
及びｐＨＩＯ３２の基板、電源ラインＥＬ２にはＰＭＯ
３２のソース、電源ラインＥＬ３にはＮＨＯ３２のソー
ス、電源ラインＥＬ４にはＮ　ＭＯ３ｌのソースと基板
及びＮＨＯ８２の基板が夫々接続されている。又各トラ
ンジスタのドレインどうしか接続されて、出力端子ＯＵ
Ｔとされている。

上記駆動回路において、所望の電位の電源ラインにソー
スか接続されているトランジスター個をオンとし、他の
トランジスタをオフとすることにより、その所望の電位
か出力端子ＯＵＴに出力される。

上記液晶デイスプレーの駆動回路に用いられる従来の絶
縁ゲート電界効果トランジ、スタの構成を、第７図の断
面図に示す。

図の様に、基板３１（ＰＭＯ５てはＮ型、Ｎ　ＭＯＳて
はＰ型）の表面に、厚さ１ｍｍ程度のフィールド酸化膜
３２か設けられるとともに、基板３１の表面近傍には、
単位面積出りの不純物量（ドーズ量）かｌ　ｘ　１０”
　〜ｌ　ｘ　１０１０１６ａ”程度のソース拡散層３３
（Ｐ　ＭＯＳてはＰ型、Ｎ　ＭＯＳてはＮ型）と、同条
件のドレイン拡散層３４と、その両拡散層３３．３４と
同濃度て逆導電性の基板コンタクト用拡散層３５とが設
けられている。

更に上記ソース、ドレイン両拡散層：ｌ：ｌ、：１４に
対応して、不純物濃度かこれら再拡散層３３．３４に比
して低いオフセット層３ｆｉ、３７が設けられている。

このオフセット層３６．３７は、トランジスタの動作状
態においては抵抗として動作するもので、この様なオフ
セット層３６．３７を設けることにより、トランジスタ
の耐電圧を高めている。従来の絶縁ゲート電界効果トラ
ンジスタては、このソース側とドレイン側のオフセット
層３６．３７の不純物濃度は同じに、ドーズ量て２　Ｘ
　１０”ｃｍ−２程度に設定されている。

そして上記ソース側とドレイン側のオフセット層３６．
３７の間がチャネルとなる様に、ゲート酸化Ｍ３８とゲ
ート電極３９とが重ねて形成されている。

近年、液晶デイスプレーの大画面化及び高画質化に伴い
、その駆動電圧、つまり（Ｖｌ−Ｖ６）も高くなってお
り、６０〜８０Ｖの駆動電圧が必要な場合もある。従っ
て駆動回路に用いる絶縁ゲート電界効果トランジスタの
耐電圧、特にドレイン側の耐電圧を、オフセット層の不
純物濃度を適当な値に設定することにより、駆動電圧に
応じて高めなければならない、そこで上記従来の絶縁ゲ
ート電界効果トランジスタでは、上述の如くドレイン側
のオフセット層３７の不純物濃度を、ドーズ量で２　Ｘ
　１０１２ｃｍ−２程度に設定し、ソース側のオフセッ
ト層３６もそれと同じ濃度に設定していた。

〈発明が解決しようとする課題） 上記第６図に示した駆動回路において、Ｎ　ＭＯ３２に
は、そのソース側のオフセット層と基板との間に、（ｖ
ｓ−ｖａ）或いは（Ｖ４−Ｖ６）の逆バイアスが一印加
されることになる。この逆バイアスは、駆動電圧を８０
Ｖに設定した場合には、通常３〜５ｖ程度となる。

ところかソース側のオフセット層３６に逆バイアスが印
加されると、空乏層によりその抵抗値が増大する。この
逆バイアスによるオフセット層の抵抗値の変化を、上記
従来の絶縁ゲート電界効果トランジスタについて、第８
図の回路図を用いて実験的に調べてみると、第９図の特
性図の様になる。即ち、オフセット層の抵抗Ｒ８Ｆの両
端に印加する電圧Ｖ。Ｆとその抵抗Ｒ８１に流れる電、
流Ｉ。７との関係を、基板Ｂと抵抗Ｒ６２の一端との間
に印加する逆バイアスＶＲの値を０．１．２−・・５ｖ
に変えて調べた。その結果、逆バイアスＶＲを３■にし
た時の電流Ｉ。Ｆは、逆バイアスＶＲか０の時に比べて
半分以下、つまり抵抗値か２倍以上に増加する。又逆バ
イアスＶＲを５■にすると、電流ＩＯＦは流れず、つま
り抵抗値か無限大になってしまう。

この特性かられかる様に、ソース側のオフセット層３６
の不純物濃度をドレイン側と同じ、ドーズ量て２　Ｘ　
１０１２ｃｍ−２程度に設定した従来の絶縁ゲート電界
効果トランジスタでは、ソース側のオフセット層３６と
基板３１との間に印加される逆バイアスにより、そのト
ランジスタに流せる電流が非常に小さくなり、逆バイア
スか大きければトランジスタとして動作しなくなってし
まう。

又、一般に液晶は容量性の負荷てあり、例えば１９２０
Ｘ４８０　ドツトの大画面液晶デイスプレーでは、その
Ｙ方向ｌラインの容量は、０．１−１ｎＦとなる。容量
か１ｎＦの液晶を８０ｖの電圧で駆動し、しかもその電
圧を２延秒て変化させる場合には、４０ｍＡの電流を流
す必要かある。上述の如く、逆バイアスにより、流せる
電流が非常に小さくなってしまう従来の絶縁ゲート電界
効果トランジスタに、これだけの電流駆動能力を持たせ
るには、素子面積を相当に増大させなければならない 上記ソース側のオフセット層３６の逆バイアスによる抵
抗増加の問題を、そのソース側のオフセット層３６を省
くことにより解決することは下記の様に不可能である。

即ち、Ｙ方向ラインの駆動を例にすると、フレーム反転
時にはＹｌを除く全てのラインの電位を同時に変化させ
る必要かある。従って、例えば８０の駆動回路を内蔵し
た集積回路チップては、７９個のトランジスタか同時に
オンし、第６図の回路図における電源ラインＥＬ２或い
はＥＬ３には、トランジスター個当り４０ｍＡとして計
：１．１６Ａの電流が流れる。電源ラインが、アルミニ
ウムを用いて輻２ｏＩＬ園、厚さ１．■、長さ４■■に
形成されているとすると、その電源ラインの抵抗値は５
．５Ωとなる。この様な電源ラインに３．１６Ａの電流
を流した場合の電圧ドロップは１７．３８　Ｖとなり、
トランジスタのソース部には合わせて２０Ｖ以上の逆バ
イアスがかかることになる。ところが、オフセット層３
６を省いたトランジスタの耐電圧は１０〜１５Ｖ程度で
ある。その為トランジスタは、ソース側がブレイクダウ
ンしてしまい、正常に動作しなくなる。

上述の様に、ソース側とドレイン側のオフセット層３６
．３７の不純物濃度を同じに設定した従来の絶縁ゲート
電界効果トランジスタては、必要とする耐電圧と電流駆
動能力とを同時に保持することは不可能であり、よって
近年の１９２０Ｘ　４８０ドツトといワた大画面化、高
画質化された駆動電圧の高い液晶デイスプレーを駆動す
る回路を構成することができなかった。

本発明は、この様な問題を解決し、駆動電圧の高い液晶
デイスプレーを駆動する回路をも構成することのできる
絶縁ゲート電界効果トランジスタ、及びその製造方法を
提供することを目的とする。

（！！！題を解決するための手段） 上記目的を達成する為に、本発明に係る絶縁ゲート電界
効果トランジスタては、ソース側のオフセット層の不純
物濃度を、ソース側に印加される逆バイアスより高い耐
電圧を保持した状態で、ドレイン側のオフセット層の不
純物濃度に比して高く設定した。

上記構成の絶縁ゲート電界効果トランジスタを製造する
為の本発明に係る第一の製造方法では。

表面に耐酸化性の膜をパターニングした基板に、そのパ
ターニングされた耐酸化性の膜をマスクとしてオフセッ
ト層形成用の不純物を打込み、その後、上記基板表面に
マスクパターンを形成して。

上記基板のソース側の不純物打込領域にのみ、再び上記
オフセット層形成用の不純物を打込む。

又、本発明に係る第二の製造方法では、表面に耐酸化性
の膜をパターニングした基板に、そのパターニングされ
た耐酸化性の膜をマスクとしてオフセット層形成用の不
純物を打込み、その後、上記基板表面にマスクパターン
を形成して、上記基板のドレイン側の不純物打込領域に
エツチングを施す。

更に、本発明に係る第三の製造方法では、表面に耐酸化
性の膜をパターニングした基板に、そのパターニングさ
れた耐酸化性の膜をマスクとして異方性エツチングを施
すことにより、ソース側には凹部を、ドレイン側にはＶ
溝を夫々形成し、続いてその凹部とＶ溝とを形成した基
板表面に絶縁膜を形成し、その後、上記凹部とＶ溝との
内部にオフセット層形成用の不純物を打込む。

〈作用〉 上記構成の絶縁ゲート電界効果トランジスタにおいて、
ソース側のオフセット層の不純物濃度を高めることによ
り、導電性を上げて、ソース側に印加される逆バイアス
によるソース側オフセット層の抵抗増加を小さく抑える
ことができる。

上記第一の製造方法では、ソース側に二回の不純物打込
を行うことにより、ソース側のオフセット層の不純物濃
度をドレイン側のオフセット層より高める。

又上記第二の製造方法ては、ドレイン側の不純物打込領
域にエツチングを施して、そのドレイン側の不純物濃度
を低下させることにより、ソース側のオフセット層の不
純Ｔｈ濃度をドレイン側のオフセット層より高める。

更に上記第三の製造方法ては、不純物打込み方向に対す
る絶縁膜の厚さが、その打込み方向に対して垂直な面て
最も小さく、斜面ては大きくなる為、基板へのＶ溝から
の打込み量は、底面を有する凹部からの打込み量より少
なくなる。このことを利用して、ソース側のオフセット
層の不純物濃度をドレイン側のオフセット層より高める
ことかてきる。

〈実施例） 以下１図面に基づいて本発明の詳細な説明する。

第１図（ａ）〜（ｆ）は、本発明の絶縁ゲート電界効果
トランジスタの第一の製造方法を示す断面図で、その絶
縁ゲート電界効果トランジスタを含む半導体装置を構成
した状態までを示している。この第１図を用いて、本発
明の絶縁ゲート電界効果トランジスタの製造方法ととも
にその構成を説明する。尚未実施例ては、ＮＭＯＳトラ
ンジスタの製造方法を例とする。

先ず第１図（ａ）の様に、不純物濃度が１〜２　Ｘ　１
０”ｃｍ−”のＰ型の基板ｌの表面に形成した同濃度の
Ｐウェル層（図示せず）上に、厚さ５００〜１０００人
の酸化膜２を形成し、次いでその酸化膜２上に、耐酸化
性の膜として厚さ１０００〜２０００Ａの窒化シリコン
層３を形成するとともにパターニングする。

続いて第１図（ｂ）の様に、上記窒化シリコン層３及び
第一のホトレジスト層４をマスクとして、オフセット層
形成用の不純物であるリンをドーズ量２　Ｘ　１０”ｃ
＋ｓ−２て打込むことにより、基板ｌの表面近傍に第一
のＮ型層５を形成する。

続いて第１図（Ｃ）の様に、上記第一のホトレジスト層
４を除去した後、第二のホトレジスト層６をマスクとし
て、再びリンをドーズ量４×１０１２ｃ＋＊−２で打込
むことにより、上記第一のＮ型層５、つまり不純物（リ
ン）打込領域のソース側に当る部分を第二のＮ型層７と
する。この第二のＮ型層７の単位面積当りの不純物量（
ドーズ量）は、前工程のリン打込みと合わせて６　Ｘ　
１０１２ｃｍ−２となる。

続いて第１図（ｄ）の様に、上記第二のホトレジスト層
６と、上記酸化膜２の窒化シリコン層３のない部分とを
除去した後、約１０００℃の湿酸素雰囲気による４００
分程麻の処理によって、厚さ１、■程度のフィールド酸
化膜８を形成し、次いて窒化シリコン層３と、その下に
残っていた酸化Ｍ２とを除去する。これで上記第一のＮ
型層５がドレイン側のオフセット層９に、又上記第二の
Ｎ型層７かソース側のオフセット層ＩＯになる。

続いて第１図（ｅ）の様に、１１００℃、１２０分の酸
化処理によりゲート酸化膜１１を形成し、次いてそのゲ
ート酸化膜ｌｌ上に、ホトリソグラフィによりゲートポ
リシリコンＩ２を形成する。次いてリンをドーズ量Ｉ　
Ｘ　１０”ｃｍ−２て、又ボロンをドーズ量ｌ　Ｘ　１
０”ｃｍ−２て夫々所定の領域に打込むとともに、１０
００℃、６０分程度のアニールを行うことにより、その
リン打込領域をドレイン拡散層１３とソース拡散層１４
にし、ボロン打込領域を基板コンタクト用拡散層１５に
する。これて絶縁ゲート電界効果トランジスタか形成さ
れた。

その後第１図（ｆ）の様に、リンシリカガラス等の中間
絶縁膜１６を形成するとともに、その中間絶縁膜１６の
所定位置にホトリソグラフィによりコンタクトホール１
７を開け、次いて蒸着したアルミニウム膜をパターニン
グして所定のパターンのアルミニウム配線層１８を形成
する。これで本発明の絶縁ゲート電界効果トランジスタ
を含む半導体装置が構成されたことになる。

上述の如く、本発明の絶縁ゲート電界効果トランジスタ
では、ドレイン側とソース側とに、ドレイン拡散層１３
及びソース拡散層１４に比して不純物（リン）濃度の低
いオフセット層９．１０が設けられ、しかもソース側の
オフセット層１０の不純物濃度かドレイン側のオフセッ
ト層９のそれより高く設定されている。そのソース側の
オフセット層ｌＯの不純′ｊＪ１１濃度は、ソース側に
印加される逆バイアスより高い耐電圧を保持し得る様な
値に設定されるものて、上記実施例では、ドレイン側の
オフセット層９のドーズ量か２　Ｘ　１０”ｃ■−２で
あるのに対し、６　Ｘ　１０１１０１２ａとされている
。

第２図は、オフセット層のドーズ量と絶縁ゲート電界効
果トランジスタの耐電圧との関係（実線）、及びオフセ
ット層のドーズ量と、オフセット層に逆バイアスを印加
した際のその抵抗値との関係（破線）を実験により求め
た特性図である。

オフセット層の抵抗値については、従来例て述べた第８
図の回路図による実験と同様に調べたものて、この特性
図ては逆バイアスか３ｖの時の抵抗値を、逆バイアスか
０の時の抵抗値に対する比の逆数で表している。

この特性図かられかる様に、オフセット層のドーズ量が
高くなるに従って、導電性か上かる為、耐電圧は下かり
、抵抗値は下がる特性力くある。そして上記構成のトラ
ンジスタでは、ドレイン側のオフセット層９のドーズ量
を２　Ｘ　１０１２ｃ■−２としたことにより、ドレイ
ン側の耐電圧を約１００ｖに保持するとともに、ソース
側のオフセット層ｌＯのドーズ量を６　ｘ　１０１１０
ｌ２”としたことにより、ソース側の耐電圧を約３０Ｖ
に保持すること力くてきる。更に、ソース側のオフセッ
ト層ｌＯに３ｖの逆バイアスか印加された時の抵抗値の
増加を、２割程度に抑えることができる。

従って上記構成のトランジスタを、８０ｖの駆動電圧を
要する液晶デイスプレーの駆動回路に用し）だとしても
、駆動電圧に対するドレイン側の耐電圧の点、電源ライ
ンての電圧ドロ・ンブを含めた逆バイアスに対するソー
ス側の耐電圧の点、逆ノくイアスによるソース側のオフ
セット１ｊｌＯの抵抗増加の点の何れについても問題は
ない。し力）も逆ノ＼イアスによる抵抗増加が少ないこ
とから、素子面積を増大させることなく電流駆動能力を
保持させることかてきる。

即ち、本発明の絶縁ゲート電界効果トランジスタにより
、大画面化及び高画質化させた液晶デイスプレーの駆動
回路を構成することか可能となる。

次に１本発明の絶縁ゲート電界効果トランジスタの第二
の製造方法を、第３図（ａ）〜（Ｃ）の断面図を用いて
説明する。

この第二の製造方法では、第３図（ａ）、（ｂ）に示す
様に、第一のホトレジスト層４を形成するまての工程は
、上記第一の製造方法における第１図（ａ）、（ｂ）で
示した工程と同様である。

その後、窒化シリコン層３及び第一のホトレジスト層４
をマスクとしてリンを打込むことにより、基板ｌの表面
近傍に第一のＮ型層５−１を形成するが、そのリン打込
みのドーズ量を６×１０”ｃｍ−２とする。

続いて第３図（ｃ）の様に、上記第一のホトレジスト層
４を除去した後、第二のホトレジスト層６及び窒化シリ
コン層３をマスクとして、上記第一のＮ型層５のドレイ
ン側に当る部分に、（ＣＦ、＋０□）ガスを用いたプラ
ズマエツチンク等のエツチングを施すことにより、第一
のＮ型層５−１上の酸化膜２を除去するとともに、その
第一のＮ型層５−１を５００人程度除去する。このエツ
チングにより、ドレイン側の第一のＮ型層５ａのドーズ
量は、２　Ｘ　１０”ｃｍ−２となる。そしてこのエツ
チングされたドレイン側の第一のＮ型層Ｓ−ｔを、第二
のＮ型層７−１とする。

以降の工程は、上記第一の製造方法の第１図（ｄ）〜（
ｆ）で示した工程と同様で、この第二の製造方法の場合
には、第二のＮ型層７−１が、２　Ｘ　１０”ｃｍ−２
のドーズ量を有するドレイン側のオフセット層９となり
、又第−のＮ型層５−１か、６　Ｘ　１０１２ｃｍ−２
のドーズ量を有するソース側のオフセット層ｌＯとなる
。即ちこの第二の製造方法ても、上記第一の製造方法に
より形成されたものと同構成で同特性の絶縁ゲート電界
効果トランジスタを形成することかてきる。

上記第一と第二の二つの製造方法において１両側のオフ
セット層９．ｌＯのうち、−回の不純物（リン）打込み
たけてその濃度か決定される側のオフセット層の方か、
その不純物濃度をより正確に制御し得ることから、第一
の製造方法の方は、ドレイン側の耐電圧特性のバラツキ
か小さいトランジスタを提供するのに適し、又第二の製
造方法の方は、逆にソース側の耐電圧特性のバラツキか
小さいトランジスタを提供するのに適している。

従ってこの特徴に基づいて製造方法を選択すれば、夫々
の用途に最適なトランジスタを実現することかてきる。

次に、本発明の絶縁ゲート電界効果トランジスタの第三
の製造方法を、第４図（ａ）〜（ｄ）の断面図を用いて
説明する。

第４図（ａ）に示す如く、上記第−及び第二の製造方法
と同様に基板ｌの表面に形成した酸化膜２上に窒化シリ
コン層３を形成してパターニングするか、この第三の製
造方法では、その窒化シリコン層３のパターニングにお
いて、ソース側に当る部分の窒化シリコン層３の開口幅
Ｗ、を、ドレイン側に当る部分の開口幅ｗｄより広く設
定しておく。

次いて第４図（ｂ）の様に、窒化シリコン層３及び第一
のホトレジスト層４をマスクとして、所定の領域の酸化
膜２を除去する。

次いで第４図（Ｃ）の様に、第一のホトレジスト層４を
除去した後、窒化シリコン層３及び酸化膜２をマスクと
して、アルカリ水溶液等を用いた異方性エツチングを施
すことにより、ドレイン側に当る部分はＶ溝１９を、ソ
ース側に当る部分には凹部２０を夫々形成する。即ち上
記窒化シリコン層３の開口幅Ｗｄ、Ｗ、、及び異方性エ
ツチングの条件を適宜に設定すれば、開口幅の狭い部分
はＶ溝１９となり、開口幅の広い部分は底面のある凹部
２０となる。尚、これらＶ溝１９と凹部２０以外のドレ
イン側、ソース側のエツチング部分については、Ｖ状の
細溝２１，２２となる様にすればよい。

次いで第４図（ｄ）の様に、酸化膜２の窒化シリコン層
３のない部分を除去した後、その酸化膜２を除去した部
分、及び上記Ｖ溝１９．凹部２０．細溝２１，２２の各
内部に、絶縁膜として厚さ５００人程度の熱酸化膜２３
を形成し、その後、■溝１９．凹部２０、細溝２１，２
２の各内部にリンを打込む。この打込み方向に対する熱
酸化膜２２の厚さは、その打込み方向に対して垂直な面
で最も小さく、斜面では大きくなる為、基板ｌへのＶ＠
１９からの打込み量は、底面を有する凹部１９からの打
込み量より少なくなる。

以降の工程は、上記第一の製造方法の第１図（ｄ）〜（
ｆ）で示した工程と同様で、この第三の製造方法の場合
には、■溝１９と細溝２１．及び凹部２０と細溝２２の
部分に、ドレイン側のオフセット層９ａ、９ｂとソース
側のオフセット層１０ａ、１０ｂとが夫々形成されるこ
とになる。そしてこの製造方法の場合にも、上述の様に
して生じるリンの打込み量の差により、ソース側のオフ
セット層１０ａの不純物濃度を、ドレイン側のオフセッ
ト層９ａの不純物濃度に比して高く設定することかでき
る。

即ちこの第三の製造方法でも、上記第−及び第二の製造
方法により形成されたものと同構成で同特性の絶縁ゲー
ト電界効果トランジスタを形成することかできる。

上記何れの製造方法も、既存の極〈−船釣なトランジス
タ製造技術を用いたものてあり、よって上述の様な優れ
た特性を有する本発明の絶縁ゲート電界効果トランジス
タを、容易に形成することかてきる。

〈発明の効果〉 以上述べた様に本発明の絶縁ゲート電界効果トランジス
タによれば、必要とする耐電圧と電流駆動能力とを同時
に保持することが可能であり、大画面化、高画質化され
た駆動電圧の高い液晶デイスプレーを駆動する回路をも
構成することかてきる。

又本発明の製造方法によれば、上述の様に優れた特性を
備えた絶縁ゲート電界効果トランジスタを容易に形成す
ることかできる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は、実施例における第一の製造方
法を示す断面図、 第２図は、実施例における特性図、 第３図（ａ）〜（ｃ）は、実施例における第二の製造方
法を示す断面図、 第４図（ａ）〜（ｄ）は、実施例における第三の製造方
法を示す断面図、 第５図は、液晶デイスプレーの構成図。 第６図（ａ）、（ｂ）は、液晶デイスプレー駆動波形図
、 第７図は、液晶デイスプレー駆動回路図、第８図は、従
来例を説明する断面図、 第９図は、オフセット層の抵抗値の変化を調べる回路図
、 第１Ｏ図は、従来例における特性図である。 ｌ・・・基板、　３・・・窒化シリコン層。 ９．９ａ、９ｂ・・・ドレイン側のオフセット層。 １０、ｌＯａ、ｌＯｂ・・・ソース側のオフセット層。 １２・・・ゲートポリシリコン。 １３・・・ドレイン拡散層、　　１４・・・ソース拡散
層。 特許出願人　　　　　沖電気工業株式会社代理人　　　
　　　　　弁理士　船　橋　國　則第４ 図 Ｅｆｆｌ （Ｖ） ボ、＃♂−ノ乙

Claims (4)

【特許請求の範囲】
1. （１）ゲート電極のソース側とドレイン側との基板表面
   近傍に、拡散層と共に、その拡散層に比して不純物濃度
   の低いオフセット層を設けた絶縁ゲート電界効果トラン
   ジスタにおいて、 上記ソース側のオフセット層の不純物濃度を、ソース側
   に印加される逆バイアスより高い耐電圧を保持した状態
   で、ドレイン側のオフセット層の不純物濃度に比して高
   く設定したことを特徴とする絶縁ゲート電界効果トラン
   ジスタ。
2. （２）請求項１記載の絶縁ゲート電界効果トランジスタ
   を製造する方法において、 表面に耐酸化性の膜をパターニングした基板に、そのパ
   ターニングされた耐酸化性の膜をマスクとしてオフセッ
   ト層形成用の不純物を打込み、 その後、上記基板表面にマスクパターンを形成して、上
   記基板のソース側の不純物打込領域にのみ、再び上記オ
   フセット層形成用の不純物を打込むことを特徴とする絶
   縁ゲート電界効果トランジスタの製造方法。
3. （３）請求項１記載の絶縁ゲート電界効果トランジスタ
   を製造する方法において、 表面に耐酸化性の膜をパターニングした基板に、そのパ
   ターニングされた耐酸化性の膜をマスクとしてオフセッ
   ト層形成用の不純物を打込み、 その後、上記基板表面にマスクパターンを形成して、上
   記基板のドレイン側の不純物打込領域にエッチングを施
   すことを特徴とする絶縁ゲート電界効果トランジスタの
   製造方法。
4. （４）請求項１記載の絶縁ゲート電界効果トランジスタ
   を製造する方法において、 表面に耐酸化性の膜をパターニングした基板に、そのパ
   ターニングされた耐酸化性の膜をマスクとして異方性エ
   ッチングを施すことにより、ソース側には凹部を、ドレ
   イン側にはＶ溝を夫々形成し、 続いて上記凹部とＶ溝とを形成した基板表面に絶縁膜を
   形成し、 その後、上記凹部とＶ溝との内部にオフセット層形成用
   の不純物を打込むことを特徴とする絶縁ゲート電界効果
   トランジスタの製造方法。