JP6286775B2 - 選択された界面に沿って少なくとも2つの基板を分離するための方法 - Google Patents
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Description
ここで、dは、2つのボンディングされた基板間に挿入されるブレードの厚さを表し、tは、2つのボンディングされた基板のそれぞれの厚さを表し、Eは、デボンディング軸線に沿うヤング率を表し、γは結合エネルギーを表し、および、Lは、平衡状態での2つの基板間の割れの長さを表わす。
− 応力腐食に対して感受性がある界面、すなわち、前記分離力と前記界面に存在するシロキサン(Si−O−Si)結合を破壊できる流体との複合作用に対して感受性がある界面が分離のために選択され、
− 前記ブレードを挿入する前に、ブレードの挿入領域を備える選択された界面の外周領域の少なくとも一部は、前記外周領域における破断エネルギーがブレードの挿入領域における他の界面の破断エネルギーよりも低くなるように損傷され、それにより、損傷された領域で、選択された界面に沿って基板の分離を開始できるようにし、その後、
− 選択された界面の破断エネルギーを応力腐食によって減少させるために、前記ブレードが挿入されたままの状態で、前記分離された基板間の空間内に流体が加えられる、
ことを特徴とするプロセスが提案される。
図4は、分離されるべき基板S1を示し、前記基板はシリコンオンインシュレータ(SOI)タイプの構造である。
− 支持基板へ転写されるべきシリコン層を備えるドナー基板を用意すること、
− ドナー基板の表面に酸化物層を(例えば、熱酸化によって)形成すること、
− 支持基板へ転写されるべきシリコン層を画定する脆弱化領域を形成するために、ドナー基板中へ原子種(例えば、注入によって)を導入すること、
− 酸化物層を支持基板に対して分子付着によってボンディングすること、
− 脆弱化領域に沿ってドナー基板を破壊し、それにより、支持基板へのシリコン層の転写をもたらすこと、
− 転写されたシリコン層を仕上げるための随意的なステップと、
を備える。
Claims (13)
- 少なくとも2つの分離界面(I1,I2)を備える構造体(S)の一部を形成する少なくとも2つの基板(S1,S2)を前記構造体の主面と平行に延びる前記界面から選択される1つの界面(I1)に沿って分離するためのプロセスであって、これらの2つの基板のうちの少なくとも一方が電子機器、光学素子、光電子機器、または、光電池で使用されるようになっており、前記基板(S1,S2)間にブレード(B)を挿入するとともに、前記2つの基板を引き離すための分離力を前記ブレードを介して加えることによって前記分離が行なわれるプロセスにおいて、
応力腐食を受けるべき界面(I1)、すなわち、前記分離力と、前記界面(I1)に存在するシロキサン(Si−O−Si)結合を破壊できる流体との複合作用を受けるべき前記界面(I1)が分離のために選択され、
前記ブレードを挿入する前に、前記ブレード(B)の挿入領域を備える前記選択された界面(I1)の外周領域(R1)の少なくとも一部は、前記外周領域(R1)における破断エネルギーが、前記ブレードの前記挿入領域における他の界面の破断エネルギーよりも低くなるように損傷され、それにより、前記損傷された領域(R1)で、前記選択された界面(I1)に沿って前記基板(S1,S2)の分離を開始できるようにし、その後、
前記選択された界面(I1)の破断エネルギーを応力腐食によって減少させるために、前記ブレードが挿入されたままの状態で、前記分離された基板(S1,S2)間の空間内に流体が加えられる、
ことを特徴とするプロセス。 - 前記選択された界面(I1)の前記外周領域(R1)がリングの形態を成すことを特徴とする請求項1に記載のプロセス。
- 前記他の界面の前記破断エネルギーよりも低い破断エネルギーを有する前記外周領域(R1)が、前記2つの基板の組み付け前に形成されることを特徴とする請求項1または2に記載のプロセス。
- 前記他の界面の前記破断エネルギーよりも低い破断エネルギーを有する前記外周領域(R1)が、前記2つの基板の組み付け後に形成されることを特徴とする請求項1〜3のいずれか一項に記載のプロセス。
- 前記外周領域(R1)が、前記選択された界面(I1)のレーザ照射によって形成されることを特徴とする請求項1〜4のいずれか一項に記載のプロセス。
- 前記外周領域(R1)が、前記選択された界面(I1)の化学エッチングによって形成されることを特徴とする請求項1〜5のいずれか一項に記載のプロセス。
- 前記化学エッチングが、フッ化水素酸を加えることによって行われることを特徴とする請求項6に記載のプロセス。
- 前記構造体(S)が、支持基板(1)と、埋め込みシリコン酸化物層(2)と、シリコン層(3)とを備える半導体オンインシュレータタイプの構造を備え、前記分離界面(I1)は、前記酸化物層(2)と前記シリコン層(3)との間の界面から成ることを特徴とする請求項1〜7のいずれか一項に記載のプロセス。
- 前記分離界面のそれぞれの前記破断エネルギーが、1J/m2よりも大きいことを特徴とする請求項1〜8のいずれか一項に記載のプロセス。
- 前記選択された分離界面(I1)の前記外周領域(R1)における前記破断エネルギーが1J/m2以下であることを特徴とする請求項1〜9のいずれか一項に記載のプロセス。
- 前記他の界面の前記破断エネルギーが、1J/m2以上であることを特徴とする請求項1〜10のいずれか一項に記載のプロセス。
- 前記選択された界面(I1)がシリコン/シリコン酸化物界面であることを特徴とする請求項1〜11のいずれか一項に記載のプロセス。
- 前記基板間に加えられる前記流体が、脱イオン水、エタノール、水蒸気、アンモニア水、および、ヒドラジンから選択されることを特徴とする請求項1〜12のいずれか一項に記載のプロセス。
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|---|---|---|---|---|
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| US7075104B2 (en) * | 2001-09-12 | 2006-07-11 | Reveo, Inc. | Microchannel plates and biochip arrays, and methods of making same |
| FR2857983B1 (fr) * | 2003-07-24 | 2005-09-02 | Soitec Silicon On Insulator | Procede de fabrication d'une couche epitaxiee |
| US20050150597A1 (en) * | 2004-01-09 | 2005-07-14 | Silicon Genesis Corporation | Apparatus and method for controlled cleaving |
| CN1648632A (zh) * | 2005-01-31 | 2005-08-03 | 哈尔滨工业大学 | 硅片键合强度的测量方法 |
| WO2006091817A2 (en) * | 2005-02-22 | 2006-08-31 | 2082710 Ontario Limited | Method and device for determining a set of operating parameters for a fluidized bed mineral separator |
| US7772088B2 (en) * | 2005-02-28 | 2010-08-10 | Silicon Genesis Corporation | Method for manufacturing devices on a multi-layered substrate utilizing a stiffening backing substrate |
| EP1705697A1 (en) | 2005-03-21 | 2006-09-27 | S.O.I. Tec Silicon on Insulator Technologies S.A. | Composition graded layer structure and method for forming the same |
| EP1763069B1 (en) | 2005-09-07 | 2016-04-13 | Soitec | Method for forming a semiconductor heterostructure |
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| EP2660851B1 (de) * | 2009-03-18 | 2020-10-14 | EV Group GmbH | Vorrichtung und Verfahren zum Ablösen eines Wafers von einem Träger |
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